JPH1117152A - ランダムアクセスメモリセルおよび該ランダムアクセスメモリセルの製造方法 - Google Patents
ランダムアクセスメモリセルおよび該ランダムアクセスメモリセルの製造方法Info
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- JPH1117152A JPH1117152A JP10159155A JP15915598A JPH1117152A JP H1117152 A JPH1117152 A JP H1117152A JP 10159155 A JP10159155 A JP 10159155A JP 15915598 A JP15915598 A JP 15915598A JP H1117152 A JPH1117152 A JP H1117152A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】
【課題】 基板表面下に形成されたトレンチキャパシタ
を有するランダムアクセスメモリセルにおいて、ディバ
イス製造中に生じる酸化ストレスを低減する。 【解決手段】 メモリセルをメモリアレイにおける他の
メモリセルと分離するため、シャロウトレンチアイソレ
ーションが設けられている。このシャロウトレンチアイ
ソレーションは、酸化ストレス低減のため基板の上に隆
起した頂面を有している。
を有するランダムアクセスメモリセルにおいて、ディバ
イス製造中に生じる酸化ストレスを低減する。 【解決手段】 メモリセルをメモリアレイにおける他の
メモリセルと分離するため、シャロウトレンチアイソレ
ーションが設けられている。このシャロウトレンチアイ
ソレーションは、酸化ストレス低減のため基板の上に隆
起した頂面を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、ランダムアクセス
メモリセルおよびこのランダムアクセスメモリセルの製
造方法に関する。
メモリセルおよびこのランダムアクセスメモリセルの製
造方法に関する。
【０００２】
【従来の技術】ディバイスの製造において、基板上には
アイソレーション層、半導体層ならびに導電層が形成さ
れる。これらの層はパターン化され、フィーチャおよび
スペースが形成される。これらフィーチャならびにスペ
ースの最小寸法またはフィーチャサイズ（Ｆ）は、リソ
グラフシステムの解像能力に依存する。フィーチャおよ
びスペースは、トランジスタやキャパシタや抵抗のよう
なディバイスが形成されるようにパターン化される。こ
の場合、それらのディバイスは相互接続され、これによ
って所望の電気的な機能が得られるようになる。種々の
ディバイス層の形成ならびにパターニングは、酸化、注
入、堆積、シリコンのエピタキシャル成長、リソグラ
フ、エッチング等、慣用の製造技術を用いることで行わ
れる。このような技術は、S.M. Sze, VLSI Technology,
2nd ed., New York, McGraw-Hill, 1998 に記載されて
いるので参照のこと。
アイソレーション層、半導体層ならびに導電層が形成さ
れる。これらの層はパターン化され、フィーチャおよび
スペースが形成される。これらフィーチャならびにスペ
ースの最小寸法またはフィーチャサイズ（Ｆ）は、リソ
グラフシステムの解像能力に依存する。フィーチャおよ
びスペースは、トランジスタやキャパシタや抵抗のよう
なディバイスが形成されるようにパターン化される。こ
の場合、それらのディバイスは相互接続され、これによ
って所望の電気的な機能が得られるようになる。種々の
ディバイス層の形成ならびにパターニングは、酸化、注
入、堆積、シリコンのエピタキシャル成長、リソグラ
フ、エッチング等、慣用の製造技術を用いることで行わ
れる。このような技術は、S.M. Sze, VLSI Technology,
2nd ed., New York, McGraw-Hill, 1998 に記載されて
いるので参照のこと。
【０００３】ダイナミック・ランダムアクセスメモリ
（ＤＲＡＭ）のようなランダムアクセスメモリは、情報
を蓄積させるためにローとコラムにより構成されたメモ
リセルを有している。ある形式のメモリセルには、たと
えばストラップによりトレンチキャパシタと接続された
トランジスタが含まれている。典型的には、このキャパ
シタは”ノード”と呼ばれる。この場合、アクティブに
されると、トランジスタによってデータをキャパシタへ
書き込んだり読み出したりすることができるようにな
る。
（ＤＲＡＭ）のようなランダムアクセスメモリは、情報
を蓄積させるためにローとコラムにより構成されたメモ
リセルを有している。ある形式のメモリセルには、たと
えばストラップによりトレンチキャパシタと接続された
トランジスタが含まれている。典型的には、このキャパ
シタは”ノード”と呼ばれる。この場合、アクティブに
されると、トランジスタによってデータをキャパシタへ
書き込んだり読み出したりすることができるようにな
る。
【０００４】ディバイスをミニチュア化するという絶え
間ない要求の結果、ＤＲＡＭはいっそう小さいフィーチ
ャサイズおよびセル面積を有するようになってきた。た
とえば、８Ｆ2 の従来のセル面積を６Ｆ2 以下に縮小す
ることが研究されてきた。しかしながら、このよう小さ
いフィーチャやセルの製造により酸化ストレスが生じる
ことになる。また、酸化ストレス自体により転位または
ディスロケーションが発生し、これによってノードリー
ク電流を増大してしまう。このようにノードリーク電流
が増大することにより、メモリセルの性能や動作に悪影
響が及ぼされる。
間ない要求の結果、ＤＲＡＭはいっそう小さいフィーチ
ャサイズおよびセル面積を有するようになってきた。た
とえば、８Ｆ2 の従来のセル面積を６Ｆ2 以下に縮小す
ることが研究されてきた。しかしながら、このよう小さ
いフィーチャやセルの製造により酸化ストレスが生じる
ことになる。また、酸化ストレス自体により転位または
ディスロケーションが発生し、これによってノードリー
ク電流を増大してしまう。このようにノードリーク電流
が増大することにより、メモリセルの性能や動作に悪影
響が及ぼされる。
【０００５】
【発明が解決しようとする課題】したがって本発明の課
題は、ディバイス製造中に生じる酸化ストレスを低減す
ることにある。
題は、ディバイス製造中に生じる酸化ストレスを低減す
ることにある。
【０００６】
【課題を解決するための手段】本発明によればこの課題
は、トレンチキャパシタが設けられており、該トレンチ
キャパシタはシリコン基板主表面の下方に形成されてお
り、ゲートとソースとドレインの各領域を有するトラン
ジスタが設けられており、該トランジスタのドレイン領
域は、前記トレンチキャパシタと電気的に結合されてお
り、隆起形シャロウトレンチアイソレーション（ＲＳＴ
Ｉ）が設けられており、該隆起形シャロウトレンチアイ
ソレーションは、シリコン基板主表面よりも上に位置す
る頂面を有しており、該頂面が隆起している大きさは、
後で形成されるディボットが基板表面下で広がるのを防
ぐのに十分な大きさであることにより解決される。
は、トレンチキャパシタが設けられており、該トレンチ
キャパシタはシリコン基板主表面の下方に形成されてお
り、ゲートとソースとドレインの各領域を有するトラン
ジスタが設けられており、該トランジスタのドレイン領
域は、前記トレンチキャパシタと電気的に結合されてお
り、隆起形シャロウトレンチアイソレーション（ＲＳＴ
Ｉ）が設けられており、該隆起形シャロウトレンチアイ
ソレーションは、シリコン基板主表面よりも上に位置す
る頂面を有しており、該頂面が隆起している大きさは、
後で形成されるディボットが基板表面下で広がるのを防
ぐのに十分な大きさであることにより解決される。
【０００７】
【発明の実施の形態】本発明は概して、シャロウトレン
チアイソレーション界面における酸化ストレスの低減に
係わるものである。１つの実施形態によれば、トレンチ
キャパシタの実装されたランダムアクセスメモリに、隆
起形シャロウトレンチアイソレーションが設けられてい
る。シリコンウェハのような基板頂面よりも下に形成さ
れたトレンチキャパシタは、メモリセルの蓄積ノードと
して用いられる。隆起形トレンチアイソレーションの頂
面はシリコン基板の頂面の上に隆起しており、これによ
って酸化ストレスが低減される。シャロウトレンチアイ
ソレーションの頂面の隆起量は、プロセス中に形成され
るディボットの底部がシリコン表面よりも下にならない
ようにするのに十分なものである。
チアイソレーション界面における酸化ストレスの低減に
係わるものである。１つの実施形態によれば、トレンチ
キャパシタの実装されたランダムアクセスメモリに、隆
起形シャロウトレンチアイソレーションが設けられてい
る。シリコンウェハのような基板頂面よりも下に形成さ
れたトレンチキャパシタは、メモリセルの蓄積ノードと
して用いられる。隆起形トレンチアイソレーションの頂
面はシリコン基板の頂面の上に隆起しており、これによ
って酸化ストレスが低減される。シャロウトレンチアイ
ソレーションの頂面の隆起量は、プロセス中に形成され
るディボットの底部がシリコン表面よりも下にならない
ようにするのに十分なものである。
【０００８】
【実施例】本発明は、ディバイス製造中の酸化ストレス
を低減することに係わる。例示の目的で、以下ではトレ
ンチキャパシタＤＲＡＭセルの製造というコンテキスト
で本発明について説明する。ここでは本発明を容易に理
解できるようにするため、慣用のトレンチキャパシタＤ
ＲＡＭセルの製造について説明する。
を低減することに係わる。例示の目的で、以下ではトレ
ンチキャパシタＤＲＡＭセルの製造というコンテキスト
で本発明について説明する。ここでは本発明を容易に理
解できるようにするため、慣用のトレンチキャパシタＤ
ＲＡＭセルの製造について説明する。
【０００９】図１には、慣用のトレンチキャパシタＤＲ
ＡＭセル１００が示されている。このような慣用のトレ
ンチキャパシタＤＲＡＭセルはたとえば、Nesbit 等に
よる"A 0.6μm2 256Mb Trench DRAM Cell With Self-Al
igned Buried Strap (BEST),IEDM 93-627 に示されてお
り、これを参照されたい。典型的には、セルのアレイは
ワードラインとビットラインにより相互接続されてお
り、これによってＤＲＡＭチップが形成されている。
ＡＭセル１００が示されている。このような慣用のトレ
ンチキャパシタＤＲＡＭセルはたとえば、Nesbit 等に
よる"A 0.6μm2 256Mb Trench DRAM Cell With Self-Al
igned Buried Strap (BEST),IEDM 93-627 に示されてお
り、これを参照されたい。典型的には、セルのアレイは
ワードラインとビットラインにより相互接続されてお
り、これによってＤＲＡＭチップが形成されている。
【００１０】ＤＲＡＭセルは、基板１０１内に形成され
たトレンチキャパシタ１６０を有している。一般に、基
板は第１の導電形を有するドーパントで少量、ドーピン
グされている。また、トレンチは典型的には、第２の導
電形をもつドーパントで多量にドーピングされたポリシ
リコン（poly）１６１により充填されている。このポリ
シリコンは、キャパシタの一方の極板として用いられ
る。キャパシタの他方の極板は、やはり第２の導電形を
もつドーパントでドーピングされた埋込プレート１６５
によって形成されている。
たトレンチキャパシタ１６０を有している。一般に、基
板は第１の導電形を有するドーパントで少量、ドーピン
グされている。また、トレンチは典型的には、第２の導
電形をもつドーパントで多量にドーピングされたポリシ
リコン（poly）１６１により充填されている。このポリ
シリコンは、キャパシタの一方の極板として用いられ
る。キャパシタの他方の極板は、やはり第２の導電形を
もつドーパントでドーピングされた埋込プレート１６５
によって形成されている。
【００１１】また、このＤＲＡＭセルはトランジスタ１
１０も有している。このトランジスタはゲート１１２、
ソース１１３、ドレイン１１４を有している。この場
合、ドレインとソースは第２の導電形をもつドーパント
の注入により形成される。トランジスタとキャパシタと
の接続はストラップ１２５を介して成される。このスト
ラップは、ソースと同じ導電形のドーパントを与えるこ
とによって形成される。図示されているように、トラン
ジスタとキャパシタとを接続するために埋込ストラップ
が用いられている。トランジスタとキャパシタとを接続
するために、表面ストラップのような他の技術も有用で
ある。ノード接合部から埋込プレートへのパンチスルー
を防止するため、トレンチの頂上部分にカラー１６８が
形成されている。パンチスルーは、セルの動作性能に悪
影響を及ぼすので不所望なものである。
１０も有している。このトランジスタはゲート１１２、
ソース１１３、ドレイン１１４を有している。この場
合、ドレインとソースは第２の導電形をもつドーパント
の注入により形成される。トランジスタとキャパシタと
の接続はストラップ１２５を介して成される。このスト
ラップは、ソースと同じ導電形のドーパントを与えるこ
とによって形成される。図示されているように、トラン
ジスタとキャパシタとを接続するために埋込ストラップ
が用いられている。トランジスタとキャパシタとを接続
するために、表面ストラップのような他の技術も有用で
ある。ノード接合部から埋込プレートへのパンチスルー
を防止するため、トレンチの頂上部分にカラー１６８が
形成されている。パンチスルーは、セルの動作性能に悪
影響を及ぼすので不所望なものである。
【００１２】基板表面の下に、第２の導電形のドーパン
トをもつ埋込ウェル１７０が設けられており、その際、
ドーパントのピーク濃度はカラーの基部付近にある。典
型的には、このウェルは少しだけドーピングされてい
る。埋込ウェルの役割は、アレイ内にいっしょに存在す
る個々のＤＲＡＭセルにおける各埋込プレートを接続す
ることである。
トをもつ埋込ウェル１７０が設けられており、その際、
ドーパントのピーク濃度はカラーの基部付近にある。典
型的には、このウェルは少しだけドーピングされてい
る。埋込ウェルの役割は、アレイ内にいっしょに存在す
る個々のＤＲＡＭセルにおける各埋込プレートを接続す
ることである。
【００１３】一般に、ゲートとソースによりＤＲＡＭア
レイ内にワードラインとビットラインがそれぞれ形成さ
れる。ワードラインとビットラインの接合部に適切な電
圧を印加してトランジスタをアクティブにすることで、
トレンチキャパシタからデータを読み出したり書き込ん
だりすることができる。また、ＤＲＡＭセルを他のセル
またはディバイスから分離するため、シャロウトレンチ
アイソレーション（shallow trench isolation, STI）
が設けられている。基板領域を効率的に使用できるよう
にするため、セルとは接続されていないワードライン１
２０が典型的にはトレンチの上に形成されている。ワー
ドライン１２０は”パッシングワードライン（"passing
wordline"）と呼ばれる。図示されているように、ワー
ドラインはＳＴＩによりトレンチから分離されている。
このようなコンフィグレーションは、折り返し形ビット
ラインアーキテクチャと呼ばれる。開放形や開放−折り
返し形（open-folded）ビットラインアーキテクチャの
ような他のビットラインアーキテクチャも有用である。
レイ内にワードラインとビットラインがそれぞれ形成さ
れる。ワードラインとビットラインの接合部に適切な電
圧を印加してトランジスタをアクティブにすることで、
トレンチキャパシタからデータを読み出したり書き込ん
だりすることができる。また、ＤＲＡＭセルを他のセル
またはディバイスから分離するため、シャロウトレンチ
アイソレーション（shallow trench isolation, STI）
が設けられている。基板領域を効率的に使用できるよう
にするため、セルとは接続されていないワードライン１
２０が典型的にはトレンチの上に形成されている。ワー
ドライン１２０は”パッシングワードライン（"passing
wordline"）と呼ばれる。図示されているように、ワー
ドラインはＳＴＩによりトレンチから分離されている。
このようなコンフィグレーションは、折り返し形ビット
ラインアーキテクチャと呼ばれる。開放形や開放−折り
返し形（open-folded）ビットラインアーキテクチャの
ような他のビットラインアーキテクチャも有用である。
【００１４】実例として、第１の導電形は正（ｐ）であ
り第２の導電形は負（ｎ）である。しかし当業者であれ
ば理解できるように、ｐ形のポリシリコンで充填された
トレンチの設けられたｎ形の基板中に形成されたＤＲＡ
Ｍセルも有用である。また、所望の電気的特性が達成さ
れるよう、基板、ウェル、埋込層およびＤＲＡＭセルの
他のエレメントに対し不純物原子を多量にまたは少量、
ドーピングすることも可能である。
り第２の導電形は負（ｎ）である。しかし当業者であれ
ば理解できるように、ｐ形のポリシリコンで充填された
トレンチの設けられたｎ形の基板中に形成されたＤＲＡ
Ｍセルも有用である。また、所望の電気的特性が達成さ
れるよう、基板、ウェル、埋込層およびＤＲＡＭセルの
他のエレメントに対し不純物原子を多量にまたは少量、
ドーピングすることも可能である。
【００１５】図２〜図８には、慣用のＤＲＡＭセルを形
成するためのプロセスの一部が描かれている。図２を参
照すると、ＤＲＡＭセルを形成するための基板２０１が
設けられている。基板の主表面はクリティカルでなく、
（１００）、（１１０）または（１１１）など任意の配
向でよい。１つの実施形態によれば基板は、ｐ形ドーパ
ント（ｐ−）で少量だけドーピングされている。典型的
には、基板表面にパッドスタック２３０が形成される。
このパッドスタックは、エッチマスク、エッチストッ
プ、および／または化学的機械的研磨ストップ層など様
々な層の機能をもっている。典型的には、パッドスタッ
クはパッド酸化物層２３１、窒化物層２３２およびＴＥ
ＯＳマスク層（図示せず）を有する。
成するためのプロセスの一部が描かれている。図２を参
照すると、ＤＲＡＭセルを形成するための基板２０１が
設けられている。基板の主表面はクリティカルでなく、
（１００）、（１１０）または（１１１）など任意の配
向でよい。１つの実施形態によれば基板は、ｐ形ドーパ
ント（ｐ−）で少量だけドーピングされている。典型的
には、基板表面にパッドスタック２３０が形成される。
このパッドスタックは、エッチマスク、エッチストッ
プ、および／または化学的機械的研磨ストップ層など様
々な層の機能をもっている。典型的には、パッドスタッ
クはパッド酸化物層２３１、窒化物層２３２およびＴＥ
ＯＳマスク層（図示せず）を有する。
【００１６】基板中にトレンチ２１０が形成される。ト
レンチ形成技術についてはたとえば、Mueller 等による
"Trench Storage Node Technology for Gigabit DRAM
Generations", IEDM 96-507 に記載されており、これを
参照されたい。その際、トレンチは、ｎ形（ｎ＋）で多
量にドーピングされたポリシリコン２１４によって充填
される。 ｎ＋ポリシリコンは、キャパシタの一方の極
板として用いられる。また、ｎ＋形埋込プレート２１５
はトレンチの底部を取り囲んでおり、これはキャパシタ
の他方の極板として用いられる。トレンチおよび埋込プ
レートは、ノード誘電層２１２によって互いに分離され
ている。１つの実施形態によれば、ノード誘電層は窒化
物層と酸化物層から成る。トレンチの上部にはカラー２
２０が形成される。カラーは、たとえばＴＥＯＳのよう
な誘電材料から成る。付加的に、アレイ内にいっしょに
存在する他のトレンチを接続するために、ｎ−形の埋込
ウェルが設けられている。
レンチ形成技術についてはたとえば、Mueller 等による
"Trench Storage Node Technology for Gigabit DRAM
Generations", IEDM 96-507 に記載されており、これを
参照されたい。その際、トレンチは、ｎ形（ｎ＋）で多
量にドーピングされたポリシリコン２１４によって充填
される。 ｎ＋ポリシリコンは、キャパシタの一方の極
板として用いられる。また、ｎ＋形埋込プレート２１５
はトレンチの底部を取り囲んでおり、これはキャパシタ
の他方の極板として用いられる。トレンチおよび埋込プ
レートは、ノード誘電層２１２によって互いに分離され
ている。１つの実施形態によれば、ノード誘電層は窒化
物層と酸化物層から成る。トレンチの上部にはカラー２
２０が形成される。カラーは、たとえばＴＥＯＳのよう
な誘電材料から成る。付加的に、アレイ内にいっしょに
存在する他のトレンチを接続するために、ｎ−形の埋込
ウェルが設けられている。
【００１７】図２に示されているように、基板表面はた
とえば化学的機械的研磨法（ＣＭＰ）によりポリッシン
グされたものである。窒化層２３２はＣＭＰストップ層
として用いられ、ＣＭＰが窒化層に達するとそれをスト
ップさせる。その結果、後続処理のため窒化物層とトレ
ンチポリシリコンとの間の実質的に平坦な面を残したま
ま、基板表面を覆っているポリシリコンが平坦化され
る。
とえば化学的機械的研磨法（ＣＭＰ）によりポリッシン
グされたものである。窒化層２３２はＣＭＰストップ層
として用いられ、ＣＭＰが窒化層に達するとそれをスト
ップさせる。その結果、後続処理のため窒化物層とトレ
ンチポリシリコンとの間の実質的に平坦な面を残したま
ま、基板表面を覆っているポリシリコンが平坦化され
る。
【００１８】図３には、トレンチとＤＲＡＭセルのトラ
ンジスタとを接続するためのストラップを形成する様子
が示されている。たとえば反応性イオンエッチング（Ｒ
ＩＥ）によりトレンチが掘られる。典型的には、ポリシ
リコンはシリコン表面下約１５０ｎｍまで掘られる。ト
レンチが掘られた後、シリコントレンチ側壁に形成され
た可能性のある自然酸化膜を除去するため、クリーニン
グステップが実行される。このクリーニングステップに
はたとえば、シリコンに対し選択性のウェットエッチン
グが含まれる。そしてこのクリーニングステップによ
り、トレンチ側壁から酸化物が取り除かれるとともに、
カラーの一部分も除去され、ｎ＋形のポリシリコンの下
まで掘られる。その結果、シリコン２２５とポリシリコ
ン側壁２２７との間にギャップが生じる。
ンジスタとを接続するためのストラップを形成する様子
が示されている。たとえば反応性イオンエッチング（Ｒ
ＩＥ）によりトレンチが掘られる。典型的には、ポリシ
リコンはシリコン表面下約１５０ｎｍまで掘られる。ト
レンチが掘られた後、シリコントレンチ側壁に形成され
た可能性のある自然酸化膜を除去するため、クリーニン
グステップが実行される。このクリーニングステップに
はたとえば、シリコンに対し選択性のウェットエッチン
グが含まれる。そしてこのクリーニングステップによ
り、トレンチ側壁から酸化物が取り除かれるとともに、
カラーの一部分も除去され、ｎ＋形のポリシリコンの下
まで掘られる。その結果、シリコン２２５とポリシリコ
ン側壁２２７との間にギャップが生じる。
【００１９】さらに、基板の上にポリシリコン層２４０
が堆積し、窒化物層とトレンチの頂部を覆う。典型的に
はこのポリシリコン層は、真性ポリシリコン層またはド
ーピングされていないポリシリコン層である。ポリシリ
コン層は、窒化物層に向けて平坦化される。平坦化の
後、トレンチ内のポリシリコンは、ｎ＋形ポリシリコン
の上に約１００ｎｍのストラップを残したまま、たとえ
ば基板表面下約５０ｎｍのところまで掘られる。
が堆積し、窒化物層とトレンチの頂部を覆う。典型的に
はこのポリシリコン層は、真性ポリシリコン層またはド
ーピングされていないポリシリコン層である。ポリシリ
コン層は、窒化物層に向けて平坦化される。平坦化の
後、トレンチ内のポリシリコンは、ｎ＋形ポリシリコン
の上に約１００ｎｍのストラップを残したまま、たとえ
ば基板表面下約５０ｎｍのところまで掘られる。
【００２０】図４には、ＤＲＡＭセルのアクティブエリ
アを規定するためのプロセスが示されている。図示され
ているように、反射防止膜（ＡＲＣ）層２４５が基板上
に堆積され、窒化物層２３２とストラップ２４０が覆わ
れる。ＡＲＣは、アクティブエリア（ＡＡ）を規定する
ためのリソグラフプロセスの解像度を改善するために用
いられる。ＡＲＣ層の上にはレジスト層２４６が形成さ
れ、これはＡＡエッチマスクとしての役割を果たす。こ
の場合、慣用のリソグラフ技術によりアクティブエリア
が規定される。次に、セルの非アクティブエリア２５０
がたとえばＲＩＥにより異方性エッチングされる。図示
されているように、非アクティブエリアはトレンチの一
部分とオーバラップしている。典型的には非アクティブ
エリアは、酸化物カラーの頂部よりも下までエッチング
される。開口部が設けられていると、トレンチ内のドー
パントを上方および外方へ拡散させることができ、これ
により埋込ストラップが形成され、このストラップによ
って後続のアニーリングにおいてトレンチがトランジス
タと接続される。１つの実施形態によれば、非アクティ
ブエリアはシリコン表面下約２５０〜４００ｎｍまでエ
ッチングされる。この非アクティブエリアは、ＳＴＩを
形成すべき領域である。
アを規定するためのプロセスが示されている。図示され
ているように、反射防止膜（ＡＲＣ）層２４５が基板上
に堆積され、窒化物層２３２とストラップ２４０が覆わ
れる。ＡＲＣは、アクティブエリア（ＡＡ）を規定する
ためのリソグラフプロセスの解像度を改善するために用
いられる。ＡＲＣ層の上にはレジスト層２４６が形成さ
れ、これはＡＡエッチマスクとしての役割を果たす。こ
の場合、慣用のリソグラフ技術によりアクティブエリア
が規定される。次に、セルの非アクティブエリア２５０
がたとえばＲＩＥにより異方性エッチングされる。図示
されているように、非アクティブエリアはトレンチの一
部分とオーバラップしている。典型的には非アクティブ
エリアは、酸化物カラーの頂部よりも下までエッチング
される。開口部が設けられていると、トレンチ内のドー
パントを上方および外方へ拡散させることができ、これ
により埋込ストラップが形成され、このストラップによ
って後続のアニーリングにおいてトレンチがトランジス
タと接続される。１つの実施形態によれば、非アクティ
ブエリアはシリコン表面下約２５０〜４００ｎｍまでエ
ッチングされる。この非アクティブエリアは、ＳＴＩを
形成すべき領域である。
【００２１】図５には、ＳＴＩの形成される様子が示さ
れている。この場合、レジストとＡＲＣ層が除去され
る。レジストやＡＲＣの残留物が残らないようにする目
的で、クリーニングステップを採用することができる。
典型的にはこの後ではいくつかの酸素アニーリングが行
われるので、カラーの酸化物を通して酸素が拡散する可
能性があり、トレンチのポリシリコンとトレンチのシリ
コン側壁を酸化させる可能性がある。シリコン側壁とト
レンチのポリシリコンの酸化により、いわゆるバーズビ
ークが発生する。バーズビークによりストレスとシリコ
ンの転位が引き起こされ、これはディバイスの動作性能
に悪影響を及ぼす。酸素がシリコンおよびポリシリコン
の側壁に拡散するのを防ぐため、窒化物ライナ２５５が
設けられ、これによって非アクティブエリアが保護され
る。典型的には、窒化物ライナを形成する前に、露出し
たシリコン上にパッシベーション酸化物を熱的に成長さ
せる。窒化物ライナは、たとえば低圧化学蒸着（ＬＰＣ
ＶＤ）により形成される。図示されているように、窒化
物ライナは基板表面の上に形成され、窒化物層と非アク
ティブＳＴＩエリアを覆っている。
れている。この場合、レジストとＡＲＣ層が除去され
る。レジストやＡＲＣの残留物が残らないようにする目
的で、クリーニングステップを採用することができる。
典型的にはこの後ではいくつかの酸素アニーリングが行
われるので、カラーの酸化物を通して酸素が拡散する可
能性があり、トレンチのポリシリコンとトレンチのシリ
コン側壁を酸化させる可能性がある。シリコン側壁とト
レンチのポリシリコンの酸化により、いわゆるバーズビ
ークが発生する。バーズビークによりストレスとシリコ
ンの転位が引き起こされ、これはディバイスの動作性能
に悪影響を及ぼす。酸素がシリコンおよびポリシリコン
の側壁に拡散するのを防ぐため、窒化物ライナ２５５が
設けられ、これによって非アクティブエリアが保護され
る。典型的には、窒化物ライナを形成する前に、露出し
たシリコン上にパッシベーション酸化物を熱的に成長さ
せる。窒化物ライナは、たとえば低圧化学蒸着（ＬＰＣ
ＶＤ）により形成される。図示されているように、窒化
物ライナは基板表面の上に形成され、窒化物層と非アク
ティブＳＴＩエリアを覆っている。
【００２２】たとえばＴＥＯＳのような誘電材料を基板
表面に堆積させることにより、非アクティブエリアが十
分に充填される。ＴＥＯＳ層はコンフォーマルであるた
め、平坦化措置がとられ、その結果、後続のプロセスの
ために平坦な表面が得られる。そのような措置はたとえ
ば Mag 等による "Comparative Evaluation of Gap-Fil
l Dielectrics in Shallow Trench Isolation for Sub-
0.25μm Techonologies", IEDM 96-841 に記載されてお
り、これを参照されたい。ＳＴＩと窒化物層が実質的に
平坦になるよう、基板表面がポリッシングされる。
表面に堆積させることにより、非アクティブエリアが十
分に充填される。ＴＥＯＳ層はコンフォーマルであるた
め、平坦化措置がとられ、その結果、後続のプロセスの
ために平坦な表面が得られる。そのような措置はたとえ
ば Mag 等による "Comparative Evaluation of Gap-Fil
l Dielectrics in Shallow Trench Isolation for Sub-
0.25μm Techonologies", IEDM 96-841 に記載されてお
り、これを参照されたい。ＳＴＩと窒化物層が実質的に
平坦になるよう、基板表面がポリッシングされる。
【００２３】図６には、ＤＲＡＭセルのアクセストラン
ジスタを形成するためのプロセスが示されている。図示
されているように、パッド窒化物層がたとえばウェット
ケミカルエッチングにより除去される。ウェットケミカ
ルエッチングは酸化物に対し選択性である。窒化物層を
完全に除去できるようにする目的で、オーバーエッチン
グが用いられる。オーバーエッチング中、ＳＴＩ頂部に
おける窒化物ライナも掘られ、ディボット２５７が形成
される。また、この位置においてパッド酸化物も、シリ
コンに対し選択性のウェットケミカルエッチングにより
除去される。しかし、窒化物エッチング中に生成された
ディボットにより、窒化物ライナの各側における酸化物
側壁がむき出しにされる。したがって後続の酸化物エッ
チングにより、ディボットはアクティブエリアのコーナ
ーへと横方向に広がる。
ジスタを形成するためのプロセスが示されている。図示
されているように、パッド窒化物層がたとえばウェット
ケミカルエッチングにより除去される。ウェットケミカ
ルエッチングは酸化物に対し選択性である。窒化物層を
完全に除去できるようにする目的で、オーバーエッチン
グが用いられる。オーバーエッチング中、ＳＴＩ頂部に
おける窒化物ライナも掘られ、ディボット２５７が形成
される。また、この位置においてパッド酸化物も、シリ
コンに対し選択性のウェットケミカルエッチングにより
除去される。しかし、窒化物エッチング中に生成された
ディボットにより、窒化物ライナの各側における酸化物
側壁がむき出しにされる。したがって後続の酸化物エッ
チングにより、ディボットはアクティブエリアのコーナ
ーへと横方向に広がる。
【００２４】次に図７を参照すると、（図示されていな
い）酸化物層がウェハ表面上に生成される。”ゲート犠
牲層”と称するこの酸化物層は、後続の注入に対するス
クリーン酸化物としての役割を果たす。付加的にこのゲ
ート犠牲層により、ディボットが低減され、あるいはＳ
ＴＩコーナが丸くされる。
い）酸化物層がウェハ表面上に生成される。”ゲート犠
牲層”と称するこの酸化物層は、後続の注入に対するス
クリーン酸化物としての役割を果たす。付加的にこのゲ
ート犠牲層により、ディボットが低減され、あるいはＳ
ＴＩコーナが丸くされる。
【００２５】ＤＲＡＭセルにおけるｎチャネルアクセス
トランジスタのためのｐ形ウェルの領域を規定するため
に酸化物層の頂部にレジスト層（図示せず）が堆積さ
れ、Ｐウェル領域が露出するよう適切にパターニングさ
れる。
トランジスタのためのｐ形ウェルの領域を規定するため
に酸化物層の頂部にレジスト層（図示せず）が堆積さ
れ、Ｐウェル領域が露出するよう適切にパターニングさ
れる。
【００２６】ボロン（Ｂ）のようなｐ形ドーパントがウ
ェル領域に注入される。その際、パンチスルーを防止す
るのに十分な深さでドーパントが注入される。ドーパン
トプロファイルは、たとえばゲート閾値電圧（Ｖt ）の
ように所望の電気的特性が得られるよう調整される。
ェル領域に注入される。その際、パンチスルーを防止す
るのに十分な深さでドーパントが注入される。ドーパン
トプロファイルは、たとえばゲート閾値電圧（Ｖt ）の
ように所望の電気的特性が得られるよう調整される。
【００２７】また、ｎチャネルサポート回路のためのｐ
形ウェルも形成される。相補形金属酸化膜シリコン（Ｃ
ＭＯＳ）ディバイスにおける相補ウェルのために、ｎ形
ウェルが形成される。ｎ形ウェルの形成には、ｎ形ウェ
ルを規定して形成するための付加的なリソグラフステッ
プおよび注入ステップが必要とされる。ｐ形ウェルの場
合のように、ｎ形ウェルの特性も所望の電気的特性が得
られるよう調整される。このウェルが形成された後、ゲ
ート犠牲層が取り除かれる。
形ウェルも形成される。相補形金属酸化膜シリコン（Ｃ
ＭＯＳ）ディバイスにおける相補ウェルのために、ｎ形
ウェルが形成される。ｎ形ウェルの形成には、ｎ形ウェ
ルを規定して形成するための付加的なリソグラフステッ
プおよび注入ステップが必要とされる。ｐ形ウェルの場
合のように、ｎ形ウェルの特性も所望の電気的特性が得
られるよう調整される。このウェルが形成された後、ゲ
ート犠牲層が取り除かれる。
【００２８】トランジスタを形成すべき領域が覆われる
よう、ゲート酸化物層２６２が形成されてパターン化さ
れる。次に、基板表面上にポリシリコン２６７、ＷＳｉ
x ２６８および窒化物層２６９が生成される。また、図
面に示されているように、ディボットはポリシリコンに
より充填される。
よう、ゲート酸化物層２６２が形成されてパターン化さ
れる。次に、基板表面上にポリシリコン２６７、ＷＳｉ
x ２６８および窒化物層２６９が生成される。また、図
面に示されているように、ディボットはポリシリコンに
より充填される。
【００２９】図８を参照するとこれらの層は、ＤＲＡＭ
セルのトランジスタ２７０に対するゲートスタックを形
成するためにパターン化される。典型的にはパッシング
ゲートスタック２８０がトレンチの上に形成され、ＳＴ
Ｉによりそこから分離される。また、所望の動作特性を
実現するため、適切なプロファイルをもつドーパントの
注入よりドレイン２７１およびソース２７２が形成され
る。ゲートに対するソースおよびドレインの拡散および
整列を改善するため、（図示されていない）窒化物スペ
ーサを用いることができる。トランジスタとトレンチを
接続するため、ストラップポリシリコン２４０から外方
拡散されることによりストラップ２７３が生成される。
セルのトランジスタ２７０に対するゲートスタックを形
成するためにパターン化される。典型的にはパッシング
ゲートスタック２８０がトレンチの上に形成され、ＳＴ
Ｉによりそこから分離される。また、所望の動作特性を
実現するため、適切なプロファイルをもつドーパントの
注入よりドレイン２７１およびソース２７２が形成され
る。ゲートに対するソースおよびドレインの拡散および
整列を改善するため、（図示されていない）窒化物スペ
ーサを用いることができる。トランジスタとトレンチを
接続するため、ストラップポリシリコン２４０から外方
拡散されることによりストラップ２７３が生成される。
【００３０】先に述べたように、アクティブエリアのコ
ーナ近くに形成されたディボット２５７は、寄生的なコ
ーナ伝導のようなＤＲＡＭ集積回路の動作機能に対し悪
影響を及ぼす。
ーナ近くに形成されたディボット２５７は、寄生的なコ
ーナ伝導のようなＤＲＡＭ集積回路の動作機能に対し悪
影響を及ぼす。
【００３１】図９には、本発明の１つの実施形態が示さ
れている。図示されているように、ＤＲＡＭセルはトレ
ンチキャパシタとトランジスタを有している。このトレ
ンチキャパシタは図１で説明したものと同様であるた
め、その頂部しか示されていない。実例として、トラン
ジスタ３１０はｎチャネルトランジスタである。このト
ランジスタはゲート３１２，ソース３１３およびドレイ
ン３１４を有している。この場合、ドレインとソースは
ｎ形ドーパントの注入により生成される。また、トラン
ジスタとキャパシタとの接続はドーピングされた領域３
２５により実現される。ドーピングされた領域は、トレ
ンチからｎ形ドーパントを拡散させることにより生成さ
れる。誘電性のカラー３６８が設けられており、これに
よってストラップと埋込プレート（図示せず）との間の
垂直方向のパンチスルーが回避される。
れている。図示されているように、ＤＲＡＭセルはトレ
ンチキャパシタとトランジスタを有している。このトレ
ンチキャパシタは図１で説明したものと同様であるた
め、その頂部しか示されていない。実例として、トラン
ジスタ３１０はｎチャネルトランジスタである。このト
ランジスタはゲート３１２，ソース３１３およびドレイ
ン３１４を有している。この場合、ドレインとソースは
ｎ形ドーパントの注入により生成される。また、トラン
ジスタとキャパシタとの接続はドーピングされた領域３
２５により実現される。ドーピングされた領域は、トレ
ンチからｎ形ドーパントを拡散させることにより生成さ
れる。誘電性のカラー３６８が設けられており、これに
よってストラップと埋込プレート（図示せず）との間の
垂直方向のパンチスルーが回避される。
【００３２】本発明によれば、ＤＲＡＭセルを他のＤＲ
ＡＭセルまたはディバスから分離するために隆起形ＳＴ
Ｉが設けられている。図示されているように、隆起形Ｓ
ＴＩの深さは慣用のＳＴＩの深さと同様である。しか
し、隆起形ＳＴＩの頂面はシリコン基板表面の平面より
も上に位置している。頂面が基板表面よりも上に隆起し
ている距離は、シリコン表面下のディボットの形成を効
果的に低減するのに十分なものであり、これによってコ
ーナーリダクション(corner reduction)が抑えられるよ
うになる。１つの実施形態によれば、隆起形ＳＴＩの頂
面が隆起している距離は約１００ｎｍよりも小さい。有
利には、この距離は約２０〜１００ｎｍであり、いっそ
う有利には約５０〜７０ｎｍである。別の実施形態によ
れば、隆起形ＳＴＩの頂面が隆起している距離は約５０
ｎｍである。
ＡＭセルまたはディバスから分離するために隆起形ＳＴ
Ｉが設けられている。図示されているように、隆起形Ｓ
ＴＩの深さは慣用のＳＴＩの深さと同様である。しか
し、隆起形ＳＴＩの頂面はシリコン基板表面の平面より
も上に位置している。頂面が基板表面よりも上に隆起し
ている距離は、シリコン表面下のディボットの形成を効
果的に低減するのに十分なものであり、これによってコ
ーナーリダクション(corner reduction)が抑えられるよ
うになる。１つの実施形態によれば、隆起形ＳＴＩの頂
面が隆起している距離は約１００ｎｍよりも小さい。有
利には、この距離は約２０〜１００ｎｍであり、いっそ
う有利には約５０〜７０ｎｍである。別の実施形態によ
れば、隆起形ＳＴＩの頂面が隆起している距離は約５０
ｎｍである。
【００３３】先に述べたように、ディボットの形成によ
り寄生的なコーナー伝導（corner conduction）が生じ
る。しかしながら本発明によれば、基板表面よりも上に
ＳＴＩ表面を隆起させることにより、ディボット形成が
回避される。さらに明らかなように、隆起形ＳＴＩの使
用により有利には、やはりディボット形成に寄与する窒
化物ライナの必要性がなくなる。
り寄生的なコーナー伝導（corner conduction）が生じ
る。しかしながら本発明によれば、基板表面よりも上に
ＳＴＩ表面を隆起させることにより、ディボット形成が
回避される。さらに明らかなように、隆起形ＳＴＩの使
用により有利には、やはりディボット形成に寄与する窒
化物ライナの必要性がなくなる。
【００３４】図１０〜図１５には、隆起形ＳＴＩを備え
たＤＲＡＭセルを形成するためのプロセスが示されてい
る。図１０を参照すると、基板４０１中にトレンチキャ
パシタ４０１が形成される。１つの実施形態によれば、
基板はｐ形ドーパント（ｐ−）で少量だけドーピングさ
れている。典型的には、基板表面上にパッドスタック４
３０が形成される。このパッドスタックは種々の層を有
しており、それらはエッチマスク、エッチストップおよ
び／または化学的機械的研磨ストップ層としての役割を
果たす。典型的には、パッドスタックはパッド酸化物層
４３１、窒化物層４３２およびＴＥＯＳマスク層（図示
せず）から成る。
たＤＲＡＭセルを形成するためのプロセスが示されてい
る。図１０を参照すると、基板４０１中にトレンチキャ
パシタ４０１が形成される。１つの実施形態によれば、
基板はｐ形ドーパント（ｐ−）で少量だけドーピングさ
れている。典型的には、基板表面上にパッドスタック４
３０が形成される。このパッドスタックは種々の層を有
しており、それらはエッチマスク、エッチストップおよ
び／または化学的機械的研磨ストップ層としての役割を
果たす。典型的には、パッドスタックはパッド酸化物層
４３１、窒化物層４３２およびＴＥＯＳマスク層（図示
せず）から成る。
【００３５】１つの実施形態によれば、トレンチ４１０
は慣用の技術により形成される。このような技術はたと
えば Nesbit 等による "A 0.6μm2 256Mb Trench DRAM
CellWith Self-Aligned Buried Strap (BEST), IEDM 93
-627 に示されており、これを参照されたい。たとえ
ば、トレンチはｎ＋ポリシリコン４１４により充填され
る。このトレンチの上部に、たとえばＴＥＯＳのような
誘電材料から成るカラー４２０が設けられる。さらに、
内在するポリシリコン４４０の層が形成され、カラーお
よびドーピングされたポリシリコンの上まで掘られる。
典型的には、このポリシリコンはたとえば基板表面下約
５０ｎｍのところまで掘られ、その際、たとえばｎ＋ト
レンチポリシリコンより約１００ｎｍ上にストラップ４
４０が残されるようにする。
は慣用の技術により形成される。このような技術はたと
えば Nesbit 等による "A 0.6μm2 256Mb Trench DRAM
CellWith Self-Aligned Buried Strap (BEST), IEDM 93
-627 に示されており、これを参照されたい。たとえ
ば、トレンチはｎ＋ポリシリコン４１４により充填され
る。このトレンチの上部に、たとえばＴＥＯＳのような
誘電材料から成るカラー４２０が設けられる。さらに、
内在するポリシリコン４４０の層が形成され、カラーお
よびドーピングされたポリシリコンの上まで掘られる。
典型的には、このポリシリコンはたとえば基板表面下約
５０ｎｍのところまで掘られ、その際、たとえばｎ＋ト
レンチポリシリコンより約１００ｎｍ上にストラップ４
４０が残されるようにする。
【００３６】図１１によれば基板表面の上に酸化物層が
形成され、これによりパッドスタックが覆われ、トレン
チの上の開口部が充填される。１つの実施形態によれ
ば、酸化物層は低圧化学蒸着（ＬＰＣＶＤ）により形成
される。酸化物は焼きしめられる。酸化物の焼きしめ
は、アルゴンまたは窒素のような不活性周囲ガスにおい
て約１０〜６０分間、約９００〜１００゜Ｃのアニーリ
ングにより達成される。ＣＭＰによりポリシリコンの頂
部上に薄い酸化物層４８０が生じ、これによりトレンチ
に対するアイソレーションが得られる。
形成され、これによりパッドスタックが覆われ、トレン
チの上の開口部が充填される。１つの実施形態によれ
ば、酸化物層は低圧化学蒸着（ＬＰＣＶＤ）により形成
される。酸化物は焼きしめられる。酸化物の焼きしめ
は、アルゴンまたは窒素のような不活性周囲ガスにおい
て約１０〜６０分間、約９００〜１００゜Ｃのアニーリ
ングにより達成される。ＣＭＰによりポリシリコンの頂
部上に薄い酸化物層４８０が生じ、これによりトレンチ
に対するアイソレーションが得られる。
【００３７】次に、パッド窒化物層およびパッド酸化物
層がたとえばウェットエッチングにより除去される。そ
して、犠牲層となる酸化物層（図示せず）がウェハ表面
上に形成される。この酸化物層は、注入に対するスクリ
ーン酸化物層の役割を果たす。
層がたとえばウェットエッチングにより除去される。そ
して、犠牲層となる酸化物層（図示せず）がウェハ表面
上に形成される。この酸化物層は、注入に対するスクリ
ーン酸化物層の役割を果たす。
【００３８】ＤＲＡＭセルのｎチャネルアクセストラン
ジスタのためのｐ形ウェル領域が形成される。これはた
とえば、（図示されていない）レジスト層を酸化物層の
頂部に堆積させ、ｐ形ウェル領域が露出するようそれを
適切にパターニングすることによって実現される。ボロ
ン（Ｂ）のようなｐ形のドーパントがこのウェル領域に
注入される。このドーパントは、パンチスルーを防止す
るのに十分な深さで注入される。また、ドーパントプロ
ファイルは、所望の電気的な特性たとえばゲート閾値電
圧（Ｖt ）が得られるよう調整される。隆起形ＳＴＩパ
ッシベーション酸化および酸化物充填焼きしまりアニー
リングが後で行われることから、所望のドーパントプロ
ファイルを考える上で、ウェルドーパントにおける種々
のサーマルバジェットを考慮する。
ジスタのためのｐ形ウェル領域が形成される。これはた
とえば、（図示されていない）レジスト層を酸化物層の
頂部に堆積させ、ｐ形ウェル領域が露出するようそれを
適切にパターニングすることによって実現される。ボロ
ン（Ｂ）のようなｐ形のドーパントがこのウェル領域に
注入される。このドーパントは、パンチスルーを防止す
るのに十分な深さで注入される。また、ドーパントプロ
ファイルは、所望の電気的な特性たとえばゲート閾値電
圧（Ｖt ）が得られるよう調整される。隆起形ＳＴＩパ
ッシベーション酸化および酸化物充填焼きしまりアニー
リングが後で行われることから、所望のドーパントプロ
ファイルを考える上で、ウェルドーパントにおける種々
のサーマルバジェットを考慮する。
【００３９】さらに、ｎチャネルサポート回路のための
ｐ形ウェルが形成される。相補形金属酸化膜シリコン
（ＣＭＯＳ）ディバイスにおける相補ウェルのために、
ｎ形ウェルが形成される。ｎ形ウェル形成には、ｎ形ウ
ェルを規定し形成するための付加的なリソグラフステッ
プおよび注入ステップが必要とされる。ｐ形ウェルのよ
うに、ｎ形ウェルの特性も所望の電気的特性が得られる
よう調整される。注入が完了した後、スクリーン酸化物
層がたとえばウェットエッチングにより除去される。
ｐ形ウェルが形成される。相補形金属酸化膜シリコン
（ＣＭＯＳ）ディバイスにおける相補ウェルのために、
ｎ形ウェルが形成される。ｎ形ウェル形成には、ｎ形ウ
ェルを規定し形成するための付加的なリソグラフステッ
プおよび注入ステップが必要とされる。ｐ形ウェルのよ
うに、ｎ形ウェルの特性も所望の電気的特性が得られる
よう調整される。注入が完了した後、スクリーン酸化物
層がたとえばウェットエッチングにより除去される。
【００４０】図１２を参照すると、ディバイスのアクテ
ィブエリアの上にゲート酸化物層４５７が形成される。
次に、ゲート酸化物生成後、ポリシリコン層４８２と窒
化物層４８３が基板表面上に形成される。ポリシリコン
層は、シリコン基板表面の上に後で形成される隆起形Ｓ
ＴＩ酸化物の頂部をオフセットさせるのに十分な厚さを
有する。１つの実施形態によれば、ポリシリコン層は約
５０ｎｍである。窒化物層は、ポリッシングストップの
役割を果たすのに十分な厚さを有する。典型的には、窒
化物層は約１００ｎｍの厚さである。
ィブエリアの上にゲート酸化物層４５７が形成される。
次に、ゲート酸化物生成後、ポリシリコン層４８２と窒
化物層４８３が基板表面上に形成される。ポリシリコン
層は、シリコン基板表面の上に後で形成される隆起形Ｓ
ＴＩ酸化物の頂部をオフセットさせるのに十分な厚さを
有する。１つの実施形態によれば、ポリシリコン層は約
５０ｎｍである。窒化物層は、ポリッシングストップの
役割を果たすのに十分な厚さを有する。典型的には、窒
化物層は約１００ｎｍの厚さである。
【００４１】図１３には、ＤＲＡＭセルのアクティブエ
リアを規定するプロセスが示されている。アクティブエ
リアは、慣用のリソグラフ技術を用いることで規定され
る。このエリアが規定された後、非アクティブエリア４
５０がたとえばＲＩＥにより異方性エッチングされる。
リソグラフプロセスの解像度を改善するため、反射防止
層を使用することができる。図示されているように、非
アクティブエリアはトレンチの一部分とオーバラップし
ており、その際、トランジスタとキャパシタとの間に十
分な電流を流せるよう、残留部分が残されている。１つ
の実施形態によれば、非アクティブ領域はトレンチ幅の
約半分以下だけオーバラップしており、有利にはトレン
チ幅の約半分だけオーバラップしている。非アクティブ
領域は、ＤＲＡＭセルのトランジスタを形成すべき側と
は反対側のシリコン側壁と埋込ストラップとを分離する
のに十分な深さを有する。非アクティブエリアは、酸化
物カラー頂部の下までエッチングされる。１つの実施形
態によれば、非アクティブエリアはシリコン表面下約２
５０ｎｍのところまでエッチングされる。この非アクテ
ィブエリアは、隆起形ＳＴＩが形成されることになる領
域である。
リアを規定するプロセスが示されている。アクティブエ
リアは、慣用のリソグラフ技術を用いることで規定され
る。このエリアが規定された後、非アクティブエリア４
５０がたとえばＲＩＥにより異方性エッチングされる。
リソグラフプロセスの解像度を改善するため、反射防止
層を使用することができる。図示されているように、非
アクティブエリアはトレンチの一部分とオーバラップし
ており、その際、トランジスタとキャパシタとの間に十
分な電流を流せるよう、残留部分が残されている。１つ
の実施形態によれば、非アクティブ領域はトレンチ幅の
約半分以下だけオーバラップしており、有利にはトレン
チ幅の約半分だけオーバラップしている。非アクティブ
領域は、ＤＲＡＭセルのトランジスタを形成すべき側と
は反対側のシリコン側壁と埋込ストラップとを分離する
のに十分な深さを有する。非アクティブエリアは、酸化
物カラー頂部の下までエッチングされる。１つの実施形
態によれば、非アクティブエリアはシリコン表面下約２
５０ｎｍのところまでエッチングされる。この非アクテ
ィブエリアは、隆起形ＳＴＩが形成されることになる領
域である。
【００４２】非アクティブエリア４５０を十分満たせる
よう、基板表面上にたとえばＴＥＯＳのような誘電材料
が堆積される。ＴＥＯＳ層はコンフォーマルであるた
め、構造を平坦化するためたとえばＣＭＰを利用した平
坦化措置がとられる。その後、窒化物層が除去され、そ
の結果、隆起形ＳＴＩ４５５が生じ、この隆起形ＳＴＩ
の頂面はポリシリコン層４８２の頂面に対し平坦であ
る。窒化物層の除去によりディボット４９０の形成され
る可能性がある。しかし、ＳＴＩは隆起させられるの
で、ディボットは基板表面下では広がらない。その結
果、コーナー伝導が減るかまたはなくなり、トランジス
タのＶt がいっそう均一になる。
よう、基板表面上にたとえばＴＥＯＳのような誘電材料
が堆積される。ＴＥＯＳ層はコンフォーマルであるた
め、構造を平坦化するためたとえばＣＭＰを利用した平
坦化措置がとられる。その後、窒化物層が除去され、そ
の結果、隆起形ＳＴＩ４５５が生じ、この隆起形ＳＴＩ
の頂面はポリシリコン層４８２の頂面に対し平坦であ
る。窒化物層の除去によりディボット４９０の形成され
る可能性がある。しかし、ＳＴＩは隆起させられるの
で、ディボットは基板表面下では広がらない。その結
果、コーナー伝導が減るかまたはなくなり、トランジス
タのＶt がいっそう均一になる。
【００４３】図１４を参照すると、ポリシリコン層の４
８２の上にポリシリコン層４８３が形成される。これら
のポリシリコン層を合わせた厚さは、ゲート導体を形成
するの十分なものである。１つの実施形態によれば、こ
れらの層を合わせた厚さは約１００ｎｍである。選択的
に、ゲート導体の抵抗を低減するためＷＳｉｘのような
耐熱性材料を有するシリサイド層４８４が、ポリシリコ
ン層の上に形成される。ポリサイド層の上に、あるいは
ポリサイド層が用いられなければポリシリコン層４８３
の上に、窒化物層４８４が形成される。窒化物層は、ボ
ーダーレス・ビットラインコンタクト・エッチング（bo
arderless bitline contact etch）のためのエッチング
ストップとして用いられる。
８２の上にポリシリコン層４８３が形成される。これら
のポリシリコン層を合わせた厚さは、ゲート導体を形成
するの十分なものである。１つの実施形態によれば、こ
れらの層を合わせた厚さは約１００ｎｍである。選択的
に、ゲート導体の抵抗を低減するためＷＳｉｘのような
耐熱性材料を有するシリサイド層４８４が、ポリシリコ
ン層の上に形成される。ポリサイド層の上に、あるいは
ポリサイド層が用いられなければポリシリコン層４８３
の上に、窒化物層４８４が形成される。窒化物層は、ボ
ーダーレス・ビットラインコンタクト・エッチング（bo
arderless bitline contact etch）のためのエッチング
ストップとして用いられる。
【００４４】図１５に示されているように、ＤＲＡＭセ
ルのトランジスタ４７０のためのゲートスタックを形成
するため、基板表面がパターニングされる。典型的に
は、トレンチの上にパッシングゲートスタック４８０が
形成され、隆起形ＳＴＩによりトレンチから分離され
る。さらに、所望の動作特性を得るため適切なプロファ
イルをもつドーパントの注入により、ドレイン４７１と
ソース４７２が形成される。拡散およびゲートに対する
ソースとドレインのアライメントを改善するため、窒化
物スペーサ（図示せず）を用いることもできる。
ルのトランジスタ４７０のためのゲートスタックを形成
するため、基板表面がパターニングされる。典型的に
は、トレンチの上にパッシングゲートスタック４８０が
形成され、隆起形ＳＴＩによりトレンチから分離され
る。さらに、所望の動作特性を得るため適切なプロファ
イルをもつドーパントの注入により、ドレイン４７１と
ソース４７２が形成される。拡散およびゲートに対する
ソースとドレインのアライメントを改善するため、窒化
物スペーサ（図示せず）を用いることもできる。
【００４５】これまで本発明について種々の実施例に基
づき詳しく説明してきたが、当業者であれば本発明の範
囲から逸脱することなく本発明に対し変形を施すことが
できる。これまで単に実例として、いくつかの特定の面
から本発明の実施形態について述べてきたにすぎない。
しかしそれらの構成は実例であって、固有の適用事例に
応じて変えることのできるものである。したがって本発
明の範囲は上述の説明によって限定されるものではな
く、特許請求の範囲によってのみ限定されるものであ
る。
づき詳しく説明してきたが、当業者であれば本発明の範
囲から逸脱することなく本発明に対し変形を施すことが
できる。これまで単に実例として、いくつかの特定の面
から本発明の実施形態について述べてきたにすぎない。
しかしそれらの構成は実例であって、固有の適用事例に
応じて変えることのできるものである。したがって本発
明の範囲は上述の説明によって限定されるものではな
く、特許請求の範囲によってのみ限定されるものであ
る。
【図１】従来のＤＲＡＭセルを示す図である。
【図２】図１による従来のＤＲＡＭセルの製造プロセス
を示す図である。
を示す図である。
【図３】図１による従来のＤＲＡＭセルの製造プロセス
を示す図である。
を示す図である。
【図４】図１による従来のＤＲＡＭセルの製造プロセス
を示す図である。
を示す図である。
【図５】図１による従来のＤＲＡＭセルの製造プロセス
を示す図である。
を示す図である。
【図６】図１による従来のＤＲＡＭセルの製造プロセス
を示す図である。
を示す図である。
【図７】図１による従来のＤＲＡＭセルの製造プロセス
を示す図である。
を示す図である。
【図８】図１による従来のＤＲＡＭセルの製造プロセス
を示す図である。
を示す図である。
【図９】本発明によるＤＲＡＭセルを示す図である。
【図１０】図３によるＤＲＡＭセルの製造プロセスを示
す図である。
す図である。
【図１１】図３によるＤＲＡＭセルの製造プロセスを示
す図である。
す図である。
【図１２】図３によるＤＲＡＭセルの製造プロセスを示
す図である。
す図である。
【図１３】図３によるＤＲＡＭセルの製造プロセスを示
す図である。
す図である。
【図１４】図３によるＤＲＡＭセルの製造プロセスを示
す図である。
す図である。
【図１５】図３によるＤＲＡＭセルの製造プロセスを示
す図である。
す図である。
４０１ 基板 ４１０ トレンチキャパシタ ４１４ ポリシリコン ４３０ パッドスタック ４３１ パッド酸化物層 ４３２ 窒化物層 ４２０ カラー ４５７ ゲート酸化物層 ４７０ トランジスタ ４７１ ドレイン ４７２ ソース ４８０ パッシングゲートスタック ４８２ ポリシリコン層 ４８３ 窒化物層 ４９０ ディボット
Claims (2)
- 【請求項１】 ランダムアクセスメモリセルにおいて、 トレンチキャパシタが設けられており、該トレンチキャ
パシタはシリコン基板主表面の下方に形成されており、 ゲートとソースとドレインの各領域を有するトランジス
タが設けられており、該トランジスタのドレイン領域
は、前記トレンチキャパシタと電気的に結合されてお
り、 隆起形シャロウトレンチアイソレーション（ＲＳＴＩ）
が設けられており、該隆起形シャロウトレンチアイソレ
ーションは、シリコン基板主表面よりも上に位置する頂
面を有しており、該頂面が隆起している大きさは、後で
形成されるディボットが基板表面下で広がるのを防ぐの
に十分な大きさであることを特徴とする、 ランダムアクセスメモリセル。 - 【請求項２】 ランダムアクセスメモリセルの製造方法
において、隆起形シャロウトレンチアイソレーションを
形成するステップが設けられており、該ステップは、 シリコン基板主表面の下方にトレンチキャパシタを形成
するステップと、 該シリコン基板主表面上に、トランジスタのゲート酸化
物となる酸化物層を形成するステップと、 前記酸化物層の上に、トランジスタのゲート導体下部を
成す第１の導電層を形成するステップと、 前記第１の導電層の上に、後続の研磨ステップのための
研磨ストップ層として用いられる誘電層を形成するステ
ップと、 前記トレンチの一部分とオーバラップする非アクティブ
エリアを規定しエッチングするステップと、 前記非アクティブエリアに誘電材料を充填して、シャロ
ウトレンチアイソレーション領域を形成するステップ
と、 前記誘電層を研磨ストップとして用いながら前記誘電材
料を研磨し、これらの誘電層と誘電材料との間に平坦な
面を生じさせるステップと、 前記誘電層を除去するステップとを有しており、該除去
ステップにより前記誘電材料も除去され、前記の第１の
導電層と誘電材料との間に実質的に平坦な表面を生じさ
せることを特徴とする、 ランダムメモリアクセスセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/873,100 US6100131A (en) | 1997-06-11 | 1997-06-11 | Method of fabricating a random access memory cell |
| US08/873100 | 1997-06-11 |
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|---|---|
| JPH1117152A true JPH1117152A (ja) | 1999-01-22 |
Family
ID=25360971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159155A Withdrawn JPH1117152A (ja) | 1997-06-11 | 1998-06-08 | ランダムアクセスメモリセルおよび該ランダムアクセスメモリセルの製造方法 |
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| JP (1) | JPH1117152A (ja) |
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| CN (1) | CN1213167A (ja) |
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| CN100424856C (zh) * | 2005-07-20 | 2008-10-08 | 联华电子股份有限公司 | 制作沟渠电容动态随机存取存储器元件的方法 |
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| US7326986B2 (en) * | 2006-01-06 | 2008-02-05 | International Business Machines Corporation | Trench memory |
| CN111900168A (zh) * | 2016-01-25 | 2020-11-06 | 中国科学院微电子研究所 | 存储单元、存储器件及电子设备 |
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| JPH05347390A (ja) * | 1992-06-15 | 1993-12-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5422294A (en) * | 1993-05-03 | 1995-06-06 | Noble, Jr.; Wendell P. | Method of making a trench capacitor field shield with sidewall contact |
| US5389559A (en) * | 1993-12-02 | 1995-02-14 | International Business Machines Corporation | Method of forming integrated interconnect for very high density DRAMs |
| US5369049A (en) * | 1993-12-17 | 1994-11-29 | International Business Machines Corporation | DRAM cell having raised source, drain and isolation |
| US5395786A (en) * | 1994-06-30 | 1995-03-07 | International Business Machines Corporation | Method of making a DRAM cell with trench capacitor |
| US5451809A (en) * | 1994-09-07 | 1995-09-19 | Kabushiki Kaisha Toshiba | Smooth surface doped silicon film formation |
| US5627092A (en) * | 1994-09-26 | 1997-05-06 | Siemens Aktiengesellschaft | Deep trench dram process on SOI for low leakage DRAM cell |
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| US5539229A (en) * | 1994-12-28 | 1996-07-23 | International Business Machines Corporation | MOSFET with raised STI isolation self-aligned to the gate stack |
| US5576566A (en) * | 1995-04-13 | 1996-11-19 | International Business Machines Corporation | Semiconductor trench capacitor cell having a buried strap |
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| US5614431A (en) * | 1995-12-20 | 1997-03-25 | International Business Machines Corporation | Method of making buried strap trench cell yielding an extended transistor |
| US5827765A (en) * | 1996-02-22 | 1998-10-27 | Siemens Aktiengesellschaft | Buried-strap formation in a dram trench capacitor |
| US5770875A (en) * | 1996-09-16 | 1998-06-23 | International Business Machines Corporation | Large value capacitor for SOI |
| US5874345A (en) * | 1996-11-18 | 1999-02-23 | International Business Machines Corporation | Method for planarizing TEOS SiO2 filled shallow isolation trenches |
| US6037620A (en) * | 1998-06-08 | 2000-03-14 | International Business Machines Corporation | DRAM cell with transfer device extending along perimeter of trench storage capacitor |
| US6140175A (en) * | 1999-03-03 | 2000-10-31 | International Business Machines Corporation | Self-aligned deep trench DRAM array device |
| US6259129B1 (en) * | 1999-04-20 | 2001-07-10 | International Business Machines Corporation | Strap with intrinsically conductive barrier |
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- 1997-06-11 US US08/873,100 patent/US6100131A/en not_active Expired - Fee Related
-
1998
- 1998-05-21 TW TW087107884A patent/TW399293B/zh not_active IP Right Cessation
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- 1998-05-29 KR KR1019980019647A patent/KR19990006509A/ko not_active Withdrawn
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- 1998-06-09 CN CN98109583A patent/CN1213167A/zh active Pending
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1999
- 1999-12-01 US US09/452,217 patent/US6399977B1/en not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |