JPH1117162A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1117162A JPH1117162A JP17146997A JP17146997A JPH1117162A JP H1117162 A JPH1117162 A JP H1117162A JP 17146997 A JP17146997 A JP 17146997A JP 17146997 A JP17146997 A JP 17146997A JP H1117162 A JPH1117162 A JP H1117162A
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Abstract
(57)【要約】
【課題】一方の主表面に形成された２つの電極を半田に
より接続すると、２つの電極に接続された半田が接触
し、電極が短絡する不良が生じる。 【解決手段】一方の主表面に２つの電極（２０，４０）
を半田接続する場合、電極間に電極を接続する半田（２
３，４３）の短絡を防止する、表面安定化膜（７）と同
一材料からなる絶縁膜（７０）を設ける。 【効果】一平面に複数の電極を半田を用いて接続して
も、電極間での短絡を防止でき信頼性及び歩留まりが向
上する。
より接続すると、２つの電極に接続された半田が接触
し、電極が短絡する不良が生じる。 【解決手段】一方の主表面に２つの電極（２０，４０）
を半田接続する場合、電極間に電極を接続する半田（２
３，４３）の短絡を防止する、表面安定化膜（７）と同
一材料からなる絶縁膜（７０）を設ける。 【効果】一平面に複数の電極を半田を用いて接続して
も、電極間での短絡を防止でき信頼性及び歩留まりが向
上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特に同一平面に少なくとも２つ以上の電極が半田で
接続される半導体装置及びその製造方法に関する。
り、特に同一平面に少なくとも２つ以上の電極が半田で
接続される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体ペレットの一方の主表面に、２つ
以上の電極を半田を用いて接続する半導体装置に関し
て、種々の技術が提案されている。
以上の電極を半田を用いて接続する半導体装置に関し
て、種々の技術が提案されている。
【０００３】例えば、過電流耐量を大きくする技術とし
て、特開昭62−57251 号公報に記載された技術が知られ
ている。この従来技術は、半田で接続された電極の立ち
上がり部を固着するため表面安定化膜上に、島状にアル
ミニウム電極膜を設け、さらにこれより面積の小さいク
ロム−ニッケル−銀またはチタン−ニッケル−銀の三層
構造電極膜を設け、この三層電極膜にろう材を介して電
極の引き出し配線を接続することにより、過電流耐量の
大きい微細半田電極構造を得ることができるとされてい
る。
て、特開昭62−57251 号公報に記載された技術が知られ
ている。この従来技術は、半田で接続された電極の立ち
上がり部を固着するため表面安定化膜上に、島状にアル
ミニウム電極膜を設け、さらにこれより面積の小さいク
ロム−ニッケル−銀またはチタン−ニッケル−銀の三層
構造電極膜を設け、この三層電極膜にろう材を介して電
極の引き出し配線を接続することにより、過電流耐量の
大きい微細半田電極構造を得ることができるとされてい
る。
【０００４】さらに、過電流異常時でのゲート制御回路
へ故障が波及するのを防止する技術として、特開昭62−
69676 号公報に記載された技術が知られている。この従
来技術は、外部アノード端子に対する接続部分に過電流
による溶断部分を設けることにより、過電流が流れたと
きにはカソード側の微細半田電極が溶断するより先に、
上記溶断部分が溶断するように溶断部分の断面積や熱容
量を設定しておくことにより、アノード電流を遮断する
ことで達成できるとされている。
へ故障が波及するのを防止する技術として、特開昭62−
69676 号公報に記載された技術が知られている。この従
来技術は、外部アノード端子に対する接続部分に過電流
による溶断部分を設けることにより、過電流が流れたと
きにはカソード側の微細半田電極が溶断するより先に、
上記溶断部分が溶断するように溶断部分の断面積や熱容
量を設定しておくことにより、アノード電流を遮断する
ことで達成できるとされている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術による半導体装置の電極を半田で接続する場合、
一方の主表面に形成されたゲート電極とカソード電極に
それぞれ接続されている半田が接触し、ゲート・カソー
ド間で短絡してしまうという課題があった。
来技術による半導体装置の電極を半田で接続する場合、
一方の主表面に形成されたゲート電極とカソード電極に
それぞれ接続されている半田が接触し、ゲート・カソー
ド間で短絡してしまうという課題があった。
【０００６】本発明の目的は、従来の半導体装置の問題
点を解決した半導体装置及びその製造方法を提供するこ
とにある。
点を解決した半導体装置及びその製造方法を提供するこ
とにある。
【０００７】本発明の目的を具体的に言えば、１つの半
導体ペレットの同一平面上に２つの電極が半田を用いて
接続される半導体装置において、２つの電極の接続に使
用される半田の接触を防止できる半導体装置及びその製
造方法を提供することにある。
導体ペレットの同一平面上に２つの電極が半田を用いて
接続される半導体装置において、２つの電極の接続に使
用される半田の接触を防止できる半導体装置及びその製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明は半田を用いて電極を接続する半導体装置
の一方の主表面に、少なくとも２つの電極が形成され、
この電極間に電極を接続する半田の短絡を防止する絶縁
膜を形成する手段を設けるようにしたものである。
めに、本発明は半田を用いて電極を接続する半導体装置
の一方の主表面に、少なくとも２つの電極が形成され、
この電極間に電極を接続する半田の短絡を防止する絶縁
膜を形成する手段を設けるようにしたものである。
【０００９】さらに、該絶縁膜と半導体装置のｐｎ接合
を保護する安定化膜と同一の材料としたり、同一のプロ
セスで形成し、プロセスの簡略化を図れるようにしたも
のである。
を保護する安定化膜と同一の材料としたり、同一のプロ
セスで形成し、プロセスの簡略化を図れるようにしたも
のである。
【００１０】さらに、一層確実に半田の短絡を防止でき
るようにするため、該絶縁膜と該安定化膜とが連結され
たり、一方の主表面から見て、電極と接続される半田を
取り囲むように、該絶縁膜あるいは該安定化膜が形成さ
れるようにしたものである。さらにまた、高信頼性とプ
ロセスの簡略化を確保するため、該絶縁膜と該安定化膜
の材料を鉛系ガラスあるいは亜鉛系ガラスとし、半導体
装置を樹脂でモールドするようにしたものである。
るようにするため、該絶縁膜と該安定化膜とが連結され
たり、一方の主表面から見て、電極と接続される半田を
取り囲むように、該絶縁膜あるいは該安定化膜が形成さ
れるようにしたものである。さらにまた、高信頼性とプ
ロセスの簡略化を確保するため、該絶縁膜と該安定化膜
の材料を鉛系ガラスあるいは亜鉛系ガラスとし、半導体
装置を樹脂でモールドするようにしたものである。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。
いて説明する。
【００１２】（実施例１）図１は本発明による半導体装
置の第１実施例を示す断面図である。図１の実施例では
半導体装置としてサイリスタの断面図を示している。１
はｎベース層となるｎ型半導体領域、２はｐベース層と
なるｐ型半導体領域、３はｐエミッタ層となるｐ+ 型半
導体領域、４はｎエミッタ層となるｎ+ 型半導体領域、
６はｐ型半導体領域表面及びｐ型半導体領域及びｎ+ 型
半導体領域からなるｐｎ接合表面を被覆する二酸化珪素
膜、７は表面からモートが形成され、このモート部のｐ
+ 型半導体領域３とｎ型半導体領域１からなるｐｎ接合
及びｐ型半導体領域２とｎ型半導体領域１からなるｐｎ
接合表面を被覆するガラス被膜である。ｐエミッタとな
るｐ+ 型半導体領域３の表面、ｐベース層となるｐ型半
導体領域２の二酸化珪素膜６で覆われていない露出した
表面、さらにｎエミッタ層となるｎ+ 型半導体領域の二
酸化珪素膜６で覆われていない露出した表面には、無電
解ニッケルめっきにより形成されたニッケルシリサイド
２１，３１、及び４１と、該ニッケルシリサイド２１，
３１、及び４１の表面にはニッケル電極２２，３２、及
び４２が形成されている。ニッケル電極２２，３２、及
び４２には半田２３，３３、及び４３を介して、ゲート
電極２０，アノード電極３０、及びカソード電極４０が
形成されている。７０は本発明による半田の短絡を防止
するガラス被膜であり、二酸化珪素膜６上に形成されて
いる。
置の第１実施例を示す断面図である。図１の実施例では
半導体装置としてサイリスタの断面図を示している。１
はｎベース層となるｎ型半導体領域、２はｐベース層と
なるｐ型半導体領域、３はｐエミッタ層となるｐ+ 型半
導体領域、４はｎエミッタ層となるｎ+ 型半導体領域、
６はｐ型半導体領域表面及びｐ型半導体領域及びｎ+ 型
半導体領域からなるｐｎ接合表面を被覆する二酸化珪素
膜、７は表面からモートが形成され、このモート部のｐ
+ 型半導体領域３とｎ型半導体領域１からなるｐｎ接合
及びｐ型半導体領域２とｎ型半導体領域１からなるｐｎ
接合表面を被覆するガラス被膜である。ｐエミッタとな
るｐ+ 型半導体領域３の表面、ｐベース層となるｐ型半
導体領域２の二酸化珪素膜６で覆われていない露出した
表面、さらにｎエミッタ層となるｎ+ 型半導体領域の二
酸化珪素膜６で覆われていない露出した表面には、無電
解ニッケルめっきにより形成されたニッケルシリサイド
２１，３１、及び４１と、該ニッケルシリサイド２１，
３１、及び４１の表面にはニッケル電極２２，３２、及
び４２が形成されている。ニッケル電極２２，３２、及
び４２には半田２３，３３、及び４３を介して、ゲート
電極２０，アノード電極３０、及びカソード電極４０が
形成されている。７０は本発明による半田の短絡を防止
するガラス被膜であり、二酸化珪素膜６上に形成されて
いる。
【００１３】図２は本発明による半導体装置の第１実施
例を示す一方の主表面から見た平面図である。図中の符
号の意味は図１で説明したものと同様であり、ここでは
説明を省略する。カソード電極４０，ゲート電極２０，
ガラス被膜７，二酸化珪素膜６、さらに理解を助けるた
めにｐベース層となるｐ型半導体領域２及びｎエミッタ
層となるｎ+ 型半導体領域４の位置も示している。７０
は本発明による半田の短絡を防止するガラス被膜であ
る。また、ゲート電極２０とカソード電極４０がそれぞ
れニッケル２２と４２とに半田２３及び４３で接続され
るコンタクト部の周囲を２０ａ及び４０ａで示す。
例を示す一方の主表面から見た平面図である。図中の符
号の意味は図１で説明したものと同様であり、ここでは
説明を省略する。カソード電極４０，ゲート電極２０，
ガラス被膜７，二酸化珪素膜６、さらに理解を助けるた
めにｐベース層となるｐ型半導体領域２及びｎエミッタ
層となるｎ+ 型半導体領域４の位置も示している。７０
は本発明による半田の短絡を防止するガラス被膜であ
る。また、ゲート電極２０とカソード電極４０がそれぞ
れニッケル２２と４２とに半田２３及び４３で接続され
るコンタクト部の周囲を２０ａ及び４０ａで示す。
【００１４】次に、図１及び図２に示した半導体装置が
高歩留まりで製造でき、かつ高信頼性を有する効果があ
ることについて述べる。図１に示したように、サイリス
タのゲート電極２０及びカソード電極４０を半田２３及
び４３を介して接続する場合、半田の量が多すぎたり、
あるいはゲート電極２０とカソード電極４０との間が狭
すぎると、電極を接続する半田２３及び４３が接触し
て、短絡する危険性がある。短絡を防止するため、半田
との接続面積を小さくして、２０ａ及び４０ａの対向長
を長くすると半田との接続面積が少なくなり、導通状態
での電流密度が大きくなりすぎ、半田の接続部での剥が
れや発熱による素子破壊等の問題が生じる。
高歩留まりで製造でき、かつ高信頼性を有する効果があ
ることについて述べる。図１に示したように、サイリス
タのゲート電極２０及びカソード電極４０を半田２３及
び４３を介して接続する場合、半田の量が多すぎたり、
あるいはゲート電極２０とカソード電極４０との間が狭
すぎると、電極を接続する半田２３及び４３が接触し
て、短絡する危険性がある。短絡を防止するため、半田
との接続面積を小さくして、２０ａ及び４０ａの対向長
を長くすると半田との接続面積が少なくなり、導通状態
での電流密度が大きくなりすぎ、半田の接続部での剥が
れや発熱による素子破壊等の問題が生じる。
【００１５】このため、短絡防止用に本発明によるガラ
ス被膜７０をゲート電極２０とカソード電極４０の間の
二酸化珪素膜６上に形成しておくことにより、製造工程
中に生じる半田の流れを止めゲート電極２０とカソード
電極４０の短絡を防止できる。さらに、図２に示したよ
うに、表面から見て半田との接続部の周囲４０ａ及び２
０ａの対向する位置には本発明による短絡防止用のガラ
ス被膜７０が形成されている。このような短絡防止用ガ
ラス被膜７０を形成することにより、ゲート・カソード
間の短絡による不良を皆無にでき、製造歩留まりを大幅
に向上させることができた。
ス被膜７０をゲート電極２０とカソード電極４０の間の
二酸化珪素膜６上に形成しておくことにより、製造工程
中に生じる半田の流れを止めゲート電極２０とカソード
電極４０の短絡を防止できる。さらに、図２に示したよ
うに、表面から見て半田との接続部の周囲４０ａ及び２
０ａの対向する位置には本発明による短絡防止用のガラ
ス被膜７０が形成されている。このような短絡防止用ガ
ラス被膜７０を形成することにより、ゲート・カソード
間の短絡による不良を皆無にでき、製造歩留まりを大幅
に向上させることができた。
【００１６】（実施例２）図３は本発明による半導体装
置の第２実施例を示す一方の主表面から見た平面図であ
る。図中の符号の意味は図２で説明したものと同様であ
り、ここでは説明を省略する。４２は半田４３で接続さ
れていないニッケルである。図２と異なるところは、ｎ
エミッタ層となるｎ+ 型半導体領域の形状であり図２と
比べて有効面積を広くしてある。これに伴って、ゲート
電極２０がニッケル２２と半田２３で接続される面積を
図２より狭くしている。このような配置にすることによ
り、図２と比べて電流容量を増大させることができる。
このような短絡防止用ガラス被膜７０を形成することに
より、図１及び図２で述べた同様の効果、すなわちゲー
ト・カソード間の短絡による不良を皆無にでき、製造歩
留まりを大幅に向上させることができる。
置の第２実施例を示す一方の主表面から見た平面図であ
る。図中の符号の意味は図２で説明したものと同様であ
り、ここでは説明を省略する。４２は半田４３で接続さ
れていないニッケルである。図２と異なるところは、ｎ
エミッタ層となるｎ+ 型半導体領域の形状であり図２と
比べて有効面積を広くしてある。これに伴って、ゲート
電極２０がニッケル２２と半田２３で接続される面積を
図２より狭くしている。このような配置にすることによ
り、図２と比べて電流容量を増大させることができる。
このような短絡防止用ガラス被膜７０を形成することに
より、図１及び図２で述べた同様の効果、すなわちゲー
ト・カソード間の短絡による不良を皆無にでき、製造歩
留まりを大幅に向上させることができる。
【００１７】（実施例３）図４は本発明による半導体装
置の接合ターミネーション部の第１変形例を示す断面図
である。図４において、図１に示した符号と同一のもの
は説明を省略する。図１では単一のモート部を形成し、
このモート部のｐ+ 型半導体領域３とｎ型半導体領域１
からなるｐｎ接合及びｐ型半導体領域２とｎ型半導体領
域１からなるｐｎ接合表面をガラス被膜７で被覆した
が、図４ではｎベース層となるｎ型半導体領域１の表面
にチャネルストッパとしての動作をする高不純物濃度の
ｎ+ 型半導体領域５を形成し、ｐ+ 型半導体領域３とｎ
型半導体領域１からなるｐｎ接合及びｐ型半導体領域２
とｎ型半導体領域１からなるｐｎ接合のモート部を２箇
所に分けて形成している。なお、図４ではガラス被膜７
が２つのモート部に跨って形成した例を示したが、２つ
のモート部に対して別々に形成しても構わない。このよ
うに２つのｐｎ接合に対して、モート部を別にすること
によって、２つのｐｎ接合にそれぞれ逆バイアス電圧が
印加され、空乏層がｐｎ接合の低不純物濃度領域である
ｎ型半導体領域に拡がっても、チャネルストッパとして
の動作をする高不純物濃度のｎ+ 型半導体領域５で空乏
層の拡がりを止めることが可能となり、耐圧低下やリー
ク電流増大等の不良を防止でき信頼性が向上する。
置の接合ターミネーション部の第１変形例を示す断面図
である。図４において、図１に示した符号と同一のもの
は説明を省略する。図１では単一のモート部を形成し、
このモート部のｐ+ 型半導体領域３とｎ型半導体領域１
からなるｐｎ接合及びｐ型半導体領域２とｎ型半導体領
域１からなるｐｎ接合表面をガラス被膜７で被覆した
が、図４ではｎベース層となるｎ型半導体領域１の表面
にチャネルストッパとしての動作をする高不純物濃度の
ｎ+ 型半導体領域５を形成し、ｐ+ 型半導体領域３とｎ
型半導体領域１からなるｐｎ接合及びｐ型半導体領域２
とｎ型半導体領域１からなるｐｎ接合のモート部を２箇
所に分けて形成している。なお、図４ではガラス被膜７
が２つのモート部に跨って形成した例を示したが、２つ
のモート部に対して別々に形成しても構わない。このよ
うに２つのｐｎ接合に対して、モート部を別にすること
によって、２つのｐｎ接合にそれぞれ逆バイアス電圧が
印加され、空乏層がｐｎ接合の低不純物濃度領域である
ｎ型半導体領域に拡がっても、チャネルストッパとして
の動作をする高不純物濃度のｎ+ 型半導体領域５で空乏
層の拡がりを止めることが可能となり、耐圧低下やリー
ク電流増大等の不良を防止でき信頼性が向上する。
【００１８】（実施例４）図５は本発明による半導体装
置の接合ターミネーション部の第２変形例を示す断面図
である。図５において、図４に示した符号と同一のもの
は説明を省略する。図４では一方の主表面に２つのモー
ト部を形成し、このモート部のｐ+ 型半導体領域３とｎ
型半導体領域１からなるｐｎ接合及びｐ型半導体領域２
とｎ型半導体領域１からなるｐｎ接合表面をガラス被膜
７で被覆したが、図５ではｐ型半導体領域２とｎ型半導
体領域１からなるｐｎ接合を一方の主表面に形成したメ
サ部に露出させ、このメサ部にガラス被膜７を被着し、
一方ｐ+ 型半導体領域３とｎ型半導体領域１からなるｐ
ｎ接合を他方の主表面に形成したメサ部に露出させ、こ
のメサ部にガラス被膜７を被着したものである。このよ
うに、両面にメサ部を形成することによって、半導体ウ
ェハの両主表面から長時間かけて連結する図１及び図４
に示したペレット端部の深いｐ+ 型半導体領域３を形成
しなくてすむ利点がある。
置の接合ターミネーション部の第２変形例を示す断面図
である。図５において、図４に示した符号と同一のもの
は説明を省略する。図４では一方の主表面に２つのモー
ト部を形成し、このモート部のｐ+ 型半導体領域３とｎ
型半導体領域１からなるｐｎ接合及びｐ型半導体領域２
とｎ型半導体領域１からなるｐｎ接合表面をガラス被膜
７で被覆したが、図５ではｐ型半導体領域２とｎ型半導
体領域１からなるｐｎ接合を一方の主表面に形成したメ
サ部に露出させ、このメサ部にガラス被膜７を被着し、
一方ｐ+ 型半導体領域３とｎ型半導体領域１からなるｐ
ｎ接合を他方の主表面に形成したメサ部に露出させ、こ
のメサ部にガラス被膜７を被着したものである。このよ
うに、両面にメサ部を形成することによって、半導体ウ
ェハの両主表面から長時間かけて連結する図１及び図４
に示したペレット端部の深いｐ+ 型半導体領域３を形成
しなくてすむ利点がある。
【００１９】（実施例５）図６は本発明による半導体装
置の接合ターミネーション部の第３変形例を示す断面図
である。図６において、図１に示した符号と同一のもの
は説明を省略する。図１と異なるところは、図１ではモ
ート部のｐ+ 型半導体領域３とｎ型半導体領域１からな
るｐｎ接合及びｐ型半導体領域２とｎ型半導体領域１か
らなるｐｎ接合表面をガラス被膜７で被覆したが、図６
では該ｐｎ接合とガラス被膜７との間に二酸化珪素膜７
を延長して形成したことである。このようにガラス被膜
７と該ｐｎ接合の間に二酸化珪素膜を介在することによ
り、半導体表面の界面準位を低減することが可能とな
り、半導体表面を流れる表面発生電流を低減することが
できる利点がある。
置の接合ターミネーション部の第３変形例を示す断面図
である。図６において、図１に示した符号と同一のもの
は説明を省略する。図１と異なるところは、図１ではモ
ート部のｐ+ 型半導体領域３とｎ型半導体領域１からな
るｐｎ接合及びｐ型半導体領域２とｎ型半導体領域１か
らなるｐｎ接合表面をガラス被膜７で被覆したが、図６
では該ｐｎ接合とガラス被膜７との間に二酸化珪素膜７
を延長して形成したことである。このようにガラス被膜
７と該ｐｎ接合の間に二酸化珪素膜を介在することによ
り、半導体表面の界面準位を低減することが可能とな
り、半導体表面を流れる表面発生電流を低減することが
できる利点がある。
【００２０】（実施例６）図７は本発明による半導体装
置の接合ターミネーション部の第４変形例を示す断面図
である。図７において、図４に示した符号と同一のもの
は説明を省略する。図４と異なるところは、図４ではモ
ート部のｐ+ 型半導体領域３とｎ型半導体領域１からな
るｐｎ接合及びｐ型半導体領域２とｎ型半導体領域１か
らなるｐｎ接合表面をガラス被膜７で被覆したが、図７
では該ｐｎ接合とガラス被膜７との間に二酸化珪素膜７
を延長して形成したことである。このようにガラス被膜
７と該ｐｎ接合の間に二酸化珪素膜を介在することによ
り、図６で説明した同様の効果によって表面発生電流を
低減することができる利点がある。
置の接合ターミネーション部の第４変形例を示す断面図
である。図７において、図４に示した符号と同一のもの
は説明を省略する。図４と異なるところは、図４ではモ
ート部のｐ+ 型半導体領域３とｎ型半導体領域１からな
るｐｎ接合及びｐ型半導体領域２とｎ型半導体領域１か
らなるｐｎ接合表面をガラス被膜７で被覆したが、図７
では該ｐｎ接合とガラス被膜７との間に二酸化珪素膜７
を延長して形成したことである。このようにガラス被膜
７と該ｐｎ接合の間に二酸化珪素膜を介在することによ
り、図６で説明した同様の効果によって表面発生電流を
低減することができる利点がある。
【００２１】（実施例７）図８は本発明による半導体装
置の接合ターミネーション部の第４変形例を示す断面図
である。図８において、図５に示した符号と同一のもの
は説明を省略する。図５と異なるところは、図５ではモ
ート部のｐ+ 型半導体領域３とｎ型半導体領域１からな
るｐｎ接合及びｐ型半導体領域２とｎ型半導体領域１か
らなるｐｎ接合表面をガラス被膜７で被覆したが、図８
では該ｐｎ接合とガラス被膜７との間に二酸化珪素膜７
を延長して形成したことである。このようにガラス被膜
７と該ｐｎ接合の間に二酸化珪素膜を介在することによ
り、図６で説明した同様の効果によって表面発生電流を
低減することができる利点がある。
置の接合ターミネーション部の第４変形例を示す断面図
である。図８において、図５に示した符号と同一のもの
は説明を省略する。図５と異なるところは、図５ではモ
ート部のｐ+ 型半導体領域３とｎ型半導体領域１からな
るｐｎ接合及びｐ型半導体領域２とｎ型半導体領域１か
らなるｐｎ接合表面をガラス被膜７で被覆したが、図８
では該ｐｎ接合とガラス被膜７との間に二酸化珪素膜７
を延長して形成したことである。このようにガラス被膜
７と該ｐｎ接合の間に二酸化珪素膜を介在することによ
り、図６で説明した同様の効果によって表面発生電流を
低減することができる利点がある。
【００２２】（実施例８）図９は本発明による第１実施
例の半導体装置を製造するための主な工程ごとの断面図
であり、以下、この図を参照して半導体装置の製造方法
を説明する。まず、(ａ)が示すように、ｎ型半導体領域
１となるシリコン基板としてＦＺ(１１１)のｎ型の抵抗
率が３５〜４５Ωcmのウェハを用い、まずアルミニウム
等の不純物をウェハの両面から選択的に拡散し、部分的
に表面と裏面をペレット両端に位置するｐ+ 型半導体領
域３で連結する。その後一方の主表面に表面不純物濃度
が１×１０19／cm3以上のＢ(ボロン）を４０±５μｍの
深さにイオン打ち込み法あるいはボロンナイトライドを
拡散源とした熱拡散法でサイリスタのｐベース層となる
ｐ型半導体領域２を形成し、他方の主表面には表面不純
物濃度が１×１０19／cm3以上のＢ(ボロン）を３０±５
μｍの深さにイオン打ち込み法あるいはボロンナイトラ
イドを拡散源とした熱拡散法でサイリスタのｐエミッタ
層となるペレットの下部に位置するｐ+ 型半導体領域３
を形成し、一方の主表面のｐ型半導体領域２の表面から
選択的に表面不純物濃度が１×１０20／cm3以上のＰ(リ
ン）を２０±２μｍの深さにイオン打ち込み法あるいは
次亜塩素酸リンを用いて形成した後、（ｂ）が示すよう
にドライ酸化あるいはウェット酸化により約２〜３μｍ
の二酸化珪素膜６を形成した後、通常のホトリソグラフ
ィにより一方の主表面のシリコン酸化膜６の一部を除去
した後、Ｕ０１エッチャントで約６０μｍエッチングし
ｐ型半導体領域２とｎ型半導体領域１からなるｐｎ接合
が露出するようメサ溝を形成する。
例の半導体装置を製造するための主な工程ごとの断面図
であり、以下、この図を参照して半導体装置の製造方法
を説明する。まず、(ａ)が示すように、ｎ型半導体領域
１となるシリコン基板としてＦＺ(１１１)のｎ型の抵抗
率が３５〜４５Ωcmのウェハを用い、まずアルミニウム
等の不純物をウェハの両面から選択的に拡散し、部分的
に表面と裏面をペレット両端に位置するｐ+ 型半導体領
域３で連結する。その後一方の主表面に表面不純物濃度
が１×１０19／cm3以上のＢ(ボロン）を４０±５μｍの
深さにイオン打ち込み法あるいはボロンナイトライドを
拡散源とした熱拡散法でサイリスタのｐベース層となる
ｐ型半導体領域２を形成し、他方の主表面には表面不純
物濃度が１×１０19／cm3以上のＢ(ボロン）を３０±５
μｍの深さにイオン打ち込み法あるいはボロンナイトラ
イドを拡散源とした熱拡散法でサイリスタのｐエミッタ
層となるペレットの下部に位置するｐ+ 型半導体領域３
を形成し、一方の主表面のｐ型半導体領域２の表面から
選択的に表面不純物濃度が１×１０20／cm3以上のＰ(リ
ン）を２０±２μｍの深さにイオン打ち込み法あるいは
次亜塩素酸リンを用いて形成した後、（ｂ）が示すよう
にドライ酸化あるいはウェット酸化により約２〜３μｍ
の二酸化珪素膜６を形成した後、通常のホトリソグラフ
ィにより一方の主表面のシリコン酸化膜６の一部を除去
した後、Ｕ０１エッチャントで約６０μｍエッチングし
ｐ型半導体領域２とｎ型半導体領域１からなるｐｎ接合
が露出するようメサ溝を形成する。
【００２３】その後、（ｃ）が示すようにスクリーン印
刷法によりペースト状の鉛系ガラス（主成分：ＰｂＯ，
ＳｉＯ2，Ａｌ2Ｏ3)を５５±１０μｍ塗布し、ガラス焼
成として酸素雰囲気中で７８０〜８５０℃，１０〜４０
分の熱処理をし、モート部にガラス被膜７を形成し、二
酸化珪素膜６上にも同時に本発明による半田の接触によ
るゲート・カソード間の短絡防止用のガラス被膜７０も
形成する。
刷法によりペースト状の鉛系ガラス（主成分：ＰｂＯ，
ＳｉＯ2，Ａｌ2Ｏ3)を５５±１０μｍ塗布し、ガラス焼
成として酸素雰囲気中で７８０〜８５０℃，１０〜４０
分の熱処理をし、モート部にガラス被膜７を形成し、二
酸化珪素膜６上にも同時に本発明による半田の接触によ
るゲート・カソード間の短絡防止用のガラス被膜７０も
形成する。
【００２４】なお、本発明の実施例ではパッシベーショ
ン用のガラス被膜７及び短絡防止用のガラス被膜７０と
して、鉛系ガラスを例にとって述べたが、本発明の効果
を達成するのには、なにも鉛系ガラスに限られず亜鉛系
ガラス（主成分：ＺｎＯ，ＳｉＯ2，Ｂ2Ｏ3)であっても
構わない。亜鉛系ガラスの場合の焼成条件としては、ガ
ラス成分の比率によって異なるが、酸素雰囲気中で６８
０〜７５０℃，１０〜４０分の熱処理が好ましい。
ン用のガラス被膜７及び短絡防止用のガラス被膜７０と
して、鉛系ガラスを例にとって述べたが、本発明の効果
を達成するのには、なにも鉛系ガラスに限られず亜鉛系
ガラス（主成分：ＺｎＯ，ＳｉＯ2，Ｂ2Ｏ3)であっても
構わない。亜鉛系ガラスの場合の焼成条件としては、ガ
ラス成分の比率によって異なるが、酸素雰囲気中で６８
０〜７５０℃，１０〜４０分の熱処理が好ましい。
【００２５】その後、（ｄ）が示すようにｐエミッタ層
となるｐ+ 型半導体領域３及びｎエミッタ層となるｎ+
型半導体領域４、さらにｐベース層となるｐ型半導体領
域２表面に形成されていたシリコン酸化膜を希釈フッ化
水素酸に浸漬して除去した後、希釈フッ化水素酸と塩化
パラジウム水溶液からなる触媒液に浸漬し触媒化処理を
施し、パラジウムを付着させる。その後、パラジウムを
触媒として次亜燐酸ソーダを還元剤とする塩化ニッケル
を含む溶液中で、第１無電解ニッケルめっきを行い、窒
素中でシンターすることによりｐエミッタ層となるｐ+
型半導体領域３及びｎエミッタ層となるｎ+ 型半導体領
域４、さらにｐベース層となるｐ型半導体領域２表面に
ニッケルシリサイド膜２１，３１及び４１を形成する。
その後、ニッケルシリサイド膜２１，３１及び４１を触
媒として、さらに次亜燐酸ソーダを還元剤とする塩化ニ
ッケルを含む溶液中で、第２無電解ニッケルめっきを実
施し、ニッケル層２２，３２及び４２を形成する。その
後、ニッケル層２２，３２及び４２とアノード電極３
０，カソード電極４０及びゲート電極２０を半田２３，
３３及び４３によって接続する。この半田で各電極を接
続する場合、本発明による半田の接続を防止するガラス
被膜７０が存在しているため、半田２３と４３がだれて
も接触せず、ゲート・カソード間の短絡による不良を皆
無にすることができる。
となるｐ+ 型半導体領域３及びｎエミッタ層となるｎ+
型半導体領域４、さらにｐベース層となるｐ型半導体領
域２表面に形成されていたシリコン酸化膜を希釈フッ化
水素酸に浸漬して除去した後、希釈フッ化水素酸と塩化
パラジウム水溶液からなる触媒液に浸漬し触媒化処理を
施し、パラジウムを付着させる。その後、パラジウムを
触媒として次亜燐酸ソーダを還元剤とする塩化ニッケル
を含む溶液中で、第１無電解ニッケルめっきを行い、窒
素中でシンターすることによりｐエミッタ層となるｐ+
型半導体領域３及びｎエミッタ層となるｎ+ 型半導体領
域４、さらにｐベース層となるｐ型半導体領域２表面に
ニッケルシリサイド膜２１，３１及び４１を形成する。
その後、ニッケルシリサイド膜２１，３１及び４１を触
媒として、さらに次亜燐酸ソーダを還元剤とする塩化ニ
ッケルを含む溶液中で、第２無電解ニッケルめっきを実
施し、ニッケル層２２，３２及び４２を形成する。その
後、ニッケル層２２，３２及び４２とアノード電極３
０，カソード電極４０及びゲート電極２０を半田２３，
３３及び４３によって接続する。この半田で各電極を接
続する場合、本発明による半田の接続を防止するガラス
被膜７０が存在しているため、半田２３と４３がだれて
も接触せず、ゲート・カソード間の短絡による不良を皆
無にすることができる。
【００２６】（実施例９）図１０は本発明による半導体
装置を面実装型パッケージに適用した外観図を示す。な
お、図１０では各電極と半導体装置の電極を接続する半
田を省略して示している。１００は図１及び図２に示し
たサイリスタのペレットを示している。サイリスタの下
部に位置するアノード側のニッケルは半田を介して外部
リード電極を兼用するアノード電極３０に接続され、上
部に位置するカソード及びゲートのニッケルはそれぞれ
半田を介して、外部リード電極を兼用するカソード電極
４０及びゲート電極２０に接続され、サイリスタペレッ
ト１００はエポキシ系の樹脂５０によってモールドさ
れ、さらにアノード電極３０，カソード電極４０及びゲ
ート電極２０の一部がモールド樹脂５０の外部に取り出
され、樹脂５０の下部の同一平面上に各電極の先端部が
配置されるよう形成されている。７はパッシベーション
用のガラス被膜であり、７０は本発明による半田の短絡
を防止するガラス被膜である。図１０が示すようにペレ
ットの同一平面上に半田で接続する電極が２つ隣合って
形成されていても、本発明による半田の短絡防止用のガ
ラス被膜７０が形成されているため、ゲート・カソード
間の短絡を防止でき、生産性を著しく向上させることが
できた。
装置を面実装型パッケージに適用した外観図を示す。な
お、図１０では各電極と半導体装置の電極を接続する半
田を省略して示している。１００は図１及び図２に示し
たサイリスタのペレットを示している。サイリスタの下
部に位置するアノード側のニッケルは半田を介して外部
リード電極を兼用するアノード電極３０に接続され、上
部に位置するカソード及びゲートのニッケルはそれぞれ
半田を介して、外部リード電極を兼用するカソード電極
４０及びゲート電極２０に接続され、サイリスタペレッ
ト１００はエポキシ系の樹脂５０によってモールドさ
れ、さらにアノード電極３０，カソード電極４０及びゲ
ート電極２０の一部がモールド樹脂５０の外部に取り出
され、樹脂５０の下部の同一平面上に各電極の先端部が
配置されるよう形成されている。７はパッシベーション
用のガラス被膜であり、７０は本発明による半田の短絡
を防止するガラス被膜である。図１０が示すようにペレ
ットの同一平面上に半田で接続する電極が２つ隣合って
形成されていても、本発明による半田の短絡防止用のガ
ラス被膜７０が形成されているため、ゲート・カソード
間の短絡を防止でき、生産性を著しく向上させることが
できた。
【００２７】（実施例１０）図１１は本発明による半導
体装置をＴＯ−２２０型パッケージに適用した外観図を
示す。なお、図１１でも各電極と半導体装置の電極を接
続する半田を省略して示している。１００は図１及び図
２に示したサイリスタのペレットを示している。サイリ
スタの下部に位置するアノード側のニッケルは半田を介
して外部リード電極を兼用するアノード電極３０に接続
され、上部に位置するカソード及びゲートのニッケルは
それぞれ半田を介して、インナーリード電極４０ａ及び
２０ａに接続され、さらに、外部リード電極となるカソ
ード電極４０及びゲート電極２０に接続され、サイリス
タペレット１００はエポキシ系の樹脂５０によってモー
ルドされている。７はパッシベーション用のガラス被膜
であり、７０は本発明による半田の短絡を防止するガラ
ス被膜である。図１０で説明したように、図１１に示す
ようにＴＯ−２２０型パッケージに適用した場合でも、
ゲート・カソード間の短絡を防止できる。
体装置をＴＯ−２２０型パッケージに適用した外観図を
示す。なお、図１１でも各電極と半導体装置の電極を接
続する半田を省略して示している。１００は図１及び図
２に示したサイリスタのペレットを示している。サイリ
スタの下部に位置するアノード側のニッケルは半田を介
して外部リード電極を兼用するアノード電極３０に接続
され、上部に位置するカソード及びゲートのニッケルは
それぞれ半田を介して、インナーリード電極４０ａ及び
２０ａに接続され、さらに、外部リード電極となるカソ
ード電極４０及びゲート電極２０に接続され、サイリス
タペレット１００はエポキシ系の樹脂５０によってモー
ルドされている。７はパッシベーション用のガラス被膜
であり、７０は本発明による半田の短絡を防止するガラ
ス被膜である。図１０で説明したように、図１１に示す
ようにＴＯ−２２０型パッケージに適用した場合でも、
ゲート・カソード間の短絡を防止できる。
【００２８】
【発明の効果】このようにして、本発明による半導体装
置及びその製造方法によれば、半田接続により１つのペ
レットの一方の主表面に２つの電極を形成しても、２つ
の電極間での短絡による不良を撲滅することができ、極
めて歩留まり良く半導体装置を製造できる。
置及びその製造方法によれば、半田接続により１つのペ
レットの一方の主表面に２つの電極を形成しても、２つ
の電極間での短絡による不良を撲滅することができ、極
めて歩留まり良く半導体装置を製造できる。
【図１】本発明による半導体装置の第１実施例を示す断
面図。
面図。
【図２】本発明による半導体装置の第１実施例を示す平
面図。
面図。
【図３】本発明による半導体装置の第２実施例を示す平
面図。
面図。
【図４】本発明による半導体装置のターミネーション部
の第１変形例を示す断面図。
の第１変形例を示す断面図。
【図５】本発明による半導体装置のターミネーション部
の第２変形例示す断面図。
の第２変形例示す断面図。
【図６】本発明による半導体装置のターミネーション部
の第３変形例示す断面図。
の第３変形例示す断面図。
【図７】本発明による半導体装置のターミネーション部
の第４変形例を示す断面図。
の第４変形例を示す断面図。
【図８】本発明による半導体装置のターミネーション部
の第５変形例を示す断面図。
の第５変形例を示す断面図。
【図９】本発明による半導体装置の第１の実施例の製造
工程を示す図。
工程を示す図。
【図１０】本発明による半導体装置を第１プラスチック
パッケージに適用した外観図。
パッケージに適用した外観図。
【図１１】本発明による半導体装置の第２プラスチック
パッケージに適用した外観図。
パッケージに適用した外観図。
１…ｎ型半導体領域、２…ｐ型半導体領域、３…ｐ+ 型
半導体領域、４，５…ｎ+ 型半導体領域、６…二酸化珪
素膜、７…ガラス被膜、２０…ゲート電極、２１，３
１，４１…ニッケルシリサイド膜、２２，３２，４２…
ニッケル、２３，３３，４３…半田、３０…アノード電
極、４０…カソード電極、５０…エポキシ系樹脂、７０
…短絡防止用ガラス被膜、１００…半導体ペレット。
半導体領域、４，５…ｎ+ 型半導体領域、６…二酸化珪
素膜、７…ガラス被膜、２０…ゲート電極、２１，３
１，４１…ニッケルシリサイド膜、２２，３２，４２…
ニッケル、２３，３３，４３…半田、３０…アノード電
極、４０…カソード電極、５０…エポキシ系樹脂、７０
…短絡防止用ガラス被膜、１００…半導体ペレット。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松崎 光幸 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 菅野 実 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内
Claims (6)
- 【請求項１】一方の主表面に、少なくとも２つの電極が
半田を用いて形成される半導体装置の２つの電極間に電
極を接続する半田の短絡を防止するため形成される絶縁
膜と半導体装置のｐｎ接合を保護する安定化膜と同一の
材料としたことを特徴とする半導体装置。 - 【請求項２】半田の短絡を防止するため形成される絶縁
膜と半導体装置のｐｎ接合を保護する安定化膜と同一の
材料であり、かつ連結されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】一方の主表面から見て、電極と接続される
半田を取り囲むように、上記絶縁膜あるいは安定化膜が
形成されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】半田の短絡を防止するため形成される絶縁
膜と、半導体装置のｐｎ接合を保護する安定化膜の材料
を鉛系ガラスあるいは亜鉛系ガラスとしたことを特徴と
する請求項１〜３に記載の半導体装置。 - 【請求項５】上記半導体装置が樹脂でモールドされてい
ることを特徴とする請求項１〜４に記載の半導体装置。 - 【請求項６】一方の主表面に、少なくとも２つの電極が
半田を用いて形成される半導体装置の２つの電極間に電
極を接続する半田の短絡を防止するため形成される絶縁
膜と、半導体装置のｐｎ接合を保護する安定化膜と同一
の材料で、かつ同一工程で形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17146997A JPH1117162A (ja) | 1997-06-27 | 1997-06-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17146997A JPH1117162A (ja) | 1997-06-27 | 1997-06-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117162A true JPH1117162A (ja) | 1999-01-22 |
Family
ID=15923695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17146997A Pending JPH1117162A (ja) | 1997-06-27 | 1997-06-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089807A (ja) * | 2010-10-22 | 2012-05-10 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
-
1997
- 1997-06-27 JP JP17146997A patent/JPH1117162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089807A (ja) * | 2010-10-22 | 2012-05-10 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
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