JPH11175310A - ＦｉＦｏメモリ制御回路 - Google Patents
ＦｉＦｏメモリ制御回路Info
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- JPH11175310A JPH11175310A JP9338468A JP33846897A JPH11175310A JP H11175310 A JPH11175310 A JP H11175310A JP 9338468 A JP9338468 A JP 9338468A JP 33846897 A JP33846897 A JP 33846897A JP H11175310 A JPH11175310 A JP H11175310A
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- control circuit
- circuit
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Abstract
(57)【要約】
【課題】 非同期受信データの取りこぼしを防止し、送
信側が接続を切断するタイムアウトを回避する。 【解決手段】 デュアルポートＲＡＭ３１へ書込信号
（ＷＲ）が与えられるごとにカウントアップ動作を行な
い、デュアルポートＲＡＭへ読出信号（ＲＤ）が与えら
れるごとにカウントダウン動作を行なうアップダウンカ
ウンタ３５と、このアップダウンカウンタのカウント値
と予め設定したデュアルポートＲＡＭが満杯になる前の
カウント値ｉと比較して、アップダウンカウンタのカウ
ント値が設定カウント値ｉに達したとき（ニアフル信号
用比較回路３８のＡ≧Ｂを満たしたとき）、デュアルポ
ートＲＡＭが満杯に近いことを示すニアフル信号（Ｎｅ
ａｒ−Ｆｕｌｌ）を出力（アサート）するニアフル信号
出力回路とを設けた。
信側が接続を切断するタイムアウトを回避する。 【解決手段】 デュアルポートＲＡＭ３１へ書込信号
（ＷＲ）が与えられるごとにカウントアップ動作を行な
い、デュアルポートＲＡＭへ読出信号（ＲＤ）が与えら
れるごとにカウントダウン動作を行なうアップダウンカ
ウンタ３５と、このアップダウンカウンタのカウント値
と予め設定したデュアルポートＲＡＭが満杯になる前の
カウント値ｉと比較して、アップダウンカウンタのカウ
ント値が設定カウント値ｉに達したとき（ニアフル信号
用比較回路３８のＡ≧Ｂを満たしたとき）、デュアルポ
ートＲＡＭが満杯に近いことを示すニアフル信号（Ｎｅ
ａｒ−Ｆｕｌｌ）を出力（アサート）するニアフル信号
出力回路とを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、各種の電子機器に
搭載されるＦｉＦｏメモリ制御回路に関する。
搭載されるＦｉＦｏメモリ制御回路に関する。
【０００２】
【従来の技術】従来、この種のＦｉＦｏメモリ制御（Ｆ
ｉｒｓｔ−ｉｎ：Ｆｉｒｓｔ−ｏｕｔ（先入れ先出し
型）；コンピュータのスタックメモリなど順序をもって
データの書込みと読出しを行うメモリ制御の１つで、最
も早く書込んだデータをその処理の順番がきたときに最
初に処理する制御）を行うＦｉＦｏメモリ制御回路１０
は、図４に示すように、メモリとしてのｋワード構成の
デュアルポートＲＡＭ１、デュアルポートＲＡＭ１の書
込アドレスを発生する書込アドレス回路２、デュアルポ
ートＲＡＭ１の読出アドレスを発生する読出アドレス回
路３、読出アドレス回路３の出力である読出アドレス信
号（ＲＡ）及び書込アドレス回路２の出力である書込ア
ドレス信号（ＷＡ）からデュアルポートＲＡＭ１内の有
効データの状態を示すＦｕｌｌ−Ｅｍｐｔｙ制御回路４
から構成される。
ｉｒｓｔ−ｉｎ：Ｆｉｒｓｔ−ｏｕｔ（先入れ先出し
型）；コンピュータのスタックメモリなど順序をもって
データの書込みと読出しを行うメモリ制御の１つで、最
も早く書込んだデータをその処理の順番がきたときに最
初に処理する制御）を行うＦｉＦｏメモリ制御回路１０
は、図４に示すように、メモリとしてのｋワード構成の
デュアルポートＲＡＭ１、デュアルポートＲＡＭ１の書
込アドレスを発生する書込アドレス回路２、デュアルポ
ートＲＡＭ１の読出アドレスを発生する読出アドレス回
路３、読出アドレス回路３の出力である読出アドレス信
号（ＲＡ）及び書込アドレス回路２の出力である書込ア
ドレス信号（ＷＡ）からデュアルポートＲＡＭ１内の有
効データの状態を示すＦｕｌｌ−Ｅｍｐｔｙ制御回路４
から構成される。
【０００３】書込アドレス回路２には、初期化のために
外部からリセット信号（ＲＥＳＥＴ）が接続されてお
り、読出アドレス回路３には初期化のために外部からリ
セット信号（ＲＥＳＥＴ）が接続されている。また、読
出アドレス信号（ＲＡ）はデュアルポートＲＡＭ１の読
出アドレス端子（ＲＡ端子）に接続されており、書込ア
ドレス信号（ＷＡ）はデュアルポートＲＡＭ１の書込ア
ドレス端子（ＷＡ端子）に接続されている。また、上記
読出アドレス信号（ＲＡ）及び書込アドレス信号（Ｗ
Ａ）はＦｕｌｌ−Ｅｍｐｔｙ制御回路４に接続されてい
る。
外部からリセット信号（ＲＥＳＥＴ）が接続されてお
り、読出アドレス回路３には初期化のために外部からリ
セット信号（ＲＥＳＥＴ）が接続されている。また、読
出アドレス信号（ＲＡ）はデュアルポートＲＡＭ１の読
出アドレス端子（ＲＡ端子）に接続されており、書込ア
ドレス信号（ＷＡ）はデュアルポートＲＡＭ１の書込ア
ドレス端子（ＷＡ端子）に接続されている。また、上記
読出アドレス信号（ＲＡ）及び書込アドレス信号（Ｗ
Ａ）はＦｕｌｌ−Ｅｍｐｔｙ制御回路４に接続されてい
る。
【０００４】Ｆｕｌｌ−Ｅｍｐｔｙ制御回路４からは、
上記書込アドレス回路２への書込アドレス信号（Ｗ
Ａ）、読出アドレス回路３の読出アドレス信号（ＲＡ）
に基づいてデュアルポートＲＡＭ１内の有効データの状
態を示すフル信号（Ｆｕｌｌ）とエンプティ信号（Ｅｍ
ｐｔｙ）が外部に出力されている。このフル信号（Ｆｕ
ｌｌ）は、デュアルポートＲＡＭ１が満杯のときに出力
され、エンプティ信号（Ｅｍｐｔｙ）は、デュアルポー
トＲＡＭ１が空のときに出力される。具体的には、上記
フル信号（Ｆｕｌｌ）はデュアルポートＲＡＭ１にｋワ
ードのデータが書込まれた時にアサートされ、エンプテ
ィ信号（Ｅｍｐｔｙ）はデュアルポートＲＡＭ１に０ワ
ードのデータが書込まれた時にアサートされる。
上記書込アドレス回路２への書込アドレス信号（Ｗ
Ａ）、読出アドレス回路３の読出アドレス信号（ＲＡ）
に基づいてデュアルポートＲＡＭ１内の有効データの状
態を示すフル信号（Ｆｕｌｌ）とエンプティ信号（Ｅｍ
ｐｔｙ）が外部に出力されている。このフル信号（Ｆｕ
ｌｌ）は、デュアルポートＲＡＭ１が満杯のときに出力
され、エンプティ信号（Ｅｍｐｔｙ）は、デュアルポー
トＲＡＭ１が空のときに出力される。具体的には、上記
フル信号（Ｆｕｌｌ）はデュアルポートＲＡＭ１にｋワ
ードのデータが書込まれた時にアサートされ、エンプテ
ィ信号（Ｅｍｐｔｙ）はデュアルポートＲＡＭ１に０ワ
ードのデータが書込まれた時にアサートされる。
【０００５】外部から入力されるＦｉＦｏメモリ書込信
号（ＷＲ）は、デュアルポートＲＡＭ１の書込端子（Ｗ
Ｒ端子）と書込アドレス回路２に接続されている。ま
た、外部から入力されるＦｉＦｏメモリ読出信号（Ｒ
Ｄ）は、デュアルポートＲＡＭ１の読出端子（ＲＤ端
子）と読出アドレス回路３に接続されている。さらに、
外部から入力されるＦｉＦｏメモリチップセレクト信号
（ＣＳ）はデュアルポートＲＡＭ１のチップセレクト端
子（ＣＳ端子）に接続されている。
号（ＷＲ）は、デュアルポートＲＡＭ１の書込端子（Ｗ
Ｒ端子）と書込アドレス回路２に接続されている。ま
た、外部から入力されるＦｉＦｏメモリ読出信号（Ｒ
Ｄ）は、デュアルポートＲＡＭ１の読出端子（ＲＤ端
子）と読出アドレス回路３に接続されている。さらに、
外部から入力されるＦｉＦｏメモリチップセレクト信号
（ＣＳ）はデュアルポートＲＡＭ１のチップセレクト端
子（ＣＳ端子）に接続されている。
【０００６】また、外部へデータを出力するデータバス
２０は、デュアルポートＲＡＭ１の読出データバス端子
（ＲＤＡＴＡ）に接続されており、外部からの書込デー
タを入力するデータバス２１はデュアルポートＲＡＭ１
の書込データバス端子（ＷＤＡＴＡ端子）に接続されて
いる。
２０は、デュアルポートＲＡＭ１の読出データバス端子
（ＲＤＡＴＡ）に接続されており、外部からの書込デー
タを入力するデータバス２１はデュアルポートＲＡＭ１
の書込データバス端子（ＷＤＡＴＡ端子）に接続されて
いる。
【０００７】次に、上記ＦｉＦｏメモリ制御回路１０を
使用した一般的なマイクロプロセッサ制御回路の構成を
図５に示す。特に送信側のＰＣ（パーソナルコンピュー
タ）から例えばＲＳ２３２Ｃに基づいてデータをマイク
ロプロセッサ制御回路で受信し、そのデータを１ワード
ずつＦｉＦｏメモリ制御回路１０のデュアルポートＲＡ
Ｍ１へ書込む場合について説明する。
使用した一般的なマイクロプロセッサ制御回路の構成を
図５に示す。特に送信側のＰＣ（パーソナルコンピュー
タ）から例えばＲＳ２３２Ｃに基づいてデータをマイク
ロプロセッサ制御回路で受信し、そのデータを１ワード
ずつＦｉＦｏメモリ制御回路１０のデュアルポートＲＡ
Ｍ１へ書込む場合について説明する。
【０００８】上記マイクロプロセッサ制御回路は、ＣＰ
Ｕ（中央処理装置）コア１１と実行プログラムなどを記
憶した制御用ＲＯＭ（リ−ド・オンリ・メモリ）１２と
ワークＲＡＭ（ランダム・アクセス・メモリ）１３とＩ
／Ｏポート（入出力ポート）１４を内蔵した１チップＣ
ＰＵ（ワンチップＣＰＵ）１５を備える。
Ｕ（中央処理装置）コア１１と実行プログラムなどを記
憶した制御用ＲＯＭ（リ−ド・オンリ・メモリ）１２と
ワークＲＡＭ（ランダム・アクセス・メモリ）１３とＩ
／Ｏポート（入出力ポート）１４を内蔵した１チップＣ
ＰＵ（ワンチップＣＰＵ）１５を備える。
【０００９】また、ＦｉＦｏメモリ制御回路１０、送信
側である上記ＰＣのシリアル非同期通信制御回路１７の
送信部からのデータを外部データとして受信するシリア
ル非同期通信制御回路の受信部及びＦｉＦｏ書込制御回
路からなるＦｉＦｏ書込回路１６、このＦｉＦｏ書込回
路１６から出力されるＦｉＦｏメモリ制御回路用チップ
セレクト信号（ＣＳ１）、ワンチップＣＰＵ１５から出
力されるＦｉＦｏメモリ制御回路用チップセレクト信号
（ＣＳ２）を入力とする論理積回路１８を備える。
側である上記ＰＣのシリアル非同期通信制御回路１７の
送信部からのデータを外部データとして受信するシリア
ル非同期通信制御回路の受信部及びＦｉＦｏ書込制御回
路からなるＦｉＦｏ書込回路１６、このＦｉＦｏ書込回
路１６から出力されるＦｉＦｏメモリ制御回路用チップ
セレクト信号（ＣＳ１）、ワンチップＣＰＵ１５から出
力されるＦｉＦｏメモリ制御回路用チップセレクト信号
（ＣＳ２）を入力とする論理積回路１８を備える。
【００１０】上記論理積回路１８はＦｉＦｏメモリ制御
回路１０のチップセレクト端子（ＣＳ端子）に接続され
ている。また、上記リセット信号（ＲＥＳＥＴ）はワン
チップＣＰＵ１５とＦｉＦｏメモリ制御回路１０のリセ
ット端子（ＲＥＳＥＴ端子）に接続されている。
回路１０のチップセレクト端子（ＣＳ端子）に接続され
ている。また、上記リセット信号（ＲＥＳＥＴ）はワン
チップＣＰＵ１５とＦｉＦｏメモリ制御回路１０のリセ
ット端子（ＲＥＳＥＴ端子）に接続されている。
【００１１】上記ワンチップＣＰＵ１５のデータバス２
０は、メモリ制御回路１０の読出データバス端子（ＲＤ
ＡＴＡ端子）に接続されており、ＦｉＦｏ書込回路１６
のデータバス２１はＦｉＦｏメモリ制御回路１０の書込
データバス端子（ＷＤＡＴＡ端子）に接続されている。
０は、メモリ制御回路１０の読出データバス端子（ＲＤ
ＡＴＡ端子）に接続されており、ＦｉＦｏ書込回路１６
のデータバス２１はＦｉＦｏメモリ制御回路１０の書込
データバス端子（ＷＤＡＴＡ端子）に接続されている。
【００１２】上記ワンチップＣＰＵ１５のデータリード
信号（ＲＤ）はＦｉＦｏメモリ制御回路１０のＲＤ端子
に接続されており、ＦｉＦｏメモリ制御回路１０のフル
信号（Ｆｕｌｌ）、エンプティ信号（Ｅｍｐｔｙ）はワ
ンチップＣＰＵ１５の割込端子ＩＲ（ｎ）、ＩＲ（ｎ＋
１）にそれぞれ接続されている。なお、上記Ｉ／Ｏポー
ト１４からは非同期通信制御信号（ＤＴＲ）が送信側の
ＰＣにおけるシリアル非同期通信制御回路１７へ出力さ
れる。
信号（ＲＤ）はＦｉＦｏメモリ制御回路１０のＲＤ端子
に接続されており、ＦｉＦｏメモリ制御回路１０のフル
信号（Ｆｕｌｌ）、エンプティ信号（Ｅｍｐｔｙ）はワ
ンチップＣＰＵ１５の割込端子ＩＲ（ｎ）、ＩＲ（ｎ＋
１）にそれぞれ接続されている。なお、上記Ｉ／Ｏポー
ト１４からは非同期通信制御信号（ＤＴＲ）が送信側の
ＰＣにおけるシリアル非同期通信制御回路１７へ出力さ
れる。
【００１３】上記ＦｉＦｏ書込回路１６から出力される
書込信号（ＷＲ）は、ＦｉＦｏメモリ制御回路１０の書
込端子（ＷＲ端子）に接続されている。また、ＦｉＦｏ
書込回路１６には、送信側のＰＣにおけるシリアル非同
期通信制御回路１７から非同期受信データ（ＲＸＤ）が
入力されるようになっている。
書込信号（ＷＲ）は、ＦｉＦｏメモリ制御回路１０の書
込端子（ＷＲ端子）に接続されている。また、ＦｉＦｏ
書込回路１６には、送信側のＰＣにおけるシリアル非同
期通信制御回路１７から非同期受信データ（ＲＸＤ）が
入力されるようになっている。
【００１４】次に、上記マイクロプロセッサ制御回路に
ついて、ワンチップＣＰＵ１５が処理可能なスピードの
非同期受信を行なう場合の動作を図６を参照しながら説
明する。
ついて、ワンチップＣＰＵ１５が処理可能なスピードの
非同期受信を行なう場合の動作を図６を参照しながら説
明する。
【００１５】マイクロプロセッサ制御回路に電源が供給
されると、リセット信号（ＲＥＳＥＴ）がアサートさ
れ、ワンチップＣＰＵ１５、ＦｉＦｏメモリ制御回路１
０、ＦｉＦｏ書込回路１６が初期化される。そして、ワ
ンチップＣＰＵ１５はＦｉＦｏメモリ制御回路１０、Ｆ
ｉＦｏ書込回路１６の初期化処理（プログラム）を実行
する。ワンチップＣＰＵ１５は、非同期受信が可能とな
った事を非同期通信制御信号ＤＴＲをアサートする事に
より送信側のＰＣへ通知する。
されると、リセット信号（ＲＥＳＥＴ）がアサートさ
れ、ワンチップＣＰＵ１５、ＦｉＦｏメモリ制御回路１
０、ＦｉＦｏ書込回路１６が初期化される。そして、ワ
ンチップＣＰＵ１５はＦｉＦｏメモリ制御回路１０、Ｆ
ｉＦｏ書込回路１６の初期化処理（プログラム）を実行
する。ワンチップＣＰＵ１５は、非同期受信が可能とな
った事を非同期通信制御信号ＤＴＲをアサートする事に
より送信側のＰＣへ通知する。
【００１６】そして、送信側のＰＣから１番目の非同期
受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回
路１６は非同期受信データ（ＲＸＤ）をデータバス２１
に乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路１０はデュアルポートＲＡＭ１の０番地にデータを
書込む。
受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回
路１６は非同期受信データ（ＲＸＤ）をデータバス２１
に乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路１０はデュアルポートＲＡＭ１の０番地にデータを
書込む。
【００１７】続いて、ＦｉＦｏ書込回路１６は非同期受
信データをデータバス２１に乗せ、チップセレクト信号
（ＣＳ１）と書込信号（ＷＲ）をネーゲトする。このと
き、書込アドレス回路２のアドレス値は＋１される。そ
して、エンプティ信号（Ｅｍｐｔｙ）がネーゲトされ
る。
信データをデータバス２１に乗せ、チップセレクト信号
（ＣＳ１）と書込信号（ＷＲ）をネーゲトする。このと
き、書込アドレス回路２のアドレス値は＋１される。そ
して、エンプティ信号（Ｅｍｐｔｙ）がネーゲトされ
る。
【００１８】次に、送信側のＰＣから２番目の非同期受
信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路
１６は非同期受信データ（ＲＸＤ）をデータバス２１に
乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路１０はデュアルポートＲＡＭ１の１番地にデータを
書込む。
信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路
１６は非同期受信データ（ＲＸＤ）をデータバス２１に
乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路１０はデュアルポートＲＡＭ１の１番地にデータを
書込む。
【００１９】続いて、ＦｉＦｏ書込回路１６はチップセ
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は＋１
される。以上のような操作をＦｉＦｏ書込回路１６は繰
り返し行う。
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は＋１
される。以上のような操作をＦｉＦｏ書込回路１６は繰
り返し行う。
【００２０】そして、送信側のＰＣからｋ＋１番目の非
同期受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書
込回路１６は非同期受信データ（ＲＸＤ）をデータバス
２１に乗せ、チップセレクト信号（ＣＳ１）と書込信号
（ＷＲ）をアサートする。ＦｉＦｏメモリ制御回路１０
はデュアルポートＲＡＭ１のｋ番地にデータを書込む。
同期受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書
込回路１６は非同期受信データ（ＲＸＤ）をデータバス
２１に乗せ、チップセレクト信号（ＣＳ１）と書込信号
（ＷＲ）をアサートする。ＦｉＦｏメモリ制御回路１０
はデュアルポートＲＡＭ１のｋ番地にデータを書込む。
【００２１】続いて、ＦｉＦｏ書込回路１６はチップセ
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は０に
なる。すると、フル信号（Ｆｕｌｌ）がアサートされ、
ワンチップＣＰＵ１５の割込端子ＩＲ（ｎ）に割込信号
が入力され、ワンチップＣＰＵ１５はＩＲ（ｎ）の割込
処理を開始する。すなわち、ワンチップＣＰＵ１５はデ
ュアルポートＲＡＭ１がフル（満杯）状態で非同期受信
が不可能となった事をＤＴＲをネゲートする事により送
信側のＰＣへ通知する。
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は０に
なる。すると、フル信号（Ｆｕｌｌ）がアサートされ、
ワンチップＣＰＵ１５の割込端子ＩＲ（ｎ）に割込信号
が入力され、ワンチップＣＰＵ１５はＩＲ（ｎ）の割込
処理を開始する。すなわち、ワンチップＣＰＵ１５はデ
ュアルポートＲＡＭ１がフル（満杯）状態で非同期受信
が不可能となった事をＤＴＲをネゲートする事により送
信側のＰＣへ通知する。
【００２２】次に、ワンチップＣＰＵ１５はチップセレ
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路１０はデュ
アルポートＲＡＭ１の０番目のデータをデータバス２０
に出力する。これにより、ワンチップＣＰＵ１５はデー
タバス２０のデータを読込む。
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路１０はデュ
アルポートＲＡＭ１の０番目のデータをデータバス２０
に出力する。これにより、ワンチップＣＰＵ１５はデー
タバス２０のデータを読込む。
【００２３】続いて、ワンチップＣＰＵ１５はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１する。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１する。
【００２４】次に、ワンチップＣＰＵ１５はチップセレ
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路１０はデュ
アルポートＲＡＭ１の１番目のデータをデータバス２１
に出力する。これにより、ワンチップＣＰＵ１５はデー
タバス２０のデータを読込む。
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路１０はデュ
アルポートＲＡＭ１の１番目のデータをデータバス２１
に出力する。これにより、ワンチップＣＰＵ１５はデー
タバス２０のデータを読込む。
【００２５】続いて、ワンチップＣＰＵ１５はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１する。以上のよ
うな操作をワンチップＣＰＵ１５は繰り返し行う。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１する。以上のよ
うな操作をワンチップＣＰＵ１５は繰り返し行う。
【００２６】そして、ワンチップＣＰＵ１５はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をア
サートし、ＦｉＦｏメモリ制御回路１０がデュアルポー
トＲＡＭ１のｋ＋１番目のデータをデータバス２０に出
力すると、ワンチップＣＰＵ１５はデータバス２０のデ
ータを読込む。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をア
サートし、ＦｉＦｏメモリ制御回路１０がデュアルポー
トＲＡＭ１のｋ＋１番目のデータをデータバス２０に出
力すると、ワンチップＣＰＵ１５はデータバス２０のデ
ータを読込む。
【００２７】続いて、ワンチップＣＰＵ１５はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１すると、読出ア
ドレス回路３のアドレス値は０になる。すると、ＦｉＦ
ｏメモリ制御回路１０によりエンプティ信号（Ｅｍｐｔ
ｙ）がアサートされ、ワンチップＣＰＵ１５の割込端子
ＩＲ（ｎ＋１）には割込信号が入力される。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１すると、読出ア
ドレス回路３のアドレス値は０になる。すると、ＦｉＦ
ｏメモリ制御回路１０によりエンプティ信号（Ｅｍｐｔ
ｙ）がアサートされ、ワンチップＣＰＵ１５の割込端子
ＩＲ（ｎ＋１）には割込信号が入力される。
【００２８】これにより、ワンチップＣＰＵ１５はＩＲ
（ｎ＋１）の割込処理を開始する。すなわち、ワンチッ
プＣＰＵ１５は非同期受信が可能となった事をＤＴＲを
アサートする事により送信側のＰＣへ通知する。そし
て、ワンチップＣＰＵ１５はＩＲ（ｎ）の割込処理に戻
り、その後メイン処理に戻る。
（ｎ＋１）の割込処理を開始する。すなわち、ワンチッ
プＣＰＵ１５は非同期受信が可能となった事をＤＴＲを
アサートする事により送信側のＰＣへ通知する。そし
て、ワンチップＣＰＵ１５はＩＲ（ｎ）の割込処理に戻
り、その後メイン処理に戻る。
【００２９】
【発明が解決しようとする課題】上述したように、ワン
チップＣＰＵ１５が処理可能なスピードの非同期受信を
行なう場合には、送信側のＰＣが受信側のＦｉＦｏメモ
リ制御回路１０のデュアルポートＲＡＭ１がフル（満
杯）状態となるｋ番地に書込むデータを出力してから次
のデータを出力するまでの時間がワンチップＣＰＵ１５
から見れば長いため、その間に受信側でデュアルポート
ＲＡＭ１がフル状態になって非同期受信が不可能となっ
た事を通知（送信側のＰＣへ出力するＤＴＲをネーゲ
ト）すれば、送信側のＰＣは次のデータを送信すること
を待つことができるので、このデータが破棄されること
はない。
チップＣＰＵ１５が処理可能なスピードの非同期受信を
行なう場合には、送信側のＰＣが受信側のＦｉＦｏメモ
リ制御回路１０のデュアルポートＲＡＭ１がフル（満
杯）状態となるｋ番地に書込むデータを出力してから次
のデータを出力するまでの時間がワンチップＣＰＵ１５
から見れば長いため、その間に受信側でデュアルポート
ＲＡＭ１がフル状態になって非同期受信が不可能となっ
た事を通知（送信側のＰＣへ出力するＤＴＲをネーゲ
ト）すれば、送信側のＰＣは次のデータを送信すること
を待つことができるので、このデータが破棄されること
はない。
【００３０】しかしながら、ワンチップＣＰＵ１５が処
理不可能なスピードの非同期受信を行なう場合には、送
信側のＰＣがデュアルポートＲＡＭ１のｋ番地に書込む
データを出力してから次のデータを出力するまでの時間
がワンチップＣＰＵ１５から見て短くなるため、受信側
でデュアルポートＲＡＭ１がフル状態になって非同期受
信が不可能となった事の通知（送信側のＰＣへ出力する
ＤＴＲをネーゲト）が間に合わず、送信側のＰＣが次の
データを送信してしまうことがあり、この場合には送信
されたデータは破棄されてしまう。すなわち、データの
取りこぼしが発生するという問題があった。
理不可能なスピードの非同期受信を行なう場合には、送
信側のＰＣがデュアルポートＲＡＭ１のｋ番地に書込む
データを出力してから次のデータを出力するまでの時間
がワンチップＣＰＵ１５から見て短くなるため、受信側
でデュアルポートＲＡＭ１がフル状態になって非同期受
信が不可能となった事の通知（送信側のＰＣへ出力する
ＤＴＲをネーゲト）が間に合わず、送信側のＰＣが次の
データを送信してしまうことがあり、この場合には送信
されたデータは破棄されてしまう。すなわち、データの
取りこぼしが発生するという問題があった。
【００３１】以下、上記マイクロプロセッサ制御回路に
ついて、ワンチップＣＰＵ１５が処理不可能なスピード
の非同期受信を行なう場合に発生する上記問題につい
て、マイクロプロセッサ制御回路の動作とともに、図７
を参照しながら具体的に説明する。
ついて、ワンチップＣＰＵ１５が処理不可能なスピード
の非同期受信を行なう場合に発生する上記問題につい
て、マイクロプロセッサ制御回路の動作とともに、図７
を参照しながら具体的に説明する。
【００３２】マイクロプロセッサ制御回路に電源が供給
されと、リセット信号（ＲＥＳＥＴ）がアサートされ、
ワンチップＣＰＵ１５、ＦｉＦｏメモリ制御回路１０、
ＦｉＦｏ書込回路１６が初期化される。そして、ワンチ
ップＣＰＵ１５はＦｉＦｏメモリ制御回路１０、ＦｉＦ
ｏ書込回路１６の初期化処理（プログラム）を実行す
る。ワンチップＣＰＵ１５は、非同期受信が可能となっ
た事を非同期通信制御信号ＤＴＲをアサートする事によ
り送信側のＰＣへ通知する。
されと、リセット信号（ＲＥＳＥＴ）がアサートされ、
ワンチップＣＰＵ１５、ＦｉＦｏメモリ制御回路１０、
ＦｉＦｏ書込回路１６が初期化される。そして、ワンチ
ップＣＰＵ１５はＦｉＦｏメモリ制御回路１０、ＦｉＦ
ｏ書込回路１６の初期化処理（プログラム）を実行す
る。ワンチップＣＰＵ１５は、非同期受信が可能となっ
た事を非同期通信制御信号ＤＴＲをアサートする事によ
り送信側のＰＣへ通知する。
【００３３】そして、送信側のＰＣから１番目の非同期
受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回
路１６は非同期受信データ（ＲＸＤ）をデータバス２１
に乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路１０はデュアルポートＲＡＭ１の０番地にデータを
書込む。
受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回
路１６は非同期受信データ（ＲＸＤ）をデータバス２１
に乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路１０はデュアルポートＲＡＭ１の０番地にデータを
書込む。
【００３４】続いて、ＦｉＦｏ書込回路１６はチップセ
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は＋１
される。そして、エンプティ信号（２１２）がネーゲト
される。
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は＋１
される。そして、エンプティ信号（２１２）がネーゲト
される。
【００３５】次に、送信側のＰＣから２番目の非同期受
信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路
１６は非同期受信データ（ＲＸＤ）をデータバス２１に
乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路１０はデュアルポートＲＡＭ１の１番地にデータを
書込む。
信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路
１６は非同期受信データ（ＲＸＤ）をデータバス２１に
乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路１０はデュアルポートＲＡＭ１の１番地にデータを
書込む。
【００３６】続いて、ＦｉＦｏ書込回路１６はチップセ
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は＋１
される。以上のような操作をＦｉＦｏ書込回路１６は繰
り返し行う。
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は＋１
される。以上のような操作をＦｉＦｏ書込回路１６は繰
り返し行う。
【００３７】その後、送信側のＰＣからｋ＋１番目の非
同期受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書
込回路１６は非同期受信データ（ＲＸＤ）をデータバス
２１に乗せ、チップセレクト信号（ＣＳ１）と書込信号
（ＷＲ）をアサートする。ＦｉＦｏメモリ制御回路１０
はデュアルポートＲＡＭ１のｋ番地にデータを書込む。
同期受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書
込回路１６は非同期受信データ（ＲＸＤ）をデータバス
２１に乗せ、チップセレクト信号（ＣＳ１）と書込信号
（ＷＲ）をアサートする。ＦｉＦｏメモリ制御回路１０
はデュアルポートＲＡＭ１のｋ番地にデータを書込む。
【００３８】続いて、ＦｉＦｏ書込回路１６はチップセ
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は０に
なる。すると、フル信号（Ｆｕｌｌ）がアサートされ、
ワンチップＣＰＵ１５の割込端子ＩＲ（ｎ）に割込信号
が入力される。
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路２のアドレス値は０に
なる。すると、フル信号（Ｆｕｌｌ）がアサートされ、
ワンチップＣＰＵ１５の割込端子ＩＲ（ｎ）に割込信号
が入力される。
【００３９】この場合、ワンチップＣＰＵ１５の処理不
可能なスピードの非同期受信で送信側のＰＣからデータ
が送信されるため、ワンチップＣＰＵ１５の割込処理に
よってＤＴＲをネゲートする前に、送信側のＰＣからｋ
＋２番目の非同期受信データが入力される。従って、デ
ュアルポートＲＡＭ１がフル状態で非同期受信が不可能
となった事の通知（送信側のＰＣへ出力するＤＴＲをネ
ーゲト）は間に合わず、ｋ＋２番目の非同期受信データ
はＦｉＦｏ書込回路１６に入力されてしまう。
可能なスピードの非同期受信で送信側のＰＣからデータ
が送信されるため、ワンチップＣＰＵ１５の割込処理に
よってＤＴＲをネゲートする前に、送信側のＰＣからｋ
＋２番目の非同期受信データが入力される。従って、デ
ュアルポートＲＡＭ１がフル状態で非同期受信が不可能
となった事の通知（送信側のＰＣへ出力するＤＴＲをネ
ーゲト）は間に合わず、ｋ＋２番目の非同期受信データ
はＦｉＦｏ書込回路１６に入力されてしまう。
【００４０】このとき、デュアルポートＲＡＭ１はフル
状態にあるのでＦｉＦｏ書込回路１６はｋ＋２番目の非
同期受信データを破棄する。こうして、非同期受信デー
タの取りこぼしが発生する。
状態にあるのでＦｉＦｏ書込回路１６はｋ＋２番目の非
同期受信データを破棄する。こうして、非同期受信デー
タの取りこぼしが発生する。
【００４１】次に、ワンチップＣＰＵ１５はチップセレ
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路１０はデュ
アルポートＲＡＭ１の０番目のデータをデータバス２１
に出力する。これにより、ワンチップＣＰＵ１５はデー
タバス２０のデータを読込む。
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路１０はデュ
アルポートＲＡＭ１の０番目のデータをデータバス２１
に出力する。これにより、ワンチップＣＰＵ１５はデー
タバス２０のデータを読込む。
【００４２】続いて、ワンチップＣＰＵ１５はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１する。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１する。
【００４３】次に、ワンチップＣＰＵ１５はチップセレ
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路１０はデュ
アルポートＲＡＭ１の１番目のデータをデータバス２１
に出力する。これにより、ワンチップＣＰＵ１５はデー
タバス２０のデータを読込む。
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路１０はデュ
アルポートＲＡＭ１の１番目のデータをデータバス２１
に出力する。これにより、ワンチップＣＰＵ１５はデー
タバス２０のデータを読込む。
【００４４】続いて、ワンチップＣＰＵ１５はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１する。以上のよ
うな操作をワンチップＣＰＵ１５は繰り返し行う。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路１０は
読出アドレス回路３のアドレス値を＋１する。以上のよ
うな操作をワンチップＣＰＵ１５は繰り返し行う。
【００４５】その後、ワンチップＣＰＵ１５はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をア
サートし、ＦｉＦｏメモリ制御回路１０がデュアルポー
トＲＡＭ１のｋ＋１番目のデータをデータバス２０に出
力すると、ワンチップＣＰＵ１５はデータバス２０のデ
ータを読込む。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をア
サートし、ＦｉＦｏメモリ制御回路１０がデュアルポー
トＲＡＭ１のｋ＋１番目のデータをデータバス２０に出
力すると、ワンチップＣＰＵ１５はデータバス２０のデ
ータを読込む。
【００４６】ワンチップＣＰＵ１５はチップセレクト信
号（ＣＳ２）とデータリード信号（ＲＤ）をネゲートす
る。このとき、ＦｉＦｏメモリ制御回路１０は読出アド
レス回路３のアドレス値を＋１すると、読出アドレス回
路３のアドレス値は０になる。すると、ＦｉＦｏメモリ
制御回路１０によりエンプティ信号（Ｅｍｐｔｙ）がア
サートされ、ワンチップＣＰＵ１５に割込端子ＩＲ（ｎ
＋１）には割込信号が入力される。
号（ＣＳ２）とデータリード信号（ＲＤ）をネゲートす
る。このとき、ＦｉＦｏメモリ制御回路１０は読出アド
レス回路３のアドレス値を＋１すると、読出アドレス回
路３のアドレス値は０になる。すると、ＦｉＦｏメモリ
制御回路１０によりエンプティ信号（Ｅｍｐｔｙ）がア
サートされ、ワンチップＣＰＵ１５に割込端子ＩＲ（ｎ
＋１）には割込信号が入力される。
【００４７】これにより、ワンチップＣＰＵ１５はＩＲ
（ｎ＋１）の割込処理を開始する。すなわち、ワンチッ
プＣＰＵ１５は非同期受信が可能となった事をＤＴＲを
アサートする事により送信側のＰＣへ通知する。そし
て、ワンチップＣＰＵ１５はＩＲ（ｎ）の割込処理に戻
り、その後メイン処理に戻る。
（ｎ＋１）の割込処理を開始する。すなわち、ワンチッ
プＣＰＵ１５は非同期受信が可能となった事をＤＴＲを
アサートする事により送信側のＰＣへ通知する。そし
て、ワンチップＣＰＵ１５はＩＲ（ｎ）の割込処理に戻
り、その後メイン処理に戻る。
【００４８】ところで、受信側でデュアルポートＲＡＭ
１がフル状態になって非同期受信が不可能となった事を
通知（送信側のＰＣへ出力するＤＴＲをネーゲト）した
後、受信側ではワンチップＣＰＵ１５によりデータの読
出処理が行われるが、デュアルポートＲＡＭ１がエンプ
ティ（空）状態になると、非同期受信が可能となった事
を通知（送信側のＰＣへ出力するＤＴＲをアサート）す
るため、その間は、ＤＴＲがネゲートされている。一
方、ＤＴＲがネゲートされている間は、送信側のＰＣで
はデータ送信の停止状態となる。
１がフル状態になって非同期受信が不可能となった事を
通知（送信側のＰＣへ出力するＤＴＲをネーゲト）した
後、受信側ではワンチップＣＰＵ１５によりデータの読
出処理が行われるが、デュアルポートＲＡＭ１がエンプ
ティ（空）状態になると、非同期受信が可能となった事
を通知（送信側のＰＣへ出力するＤＴＲをアサート）す
るため、その間は、ＤＴＲがネゲートされている。一
方、ＤＴＲがネゲートされている間は、送信側のＰＣで
はデータ送信の停止状態となる。
【００４９】従って、ＤＴＲがネゲートされている時間
（ワンチップＣＰＵ１５がデュアルポートＲＡＭ１から
データを読出している時間）が長いと、特に送信側のＰ
Ｃがタイムアウト機能を備える場合には、送信側がＦｉ
Ｆｏメモリ制御回路１０が動作不能であると判断し、接
続を切断してしまうという問題が生じる。
（ワンチップＣＰＵ１５がデュアルポートＲＡＭ１から
データを読出している時間）が長いと、特に送信側のＰ
Ｃがタイムアウト機能を備える場合には、送信側がＦｉ
Ｆｏメモリ制御回路１０が動作不能であると判断し、接
続を切断してしまうという問題が生じる。
【００５０】そこで、本発明は、非同期受信の受信制御
をワンチップＣＰＵが処理不可能なスピードの非同期受
信を行なう場合におけるデータの取りこぼしを防止し、
また送信側が接続を切断するタイムアウトを回避できる
ＦｉＦｏメモリ制御回路を提供しようとするものであ
る。
をワンチップＣＰＵが処理不可能なスピードの非同期受
信を行なう場合におけるデータの取りこぼしを防止し、
また送信側が接続を切断するタイムアウトを回避できる
ＦｉＦｏメモリ制御回路を提供しようとするものであ
る。
【００５１】
【課題を解決するための手段】請求項１の本発明は、デ
ータの読出し書込みが可能なメモリと、このメモリへの
書込信号に基づいて書込アドレスを発生する書込アドレ
ス回路と、メモリへの読出信号に基づいて読出アドレス
を発生する読出アドレス回路とを備えたＦｉＦｏメモリ
制御回路において、メモリへ書込信号が与えられるごと
にカウントアップ動作を行ない、メモリへ読出信号が与
えられるごとにカウントダウン動作を行なうアップダウ
ンカウンタと、このアップダウンカウンタのカウント値
と予め設定した前記メモリが満杯になる前のカウント値
と比較して、アップダウンカウンタのカウント値が設定
カウント値に達したとき又は設定カウント値を越えたと
きにメモリが満杯に近いことを示すニアフル信号を出力
するニアフル信号出力回路とを設けたことを特徴とする
ＦｉＦｏメモリ制御回路である。
ータの読出し書込みが可能なメモリと、このメモリへの
書込信号に基づいて書込アドレスを発生する書込アドレ
ス回路と、メモリへの読出信号に基づいて読出アドレス
を発生する読出アドレス回路とを備えたＦｉＦｏメモリ
制御回路において、メモリへ書込信号が与えられるごと
にカウントアップ動作を行ない、メモリへ読出信号が与
えられるごとにカウントダウン動作を行なうアップダウ
ンカウンタと、このアップダウンカウンタのカウント値
と予め設定した前記メモリが満杯になる前のカウント値
と比較して、アップダウンカウンタのカウント値が設定
カウント値に達したとき又は設定カウント値を越えたと
きにメモリが満杯に近いことを示すニアフル信号を出力
するニアフル信号出力回路とを設けたことを特徴とする
ＦｉＦｏメモリ制御回路である。
【００５２】請求項２の本発明は、アップダウンカウン
タのカウント値と予め設定したメモリが空になる前のカ
ウント値と比較して、アップダウンカウンタのカウント
値が設定カウント値に達したとき又は設定カウント値よ
り小さくなったときにメモリが空に近いことを示すニア
エンプティ信号を出力するニアエンプティ信号出力回路
を設けたことを特徴とする請求項１記載のＦｉＦｏメモ
リ制御回路である。
タのカウント値と予め設定したメモリが空になる前のカ
ウント値と比較して、アップダウンカウンタのカウント
値が設定カウント値に達したとき又は設定カウント値よ
り小さくなったときにメモリが空に近いことを示すニア
エンプティ信号を出力するニアエンプティ信号出力回路
を設けたことを特徴とする請求項１記載のＦｉＦｏメモ
リ制御回路である。
【００５３】このような構成の本発明においては、メモ
リがフル状態になる前にニアフル信号が出力され、この
ニアフル信号に基づいて非同期受信が不可能になる事を
外部へ通知することができる。従って、この非同期受信
が不可能になる事の通知より先に外部から次のデータが
入力されてもこれを破棄することなく、メモリへ書込む
ことができる。
リがフル状態になる前にニアフル信号が出力され、この
ニアフル信号に基づいて非同期受信が不可能になる事を
外部へ通知することができる。従って、この非同期受信
が不可能になる事の通知より先に外部から次のデータが
入力されてもこれを破棄することなく、メモリへ書込む
ことができる。
【００５４】また、メモリがエンプティ状態になる前に
ニアエンプティ信号が出力され、非同期受信が可能とな
った事を送信側の外部へ通知することができる。つま
り、この非同期受信が可能となった通知をより早く外部
へ伝えることができる。このため、例えば外部の送信側
ＰＣ（パーソナルコンピュータ）がタイムアウト機能を
備えていても、そのタイムアウトになる前に非同期受信
が可能となった通知を伝えることができる。
ニアエンプティ信号が出力され、非同期受信が可能とな
った事を送信側の外部へ通知することができる。つま
り、この非同期受信が可能となった通知をより早く外部
へ伝えることができる。このため、例えば外部の送信側
ＰＣ（パーソナルコンピュータ）がタイムアウト機能を
備えていても、そのタイムアウトになる前に非同期受信
が可能となった通知を伝えることができる。
【００５５】
【発明の実施の形態】以下、本発明の実施の形態を図１
ないし図３を参照して説明する。図１は、本発明にかか
るＦｉＦｏメモリ制御回路の構成を示す図である。この
ＦｉＦｏメモリ制御回路３０は、ｋワード構成のデュア
ルポートＲＡＭ３１、デュアルポートＲＡＭ３１の書込
アドレスを発生する書込アドレス回路３２、デュアルポ
ートＲＡＭ３１の読出アドレスを発生する読出アドレス
回路３３、読出アドレス回路３３の出力である読出アド
レス信号（ＲＡ）及び書込アドレス回路の出力である書
込アドレス信号（ＷＡ）からデュアルポートＲＡＭ３１
内の有効データの状態を示すＦｕｌｌ−Ｅｍｐｔｙ制御
回路３４から構成される。
ないし図３を参照して説明する。図１は、本発明にかか
るＦｉＦｏメモリ制御回路の構成を示す図である。この
ＦｉＦｏメモリ制御回路３０は、ｋワード構成のデュア
ルポートＲＡＭ３１、デュアルポートＲＡＭ３１の書込
アドレスを発生する書込アドレス回路３２、デュアルポ
ートＲＡＭ３１の読出アドレスを発生する読出アドレス
回路３３、読出アドレス回路３３の出力である読出アド
レス信号（ＲＡ）及び書込アドレス回路の出力である書
込アドレス信号（ＷＡ）からデュアルポートＲＡＭ３１
内の有効データの状態を示すＦｕｌｌ−Ｅｍｐｔｙ制御
回路３４から構成される。
【００５６】また、デュアルポートＲＡＭ３１へ書込信
号（ＷＲ）が与えられるごとにカウントアップ動作を行
ない、デュアルポートＲＡＭ３１へ読出信号（ＲＤ）が
与えられるごとにカウントダウン動作を行なうアップダ
ウンカウンタ３５と、デュアルポートＲＡＭ３１が満杯
に近いことを示すニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）
を出力させるためのアップダウンカウンタ３５のカウン
ト値を設定するニアフル信号用設定レジスタ３６、デュ
アルポートＲＡＭ３１が空に近いことを示すニアエンプ
ティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）を出力させるための
アップダウンカウンタ３５のカウント値を設定するニア
エンプティ信号用設定レジスタ３７を備える。
号（ＷＲ）が与えられるごとにカウントアップ動作を行
ない、デュアルポートＲＡＭ３１へ読出信号（ＲＤ）が
与えられるごとにカウントダウン動作を行なうアップダ
ウンカウンタ３５と、デュアルポートＲＡＭ３１が満杯
に近いことを示すニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）
を出力させるためのアップダウンカウンタ３５のカウン
ト値を設定するニアフル信号用設定レジスタ３６、デュ
アルポートＲＡＭ３１が空に近いことを示すニアエンプ
ティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）を出力させるための
アップダウンカウンタ３５のカウント値を設定するニア
エンプティ信号用設定レジスタ３７を備える。
【００５７】さらに、実際のアップダウンカウンタ３５
のカウント値Ａとニアフル信号用設定レジスタ３６に設
定されたカウント値Ｂを比較してＡ≧Ｂを満たすときに
ニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）を出力（アサー
ト）するコンパレータなどで構成されたニアフル信号用
比較回路３８、実際のアップダウンカウンタ３５のカウ
ント値Ａとニアエンプティ信号用設定レジスタ３７に設
定されたカウント値Ｂを比較してＡ≦Ｂを満たすときに
ニアエンプティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）を出力
（アサート）するコンパレータなどで構成されたニアエ
ンプティ信号用比較回路３９を備える。
のカウント値Ａとニアフル信号用設定レジスタ３６に設
定されたカウント値Ｂを比較してＡ≧Ｂを満たすときに
ニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）を出力（アサー
ト）するコンパレータなどで構成されたニアフル信号用
比較回路３８、実際のアップダウンカウンタ３５のカウ
ント値Ａとニアエンプティ信号用設定レジスタ３７に設
定されたカウント値Ｂを比較してＡ≦Ｂを満たすときに
ニアエンプティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）を出力
（アサート）するコンパレータなどで構成されたニアエ
ンプティ信号用比較回路３９を備える。
【００５８】なお、上記ニアフル信号用設定レジスタ３
６及びニアフル信号用比較回路３８はニアフル信号出力
回路を構成し、ニアエンプティ信号用設定レジスタ３７
及びニアエンプティ信号用比較回路３９はニアエンプテ
ィ信号出力回路を構成する。上記ニアフル信号用設定レ
ジスタ３６は、ＣＰＵ（例えば後述するワンチップＣＰ
Ｕ６０などを示す）からのレジスタ書込信号（ＮＦＣ
Ｋ）に基づいてデータを書込むことにより、カウント値
を設定できるようになっている。また、ニアエンプティ
信号用設定レジスタ３７も、ＣＰＵからのレジスタ書込
信号（ＮＥＣＫ）に基づいてデータを書込むことによ
り、カウント値を設定できるようになっている。
６及びニアフル信号用比較回路３８はニアフル信号出力
回路を構成し、ニアエンプティ信号用設定レジスタ３７
及びニアエンプティ信号用比較回路３９はニアエンプテ
ィ信号出力回路を構成する。上記ニアフル信号用設定レ
ジスタ３６は、ＣＰＵ（例えば後述するワンチップＣＰ
Ｕ６０などを示す）からのレジスタ書込信号（ＮＦＣ
Ｋ）に基づいてデータを書込むことにより、カウント値
を設定できるようになっている。また、ニアエンプティ
信号用設定レジスタ３７も、ＣＰＵからのレジスタ書込
信号（ＮＥＣＫ）に基づいてデータを書込むことによ
り、カウント値を設定できるようになっている。
【００５９】書込アドレス回路３２には、初期化のため
に外部からリセット信号（ＲＥＳＥＴ）が接続されてお
り、読出アドレス回路３３には初期化のために外部から
リセット信号（ＲＥＳＥＴ）が接続されている。また、
アップダウンカウンタ３５には初期化のために外部から
リセット信号（ＲＥＳＥＴ）が接続されている。さら
に、ニアフル信号用設定レジスタ３６及びニアエンプテ
ィレジスタにも初期化のために外部からリセット信号
（ＲＥＳＥＴ）が接続されている。
に外部からリセット信号（ＲＥＳＥＴ）が接続されてお
り、読出アドレス回路３３には初期化のために外部から
リセット信号（ＲＥＳＥＴ）が接続されている。また、
アップダウンカウンタ３５には初期化のために外部から
リセット信号（ＲＥＳＥＴ）が接続されている。さら
に、ニアフル信号用設定レジスタ３６及びニアエンプテ
ィレジスタにも初期化のために外部からリセット信号
（ＲＥＳＥＴ）が接続されている。
【００６０】また、読出アドレス信号（ＲＡ）はデュア
ルポートＲＡＭ３１の読出アドレス端子（ＲＡ端子）に
接続されており、書込アドレス信号（ＷＡ）はデュアル
ポートＲＡＭ３１の書込アドレス端子（ＷＡ端子）に接
続されている。さらに、上記読出アドレス信号（ＲＡ）
及び書込アドレス信号（ＷＡ）はＦｕｌｌ−Ｅｍｐｔｙ
制御回路３４に接続されている。
ルポートＲＡＭ３１の読出アドレス端子（ＲＡ端子）に
接続されており、書込アドレス信号（ＷＡ）はデュアル
ポートＲＡＭ３１の書込アドレス端子（ＷＡ端子）に接
続されている。さらに、上記読出アドレス信号（ＲＡ）
及び書込アドレス信号（ＷＡ）はＦｕｌｌ−Ｅｍｐｔｙ
制御回路３４に接続されている。
【００６１】Ｆｕｌｌ−Ｅｍｐｔｙ制御回路３４から
は、上記書込アドレス回路３２への書込アドレス信号
（ＷＡ）、読出アドレス回路３３の読出アドレス信号
（ＲＡ）に基づいてデュアルポートＲＡＭ３１内の有効
データの状態を示すフル信号（Ｆｕｌｌ）とエンプティ
信号（Ｅｍｐｔｙ）が外部に出力されている。このフル
信号（Ｆｕｌｌ）は、デュアルポートＲＡＭ３１が満杯
のときに出力され、エンプティ信号（Ｅｍｐｔｙ）は、
デュアルポートＲＡＭ３１が空のときに出力される。具
体的には、上記フル信号（Ｆｕｌｌ）はデュアルポート
ＲＡＭ３１にｋワードのデータが書込まれた時にアサー
トされ、エンプティ信号（Ｅｍｐｔｙ）はデュアルポー
トＲＡＭ３１に０ワードのデータが書込まれた時にアサ
ートされる。外部から入力されるＦｉＦｏメモリ書込信
号（ＷＲ）は、デュアルポートＲＡＭ３１の書込端子
（ＷＲ端子）と書込アドレス回路３２とアップダウンカ
ウンタ３５のＵＰ端子に接続されている。また、外部か
ら入力されるＦｉＦｏメモリ読出信号（ＲＤ）は、デュ
アルポートＲＡＭ３１の読出端子（ＲＤ端子）と読出ア
ドレス回路３３とアップダウンカウンタ３５のＤＯＷＮ
端子に接続されている。さらに、外部から入力されるＦ
ｉＦｏメモリチップセレクト信号（ＣＳ）はデュアルポ
ートＲＡＭ３１のチップセレクト端子（ＣＳ端子）に接
続されている。
は、上記書込アドレス回路３２への書込アドレス信号
（ＷＡ）、読出アドレス回路３３の読出アドレス信号
（ＲＡ）に基づいてデュアルポートＲＡＭ３１内の有効
データの状態を示すフル信号（Ｆｕｌｌ）とエンプティ
信号（Ｅｍｐｔｙ）が外部に出力されている。このフル
信号（Ｆｕｌｌ）は、デュアルポートＲＡＭ３１が満杯
のときに出力され、エンプティ信号（Ｅｍｐｔｙ）は、
デュアルポートＲＡＭ３１が空のときに出力される。具
体的には、上記フル信号（Ｆｕｌｌ）はデュアルポート
ＲＡＭ３１にｋワードのデータが書込まれた時にアサー
トされ、エンプティ信号（Ｅｍｐｔｙ）はデュアルポー
トＲＡＭ３１に０ワードのデータが書込まれた時にアサ
ートされる。外部から入力されるＦｉＦｏメモリ書込信
号（ＷＲ）は、デュアルポートＲＡＭ３１の書込端子
（ＷＲ端子）と書込アドレス回路３２とアップダウンカ
ウンタ３５のＵＰ端子に接続されている。また、外部か
ら入力されるＦｉＦｏメモリ読出信号（ＲＤ）は、デュ
アルポートＲＡＭ３１の読出端子（ＲＤ端子）と読出ア
ドレス回路３３とアップダウンカウンタ３５のＤＯＷＮ
端子に接続されている。さらに、外部から入力されるＦ
ｉＦｏメモリチップセレクト信号（ＣＳ）はデュアルポ
ートＲＡＭ３１のチップセレクト端子（ＣＳ端子）に接
続されている。
【００６２】また、外部へデータを出力するデータバス
４０は、デュアルポートＲＡＭ３１の読出データバス端
子（ＲＤＡＴＡ）に接続されており、外部からのデータ
を入力するデータバス４１はデュアルポートＲＡＭ３１
の書込データバス端子（ＷＤＡＴＡ端子）、ニアフル信
号用設定レジスタ３６、ニアエンプティ信号用設定レジ
スタ３７に接続されている。
４０は、デュアルポートＲＡＭ３１の読出データバス端
子（ＲＤＡＴＡ）に接続されており、外部からのデータ
を入力するデータバス４１はデュアルポートＲＡＭ３１
の書込データバス端子（ＷＤＡＴＡ端子）、ニアフル信
号用設定レジスタ３６、ニアエンプティ信号用設定レジ
スタ３７に接続されている。
【００６３】また、外部から入力されるニアフルレジス
タ書込信号（ＮＦＣＫ）はニアフル信号用設定レジスタ
３６のＮＦＣＫ端子に接続されており、外部から入力さ
れるニアエンプティ書込信号（ＮＥＣＫ）はニアエンプ
ティ信号用設定レジスタ３７のＮＥＣＫ端子に接続され
ている。
タ書込信号（ＮＦＣＫ）はニアフル信号用設定レジスタ
３６のＮＦＣＫ端子に接続されており、外部から入力さ
れるニアエンプティ書込信号（ＮＥＣＫ）はニアエンプ
ティ信号用設定レジスタ３７のＮＥＣＫ端子に接続され
ている。
【００６４】上記アップダウンカウンタ３５の出力端子
（ＣＮＴＱ端子）は、ニアフル信号用比較回路３８のＡ
端子とニアエンプティ信号用比較回路３９のＡ端子に接
続されている。ニアフル信号用設定レジスタ３６の出力
端子（ＮＦＱ端子）はニアフル信号用比較回路３８のＢ
端子に接続されており、ニアエンプティ信号用設定レジ
スタ３７の出力端子（ＮＥＱ端子）はニアエンプティ信
号用比較回路３９のＢ端子に接続されている。
（ＣＮＴＱ端子）は、ニアフル信号用比較回路３８のＡ
端子とニアエンプティ信号用比較回路３９のＡ端子に接
続されている。ニアフル信号用設定レジスタ３６の出力
端子（ＮＦＱ端子）はニアフル信号用比較回路３８のＢ
端子に接続されており、ニアエンプティ信号用設定レジ
スタ３７の出力端子（ＮＥＱ端子）はニアエンプティ信
号用比較回路３９のＢ端子に接続されている。
【００６５】次に、上記ＦｉＦｏメモリ制御回路３０を
使用した一般的なマイクロプロセッサ制御回路の構成を
図２に示す。特に送信側のＰＣ（パーソナルコンピュー
タ）から例えばＲＳ２３２Ｃに基づいてデータをマイク
ロプロセッサ制御回路で受信し、そのデータを１ワード
ずつＦｉＦｏメモリ制御回路３０のデュアルポートＲＡ
Ｍ３１へ書込む場合について説明する。
使用した一般的なマイクロプロセッサ制御回路の構成を
図２に示す。特に送信側のＰＣ（パーソナルコンピュー
タ）から例えばＲＳ２３２Ｃに基づいてデータをマイク
ロプロセッサ制御回路で受信し、そのデータを１ワード
ずつＦｉＦｏメモリ制御回路３０のデュアルポートＲＡ
Ｍ３１へ書込む場合について説明する。
【００６６】上記マイクロプロセッサ制御回路は、ＣＰ
Ｕ（中央処理装置）コア６１と実行プログラムなどを記
憶した制御用ＲＯＭ（リ−ド・オンリ・メモリ）６２と
ワークＲＡＭ（ランダム・アクセス・メモリ）６３とＩ
／Ｏポート（入出力ポート）６４を内蔵した１チップＣ
ＰＵ（ワンチップＣＰＵ）６０を備える。
Ｕ（中央処理装置）コア６１と実行プログラムなどを記
憶した制御用ＲＯＭ（リ−ド・オンリ・メモリ）６２と
ワークＲＡＭ（ランダム・アクセス・メモリ）６３とＩ
／Ｏポート（入出力ポート）６４を内蔵した１チップＣ
ＰＵ（ワンチップＣＰＵ）６０を備える。
【００６７】また、ＦｉＦｏメモリ制御回路３０、送信
側である上記ＰＣのシリアル非同期通信制御回路６７の
送信部からのデータを外部データとして受信するシリア
ル非同期通信制御回路の受信部及びＦｉＦｏ書込制御回
路からなるＦｉＦｏ書込回路６６、このＦｉＦｏ書込回
路６６から出力されるＦｉＦｏメモリ制御回路用チップ
セレクト信号（ＣＳ１）、ワンチップＣＰＵ６０から出
力されるＦｉＦｏメモリ制御回路用チップセレクト信号
（ＣＳ２）を入力とする論理積回路６８を備える。
側である上記ＰＣのシリアル非同期通信制御回路６７の
送信部からのデータを外部データとして受信するシリア
ル非同期通信制御回路の受信部及びＦｉＦｏ書込制御回
路からなるＦｉＦｏ書込回路６６、このＦｉＦｏ書込回
路６６から出力されるＦｉＦｏメモリ制御回路用チップ
セレクト信号（ＣＳ１）、ワンチップＣＰＵ６０から出
力されるＦｉＦｏメモリ制御回路用チップセレクト信号
（ＣＳ２）を入力とする論理積回路６８を備える。
【００６８】上記論理積回路６８はＦｉＦｏメモリ制御
回路３０のチップセレクト端子（ＣＳ端子）に接続され
ている。また、上記リセット信号（ＲＥＳＥＴ）はワン
チップＣＰＵ６０とＦｉＦｏメモリ制御回路３０のリセ
ット端子（ＲＥＳＥＴ端子）に接続されている。
回路３０のチップセレクト端子（ＣＳ端子）に接続され
ている。また、上記リセット信号（ＲＥＳＥＴ）はワン
チップＣＰＵ６０とＦｉＦｏメモリ制御回路３０のリセ
ット端子（ＲＥＳＥＴ端子）に接続されている。
【００６９】上記ワンチップＣＰＵ６０のデータバス４
０は、メモリ制御回路３０の読出データバス端子（ＲＤ
ＡＴＡ端子）に接続されており、ＦｉＦｏ書込回路６６
のデータバス４１はＦｉＦｏメモリ制御回路３０の書込
データバス端子（ＷＤＡＴＡ端子）に接続されている。
０は、メモリ制御回路３０の読出データバス端子（ＲＤ
ＡＴＡ端子）に接続されており、ＦｉＦｏ書込回路６６
のデータバス４１はＦｉＦｏメモリ制御回路３０の書込
データバス端子（ＷＤＡＴＡ端子）に接続されている。
【００７０】上記ワンチップＣＰＵ６０のデータリード
信号（ＲＤ）はＦｉＦｏメモリ制御回路３０のＲＤ端子
に接続されており、ＦｉＦｏメモリ制御回路３０のフル
信号（Ｆｕｌｌ）、エンプティ信号（Ｅｍｐｔｙ）はワ
ンチップＣＰＵ６０の割込端子ＩＲ（ｎ）、ＩＲ（ｎ＋
１）にそれぞれ接続されている。また、ＦｉＦｏメモリ
制御回路３０のニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）と
ニアエンプティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）はワンチ
ップＣＰＵ６０の割込端子ＩＲ（ｍ）、ＩＲ（ｍ＋１）
にそれぞれ接続されている。なお、上記Ｉ／Ｏポート６
４からは非同期通信制御信号（ＤＴＲ）が送信側のＰＣ
におけるシリアル非同期通信制御回路６７へ出力され
る。
信号（ＲＤ）はＦｉＦｏメモリ制御回路３０のＲＤ端子
に接続されており、ＦｉＦｏメモリ制御回路３０のフル
信号（Ｆｕｌｌ）、エンプティ信号（Ｅｍｐｔｙ）はワ
ンチップＣＰＵ６０の割込端子ＩＲ（ｎ）、ＩＲ（ｎ＋
１）にそれぞれ接続されている。また、ＦｉＦｏメモリ
制御回路３０のニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）と
ニアエンプティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）はワンチ
ップＣＰＵ６０の割込端子ＩＲ（ｍ）、ＩＲ（ｍ＋１）
にそれぞれ接続されている。なお、上記Ｉ／Ｏポート６
４からは非同期通信制御信号（ＤＴＲ）が送信側のＰＣ
におけるシリアル非同期通信制御回路６７へ出力され
る。
【００７１】上記ＦｉＦｏ書込回路６６から出力される
書込信号（ＷＲ）は、ＦｉＦｏメモリ制御回路３０の書
込端子（ＷＲ端子）に接続されている。また、ＦｉＦｏ
書込回路６６には、送信側のＰＣにおけるシリアル非同
期通信制御回路６７から非同期受信データ（ＲＸＤ）が
入力されるようになっている。さらに、上記ワンチップ
ＣＰＵ６０は、ＦｉＦｏメモリ制御回路３０へレジスタ
書込信号（ＮＦＣＫ）とレジスタ書込信号（ＮＥＣＫ）
を供給している。 次に、上記マイクロプロセッサ制御
回路について、ワンチップＣＰＵ６０が処理不可能なス
ピードの非同期受信を行なう場合の動作を図３を参照し
ながら説明する。
書込信号（ＷＲ）は、ＦｉＦｏメモリ制御回路３０の書
込端子（ＷＲ端子）に接続されている。また、ＦｉＦｏ
書込回路６６には、送信側のＰＣにおけるシリアル非同
期通信制御回路６７から非同期受信データ（ＲＸＤ）が
入力されるようになっている。さらに、上記ワンチップ
ＣＰＵ６０は、ＦｉＦｏメモリ制御回路３０へレジスタ
書込信号（ＮＦＣＫ）とレジスタ書込信号（ＮＥＣＫ）
を供給している。 次に、上記マイクロプロセッサ制御
回路について、ワンチップＣＰＵ６０が処理不可能なス
ピードの非同期受信を行なう場合の動作を図３を参照し
ながら説明する。
【００７２】マイクロプロセッサ制御回路に電源が供給
されると、リセット信号（ＲＥＳＥＴ）がアサートさ
れ、ワンチップＣＰＵ６０、ＦｉＦｏメモリ制御回路３
０、ＦｉＦｏ書込回路６６が初期化される。そして、ワ
ンチップＣＰＵ６０はＦｉＦｏメモリ制御回路３０、Ｆ
ｉＦｏ書込回路６６の初期化処理（プログラム）を実行
する。
されると、リセット信号（ＲＥＳＥＴ）がアサートさ
れ、ワンチップＣＰＵ６０、ＦｉＦｏメモリ制御回路３
０、ＦｉＦｏ書込回路６６が初期化される。そして、ワ
ンチップＣＰＵ６０はＦｉＦｏメモリ制御回路３０、Ｆ
ｉＦｏ書込回路６６の初期化処理（プログラム）を実行
する。
【００７３】これにより、アップダウンカウンタ３５は
０に初期化される。また、ワンチップＣＰＵ６０はニア
フル信号用のレジスタ書込信号（ＮＦＣＫ）をアサート
し、ニアフル信号用設定レジスタ３６に比較用のカウン
ト値として定数ｉ（ｉ＜ｋ）を設定する。さらに、ワン
チップＣＰＵ６０はニアエンプティ信号用のレジスタ書
込信号（ＮＥＣＫ）をアサートしニアエンプティ信号用
設定レジスタ３７に比較用のカウント値として定数ｊ
（ｊ＞０）を設定する。ワンチップＣＰＵ６０は、非同
期受信が可能となった事を非同期通信制御信号ＤＴＲを
アサートする事により送信側のＰＣへ通知する。
０に初期化される。また、ワンチップＣＰＵ６０はニア
フル信号用のレジスタ書込信号（ＮＦＣＫ）をアサート
し、ニアフル信号用設定レジスタ３６に比較用のカウン
ト値として定数ｉ（ｉ＜ｋ）を設定する。さらに、ワン
チップＣＰＵ６０はニアエンプティ信号用のレジスタ書
込信号（ＮＥＣＫ）をアサートしニアエンプティ信号用
設定レジスタ３７に比較用のカウント値として定数ｊ
（ｊ＞０）を設定する。ワンチップＣＰＵ６０は、非同
期受信が可能となった事を非同期通信制御信号ＤＴＲを
アサートする事により送信側のＰＣへ通知する。
【００７４】そして、送信側のＰＣから１番目の非同期
受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回
路６６は非同期受信データ（ＲＸＤ）をデータバス４１
に乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路３０はデュアルポートＲＡＭ３１の０番地にデータ
を書込む。
受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回
路６６は非同期受信データ（ＲＸＤ）をデータバス４１
に乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路３０はデュアルポートＲＡＭ３１の０番地にデータ
を書込む。
【００７５】続いて、ＦｉＦｏ書込回路６６はチップセ
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路３２のアドレス値は＋
１され、アップダウンカウンタ３５のカウント値は＋１
される。そして、エンプティ信号（Ｅｍｐｔｙ）がネー
ゲトされる。
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路３２のアドレス値は＋
１され、アップダウンカウンタ３５のカウント値は＋１
される。そして、エンプティ信号（Ｅｍｐｔｙ）がネー
ゲトされる。
【００７６】次に、送信側のＰＣから２番目の非同期受
信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路
６６は非同期受信データ（ＲＸＤ）をデータバス４１に
乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路３０はデュアルポートＲＡＭ３１の１番地にデータ
を書込む。
信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路
６６は非同期受信データ（ＲＸＤ）をデータバス４１に
乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路３０はデュアルポートＲＡＭ３１の１番地にデータ
を書込む。
【００７７】続いて、ＦｉＦｏ書込回路６６はチップセ
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路３２のアドレス値は＋
１され、アップダウンカウンタ３５のカウント値は＋１
される。以上のような操作をＦｉＦｏ書込回路６６は繰
り返し行う。
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路３２のアドレス値は＋
１され、アップダウンカウンタ３５のカウント値は＋１
される。以上のような操作をＦｉＦｏ書込回路６６は繰
り返し行う。
【００７８】そして、送信側のＰＣからｊ＋１番目の非
同期受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書
込回路６６は非同期受信データ（ＲＸＤ）をデータバス
４１に乗せ、チップセレクト信号（ＣＳ１）と書込信号
（ＷＲ）をアサートする。ＦｉＦｏメモリ制御回路３０
はデュアルポートＲＡＭ３１のｊ番地にデータを書込
む。
同期受信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書
込回路６６は非同期受信データ（ＲＸＤ）をデータバス
４１に乗せ、チップセレクト信号（ＣＳ１）と書込信号
（ＷＲ）をアサートする。ＦｉＦｏメモリ制御回路３０
はデュアルポートＲＡＭ３１のｊ番地にデータを書込
む。
【００７９】続いて、ＦｉＦｏ書込回路６６はチップセ
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路３２のアドレス値は＋
１される。また、アップダウンカウンタ３５のカウント
値は＋１され、そのカウント値はｊ＋１になる。これに
より、アップダウンカウンタ３５のカウント値はニアエ
ンプティ信号用設定レジスタ３７に設定したカウント値
ｊより大きくなり、Ａ≦Ｂを満たさなくなる為、ニアエ
ンプティ信号用比較回路３９によりニアエンプティ信号
（Ｎｅａｒ−Ｅｍｐｔｙ）がネーゲトされる。
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路３２のアドレス値は＋
１される。また、アップダウンカウンタ３５のカウント
値は＋１され、そのカウント値はｊ＋１になる。これに
より、アップダウンカウンタ３５のカウント値はニアエ
ンプティ信号用設定レジスタ３７に設定したカウント値
ｊより大きくなり、Ａ≦Ｂを満たさなくなる為、ニアエ
ンプティ信号用比較回路３９によりニアエンプティ信号
（Ｎｅａｒ−Ｅｍｐｔｙ）がネーゲトされる。
【００８０】次に、送信側のＰＣからｉ番目の非同期受
信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路
６６は非同期受信データ（ＲＸＤ）をデータバス４１に
乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路３０はデュアルポートＲＡＭ３１のｉ−１番地にデ
ータを書込む。
信データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路
６６は非同期受信データ（ＲＸＤ）をデータバス４１に
乗せ、チップセレクト信号（ＣＳ１）と書込信号（Ｗ
Ｒ）をアサートする。これにより、ＦｉＦｏメモリ制御
回路３０はデュアルポートＲＡＭ３１のｉ−１番地にデ
ータを書込む。
【００８１】続いて、ＦｉＦｏ書込回路６６は、チップ
セレクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲート
する。このとき、書込アドレス回路３２のアドレス値は
＋１される。また、アップダウンカウンタ３５のカウン
ト値は＋１されてそのカウント値はｉになる。これによ
り、アップダウンカウンタ３５のカウント値とニアフル
信号用設定レジスタ３６に設定したカウント値ｉが等し
くなり、Ａ≧Ｂを満たすようになる為、ニアフル信号用
比較回路３８によりニアフル信号（Ｎｅａｒ−Ｆｕｌ
ｌ）がアサートされ、ワンチップＣＰＵ６０の割込端子
ＩＲ（ｍ）に割込信号が入力され、ワンチップＣＰＵ６
０は割込処理を開始する。すなわち、ワンチップＣＰＵ
６０はデュアルポートＲＡＭ３１がニアフル状態であり
非同期受信が不可能になる事をＤＴＲをネゲートする事
により送信側のＰＣへ通知する。
セレクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲート
する。このとき、書込アドレス回路３２のアドレス値は
＋１される。また、アップダウンカウンタ３５のカウン
ト値は＋１されてそのカウント値はｉになる。これによ
り、アップダウンカウンタ３５のカウント値とニアフル
信号用設定レジスタ３６に設定したカウント値ｉが等し
くなり、Ａ≧Ｂを満たすようになる為、ニアフル信号用
比較回路３８によりニアフル信号（Ｎｅａｒ−Ｆｕｌ
ｌ）がアサートされ、ワンチップＣＰＵ６０の割込端子
ＩＲ（ｍ）に割込信号が入力され、ワンチップＣＰＵ６
０は割込処理を開始する。すなわち、ワンチップＣＰＵ
６０はデュアルポートＲＡＭ３１がニアフル状態であり
非同期受信が不可能になる事をＤＴＲをネゲートする事
により送信側のＰＣへ通知する。
【００８２】こうして、デュアルポートＲＡＭ３１がフ
ル状態になる前に非同期受信が不可能になる事を送信側
のＰＣへ通知（送信側のＰＣへ出力するＤＴＲをネーゲ
ト）することができる。この状態では、デュアルポート
ＲＡＭ３１に未だ空きが残っている。従って、この非同
期受信が不可能になる通知より先に送信側のＰＣから次
のデータであるｉ＋１番目の非同期受信データ（ＲＸ
Ｄ）が入力されてもこれを破棄することなく、デュアル
ポートＲＡＭ３１へ書込むことができる。
ル状態になる前に非同期受信が不可能になる事を送信側
のＰＣへ通知（送信側のＰＣへ出力するＤＴＲをネーゲ
ト）することができる。この状態では、デュアルポート
ＲＡＭ３１に未だ空きが残っている。従って、この非同
期受信が不可能になる通知より先に送信側のＰＣから次
のデータであるｉ＋１番目の非同期受信データ（ＲＸ
Ｄ）が入力されてもこれを破棄することなく、デュアル
ポートＲＡＭ３１へ書込むことができる。
【００８３】すなわち、非同期受信が不可能になる事の
通知より早く送信側のＰＣからｉ＋１番目の非同期受信
データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路６
６は非同期受信データ（ＲＸＤ）をデータバス４１に乗
せ、チップセレクト信号（ＣＳ１）と書込信号（ＷＲ）
をアサートする。これにより、ＦｉＦｏメモリ制御回路
３０はデュアルポートＲＡＭ３１のｉ＋１（≦ｋ）番地
にデータを書込む。
通知より早く送信側のＰＣからｉ＋１番目の非同期受信
データ（ＲＸＤ）が入力されると、ＦｉＦｏ書込回路６
６は非同期受信データ（ＲＸＤ）をデータバス４１に乗
せ、チップセレクト信号（ＣＳ１）と書込信号（ＷＲ）
をアサートする。これにより、ＦｉＦｏメモリ制御回路
３０はデュアルポートＲＡＭ３１のｉ＋１（≦ｋ）番地
にデータを書込む。
【００８４】続いて、ＦｉＦｏ書込回路６６はチップセ
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路３２のアドレス値は＋
１される。また、アップダウンカウンタ３５のカウント
値は＋１され、そのカウント値はｉ＋１になる。こうし
て、非同期受信が不可能になる事を送信側のＰＣへ通知
する前に送信側のＰＣから受信したデータはデュアルポ
ートＲＡＭ３１へ確実に書込まれる。従って、非同期受
信データの取りこぼしが発生することはない。
レクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲートす
る。このとき、書込アドレス回路３２のアドレス値は＋
１される。また、アップダウンカウンタ３５のカウント
値は＋１され、そのカウント値はｉ＋１になる。こうし
て、非同期受信が不可能になる事を送信側のＰＣへ通知
する前に送信側のＰＣから受信したデータはデュアルポ
ートＲＡＭ３１へ確実に書込まれる。従って、非同期受
信データの取りこぼしが発生することはない。
【００８５】次に、ワンチップＣＰＵ６０はチップセレ
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路３０はデュ
アルポートＲＡＭ３１の０番目のデータをデータバス４
１に出力する。これにより、ワンチップＣＰＵ６０はデ
ータバス４０のデータを読込む。
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路３０はデュ
アルポートＲＡＭ３１の０番目のデータをデータバス４
１に出力する。これにより、ワンチップＣＰＵ６０はデ
ータバス４０のデータを読込む。
【００８６】続いて、ワンチップＣＰＵ６０はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路３０は
読出アドレス回路３３のアドレス値を＋１する。そし
て、アップダウンカウンタ３５のカウント値は−１され
る。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路３０は
読出アドレス回路３３のアドレス値を＋１する。そし
て、アップダウンカウンタ３５のカウント値は−１され
る。
【００８７】次に、ワンチップＣＰＵ６０はチップセレ
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路３０はデュ
アルポートＲＡＭ３１の１番目のデータをデータバス４
１に出力する。これにより、ワンチップＣＰＵ６０はデ
ータバス４０のデータを読込む。
クト信号（ＣＳ２）とデータリード信号（ＲＤ）をアサ
ートする。すると、ＦｉＦｏメモリ制御回路３０はデュ
アルポートＲＡＭ３１の１番目のデータをデータバス４
１に出力する。これにより、ワンチップＣＰＵ６０はデ
ータバス４０のデータを読込む。
【００８８】続いて、ワンチップＣＰＵ６０はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路３０は
読出アドレス回路３３のアドレス値を＋１する。そし
て、アップダウンカウンタ３５のカウント値は−１され
る。以上のような操作をワンチップＣＰＵ６０は繰り返
し行う。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路３０は
読出アドレス回路３３のアドレス値を＋１する。そし
て、アップダウンカウンタ３５のカウント値は−１され
る。以上のような操作をワンチップＣＰＵ６０は繰り返
し行う。
【００８９】そして、ワンチップＣＰＵ６０はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をア
サートし、ＦｉＦｏメモリ制御回路３０がデュアルポー
トＲＡＭ３１のｊ−１番目のデータをデータバス４０に
出力すると、ワンチップＣＰＵ６０はデータバス４０の
データを読込む。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をア
サートし、ＦｉＦｏメモリ制御回路３０がデュアルポー
トＲＡＭ３１のｊ−１番目のデータをデータバス４０に
出力すると、ワンチップＣＰＵ６０はデータバス４０の
データを読込む。
【００９０】続いて、ワンチップＣＰＵ６０はチップセ
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路３０は
読出アドレス回路３３のアドレス値を＋１する。また、
アップダウンカウンタ３５のカウント値は−１されてそ
のカウント値はｊになる。これにより、アップダウンカ
ウンタ３５のカウント値とニアエンプティ信号用設定レ
ジスタ３７に設定したカウント値ｊが等しくなり、Ａ≦
Ｂを満たすようになる為、ニアエンプティ信号用比較回
路３９によりニアエンプティ信号（Ｎｅａｒ−Ｅｍｐｔ
ｙ）がアサートされ、ワンチップＣＰＵ６０の割込端子
ＩＲ（ｍ＋１）に割込信号が入力され、ワンチップＣＰ
Ｕ６０は割込処理を開始する。すなわち、ワンチップＣ
ＰＵ６０はデュアルポートＲＡＭ３１がニアエンプティ
状態であり非同期受信が可能となった事をＤＴＲをアサ
ートする事により送信側のＰＣへ通知し、ＩＲ（ｍ）の
割込処理に戻り、その後メイン処理に戻る。こうして、
デュアルポートＲＡＭ３１がエンプティ状態になる前に
非同期受信が可能となった事を送信側のＰＣへ通知（送
信側のＰＣへ出力するＤＴＲをネーゲト）することがで
きる。
レクト信号（ＣＳ２）とデータリード信号（ＲＤ）をネ
ゲートする。このとき、ＦｉＦｏメモリ制御回路３０は
読出アドレス回路３３のアドレス値を＋１する。また、
アップダウンカウンタ３５のカウント値は−１されてそ
のカウント値はｊになる。これにより、アップダウンカ
ウンタ３５のカウント値とニアエンプティ信号用設定レ
ジスタ３７に設定したカウント値ｊが等しくなり、Ａ≦
Ｂを満たすようになる為、ニアエンプティ信号用比較回
路３９によりニアエンプティ信号（Ｎｅａｒ−Ｅｍｐｔ
ｙ）がアサートされ、ワンチップＣＰＵ６０の割込端子
ＩＲ（ｍ＋１）に割込信号が入力され、ワンチップＣＰ
Ｕ６０は割込処理を開始する。すなわち、ワンチップＣ
ＰＵ６０はデュアルポートＲＡＭ３１がニアエンプティ
状態であり非同期受信が可能となった事をＤＴＲをアサ
ートする事により送信側のＰＣへ通知し、ＩＲ（ｍ）の
割込処理に戻り、その後メイン処理に戻る。こうして、
デュアルポートＲＡＭ３１がエンプティ状態になる前に
非同期受信が可能となった事を送信側のＰＣへ通知（送
信側のＰＣへ出力するＤＴＲをネーゲト）することがで
きる。
【００９１】このように、デュアルポートＲＡＭ３１へ
書込信号（ＷＲ）が与えられるごとにカウントアップ動
作を行ない、デュアルポートＲＡＭ３１へ読出信号（Ｒ
Ｄ）が与えられるごとにカウントダウン動作を行なうア
ップダウンカウンタ３５と、このアップダウンカウンタ
３５のカウント値と予め設定したデュアルポートＲＡＭ
３１が満杯になる前のカウント値ｉと比較して、アップ
ダウンカウンタ３５のカウント値が設定カウント値ｉに
達したとき（ニアフル信号用比較回路３８のＡ≧Ｂを満
たしたとき）、デュアルポートＲＡＭ３１が満杯に近い
ことを示すニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）を出力
（アサート）するニアフル信号出力回路とを設けたこと
により、非同期受信の受信制御をワンチップＣＰＵが処
理不可能なスピードの非同期受信を行った場合であって
も、デュアルポートＲＡＭ３１がフル状態になる前に非
同期受信が不可能になる事を送信側のＰＣへ通知（送信
側のＰＣへ出力するＤＴＲをネーゲト）することができ
る。従って、この非同期受信が不可能になる事の通知よ
り先に送信側のＰＣから次の非同期受信データ（ＲＸ
Ｄ）が入力されてもこれを破棄することなく、デュアル
ポートＲＡＭ３１へ書込むことができる。これにより、
データの取りこぼしを防止できる。
書込信号（ＷＲ）が与えられるごとにカウントアップ動
作を行ない、デュアルポートＲＡＭ３１へ読出信号（Ｒ
Ｄ）が与えられるごとにカウントダウン動作を行なうア
ップダウンカウンタ３５と、このアップダウンカウンタ
３５のカウント値と予め設定したデュアルポートＲＡＭ
３１が満杯になる前のカウント値ｉと比較して、アップ
ダウンカウンタ３５のカウント値が設定カウント値ｉに
達したとき（ニアフル信号用比較回路３８のＡ≧Ｂを満
たしたとき）、デュアルポートＲＡＭ３１が満杯に近い
ことを示すニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）を出力
（アサート）するニアフル信号出力回路とを設けたこと
により、非同期受信の受信制御をワンチップＣＰＵが処
理不可能なスピードの非同期受信を行った場合であって
も、デュアルポートＲＡＭ３１がフル状態になる前に非
同期受信が不可能になる事を送信側のＰＣへ通知（送信
側のＰＣへ出力するＤＴＲをネーゲト）することができ
る。従って、この非同期受信が不可能になる事の通知よ
り先に送信側のＰＣから次の非同期受信データ（ＲＸ
Ｄ）が入力されてもこれを破棄することなく、デュアル
ポートＲＡＭ３１へ書込むことができる。これにより、
データの取りこぼしを防止できる。
【００９２】また、従来はデュアルポートＲＡＭ３１が
フル状態になるまでは、データの読出しが開始されなか
ったが、本実施の形態では、デュアルポートＲＡＭ３１
がフル状態になる前に、すなわちニアフル信号（Ｎｅａ
ｒ−Ｆｕｌｌ）が出力（アサート）されればデータの読
出しが開始されるため、従来より早くデータの読出しを
終了させることができる。このため、より早く非同期受
信が可能となった事を送信側のＰＣへ通知（送信側のＰ
Ｃへ出力するＤＴＲをネーゲト）することができる。こ
のため、送信側のＰＣがタイムアウト機能を備えていて
も、そのタイムアウトになる前に非同期受信が可能とな
った通知を伝えることができ、送信側が接続を切断する
タイムアウトを回避できる。
フル状態になるまでは、データの読出しが開始されなか
ったが、本実施の形態では、デュアルポートＲＡＭ３１
がフル状態になる前に、すなわちニアフル信号（Ｎｅａ
ｒ−Ｆｕｌｌ）が出力（アサート）されればデータの読
出しが開始されるため、従来より早くデータの読出しを
終了させることができる。このため、より早く非同期受
信が可能となった事を送信側のＰＣへ通知（送信側のＰ
Ｃへ出力するＤＴＲをネーゲト）することができる。こ
のため、送信側のＰＣがタイムアウト機能を備えていて
も、そのタイムアウトになる前に非同期受信が可能とな
った通知を伝えることができ、送信側が接続を切断する
タイムアウトを回避できる。
【００９３】さらに、アップダウンカウンタ３５のカウ
ント値と予め設定したデュアルポートＲＡＭ３１が空に
なる前のカウント値ｊと比較して、アップダウンカウン
タ３５のカウント値が設定カウント値ｊに達したときデ
ュアルポートＲＡＭ３１が空に近いことを示すニアエン
プティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）を出力（アサー
ト）するニアエンプティ信号出力回路を設けたことによ
り、デュアルポートＲＡＭ３１がエンプティ状態になる
前に非同期受信が可能となった事を送信側のＰＣへ通知
（送信側のＰＣへ出力するＤＴＲをネーゲト）すること
ができる。つまり、この非同期受信が可能となった通知
をより早く送信側のＰＣへ伝えることができる。このた
め、送信側のＰＣがタイムアウト機能を備えていても、
そのタイムアウトになる前に非同期受信が可能となった
通知を伝えることができ、送信側が接続を切断するタイ
ムアウトを回避できる。
ント値と予め設定したデュアルポートＲＡＭ３１が空に
なる前のカウント値ｊと比較して、アップダウンカウン
タ３５のカウント値が設定カウント値ｊに達したときデ
ュアルポートＲＡＭ３１が空に近いことを示すニアエン
プティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）を出力（アサー
ト）するニアエンプティ信号出力回路を設けたことによ
り、デュアルポートＲＡＭ３１がエンプティ状態になる
前に非同期受信が可能となった事を送信側のＰＣへ通知
（送信側のＰＣへ出力するＤＴＲをネーゲト）すること
ができる。つまり、この非同期受信が可能となった通知
をより早く送信側のＰＣへ伝えることができる。このた
め、送信側のＰＣがタイムアウト機能を備えていても、
そのタイムアウトになる前に非同期受信が可能となった
通知を伝えることができ、送信側が接続を切断するタイ
ムアウトを回避できる。
【００９４】なお、本発明の実施の形態においては、実
際のアップダウンカウンタ３５のカウント値Ａとニアフ
ル信号出力回路のニアフル信号用比較回路３８は、ニア
フル信号用設定レジスタ３６に設定されたカウント値Ｂ
を比較してＡ≧Ｂを満たすときにニアフル信号（Ｎｅａ
ｒ−Ｆｕｌｌ）を出力するものについて述べたが、必ず
しもこれに限定されるものではなく、Ａ＞Ｂを満たすと
きにニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）を出力するよ
うにしてもよい。
際のアップダウンカウンタ３５のカウント値Ａとニアフ
ル信号出力回路のニアフル信号用比較回路３８は、ニア
フル信号用設定レジスタ３６に設定されたカウント値Ｂ
を比較してＡ≧Ｂを満たすときにニアフル信号（Ｎｅａ
ｒ−Ｆｕｌｌ）を出力するものについて述べたが、必ず
しもこれに限定されるものではなく、Ａ＞Ｂを満たすと
きにニアフル信号（Ｎｅａｒ−Ｆｕｌｌ）を出力するよ
うにしてもよい。
【００９５】また、本発明の実施の形態においては、実
際のアップダウンカウンタ３５のカウント値Ａとニアエ
ンプティ信号出力回路のニアエンプティ信号用比較回路
３９は、ニアエンプティ信号用設定レジスタ３７に設定
されたカウント値Ｂを比較してＡ≦Ｂを満たすときにニ
アエンプティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）を出力する
ものについて述べたが、必ずしもこれに限定されるもの
ではなく、Ａ＞Ｂを満たすときにニアエンプティ信号
（Ｎｅａｒ−Ｅｍｐｔｙ）を出力するようにしてもよ
い。
際のアップダウンカウンタ３５のカウント値Ａとニアエ
ンプティ信号出力回路のニアエンプティ信号用比較回路
３９は、ニアエンプティ信号用設定レジスタ３７に設定
されたカウント値Ｂを比較してＡ≦Ｂを満たすときにニ
アエンプティ信号（Ｎｅａｒ−Ｅｍｐｔｙ）を出力する
ものについて述べたが、必ずしもこれに限定されるもの
ではなく、Ａ＞Ｂを満たすときにニアエンプティ信号
（Ｎｅａｒ−Ｅｍｐｔｙ）を出力するようにしてもよ
い。
【００９６】
【発明の効果】以上詳述したように本発明によれば、非
同期受信の受信制御をワンチップＣＰＵが処理不可能な
スピードの非同期受信を行なう場合におけるデータの取
りこぼしを防止し、また送信側が接続を切断するタイム
アウトを回避できるＦｉＦｏメモリ制御回路を提供でき
る。
同期受信の受信制御をワンチップＣＰＵが処理不可能な
スピードの非同期受信を行なう場合におけるデータの取
りこぼしを防止し、また送信側が接続を切断するタイム
アウトを回避できるＦｉＦｏメモリ制御回路を提供でき
る。
【図１】本発明の実施の形態にかかるＦｉＦｏメモリ制
御回路の構成を示すブロック図。
御回路の構成を示すブロック図。
【図２】図１に示すＦｉＦｏメモリ制御回路を使用した
一般的なマイクロプロセッサ制御回路の構成を示すブロ
ック図。
一般的なマイクロプロセッサ制御回路の構成を示すブロ
ック図。
【図３】図２に示すマイクロプロセッサ制御回路につい
て、ワンチップＣＰＵ６０が処理不可能なスピードの非
同期受信を行なう場合の動作
て、ワンチップＣＰＵ６０が処理不可能なスピードの非
同期受信を行なう場合の動作
【図４】従来のＦｉＦｏメモリ制御回路の構成を示すブ
ロック図。
ロック図。
【図５】図４に示すＦｉＦｏメモリ制御回路を使用した
一般的なマイクロプロセッサ制御回路の構成を示すブロ
ック図。
一般的なマイクロプロセッサ制御回路の構成を示すブロ
ック図。
【図６】図５に示すマイクロプロセッサ制御回路につい
て、ワンチップＣＰＵが処理可能なスピードの非同期受
信を行なう場合の動作タイミングを示す図。
て、ワンチップＣＰＵが処理可能なスピードの非同期受
信を行なう場合の動作タイミングを示す図。
【図７】図５に示すマイクロプロセッサ制御回路につい
て、ワンチップＣＰＵが処理不可能なスピードの非同期
受信を行なう場合の動作タイミングを示す図。
て、ワンチップＣＰＵが処理不可能なスピードの非同期
受信を行なう場合の動作タイミングを示す図。
３０…ＦｉＦｏメモリ制御回路 ３１…デュアルポートＲＡＭ ３２…書込アドレス回路 ３３…読出アドレス回路 ３５…アップダウンカウンタ ３６…ニアフル信号用設定レジスタ ３７…ニアエンプティ信号用設定レジスタ ３８…ニアフル信号用比較回路 ３９…ニアエンプティ信号用比較回路 ６０…ワンチップＣＰＵ
Claims (2)
- 【請求項１】 データの読出し書込みが可能なメモリ
と、このメモリへの書込信号に基づいて書込アドレスを
発生する書込アドレス回路と、前記メモリへの読出信号
に基づいて読出アドレスを発生する読出アドレス回路と
を備えたＦｉＦｏメモリ制御回路において、 前記メモリへ書込信号が与えられるごとにカウントアッ
プ動作を行ない、前記メモリへ読出信号が与えられるご
とにカウントダウン動作を行なうアップダウンカウンタ
と、このアップダウンカウンタのカウント値と予め設定
した前記メモリが満杯になる前のカウント値と比較し
て、前記アップダウンカウンタのカウント値が前記設定
カウント値に達したとき又は前記設定カウント値を越え
たときに前記メモリが満杯に近いことを示すニアフル信
号を出力するニアフル信号出力回路とを設けたことを特
徴とするＦｉＦｏメモリ制御回路。 - 【請求項２】 前記アップダウンカウンタのカウント値
と予め設定した前記メモリが空になる前のカウント値と
比較して、前記アップダウンカウンタのカウント値が前
記設定カウント値に達したとき又は前記設定カウント値
より小さくなったときに前記メモリが空に近いことを示
すニアエンプティ信号を出力するニアエンプティ信号出
力回路を設けたことを特徴とする請求項１記載のＦｉＦ
ｏメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9338468A JPH11175310A (ja) | 1997-12-09 | 1997-12-09 | ＦｉＦｏメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9338468A JPH11175310A (ja) | 1997-12-09 | 1997-12-09 | ＦｉＦｏメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11175310A true JPH11175310A (ja) | 1999-07-02 |
Family
ID=18318454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9338468A Pending JPH11175310A (ja) | 1997-12-09 | 1997-12-09 | ＦｉＦｏメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11175310A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6470439B2 (en) | 2000-04-20 | 2002-10-22 | Sharp Kabushiki Kaisha | FIFO memory control circuit |
| EP1482402A3 (de) * | 2003-05-27 | 2006-03-29 | Micronas GmbH | Erfassung des Füllstands eines Puffers |
| CN101232434B (zh) | 2007-01-22 | 2011-08-24 | 中兴通讯股份有限公司 | 一种利用双口ram进行异步数据传输的装置 |
| JP2011227919A (ja) * | 2000-06-09 | 2011-11-10 | Trustees Of Columbia Univ In The City Of New York | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
-
1997
- 1997-12-09 JP JP9338468A patent/JPH11175310A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6470439B2 (en) | 2000-04-20 | 2002-10-22 | Sharp Kabushiki Kaisha | FIFO memory control circuit |
| JP2011227919A (ja) * | 2000-06-09 | 2011-11-10 | Trustees Of Columbia Univ In The City Of New York | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
| EP1482402A3 (de) * | 2003-05-27 | 2006-03-29 | Micronas GmbH | Erfassung des Füllstands eines Puffers |
| CN101232434B (zh) | 2007-01-22 | 2011-08-24 | 中兴通讯股份有限公司 | 一种利用双口ram进行异步数据传输的装置 |
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