JPH1117532A

JPH1117532A - ディジタルｐｌｌ回路およびｍｐｅｇデコーダ

Info

Publication number: JPH1117532A
Application number: JP16423997A
Authority: JP
Inventors: Kiyoyuki Kohiyama; 清之小檜山; Hideaki Shirai; 秀明白井; Takahiko Tahira; 孝彦田平
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-06-20
Filing date: 1997-06-20
Publication date: 1999-01-22
Anticipated expiration: 2017-06-20
Also published as: JP3815854B2; US6175385B1

Abstract

(57)【要約】【課題】ＰＬＬ回路には外付けのＶＣＯを設ける必要
があるため、価格を低廉化することが困難であった。【解決手段】固定された周波数で発振する発振器１３
０の固定周波数出力信号を使用して外部から供給される
基準信号ＰＣＲに位相同期した信号を出力するディジタ
ルＰＬＬ回路であって、前記固定周波数出力信号をカウ
ントするカウンタ手段１２１と、前記基準信号と前記固
定周波数出力信号とのずれに応じて、前記カウンタ手段
によりカウントされる数を所定期間に所定回数だけ増減
するカウント数増減手段１２０とを具備するように構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルＰＬＬ(P
hase Locked Loop) 回路およびＭＰＥＧ(MovingPicture
Experts Group)デコーダに関し、特に、ＭＰＥＧスト
リーム用ディジタルＰＬＬ回路に関する。近年、動画像
を圧縮する技術としてＭＰＥＧが注目されて来ている。
このようなＭＰＥＧ用のデコーダにおいては、ＰＬＬ回
路としてＤＡ変換器(Digital-to-Analog Converter) お
よびＶＣＯ(Voltage Controlled Oscillator: 電圧制御
発振器) が必要とされており、これらＤＡ変換器および
ＶＣＯによる製品のコストアップが問題となっている。
そこで、ＤＡ変換器およびＶＣＯを使用することなく低
価格のディジタルＰＬＬ回路の提供が要望されている。

【０００２】

【従来の技術】従来、ＭＰＥＧ等でディジタル圧縮され
たオーディオ／ビデオ・ストリーム(Audio/Video Strea
m)を含むＭＰＥＧシステムストリーム（汎用符号化方式
ＭＰＥＧ−２：ＩＳＯ−１３８１８−１国際規格）で
は、オーディオの出力時刻とビデオの出力時刻（表示時
刻）を合わせないと音（音声）と映像が同期しなくな
り、例えば、画面で人が口を動かし喋っているのに音が
出なかったり、或いは、ドア等がバタンと閉まったはず
なのに音が後から出たりして非常に不快なものとなる。

【０００３】さらに、音および映像が出力される時刻ま
で該音および映像の圧縮情報をデコード装置内のメモリ
領域に格納する必要があるが、伝送ストリームは一般的
に常に一定の伝送レートで出力されているため、出力が
遅すぎるとデコーダ内のメモリ領域が不足して情報を破
棄してしまったり、或いは、出力が早すぎるとメモリ内
の圧縮映像／音声ストリームが足りなくなってしまう。
その結果、音声や映像が途中で途切れることにもなっ
て、非常に都合が悪い。そこで、伝送されるビット情報
と、該ビット情報を消費するスピードとを合わせる必要
が生じる。

【０００４】この問題を解決するには、基本的には情報
を伝送する側のタイミングと情報を処理する側のタイミ
ングを合わせて、受信側のメモリが破綻（オーバーフロ
ー、或いは、アンダーフロー）しないように構成し、さ
らに、音声と映像の出力時刻を合わせることが必要であ
る。また、ビデオ圧縮等においては、圧縮率を高めるた
めに過去の映像との差分等を伝送するようになっている
ため、画像により圧縮率が異なっている。すなわち、例
えば、過去の映像と全く同じでよい「静止画」に近い画
像では、殆ど情報を送る必要はないが、画像の全面が動
画の場合には多くの情報を伝送しなければならない。

【０００５】ところで、現行の伝送技術において、画像
の圧縮率により伝送容量を切り換えるような技術はあま
り発達しておらず、特に、放送系のディジタルストリー
ム伝送の場合等では、例えば、１チャンネルなら１チャ
ンネル毎に伝送帯域が割り当てられ、その情報の伝送容
量（ビットレート）も固定となっており、さらに、画像
／音声を表示する時間も１秒に３０画像と決まってい
る。

【０００６】しかしながら、伝送すべき情報量は、画像
の圧縮率の違いにより変化するため、この伝送すべき情
報量の違いを吸収するために、国際規格では受信器側で
持つべきメモリ容量が決められている（ビデオの場合は
ＶＢＶバッファと呼ばれている）。そして、固定レート
で伝送された圧縮情報は、一旦、このメモリに格納さ
れ、また、受信器処理回路では、このメモリから情報を
読み出して伸長し、画像等を表示している。

【０００７】上記メモリ（ＶＢＶバッファ）があると、
圧縮効率が良く情報量の少ない画像の場合は、その固定
レートで伝送されるより少ない情報をメモリから読み出
して処理し、これにより、固定レートで伝送された情報
の一部をメモリに蓄積することができる。そして、圧縮
率の低い、すなわち、情報量の多い画像を処理する場
合、このメモリに溜まった（蓄えられた）情報を読み出
すことにより、固定レートで送られる情報より多い量の
情報を読み出し、その結果、圧縮しずらい画像でも多く
の情報を割り当てて画質を落とさず伝送することを可能
としている。なお、上記メモリ（ＶＢＶバッファ）がオ
ーバーフロー、或いは、アンダーフローしない範囲でビ
デオおよびオーディオ信号を圧縮することも国際規格で
決められたものの１つである。

【０００８】このような状況下で、上述した音声と映像
の同時出力を行い、且つ、メモリが破綻しないようにす
るために、ＭＰＥＧ国際規格では、伝送装置が想定して
いる現在時刻（ＰＣＲ：Program Clock Reference)と映
像／音声を表示すべき時刻（ＰＴＳ：Presentation Tim
e Stamp)が送られることになっている。つまり、基準時
刻をまず決めてから、その基準時刻に対して、ビデオは
「この時刻に表示せよ」、オーディオは「この時刻に出
力せよ」と伝送装置が指示するのである。そして、受信
側は、この指示に従いさえすれば、音声と映像を同時に
表示（出力）することができ、また、ＶＢＶバッファの
オーバーフロー／アンダフローを避けることができる。
換言すると、ＶＢＶバッファのオーバーフロー／アンダ
フローが生じないように保証するのは、伝送装置の責任
となっているのである。

【０００９】ところで、ＰＣＲは少なくとも０．１秒毎
に、また、ＰＴＳは少なくとも０．７秒毎に送ることに
なっているが、受信器側では、ＰＣＲを基にＰＬＬ回路
等を使用し、発振器を制御して独自に基準クロックを生
成する。このクロックの周波数は２７ＭHzと決まってい
るので、受信器側では０．１秒毎のＰＣＲを基に２７Ｍ
Hz単位で時刻管理を行うことができ、このクロックを基
準として映像信号処理回路等を動作させている。

【００１０】図１は従来のＭＰＥＧデコーダの一例を示
すブロック図である。図１において、参照符号１はＴＳ
−デコーダ，２はＰＬＬ回路，２０は電圧制御発振器
（ＶＣＯ：Voltage Controlled Oscillator)，３はメモ
リバス，４はＭＰＥＧビデオデコーダ，５はメモリコン
トローラ，６はＭＰＥＧデコード用メモリ，７はオーデ
ィオデコーダ，８はスピーカ，９はＮＴＳＣエンコー
ダ，そして，１０はディスプレイを示している。

【００１１】図１に示されるように、ＴＳ−デコーダ
１，ＭＰＥＧビデオデコーダ，メモリコントローラ５，
および，オーディオデコーダ７は、メモリバス３を介し
てバス接続されている。ＭＰＥＧビデオデコードダ４
は、ＩＶＬＣ（Inverse VariableLength Coding: 逆可
変長符号化部）４１，ＩＱ（Inverse Quantization: 逆
量子化部）４２，ＩＤＣＴ（Inverse Discrete Cosine
Transform:逆離散コサイン変換部）４３，加算器４４，
予測回路４５，および，出力回路４６を備えて構成され
ている。

【００１２】図１に示すＭＰＥＧデコーダ（ＭＰＥＧビ
デオデコード回路）４の構成は、一般的なものであり、
伝送ストリーム（ＭＰＥＧ−ＴＳストリーム）は、ＴＳ
−デコーダ１によりビデオの圧縮情報（Ｉピクチャ，Ｐ
ピクチャ，Ｂピクチャ等）が分離されて、メモリバス３
およびメモリコントローラ５を介してＭＰＥＧデコード
用メモリ（ＶＢＶバッファ）に格納される。

【００１３】ここで、Ｉピクチャは他の画像を参照せず
に圧縮された画像情報（画像内符号化画像：Intra Pict
ure)であり、ＰピクチャはＩピクチャを参照して圧縮す
る画像（或る画像を時間的に前方から予測する前方予測
符号化画像：Predictive Picture) であり、そして、Ｂ
ピクチャはＩピクチャおよびＰピクチャを参照して圧縮
する画像（或る画像を時間的に前方および後方から予測
する両方向予測符号化画像：Bidirectionally Predicti
ve Picture) である。

【００１４】これらの符号化された画像情報Ｉ，Ｐおよ
びＢピクチャ（圧縮された画像データ）から、ＩＶＬＣ
４１，ＩＱ４２，ＩＤＣＴ４３，加算器４４，および，
予測回路４５を使用して画像の復号化（画像データの伸
長）が行われ、出力回路４６を介してＮＴＳＣエンコー
ダ９へ供給されてＮＴＳＣ信号に変換されて、元の画像
がディスプレイ（家庭用テレビ）１０に表示される。ま
た、音声信号に関しては、ＴＳ−デコーダ１により分離
されたオーディオの圧縮情報（例えば、４４．１ＫHzの
サンプリング周波数で１６ビットに量子化されたオーデ
ィオの圧縮データ）は、オーディオデコーダ７により復
号（伸長）され、スピーカ８から元の音声が出力され
る。なお、ＭＰＥＧデコーダ４およびオーディオデコー
ダ７の具体的な動作は、本発明と直接関係するものでは
ないのでその説明は省略する。

【００１５】図２は図１に示すＭＰＥＧデコーダにおけ
るＰＬＬ回路の構成を示すブロック図である。図２に示
されるように、ＭＰＥＧ−ＴＳに含まれるＰＣＲ情報が
ストリーム中に現れると、ＭＰＥＧ−ＴＳデコーダ１
は、該ＭＰＥＧ−ＴＳストリームをデコードして、ＰＣ
Ｒロード信号を生成し、第１のレジスタ２２にこの値を
入力する。同時に、２７ＭHzクロックで駆動されるカウ
ンタ２１の値を第２のレジスタ２３にロードする。も
し、伝送系の２７ＭHzクロックと受像機側の２７ＭHzク
ロックが同期していれば、受像機側の２７ＭHzクロック
でカウントしたカウンタ２１の値とＰＣＲの値は一致す
る。しかしながら、伝送系の２７ＭHzクロックと受像機
側の２７ＭHzクロックが同期していなければ（狂ってい
れば）、差分値が出る。

【００１６】図２に示すＰＬＬ回路では、上記伝送系の
２７ＭHzクロックと受像機側の２７ＭHzクロックとの差
分値を加算器２４で検出演算（加算）し、これをＤＡコ
ンバータ２５へ供給してアナログ電圧に変換してＶＣＯ
３に入力するようになっている。これにより、伝送系ク
ロックと受像機側クロックの発振周波数の違いが無くな
る方向に２７ＭHzのＶＣＯ３を制御する。この制御方法
は、ＰＬＬ（Phase Locked Loop)技術として良く知られ
ている。そして、生成された受像機側２７ＭHzのクロッ
クは、前述のカウンタ２１を駆動すると共に、クロック
倍増器３１に供給され、該倍増器３１から、例えば、８
１ＭHZのクロック，４４．１ＫHzのクロック等が生成さ
れる。ここで、８１ＭHZのクロックは、ＭＰＥＧビデオ
生成等に使用されるクロックであり、また、４４．１Ｋ
Hzのクロックは、オーディオの生成に使用されるクロッ
クである。

【００１７】さらに、２７ＭHzのクロックは、ＭＰＥＧ
ビデオデコーダ４により生成された輝度信号（Ｙ）や色
信号（Ｃｒ，Ｃｂ）をテレビ（ＮＴＳＣ：National Tel
evision System Committee）信号に変換するために使用
される。ここで、テレビ信号（ＴＶ信号）とは、輝度信
号, 色信号, ＴＶ画像の垂直方向の始まり時刻を指示す
る垂直同期信号，および，ＴＶ画像の水平方向の始まり
の時刻を指示する水平同期信号等を混合したものであ
る。

【００１８】色信号は、ＣｒとＣｂの２つの信号（色差
信号）より成り、例えば、０．５ＭHzの帯域内に周波数
帯域が制限されてから、平衡変調されて輝度信号（Ｙ）
に加算される。ここで、平衡変調とは、図２に示される
ように、３．５８ＭHzのサイン波sin X とそれより９０
°位相のずれたコサイン波cos X (sin (X+90))を２７Ｍ
Hzクロックからディジタル的に発生させ、乗算器９２に
より色差信号Ｃｒとサイン波sin X とを乗算し、また、
乗算器９１により色差信号Ｃｂとコサイン波cos X とを
乗算し、そして、これら乗算器９１および９２の出力を
加算器９３により加算するようになっている。さらに、
加算器９３の出力は、加算器９４により輝度信号Ｙに加
算される。なお、加算器９４には、各種同期信号発生回
路９７の出力信号（水平同期信号、垂直同期信号、およ
び、カラーバースト同期信号等）が供給されて加算さ
れ、そして、ＤＡ変換器９８を介してＮＴＳＣコンポジ
ット信号（複合映像信号）が出力されることになる。

【００１９】ここで、サイン波sin X とコサイン波cos
X とは、位相が９０°ずれているため、加算結果（ＮＴ
ＳＣコンポジット信号）から、例えば、サイン波（色差
信号Ｃｒ）だけを抽出する場合には、ｓｉｎ９０°（＝
１）の時刻、すなわち、ｃｏｓ９０°（＝０）の時刻に
信号を抽出すればよい。一方、コサイン波（色差信号Ｃ
ｂ）だけを抽出する場合には、ｓｉｎ０°（＝０）の時
刻、すなわち、ｃｏｓ０°（＝１）の時刻に信号を抽出
すればよい。これにより、平衡変調した色差信号Ｃｒお
よびＣｂを分離して復調することができるようになって
いる。

【００２０】なお、上述したように、図２のＮＴＳＣエ
ンコーダにおいては、色差信号ＣｒおよびＣｂを平衡変
調して加算した結果（色信号：加算器９３の出力信号）
に対して、さらに、輝度信号Ｙを加算器９４により加算
するようになっているが、輝度信号（Ｙ）と色信号（Ｃ
ｒ，Ｃｂ）とを完全に分離することはできない。しかし
ながら、色信号は３．５８ＭHzの搬送波で変調されてい
るため、例えば、０．５ＭHzで色信号を帯域制限した場
合には、信号成分は３．５８ＭHz±０．５ＭHz周辺に集
中しており、これに対して、輝度信号は帯域制限を受け
ないので基本的には、例えば、０〜４ＭHzの全帯域に存
在するが、実際の画像では殆どの信号は０〜２ＭHz程度
の低周波数帯域に集中する統計的傾向があるため、輝度
信号の高周波数成分に目をつぶり、輝度信号（Ｙ）と色
信号（Ｃｒ，Ｃｂ）の分離に帯域制限フィルターを使用
することもできる。この場合、３．５８ＭHz±０．５Ｍ
Hzの帯域通過フィルターと０〜３ＭHz帯域通過フィルタ
ーを用意し、これにより、輝度信号（Ｙ）と色信号（Ｃ
ｒ，Ｃｂ）を分離することになる。また、より完全に輝
度信号と色信号色を分離する方法も知られているが、本
発明に直接関係するものではないのでその説明は省略す
る。

【００２１】さらに、上述したように、加算器９４に
は、各種同期信号発生回路９７の出力信号（水平同期信
号、垂直同期信号、および、カラーバースト同期信号
等）が供給されて加算されるが、これらの同期信号等
は、色信号や輝度信号が存在しないブラキング期間に重
畳される。ここで、カラーバースト信号は、上述の色信
号の位相（いつの時刻に色信号を抽出するとサイン波だ
け存在するか）を知らせる信号であり、テレビ受像機
（ＴＶ受像機）側ではＰＬＬ回路を用いてこのカラーバ
ーストに同期したサイン波を作ることで色信号（色差信
号ＣｒおよびＣｂ）の分離を行うことになる。

【００２２】

【発明が解決しようとする課題】上述したように、従来
のＭＰＥＧデコーダにおけるＰＬＬ回路では、２７ＭHz
用のＶＣＯ３がアナログ要素を多く含み、最近のディジ
タル高集積ＬＳＩ化に適さないため、どうしてもディジ
タルＬＳＩの外部に設ける外付け回路とならざるを得な
い。

【００２３】また、従来のＰＬＬ回路は、アナログ的要
素が多いため量産に向かず、単独の部品としては非常に
高価でシステム全体のコストアップの要因となってい
る。なお、上述した従来のＰＬＬ回路が有する問題は、
ＭＰＥＧデコーダに使用するものに限定されず、ＰＬＬ
回路自体の問題でもある。本発明は、上述した従来のＰ
ＬＬ回路が有する課題に鑑み、ＤＡ変換器およびＶＣＯ
を使用することなく低価格のディジタルＰＬＬ回路の提
供を目的とする。

【００２４】

【課題を解決するための手段】本発明によれば、固定さ
れた周波数で発振する発振器の固定周波数出力信号を使
用して外部から供給される基準信号に位相同期した信号
を出力するディジタルＰＬＬ回路であって、前記固定周
波数出力信号をカウントするカウンタ手段と、前記基準
信号と前記固定周波数出力信号とのずれに応じて、前記
カウンタ手段によりカウントされる数を所定期間に所定
回数だけ増減するカウント数増減手段とを具備すること
を特徴とするディジタルＰＬＬ回路が提供される。

【００２５】本発明に係るディジタルＰＬＬ回路によれ
ば、カウンタ手段により固定周波数出力信号がカウント
されるが、カウント数増減手段により、基準信号と固定
周波数出力信号とのずれに応じて、カウンタ手段により
カウントされる数が所定期間に所定回数だけ増減され
る。これにより、従来のＰＬＬ回路が有するＤＡ変換器
およびＶＣＯを使用することなく低価格のディジタルＰ
ＬＬ回路を提供することができる。

【００２６】

【発明の実施の形態】以下、図面を参照して本発明に係
るディジタルＰＬＬ回路の各実施例を説明する。図３は
本発明に係るディジタルＰＬＬ回路の第１実施例を示す
ブロック図である。図３において、参照符号１０１はＴ
Ｓ−デコーダ，１０２はディジタルＰＬＬ回路，１０３
はクロック生成器，１３０は発振子（水晶発振子），１
０４はＭＰＥＧビデオデコーダ，１４６は出力回路，１
０９はＮＴＳＣエンコーダ，そして，１９８はＤＡ変換
器を示している。ここで、ＴＳ−デコーダ１０１および
ＭＰＥＧビデオデコーダ１０４は、クロック生成器１０
３からのクロックにより駆動される。

【００２７】図３に示されるように、本発明のディジタ
ルＰＬＬ回路１０２を適用したＭＰＥＧデコーダでは、
図２を参照して説明した従来のＰＬＬ回路２で必要とさ
れていたＤＡ変換器２５およびＶＣＯ３を無くすことが
でき、その代わり、本実施例のディジタルＰＬＬ回路で
は、発振子１３０およびクロック生成器１０３とクロッ
ク調整回路１２０とが必要になる。

【００２８】すなわち、本第１実施例のディジタルＰＬ
Ｌ回路では、伝送側クロック（ＰＣＲ情報として伝送さ
れるクロック）と受像側クロック（発振子１３０で生成
されるもので、図２に示すようなＶＣＯ３が無いので周
波数調整されていないクロック）との周波数の違いを、
第１のレジスタ１２２と第２のレジスタ１２３との差と
して受け取ってクロック調整回路１０２により調整す
る。ここで、クロック調整回路１０２におけるクロック
の調整には、２７ＭHzの「元クロック」から生成した
「調整２７ＭHzＣＬＯＣＫ」と位相指示情報（「調整２
７ＭHzクロックの位相をどの程度位調整したかを示す情
報）を使用する。

【００２９】クロック調整回路１０２におけるクロック
の位相調整は後に詳述するが、ＰＣＲ情報等に基づいて
「元２７ＭHzクロック」の位相（遅延）をディジタル回
路でずらすことで行う。具体的に、例えば、ＰＣＲ（伝
送装置が想定している現在時刻）とカウンタ（２７ＭHz
カウンタ）１２１との差が「２０（２０クロック）」だ
ったとすると、０．１秒前の「ＰＣＲ」と今回のＰＣＲ
で伝送系は０．１秒（２７０００００クロック期間）だ
け時間が経ったと考えているのに対して、受信器側のク
ロックは０．１秒＋２０クロック（２７０００２０クロ
ック）経ったと考えていることになる。従って、受信器
側では、伝送された情報より２０クロック分だけ余計に
情報を処理することが必要になる。ここで、上述のよう
に、２０クロック程度の誤差なら時間にして７６０ｎse
c.にも満たないため、受信器側のバッファメモリ（ＶＢ
Ｖバッファ）に圧縮画像情報等の余分にあり、その余裕
分を処理して済ませることができるが、例えば、０．１
秒毎に２０クロックずつ誤差が溜まると、最終的にバッ
ファメモリに蓄積された情報が無くなって画像表示の続
行が不可能になる。

【００３０】そのため、受信器のビデオ表示の処理スピ
ードを調整して伝送クロック（ＰＣＲ）と同期させるこ
とが必要になる。すなわち、クロックの出る間隔を瞬間
的に「或る期間」短く或いは長くして０．１秒後に２０
クロック分を調整する必要がある。ここで、クロックの
出る間隔を調整する「或る期間」は、テレビに画像の出
ていないブラウン管のビームの戻し期間（ブランキング
期間）等に含めるように構成し、さらに、時間的に０．
１秒の中で分散することによりクロック間隔のずれによ
る画像乱れが最小となるよう構成するのが好ましい。

【００３１】クロックの調整方法としては、３７ｎsec.
（２７ＭHz）のクロックを瞬間的に４９ｎsec.，２５ｎ
sec.，４３ｎsec.，３１ｎsec.，１８．５ｎsec.にした
り、或いは、３７ｎsec.のクロックで駆動している回路
の全体のタイミング制御を行うカウンタ類が通常毎クロ
ック＋１動作しているのを＋２，＋３，−１，−２動作
させることにより行う。ここで、上記のクロックの調整
により、例えば、ＮＴＳＣエンコードの色信号の平衡変
調に使う３．５８ＭHzの色副搬送波を生成するディジタ
ル回路の処理も変化する。そして、色副搬送波の位相が
ずれると、画像の色相がずれることになるため、この色
副搬送波の位相ずれを補正する必要がある。そのため、
位相指示情報で、２７ＭHzがどれだけずれたかをＮＴＳ
Ｃエンコーダの３．５８ＭHz搬送波発生器に知らせ、そ
の分の補正を行う。なお、具体的な説明は、後に詳述す
る。

【００３２】図３の２７ＭHzカウンタ１２１（各種同期
信号発生回路１９７）等は、クロックそのものの位相調
整による調整と、クロックは変えず「位相情報」のみに
よる調整の２つの調整方法が考えられる。まず、クロッ
クそのものを直接変える方法には、以下の問題がある。
すなわち、例えば、２７ＭHzのクロックが位相調整によ
り１つ抜けたり、１周期に２つのクロックが出たりす
る。この時、例えば、１周期に２つのクロックが出た場
合には、カウンタ等の回路は本来１周期でカウント処理
すればよいのを１／２周期でカウントする必要があるた
め、その瞬間だけ倍のスピードで動かす必要が生じる。
もちろん、倍の速度で動作させても構わないが、位相指
示情報で１周期に２クロック来たことをその回路に伝え
ることで、そのカウンタが＋２するよう制御すれば、１
周期に２つのクロックを出してカウンタをその瞬間だけ
倍のスピードで動かさなくても済む。

【００３３】また、１周期に３つのクロック来た場合等
には、３倍の速度で動作させる必要が生じるところを、
カウンタを＋３するだけで済むので、このような場合の
効果は大きい。一方、２７ＭHzクロックが完全に１つ或
いは２つ抜けた場合も、カウンタの値を−１，−２，或
いは，−３だけ制御する方法がある。これにより、処理
を早くしたり遅くしたり制御することができ、カウンタ
に対して実際に供給されるクロックを調整しなくても
「位相調整情報」の伝達だけでクロックの調整が可能に
なる。このようなクロック調整を行うカウンタとして
は、２７ＭHzカウンタやＮＴＳＣエンコーダ内の全体タ
イミング制御用カウンタがある。

【００３４】図３におけるＮＴＳＣエンコーダ１０９内
の全体の制御を司るカウンタは、１フレーム周期や１水
平周期の時間をカウントしており、１フレーム周期のど
のタイミングでどういう信号を出すべきか（水平同期信
号や垂直同期信号、カラーバースト信号、色、および、
輝度信号等）を決定する。従って、このカウンタの値を
調整することにより、ＮＴＳＣ信号の表示処理速度を調
整することができる。

【００３５】ここで、調整クロックや位相指示情報で駆
動するのは受像側の全ての回路ではなく、例えば、図３
における出力回路１４６，ＮＴＳＣエンコーダ１０９，
および，２７ＭHzカウンタ１２１等である。また、ＭＰ
ＥＧビデオデコーダは、元２７ＭHzクロック等の別のク
ロックで駆動されていてもよく、ビデオ信号の表示処理
に直接係わっている回路だけ、処理速度の調整を行えば
よい。これは、ＭＰＥＧデコード処理が基本的にデコー
ド処理した画像を１回バッファメモリ（ＶＢＶバッファ
２６１，３６１）に転送した後、再度、読み出して表示
するためである。

【００３６】なお、表示回路（ＭＰＥＧビデオ出力回路
２４９，３４９）は、画像が必要になった時点でメモリ
（ＶＢＶバッファ２６１，３６１）から必要な画像情報
を読み出せばよく、このメモリによりデコード処理のク
ロックと表示処理クロックの分割が可能になっている。
また、音声回路の場合は、ビデオ信号のような色副搬送
波による変調等採用されておらず、音声ディジタルデー
タを出力するだけでよいため、音声の基本クロックとな
る３８４Ｆｓ等のクロックの位相を調整することにな
る。従って、クロック位相調整回路のみが必要となる。

【００３７】図４は図３に示すディジタルＰＬＬ回路に
おけるカウンタの一例を示すブロック図である。図４に
示されるように、図３のディジタルＰＬＬ回路（１０
２）におけるカウンタ１２１は、加算器１２１１，レジ
スタ１２１２，および，比較器１２１３を備えて構成さ
れている。

【００３８】加算器１２１１には、クロック調整回路
（１２０）からの信号（＋１，＋２，−１）が供給さ
れ、レジスタ１２１２に格納された値に加算されて該レ
ジスタ１２１２に戻されるようになっている。レジスタ
１２１２の出力は、比較器１２１３の一方の入力ｂに供
給され、該比較器１２１３の他方の入力ａに供給される
信号ｎと比較され、そして、ａ＝ｂのときレジスタ１２
１２がリセットされるようになっている。

【００３９】図５は図３に示すディジタルＰＬＬ回路に
おけるクロック位相調整回路の一例を示すブロック図で
ある。図５に示されるように、図３のディジタルＰＬＬ
回路１０２におけるクロック位相調整回路１２０は、セ
レクタ１２０１，加算器１２０２，レジスタ１２０３，
比較器１２０４，および，トグルフリップフロップ１２
０５を備えて構成されている。

【００４０】セレクタ１２０１には、加算器（１２４）
からの信号（＋１，＋２，０）が供給され、所定の信号
が選択されて加算器１２０２に供給される。加算器１２
１０２は、セレクタ１２０１からの信号をレジスタ１２
０３に格納された値に加算して該レジスタ１２０３に出
力するようになっている。レジスタ１２０３には１６２
ＭHzのクロックが供給され、また、該レジスタ１２０３
の出力は、比較器１２０４の一方の入力ｂに供給され、
該比較器１２０４の他方の入力ａに供給される信号
「３」と比較され、そして、ａ＝ｂ（「３」）のときレ
ジスタ１２０３がリセットされるようになっている。な
お、比較器１２０４の出力はトグル回路１２０５を介し
て出力され、これにより２７ＭHz（１６２ＭHz÷６）の
位相調整されたクロック信号を出力するようになってい
る。

【００４１】図６は図５に示すクロック位相調整回路の
動作を説明するためのタイミング図である。図６に示さ
れるように、通常時（図６中のＰＰ１，ＰＰ３，ＰＰ５
参照）においては、図５の位相調整回路１２０のセレク
タ１２０１に対して端子ａを選択する信号が供給され、
値「１」が選択されて加算器１２０２に供給される。こ
のとき、比較器１２０４の端子ａには値「３」が供給さ
れているので、図６に示されるように、１６２ＭHzのク
ロックの３クロック毎に反転する信号（２７ＭHzのクロ
ック）が出力される。

【００４２】次に、図６中のＰＰ２に示されるように、
セレクタ１２０１の端子ｂを選択する信号が供給される
と（出力信号の位相を早くしたい場合）、値「２」が選
択されて加算器１２０２に供給されるため、１６２ＭHz
のクロックの２クロックで信号が反転することになる。
また、図６中のＰＰ４に示されるように、セレクタ１２
０１の端子ｃを選択する信号が供給されると（出力信号
の位相を遅くしたい場合）、値「０」が選択されて加算
器１２０２に供給され、すなわち、１クロックだけカウ
ントされないことになるため、１６２ＭHzのクロックの
４クロックで信号が反転することになる。このようにし
て、位相調整回路１２０からは、位相調整された２７Ｍ
Hzのクロックが出力されることになる。

【００４３】ここで、レジスタ１２０３に供給する信号
は、１６２ＭHzに限定されるものではなく、例えば、２
７ＭHzのｎ倍（ｎは正の整数）の周波数の信号とするこ
とができ、また、それに応じて、比較器１２０４の端子
ａに供給される値（ｎに対応）も変化する。図７は図３
に示すディジタルＰＬＬ回路におけるサイン波発生回路
の一例を示すブロック図であり、図８は図７に示すサイ
ン波発生回路の動作を説明するためのタイミング図であ
る。

【００４４】図７に示されるように、サイン波発生回路
１９６は、セレクタ１９６１，加算器１９６２，レジス
タ１９６３，比較器１９６４，および，サイン波生成用
ＲＯＭ１９６５を備えて構成されている。セレクタ１９
６１には、位相調整情報（クロック調整回路１２０の出
力）および通常値が供給され、選択信号によって一方が
選択されて加算器１９６２に供給されるようになってい
る。加算器１９６２の出力はレジスタ１９６３を介して
比較器１９６４へ供給され、値「ｎ」と比較され、一致
したとき（ａ＝ｂ）にレジスタ１９６３をリセットする
ようになっている。そして、レジスタ１９６３の出力が
サイン波生成用ＲＯＭ１９６５に供給されて所定のサイ
ン波が出力される。

【００４５】すなわち、サイン波生成用ＲＯＭ１９６５
は、レジスタ１９６３からの各出力に応じて、予め格納
された値を出力して所定のサイン波を出力するようにな
っている。なお、図８において、参照符号ＰＰ０１は、
セレクタ１９６１で通常値（ｂ）が選択されている場合
を示し、また、ＰＰ０２は、セレクタ１９６１で位相調
整情報（ａ）が選択されて、値が「２」だけ減らされた
（補正された）場合を示している。なお、このサイン波
は、後に、図１４および図１５（図２１および図２２）
を参照して説明するように、ＭＰＥＧビデオ出力回路２
４９（３４９）において、使用されるものである。

【００４６】図９〜図１２は本発明に係るディジタルＰ
ＬＬ回路の第２実施例を示すブロック図である。図９〜
図１２に示されるように、ＭＰＥＧ−ＴＳストリーム
は、ＴＳ−デコーダ２０１により、ＭＰＥＧ−２ビデオ
およびＭＰＥＧ−オーディオ等の個別のストリーム情報
に分離される。ここで、ＭＰＥＧ−２のビデオ圧縮情報
（Ｉピクチャ，Ｐピクチャ，Ｂピクチャ等）は、一旦、
バッファメモリ（ＶＢＶバッファ）２６１に格納され、
その後、ＭＰＥＧビデオデコーダのコア部（ビデオデコ
ーダコア）２０４より伸長準備ができたというリクエス
ト信号ＲＥＱ１がＶＢＶバッファ２６１に供給される
と、該ＶＢＶバッファ２６１からビデオ圧縮データがビ
デオデコーダコア２０４のコア部に入力され、デコード
処理が行われる。

【００４７】ビデオデコーダコア２０４におけるデコー
ド処理の終了後、伸長（復号化）された画像データは、
デコード済画像メモリ２６２に格納され、出力回路２４
６からのデータリクエスト信号ＲＥＱ２に応じて出力さ
れ、ＭＰＥＧビデオ出力回路２４９を介してビデオ信号
がスイッチ２３６へ供給される。すなわち、ＭＰＥＧビ
デオ出力回路２４９にはフレーム時刻信号ＦＴが供給さ
れ、出力回路２４６にイネーブル信号を供給すると共
に、スイッチ２３６に該フレーム時刻に同期した伸長後
の画像データ（ビデオ信号）およびイネーブル信号を出
力するようになっている。

【００４８】以上がビデオデコード部の基本処理である
が、次に、本発明（本実施例）のディジタルＰＬＬ回路
をＭＰＥＧデコーダに適用した場合の要点となるＰＣＲ
同期機構について説明する。ＰＣＲ（Program Clock Re
ference:伝送装置が想定している現在時刻）は、ビデオ
表示のスピードとビデオストリームの入力のストリーム
を同期（合致）させるための情報である。従って、も
し、ＭＰＥＧ画像の表示スピードとビデオストリーム入
力のスピードが合致していなければ、表示側で「画像」
を表示しようとしても、まだビデオストリームの転送が
行われておらず、「画像」の表示ができないことも考え
られる。このとき、視聴者は、例えば、一瞬画像がブラ
ックアウトしたり、画像が静止するといった「画像」の
正常な表示がストップしたことに起因する画像の歪みを
経験することになる。なお、この画像の歪み方は、例え
ば、使用するＭＰＥＧデコーダにより異なっている。す
なわち、或るＭＰＥＧデコーダでは、ビデオ圧縮ストリ
ームが足りなくなると画像が「ブラックアウト」するか
も知れないし、また、他のＭＰＥＧデコーダでは、「画
像」が足りない場合は以前のデコード済みの画像をその
まま継続して表示するかも知れないのである。

【００４９】以上の説明は、ＭＰＥＧ圧縮ストリームが
「足りなく」なった場合であるが、逆に、表示が遅すぎ
てＭＰＥＧストリームが多すぎる場合には、ＭＰＥＧ圧
縮ストリームを一時的に格納するＶＢＶバッファが満杯
になり、伝送圧縮画像ストリームの一部を破棄する必要
が生じることになる。このように、表示のスピードと圧
縮画像情報を伝送するスピードが合致しないと、視聴者
は画像歪みを経験することになる。そこで、ＭＰＥＧ国
際規格ではＰＣＲクロックという２７ＭHz表示クロック
をＭＰＥＧ−ＴＳストリームの中に伝送し、このクロッ
クと表示クロックの同期をＭＰＥＧデコード側で採らせ
ることで「表示スピード」と「ＭＰＥＧ圧縮画像伝送ス
ピード」との合致を採っている。このＰＣＲクロックの
送り方は以下の通りである。

【００５０】或る時刻「Ａ」の時の伝送側の「時刻」を
２７ＭHzクロックのカウント数で表現し、これをＭＰＥ
Ｇ−ＴＳストリームの中に時分割多重で伝送する。次
に、他の時刻「Ｂ」の時の「時刻」をこれまた２７ＭHz
クロックのカウント数として伝送する。具体的に、例え
ば、「時刻Ａの時にカウント数１００」とし「時刻Ｂの
時カウント数３００」とすると、伝送側では、時刻
「Ａ」と時刻「Ｂ」の間で２００クロックの時間が経過
したと考えていることになる。従って、この２００クロ
ックの時間に対応する画像を表示する必要がある。

【００５１】これに対して、ＭＰＥＧデコード側でも独
自に２７ＭHzカウンタを持ち、該ＭＰＥＧデコーダ内部
で時刻「Ａ」および時刻「Ｂ」でどれだけ時間が経過し
たかを計測するものも提案されている。ここで、ＭＰＥ
Ｇデコーダ内部での経過時間が、例えば、２１０クロッ
クだったとすると、１０クロック分だけ余計に画像を表
示していることになるのでその分の補正が必要になる。
この補正は、従来の回路（図２参照）では、ＭＰＥＧデ
コード側にＰＬＬ回路を持たせ、２７ＭHzの電圧制御発
振器（ＶＣＯ：ＶＣＸＯ）の電圧を制御して発振周波数
をその分調整することで行っている。

【００５２】本発明（本実施例）では、従来のＰＬＬ回
路で必要とされていた「高価」なＶＣＸＯを用いること
なく、調整するものである。ＭＰＥＧビデオの同期を採
るためのＰＣＲクロックは、ＭＰＥＧ−ＴＳストリーム
の中に時分割多重で挿入されており、国際規格により少
なくとも０．１秒毎に更新されることが決まっている。
このＰＣＲクロックは、或る特殊なストリームのパター
ンが来た時のみＭＰＥＧ−ＴＳストリームの中に含まれ
るようになっており、この特殊な条件を検出してＭＰＥ
Ｇ−ＴＳデコーダ２０１がＰＣＲクロックを分離／解読
する。

【００５３】図９〜図１２に示されるように、分離され
たＰＣＲ値は、ＰＣＲコード信号がＯＮの時が更新の時
刻で、この時、最新ＰＣＲ値がＭＰＥＧ−ＴＳデコーダ
２０１から出力され、このＰＣＲ値がＰＣＲレジスタ２
２２に供給され、ロード信号（ＰＣＲロード信号）によ
って格納（ロード）される。このＰＣＲレジスタの値
は、加算器２２４により２７ＭHzカウンタ２２１の出力
と比較／減算され、その差分（２７ＭHzカウンタ２２１
の出力値−ＰＣＲレジスタの値）に対して乗算器２２５
により係数「０．５」を乗算してＰＣＲずれレジスタ２
２６に格納される。この回路は、ＰＬＬ理論で言うとこ
ろの「１次ＰＬＬループ」に相当し、また、係数「０．
５」はＰＬＬループ・フィルタのゲインに相当する。こ
こで、乗算器２２５における係数「０．５」という値を
小さくすると、ＰＬＬの安定度は増大するが、逆に、同
期が確立するまでの時間も増大することになる。従っ
て、この乗算器２２５における係数は、システムに要求
される条件等に鑑みて慎重に決める必要がある。また、
本実施例では、１次ＰＬＬを使用するようになっている
が、２次ＰＬＬループ等も使ってもよい。

【００５４】このようなＰＬＬが具体的にどのように周
波数制御を行っているかを、次の表１に簡単に示す。

【００５５】

【表１】

【００５６】表１に示すように、ＰＣＲ出力は、ＭＰＥ
Ｇ−ＴＳで決まった所定の時刻毎（例えば、０．１秒
毎）に伝送されるＰＣＲカウンタ値であり、本実施例で
は、毎回１１００クロックずつ増大するようになってい
る。これに対して、ＭＰＥＧデコーダ内の２７ＭHzカウ
ンタの発振周波数数は若干狂っていて、毎回同じ時刻毎
（例えば、０．１秒毎）に１０００クロックずつ増大す
る場合を考えると、ＭＰＥＧ−デコーダ内の２７ＭHz発
振器の発振周波数がフィードバック制御によってどのよ
うに毎回１１００クロック増大するようになるか、その
様子が表１に示されている。

【００５７】すなわち、最初の時刻Ａでは、１１００ク
ロックと１０００クロックの差がそのまま出力され、差
分は「１００」となる。この差分「１００」に対して、
「０．５」が乗算され、さらに、該「０．５」が乗算さ
れた差分（「５０」）がフィードバックされる。これに
より、次の時刻ＢでのＭＰＥＧデコーダ内の２７ＭHz発
振器の発振周波数の増大によるクロック数増は「１０５
０」になる。

【００５８】さらに、時刻Ｂではそのクロックの増分
（時刻ＣでのＭＰＥＧデコーダ内の２７ＭHz発振器の発
振周波数の増大によるクロック数増）が「１０７５」に
なり，同様の処理を繰り返すことにより、最終的には、
表１から明らかなように、このクロックの増分は「１１
００」となって、ＭＰＥＧデコーダ内の２７ＭHz発振器
によるクロックの増分とＰＣＲクロックによるクロック
の増分が一致して収束する。従って、これでＰＬＬの同
期が確立したことになる。

【００５９】図９〜図１２に示されるように、本第２実
施例では、このクロックの増分を２７ＭHzの発振器の発
振周波数の増大で補正するのではなく、別の手段で補正
するようになっている。すなわち、本第２実施例は、こ
のＭＰＥＧビデオ信号は、ＴＶ信号（テレビ信号）とし
て最終的に出力されることになるが、そのＴＶ信号のブ
ランキング期間を増減させることで２７ＭHz発振器の周
波数を変えることなくＰＣＲクロックとの同期を採るも
のである。

【００６０】本第２実施例において、ＰＣＲずれレジス
タ２２６の値が分かれば、その「ずれ」に相当する分の
クロックをＴＶ信号のブランキング期間で補正すれば良
いことになる。すなわち、本第２実施例では、ＴＶ信号
の水平ブランキング期間に２７ＭHzクロック単位でブラ
ンキング期間を増減させるようになっている。図１３は
図９〜図１２に示すディジタルＰＬＬ回路の動作を説明
するためのタイミング図である。図１３において、参照
符号ＴＴ１はラインＡにおける位相が０°の位置を示
し、ＴＴ２は１クロック分ずれたラインＡ＋１における
位相が−Ｘ°の位置を示し、そして、ＴＴ３は＋２クロ
ックだけカウンタを前進させるタイミング個所を示して
いる。

【００６１】まず、ＰＣＲずれレジスタ２２６に値が入
力される過程を詳細に説明する。基本的には、２７ＭHz
カウンタ２２１およびＴＳ−デコーダ２０１により抽出
されるＰＣＲ値の差分（加算器２２４の出力）がＰＣＲ
ずれレジスタ２２６に入力される。この場合、２７ＭHz
カウンタ２２１は、ＭＰＥＧデコード受信回路の内部の
クロックであり、ＰＣＲ値がＭＰＥＧ−ＴＳに時分割多
重されて伝送されてきたクロックになる。但し、回路を
パワーオンした時点では、２７ＭHzカウンタ２２１に値
が無いので、その初期化が必要であり、そのために、Ｒ
Ｓフリップフロップ（ＲＳ−ＦＦ）２２３に対してパワ
ーオンリセット信号を供給し、該ＲＳ−ＦＦ２２３のパ
ワーオンをセットする。

【００６２】そして、パワーオンされた後、初めてのＰ
ＣＲがＭＰＥＧ−ＴＳの中から検出された時点で、ＴＳ
−デコーダ２０１から、ＰＣＲ値と、いまＰＣＲが更新
されたということを伝えるＰＣＲロード信号が出力され
る。このＰＣＲロード信号を制御信号として使って、Ｐ
ＣＲ値を２７ＭHzカウンタ２２１にセットする。同時
に、ＲＳ−ＦＦ２２３をＰＣＲロード信号によりリセッ
トし、これにより、次にＰＣＲ値が更新された場合で
も、２７ＭHzカウンタ２２１の値を更新しないようにす
る。また、ＰＣＲ値は、ＰＣＲレジスタ２２２に対して
も、ＰＣＲロード信号の制御の下で入力される。

【００６３】ここで、パワーオンの後の最初のＰＣＲで
は、２７ＭHzカウンタ２２１およびＰＣＲレジスタ２２
２には全く同じ値がロードされており、従って、２７Ｍ
Hzカウンタ２２１とＰＣＲレジスタ２２２との差分は
「０」になる。しかしながら、２番目のＰＣＲが来た時
から内部ＭＰＥＧデコード回路の２７ＭHz発振回路によ
る値とＭＰＥＧ−ＴＳに含まれるＰＣＲの値がずれて来
るため、この差分（加算器２２４の出力）に対して乗算
器（×０．５乗算器）２２５により係数「０．５」を乗
算し、その結果（乗算器２２５の出力）をＰＣＲずれレ
ジスタ２２６に供給する。

【００６４】ＰＣＲずれレジスタ２２６には、ＰＣＲロ
ード信号が入力されており、ＰＣＲ値が更新される度に
該ＰＣＲずれレジスタ２２６の値も更新されるようにな
っている。また、ＰＣＲずれレジスタ２２６の値は、ス
イッチ２２７を介してレジスタ２２８に一時的に保持さ
れる。このレジスタ２２８は、基本的には、ＴＶ信号の
水平周期をカウントするＨカウンタ（水平同期カウン
タ）２００やフレーム周期を計測するＶカウンタ（垂直
同期カウンタ）２４８に接続されるものである。

【００６５】ここで、Ｈカウンタは、例えば、２７ＭHz
動作を前提とするため、カウンタ値が「１７１６」にな
ると１水平周期が完了する。本第２実施例では、このＨ
カウンタをレジスタ２４５および加算器２４４で構成す
るようになっている。なお、レジスタ２４５の後段に
は、比較器２４７が設けられており、もしレジスタ２４
５の値が「１７１６」になったら比較器２４７から信号
が出て、該レジスタ２４５をクリア（０にする）し、そ
して、Ｖカウンタをカウント・アップさせるようになっ
ている。

【００６６】このように、Ｈカウンタをレジスタ２４５
および加算器２４４と比較器２４７とで構成するのは、
Ｈカウンタは、通常、「＋１」ずつカウント・アップす
るが、それ以外に「＋０」および「＋２」等の特殊なカ
ウント・アップもできるように構成するためである。す
なわち、「＋０」のカウント・アップの時（カウント・
アップしない時）は、クロックが１クロック延びること
になり、また、「＋２」のカウント・アップの時は、ク
ロックが１クロック減ることになる。本第２実施例で
は、このカウント・アップを＋１，＋０，或いは，＋２
とすることによりＰＣＲの補正を行うようになってい
る。但し、このＰＣＲの補正は、ＴＶ信号のブランキン
グ期間中に行う必要が有るため、以下に説明するような
構成が必要となる。

【００６７】まず、ＨカウンタおよびＶカウンタの出力
を「フレーム時刻（１画像フレーム内の或る時刻）Ｆ
Ｔ」として、ＳＹＮＣレベル発生回路２３１，フロント
ポーチ発生回路２３２，カラーバースト信号発生回路２
３３，カラーバースト前信号発生回路２３４，カラーバ
ースト後信号発生回路２３５，および，ずれ補正時刻回
路２５１へ供給する。すなわち、フレーム時刻ＦＴの値
を後段の各比較器２３１１（Ｃ１），２３１２（Ｃ
２）、Ｄ１，Ｄ２、Ｅ１，Ｅ２、Ｆ１，Ｆ２、Ｇ１，Ｇ
２、および、Ｈ１等で比較し、それぞれ或る時刻になっ
たら対応する所定の動作を行わせるようになっている。
ここで、各ブロック２３２〜２３５および２５１におけ
る参照符号Ｄ１，Ｄ２、Ｅ１，Ｅ２、Ｆ１，Ｆ２、Ｇ
１，Ｇ２およびＨ１は、それぞれ比較器を示している。

【００６８】図１３に示されるように、水平周期を２７
ＭHzクロック単位で「０」から「１７１６」まで変化さ
せ、「０〜４０」をＴＶ信号のフロント・ポーチ期間、
「４０〜１６７」を同期信号期間、「１６７〜１８３」
をカラーバースト信号前期間、「１８３〜２５８」をカ
ラーバースト期間、「２５８〜２９４」をカラーバース
ト信号後期間、「２９４〜１７１６」をＭＰＥＧビデオ
表示期間とし、また、ブランキング期間中の「時刻５」
を「ずれ補正時刻」とする。

【００６９】ＰＣＲクロック用の補正の時刻を「５」と
すると、図９〜図１２（図１２）におけるのずれ補正時
刻回路２５１の比較器Ｈ１で時刻「５」を検出し、その
時、ずれ補正信号ＤＣＳをレジスタ２２８およびスイッ
チ２４３へ送る。ずれ補正信号ＤＣＳは、１クロック
（２７ＭHz）幅のパルス信号にするため、ずれ補正時刻
回路２５１の出力をそのまま使わず、レジスタ（Ｈ）２
５２，ＡＮＤゲート２５４およびインバータ２５３で処
理した信号を使用するようになっている。ここで、レジ
スタ２５２，ＡＮＤゲート２５４およびインバータ２５
３は、微分回路を構成し、信号が「０」から「１」に変
った時だけ「１」を出力する。すなわち、この微分回路
がないと、Ｈカウンタを「＋０」すると、「５」という
時刻が連続してＨカウンタから出力され、ずれ補正信号
ＤＣＳが常に「１」になる可能性があり、これを避ける
ために、該微分回路（レジスタ２５２，ＡＮＤゲート２
５４およびインバータ２５３）が設けられている。

【００７０】レジスタ２２８の出力は、その値が「＋」
か「−」か、或いは、「０」かを判定する判定回路２４
２に供給されており、もし「＋」なら「ずれ」がプラ
ス、すなわち、ＰＣＲクロックに対して２７ＭHzクロッ
クの数が不足していることになり、この時、スイッチ２
４３に対して「＋２」を選択するような選択信号を送
る。また、スイッチ２４３の出力は、Ｈカウント用のレ
ジスタ２４５に供給されており、通常時において、該ス
イッチ２４３の出力は、ずれ補正信号ＤＣＳがオフで常
に「＋１」が出力されるようになっている。従って、通
常時には、常にクロック毎に「＋１」される通常のカウ
ンタ動作をするようになっている。

【００７１】しかしながら、ずれ補正信号ＤＣＳがオン
の時だけ、スイッチ２４３から値「＋２」を加算器２４
４へ供給する。これにより、Ｈカウンタの出力、すなわ
ち、水平同期の周期が１クロック分だけ短縮され、ビデ
オを表示するタイミングも１クック分だけ早くなったこ
とになる。ここで、上記のずれを補正するタイミング
は、ＴＶ表示に影響ないブランキング期間に行われるよ
うになっている。

【００７２】一方、もし、レジスタ２２８の出力が
「０」ならば、スイッチ２４３の出力が常に「＋１」に
なるような選択信号を送る。さらに、レジスタ２２８の
出力が「−（マイナス）」であれば、スイッチ２４３の
出力が「０」になるような選択信号が供給され、ずれ補
正信号ＤＣＳが来た時の１クロック期間だけＨカウンタ
のカウント・アップ動作を遅延させるようになってい
る。これにより、Ｈカウンタの出力、すなわち、水平同
期の周期が１クロック分だけ延長され、ビデオを表示す
るタイミングも１クロック分だけ遅くなったことにな
る。ここで、上記のずれを補正するタイミングは、ＴＶ
表示に影響ないブランキング期間に行われるようになっ
ている。

【００７３】以上において、１水平周期に１クロック
（２７ＭHzクロック）だけ補正した例を説明したが、実
際には、１クロックの補正だけでは足りず、数１０〜数
百クロックの補正が必要となるが、一度に全てを補正す
ると、テレビの水平同期周期がＴＶ受像機を安定動作さ
せることができない程にずれてしまって、視聴者から見
ると画面がぶれることになる。そこで、ＴＶ受像機が安
定動作し、画面ぶれが生じない範囲において、少しずつ
補正を行うことが必要となる。具体的に、本実施例にお
いては、１クロックずつ補正するようになっている。

【００７４】なお、２７ＭHzカウンタに対しても「ずれ
分の補正」が必要であり、この補正は、基本的に、ＰＣ
Ｒずれレジスタの数だけ必要である。従って、１クロッ
クの補正を何回行うかを計測するため、レジスタ２２
８，加算器２４１，および，スイッチ２４３等が設けら
れている。レジスタ２２８には、最初は、ＰＣＲずれレ
ジスタ２２６と同じ値が入っており、該レジスタ２２８
を１水平周期に１クロックだけ補正する毎に減算し、Ｐ
ＣＲずれレジスタ２２６の値と同じだけのずれ補正が行
われたら、レジスタ２２８の値が「０」になりずれ補正
を終了する。この動作の詳細は、以下の通りである。

【００７５】まず、レジスタ２２８は、ずれ補正信号Ｄ
ＣＳが来る度に、「＋１」，「−１」或いは「＋０」さ
れ、この「＋１」か「−１」か、或いは、「＋０」か
は、後段の判定回路２４２が決めるようになっている。
もし、レジスタ２２８の出力が「＋」であれば、判定回
路２４２は、「０」になるまで「−１」を加算器２４１
へ供給する。また、もし、レジスタ２２８の出力が
「−」であれば、判定回路２４２は、「０」になるまで
「＋１」を加算器２４１へ供給する。なお、レジスタ２
２８の出力が「０」の時、判定回路２４２は、加算器２
４１へ「０」を供給してレジスタ２２８の値の更新を止
める。

【００７６】ここで、レジスタ２２８は、ロード信号
（ＬＯＡＤ）付きレジスタとして構成され、ロード信号
がずれ補正信号ＤＣＳ等によりオンにならない限り新し
い値をロードしないようになっている。従って、ずれ補
正信号ＤＣＳが出力されるのは、本実施例では「時刻
５」の時だけであり、レジスタ２２８は１水平周期に１
回だけ更新されることになる。そして、レジスタ２２８
の値が「０」になると、『ずれ』が必要なクロック数だ
け補正されたことになり、レジスタ２２８の更新も止ま
る。さらに、レジスタ２２８が「０」になると、
「＋」，「−」，「０」を判定する判定回路２４２のス
イッチ２４３に対する選択信号も常に「＋１」を選択す
るようになり、Ｈカウンタのクロック補正も停止する。

【００７７】また、２７ＭHzカウンタ２２１も補正が必
要となるが、そのため、２７ＭHzカウンタ２２１には、
判定回路２４２の出力およびずれ補正信号ＤＣＳが供給
されている。そして、２７ＭHzカウンタ２２１は、ずれ
補正信号ＤＣＳがオンになる度に強制的に「＋０」或い
は「＋２」或いは「＋１」だけカウントアップされて補
正が行われるようになっている。なお、実際の回路は、
Ｈカウンタと同様の構成により実現される。

【００７８】以上において、ずれ補正信号発生回路２５
１（比較器Ｈ１）の時刻５における動作を説明したが、
次に、フレーム時刻信号ＦＴが供給される他の比較器２
３１１（Ｃ１），２３１２（Ｃ２）、Ｄ１，Ｄ２、Ｅ
１，Ｅ２、Ｆ１，Ｆ２、および、Ｇ１，Ｇ２の動作を説
明する。これらの比較器は、ＴＶ映像信号を生成するた
めに使用され、比較器Ｃ１およびＣ２を有するＳＹＮＣ
レベル発生回路２３１は、比較器Ｃ１で検出される時刻
（本実施例では、４０）と、比較器Ｃ２で検出される時
刻（本実施例例では、１６７）との間でＴＶ信号の水平
同期信号用レベル（ＳＹＮＣレベル：本実施例では
「０」）を生成するのに使用する。このＳＹＮＣレベル
発生回路２３１の動作は、次の通りである。

【００７９】まず、フレーム時刻信号ＦＴを比較器Ｃ１
（２３１１）で検出し、これが「４０」の時、比較器Ｃ
１から後段のＲＳ−ＦＦ２３１３へセット信号（ＳＥ
Ｔ）を供給し、これにより、ＲＳ−ＦＦ２３１３がセッ
トされる。ここで、ＲＳ−ＦＦ２３１３出力と、固定値
の「ＳＹＮＣレベル＝０」がＳＹＮＣ発生回路２３１の
出力としてスイッチ２３６へ供給されている。なお、Ｒ
Ｓ−ＦＦ２３１３の出力は、スイッチ２３６に対するＳ
ＹＮＣレベルのイネーブル信号となっている。

【００８０】従って、このイネーブル信号がオンになっ
ている期間は、ＳＹＮＣレベルがスイッチ２３６から出
力されることになる。そして、ＲＳ−ＦＦ２３１３の出
力、すなわち、比較器Ｃ２の出力（ＲＥＳＥＴ）がオン
になるとＲＳ−ＦＦ２３１３はリセットされ、ＳＹＮＣ
レベルのスイッチ２３６からの出力がディスエーブルさ
れる。

【００８１】なお、フロントポーチ発生回路２３２、カ
ラーバースト信号発生回路２３３、カラーバースト前信
号発生回路２３４、および、カラーバースト後信号発生
回路２３５は、前述したＳＹＮＣ信号発生回路２３１と
同様に動作するので、その説明は省略する。しかしなが
ら、カラーバースト信号発生回路２３３は特殊なので、
該カラーバースト信号発生回路２３３に関しては、以下
に説明する。

【００８２】まず、カラーバースト信号は、ＴＶ信号の
中で「色信号」の位相を特定する信号であり、後段にテ
レビ回路（通常のＴＶ受像機）が接続される。この後段
のＴＶ受像機では、カラーバーストの同期したバースト
信号をＰＬＬ回路で生成し、このバースト信号を基にし
て「色信号」を再生する。しかしながら、伝送側のカラ
ーバースト信号は、通常水晶振動子等で生成されて非常
に安定しており、急激に変化することがないため、ＰＬ
Ｌ回路の応答速度は、通常、非常に遅いものとなってい
る。すなわち、ＰＬＬ回路は、急激な変化には対応する
ことはできない（応答速度は遅い）が、その代わり非常
に安定した発振をするような特性になっている。しかし
ながら、上述したように、例えば、水平同期周期毎にク
ロックを１クロック増減させると、ＴＶ受像機側のＰＬ
Ｌ回路が応答している時間が無くなり、テレビ（表示画
像）には、色ずれが生じることになる。これを防ぐため
に、カラーバースト信号だけは、たとえ水平同期信号や
ＭＰＥＧビデオ信号がずれていても、安定してずれない
ようにする工夫が必要となる。すなわち、具体的には、
例えば、以下に示すような回路を適用する。

【００８３】図１４および図１５は図９〜図１２に示す
ディジタルＰＬＬ回路におけるカラーバースト／ビデオ
出力回路の詳細を示すブロック図である。図１４および
図１５において、参照符号２３３は上述したカラーバー
スト信号発生回路を示し、また、２４９はＭＰＥＧビデ
オ出力回路を示している。図１４および図１５（図１
４）に示されるように、カラーバースト信号発生回路２
３３は、比較器２３３１（Ｅ１），２３３２（Ｅ２）、
ＲＳ−フリップフロップ（ＲＳ−ＦＦ）２３３３、２８
０進カウンタ２３３４、サイン波生成用ＲＯＭ２３３
５、および、コサイン波生成用ＲＯＭ２３３６を備えて
構成されている。ここで、カラーバーストの生成は、基
本的には２７ＭHzクロックで動作する２８０進カウンタ
２３３４で行われる。

【００８４】２８０進カウンタ２３３４は、周波数が２
７ＭHzのクロックの位相とカラーバースト（約３．５８
ＭHz）の位相とが一緒になるまでのクロック数で、基本
的には、２７ＭHzと３．５８ＭHzの最小公倍数になって
いる。この２８０進カウンタ２３３４の出力は、サイン
波生成用ＲＯＭ２３３５およびコサイン波生成用ＲＯＭ
２３３６へ供給され、それぞれカウンタ値に対応した
３．５８ＭHzのサイン波（カラーバースト信号）および
コサイン波の値を出力する。ここで、３．５８ＭHzのカ
ラーバースト信号発生回路２３３は、他の信号と関連せ
ずに独立に動作しているので、たとえ水平同期信号等の
他の信号のタイミングがずれた場合でも、該カラーバー
スト信号発生回路２３３から出力されるカラーバースト
信号（サイン波）の周期が変化することはない。

【００８５】カラーバースト信号（サイン波生成用ＲＯ
Ｍ２３３５の出力信号）がスイッチ２３６を通過して最
終的に出力されるかどうかは、カラーバースト・イネー
ブル信号（ＲＳ−ＦＦ２３３３の出力信号）によって決
められる。ここで、カラーバースト・イネーブル信号の
オン／オフのタイミングは、Ｈカウンタ２００のタイミ
ングに依存しており、１クロック増減する／増減しない
の対象になっている。このような構成により、たとえ水
平同期信号等の周波数がずれてもカラーバーストの周波
数だけは安定した信号を供給するようになっている。

【００８６】図１３のタイミング図では、ラインＡ＋１
は、ラインＡと比較して水平同期信号レベルで１クロッ
クの「ずれ」が生じた時のタイミングになっている。具
体的に、Ｈカウンタに対して途中で「ずれ補正」が行わ
れ、通常ではＨカウンタが（１，２，３，４，５，６，
７，…）と順番に「＋１」ずつ加算されながら変化する
のを、タイミング「５」で「＋２」という指令がスイッ
チ２２７から出力され、Ｈカウンタが（１，２，３，
４，５，７，８，９，…）と変化している。

【００８７】すなわち、Ｈカウンタのカウンタ値が
「５」からいきなり「７」に変化したことで、その後の
信号が前のラインよりも「＋１」早く出力される。従っ
て、ラインＡでは、水平同期信号の立ち下がりがクロッ
ク「４０」になっているのが、ラインＡ＋１では、それ
が「１クロック」早く立ち下がるようになっている。ま
た、ビデオ信号も同様に変化している。すなわち、ＭＰ
ＥＧビデオが本来は「クロック２９４」から出力される
べきところが「１クロック」早く出力されるようになっ
ている。

【００８８】さらに、カラーバーストも１クロック早く
出力されるが、このカラーバーストが１クロック早く出
力されてもカラーバーストそのものの周波数は全く変化
しないので、図１３に示されるように、クロック１８３
の時のカラーバーストの位相がラインＡでは「０°」
（符号ＴＴ１を参照）であるのに対して、ラインＡ＋１
では「−Ｘ°」（符号ＴＴ２を参照）になっている。

【００８９】図１４および図１５（図１５）に示される
ように、ＭＰＥＧビデオ出力回路２４９は、比較器２４
９１（Ｉ１），２４９２（Ｉ２）、ＲＳ−フリップフロ
ップ（ＲＳ−ＦＦ）２４９３、乗算器２４９４，２４９
５、および、加算器２４９６，２４９７を備えて構成さ
れている。ところで、ＭＰＥＧビデオ信号は、デコード
されるとＹ／Ｃｂ／Ｃｒ（それぞれ、８ビット）の３つ
の信号になり、それがＭＰＥＧデコード処理後にデコー
ド済画像メモリ２６２に格納され、出力回路２４６のデ
ータリクエスト信号（ＲＥＱ２）に応じて出力される。
デコード済画像メモリ２６２には、ＭＰＥＧのＩ／Ｐ／
Ｂピクチャー等が格納され、それぞれＭＰＥＧの国際規
格で定められた時刻に出力される。出力回路２４６に
は、画像の１水平走査周期分の画素を格納するメモリ
（ライン・メモリ）が設けられていて、ＭＰＥＧビデオ
出力回路２４９からのリクエスト（イネーブル）信号Ｒ
ＥＱ３があればすぐにＹ／Ｃｂ／Ｃｒで構成される１つ
の画素を出力するようになっている。

【００９０】ここで、ＭＰＥＧビデオ出力回路２４９が
直接にデコード済画像メモリ２６２に対してリクエスト
信号を出力しないのは、デコード済画像メモリ２６２は
一般的にＤＲＡＭ等で構成され、また、このデコード済
画像メモリ２６２が前段のＶＢＶバッファ（２６１）等
と同じ半導体集積回路（ＤＲＡＭ・ＩＣ）の中にある場
合が多く、データ要請を出してもＶＢＶバッファ２６１
との競合制御等が必要になってすぐに応答することがで
きないためである。そのため、一旦、デコード済画像メ
モリ２６２の内容を１ライン（１水平走査周期）分だけ
出力回路２４６の中のライン・メモリに格納し、ＭＰＥ
Ｇビデオ出力回路２４９の要請（ＲＥＱ３）があればす
ぐに対応できるように構成してある。

【００９１】なお、ＭＰＥＧビデオ出力回路２４９から
の要請は、リクエスト信号ＲＥＱ３がオンになると出力
され、このリクエスト信号ＲＥＱ３がオンとなっている
期間中は１クロック毎にデータが順次出力されるように
なっている。すなわち、ＭＰＥＧ−２の通常のモードで
は、１水平走査周期の中に７２０画素存在するので、７
２０画素分のＹ，Ｃｂ，Ｃｒ信号が出力回路２４６のラ
イン・メモリから読み出される。その後は、水平同期信
号等の期間となって、しばらくＭＰＥＧ画像を出力しな
くても良い期間が続き、この間に、出力回路２４６は、
デコード済画像メモリ２６２に対してリクエスト信号Ｒ
ＥＱ２を出力して空になったライン・メモリに新たなデ
ータを格納する。基本的には、この制御の繰り返しにな
る。

【００９２】ＭＰＥＧ画像を出力する期間は、一般にＴ
Ｖ信号としては「映像表示期間」と呼ばれるが、本実施
例回路では、データリクエスト信号ＲＥＱ３がオンの間
に相当する。このデータリクエスト信号ＲＥＱ３がオン
になる開始期間を調整する（Ｈカウンタのカウント・ア
ップ値を前述のように変えて１クロック早くしたり、或
いは、遅くしたりする）ことにより、ＭＰＥＧ圧縮スト
リームの蓄積されるＶＢＶバッファ２６１が満杯になっ
たり、空になったりしないように制御する。

【００９３】すなわち、デコード済画像メモリ２６２が
データリクエスト信号ＲＥＱ２およびＲＥＱ３等で読み
出されて、空（表示終了）になる度に、そのことがビデ
オデコーダコア２０４に通知され、該ビデオデコーダコ
ア２０４から、次のＭＰＥＧ圧縮ストリーム情報をＶＢ
Ｖバッファ２６１から入力するようにリクエスト信号Ｒ
ＥＱ１で要請する。これにより、ＶＢＶバッファ２６１
内のＭＰＥＧ圧縮ストリーム情報を正規の状態に保つよ
うになっている。

【００９４】なお、デコード済のＹ，Ｃｒ，Ｃｂ信号
は、通常、ＴＶ信号に変換され、そのために、色信号で
あるＣｒおよびＣｂ信号は、カラーバースト信号に同期
した同じ周波数の３．５８ＭHzの搬送波で変調する必要
がある。そこで、ＭＰＥＧビデオ出力回路２４９では、
カラーバーストの生成に使われたカラーバースト信号が
Ｃｒ信号およびＣｂ信号に変調処理されるように、乗算
回路２４９４，２４９５が設けられている。

【００９５】ここで、３．５８ＭHzの信号は、前述した
ように、Ｈカウンタのカウントがずれても、それに無関
係に動作するため、データリクエスト信号ＲＥＱ３がず
れた場合でも、それを変調する３．５８ＭHzの変調波は
変化しないことになる。また、Ｃｒ信号とＣｂ信号で
は、変調するときの３．５８ＭHzの搬送波は９０°だけ
位相がずれている必要があるため、本実施例例では、カ
ラーバースト信号発生回路２３３内にサイン波生成用Ｒ
ＯＭ２３３５に加えて、９０°位相のずれた３．５８Ｍ
Hz波形を生成するためのコサイン波生成用ＲＯＭ２３３
６も設けられており、これがＭＰＥＧビデオ出力回路２
４９内のＣｂおよびＣｒの色信号の変調に利用されてい
る。

【００９６】上述した回路例は、２７ＭHzクロック動作
を前提に示しているが、実際には２７ＭHzで動作する必
要はなく、また、カラーバーストの３．５８ＭHzの整数
倍のクロックで動作する回路で上記の回路を構成するこ
ともできる。以下に、２８ＭHzのクロックを使用した実
施例（第３実施例）を説明する。図１６〜図１９は本発
明に係るディジタルＰＬＬ回路の第３実施例を示すブロ
ック図であり、図２０は図１６〜図１９に示すディジタ
ルＰＬＬ回路の動作を説明するためのタイミング図であ
り、そして、図２１および図２２は図１６〜図１９に示
すディジタルＰＬＬ回路におけるカラーバースト／ビデ
オ出力回路の詳細を示すブロック図である。ここで、図
１６〜図１９は、上述した第２実施例を示す図９〜図１
２に対応し、図２０は図１３に対応し、そして、図２１
および図２２は図１４および図１５に対応している。な
お、図９〜図１２並びに図１４および図１５の各構成に
対応する図１６〜図１９並びに図２１および図２２の各
部分には、図９〜図１２並びに図１４および図１５で使
用した参照符号に１００を加えた参照符号を使用して示
している。

【００９７】具体的に、例えば、図１６〜図１９におけ
るＴＳ−デコーダ３０１，ＰＣＲレジスタ３２２，判定
回路３４２，スイッチ３３６は、図９〜図１２における
ＴＳ−デコーダ２０１，ＰＣＲレジスタ２２２，判定回
路２４２，スイッチ２３６に対応し、また、図１６〜図
１９におけるＶＢＶバッファ３６１，ビデオデコーダコ
ア３０４，デコード済画像メモリ３６２，ずれ補正時刻
回路３５１は、図９〜図１２におけるＶＢＶバッファ２
６１，ビデオデコーダコア２０４，デコード済画像メモ
リ２６２，ずれ補正時刻回路２５１に対応し、そして、
図２１および図２２におけるカラーバースト信号発生回
路３３３，比較器３３３１，３３３２，ＭＰＥＧビデオ
出力回路３４９，乗算器３４９３，３４９５は、図１４
および図１５におけるカラーバースト信号発生回路２３
３，比較器２３３１，２３３２，ＭＰＥＧビデオ出力回
路２４９，乗算器２４９３，２４９５に対応している。

【００９８】図１６〜図１９と図９〜図１２との比較か
ら明らかなように、本第３実施例（図１６〜図１９）で
は、前述した第２実施例（図９〜図１２）における２７
ＭHzカウンタ２２１を２８ＭHzカウンタ３２１として構
成し、さらに、該２８ＭHzカウンタ３２１からのキャリ
ー信号（ＣＡＲＹ）等を処理するためのＡＮＤゲート３
２１１，ＯＲゲート３２１２，加算器３２１３，スイッ
チ３２１４，レジスタ３２１５，および，判定回路３４
２の出力が供給され所定のずれ補正量を出力するスイッ
チ３４３’が設けられている。

【００９９】２８ＭHzクロックの周波数は２７ＭHzクロ
ックの３５／３３倍に相当し、従って、２８ＭHzカウン
タで「３５」数える度に２７ＭHzカウンタでは「３３」
数えることに対応することになる。２８ＭHzのクロック
を使って２７ＭHzのカウンタを疑似的に作るには様々な
手法が適用可能であるが、本実施例では、以下の方法を
適用して実現する。

【０１００】すなわち、図１６〜図１９に示されるよう
に、２８ＭHz動作の３５進カウンタ３２１を設け、これ
が「３５」になる度にキャリー信号（ＣＡＲＹ）を出力
し、ＡＮＤゲート３２１１およびＯＲゲート３２１２で
論理を取って、レジスタ３２１５に対してＰＣＲロード
信号を出力する。また、加算器３２１３，スイッチ３２
１４およびレジスタ３２１５により、レジスタ３２１５
の出力には「３３」が加えられて加算器３２４へ供給さ
れている。なお、パワーオン時には、ＲＳ−ＦＦ３２３
の出力がスイッチ３２１４のＰＣＲ値を選択するように
構成し、ＴＳ−デコーダから最初のＰＣＲロード信号が
来た時にレジスタ３２１５にＰＣＲ値がそのままロード
されるようになっている。さらに、本実施例において
は、上述したように、判定回路３４２の出力が供給さ
れ、所定のずれ補正量（＋１，−１，０）を選択して出
力するスイッチ３４３’が設けられ、このスイッチ３４
３’からのずれ補正量が加算器３４１でレジスタ３２８
の出力に加算され、スイッチ３２７に供給されるように
なっている。

【０１０１】本第３実施例における他の回路は、前述し
た第２実施例と基本的には同様のものなので、その説明
は省略する。但し、本第３実施例では、回路全体が２８
ＭHzで動作していることが前提なので、各カウンタにお
けるカウント値および各比較器における基準値等は、そ
れぞれ異なっている。具体的に、例えば、第２実施例の
Ｈカウンタ２００が１７１６進であるのに対して、本第
３実施例のＨカウンタ３００は１９２０進となってお
り、また、第２実施例のＳＹＮＣレベル発生回路２３１
の比較器２３１１および２３１２の基準値が「４０」お
よび「１６７」であるのに対して、本第３実施例のＳＹ
ＮＣレベル発生回路３３１の比較器３３１１および３３
１２の基準値は「４２」および「１７７」となっていて
ＳＹＮＣレベルが出るタイミングもクロック周波数の違
う分補正されている。

【０１０２】図２０のタイミング図も、基本的には、図
１３のタイミング図と同様のものであり、ただクロック
数が前述のように、２８ＭHz動作を考慮して３５／３３
倍になっている。図２１および図２２に示すカラーバー
スト信号発生回路３３３およびＭＰＥＧビデオ出力回路
３４９の詳細は、２８ＭHzの周波数が２７ＭHzと比較し
てＴＶ信号の色搬送波の整数倍であるため回路が簡略化
されている。すなわち、２８ＭHzと３．５８ＭHzの最小
公倍数は「８」であるため、本第３実施例におけるカラ
ーバースト信号発生回路３３３のカウンタ３３３４は
「８進」のものでよく、また、サイン波発生用ＲＯＭ３
３３５も８個のデータを保持すればよいことになる。ま
た、ＭＰＥＧビデオ出力回路３４９でカラーバーストに
位相が９０°ずれた信号を用いる場合でも、単にカラー
バースト信号を２クロック遅延させるクロック遅延回路
３４９８を設けるだけで、９０°位相のずれた信号を生
成することができる。すなわち、本第３実施例において
は、第２実施例のカラーバースト信号発生回路２３３に
設けられているコサイン波発生用ＲＯＭ２３３６を設け
る代わりに、クロック遅延回路３４９８（図面上では、
ＭＰＥＧビデオ出力回路３４９に含めて描いている）に
よりサイン波発生用ＲＯＭ３３３５の出力を２クロック
分遅延して乗算器３４９５に供給するだけでよい。

【０１０３】ただし、ＭＰＥＧビデオ出力回路３４９か
ら読み出された画素は、２７ＭHzクロックの画素である
ため、そのまま２８ＭHzクロックで表示すると画像が３
３／３５だけ縮むことになる。これをさけるためには、
２８ＭHzクロック変換回路を挿入すればよいが、この２
８ＭHz変換回路は様々な手法により実現され得るもので
ある。例えば、３５進カウンタを回路の中に用意してお
き、カウンタが２の時と１７の時は、前の画素と同じ画
素を出力することにより、元の画素３３画素を３５画素
に増やして画像の縮みを避けることができることにな
る。

【０１０４】上述した第２および第３実施例において
は、１度のずれ補正量を＋１および−１クロックとして
いるが、これは本質的には何クロックでもよいのはいう
までもない。なお、このずれを補正するためのクロック
数を変えるには、例えば、図９〜図１２（図１０）に示
す第２実施例のスイッチ２４３に供給する値「０，＋
１，＋２」と、加算器２４１に供給される値「＋１，
０，−１」とを変更すればよい。

【０１０５】また、例えば、第２実施例におけるＳＹＮ
Ｃレベル発生回路２３１の比較器２３１１，２３１２
（Ｃ１，Ｃ２）は、水平方向のクロックしか扱っていな
いが、垂直方向も意識した回路構成とすることもでき
る。すなわち、前記の第２実施例では、何ライン目にい
ても同じ処理を繰り返す例を示しているが、比較器Ｃ
１，Ｃ２の比較範囲を広げて、例えば、ライン番号を指
定を指定してどのような処理を行うかを規定することも
できる。また、これを応用して垂直のブランキング期間
だけで一気にずれを補正することも可能である。

【０１０６】上述したように、本実施例のディジタルＰ
ＬＬ回路によれば、ＶＣＯを単純な固定周波数で発振す
る発振器（クリスタル・オシレータ等）に置き換えるこ
とによって、外付け部品の低コスト化を可能にすると共
に、同期合わせ処理をＬＳＩ化が可能な完全ディジタル
処理回路で置き換えることができる。

【０１０７】

【発明の効果】以上、詳述したように、本発明によれ
ば、ＤＡ変換器およびＶＣＯを使用することなく低価格
のディジタルＰＬＬ回路を提供することができる。

【図面の簡単な説明】

【図１】従来のＭＰＥＧデコーダの一例を示すブロック
図である。

【図２】図１に示すＭＰＥＧデコーダにおけるＰＬＬ回
路の構成を示すブロック図である。

【図３】本発明に係るディジタルＰＬＬ回路の第１実施
例を示すブロック図である。

【図４】図３に示すディジタルＰＬＬ回路におけるカウ
ンタの一例を示すブロック図である。

【図５】図３に示すディジタルＰＬＬ回路におけるクロ
ック位相調整回路の一例を示すブロック図である。

【図６】図５に示すクロック位相調整回路の動作を説明
するためのタイミング図である。

【図７】図３に示すディジタルＰＬＬ回路におけるサイ
ン波発生回路の一例を示すブロック図である。

【図８】図７に示すサイン波発生回路の動作を説明する
ためのタイミング図である。

【図９】本発明に係るディジタルＰＬＬ回路の第２実施
例を示すブロック図（その１）である。

【図１０】本発明に係るディジタルＰＬＬ回路の第２実
施例を示すブロック図（その２）である。

【図１１】本発明に係るディジタルＰＬＬ回路の第２実
施例を示すブロック図（その３）である。

【図１２】本発明に係るディジタルＰＬＬ回路の第２実
施例を示すブロック図（その４）である。

【図１３】図９〜図１２に示すディジタルＰＬＬ回路の
動作を説明するためのタイミング図である。

【図１４】図９〜図１２に示すディジタルＰＬＬ回路に
おけるカラーバースト／ビデオ出力回路の詳細を示すブ
ロック図（その１）である。

【図１５】図９〜図１２に示すディジタルＰＬＬ回路に
おけるカラーバースト／ビデオ出力回路の詳細を示すブ
ロック図（その２）である。

【図１６】本発明に係るディジタルＰＬＬ回路の第３実
施例を示すブロック図（その１）である。

【図１７】本発明に係るディジタルＰＬＬ回路の第３実
施例を示すブロック図（その２）である。

【図１８】本発明に係るディジタルＰＬＬ回路の第３実
施例を示すブロック図（その３）である。

【図１９】本発明に係るディジタルＰＬＬ回路の第３実
施例を示すブロック図（その４）である。

【図２０】図１６〜図１９に示すディジタルＰＬＬ回路
の動作を説明するためのタイミング図である。

【図２１】図１６〜図１９に示すディジタルＰＬＬ回路
におけるカラーバースト／ビデオ出力回路の詳細を示す
ブロック図（その１）である。

【図２２】図１６〜図１９に示すディジタルＰＬＬ回路
におけるカラーバースト／ビデオ出力回路の詳細を示す
ブロック図（その２）である。

【符号の説明】

１０１…ＴＳデコーダ１０２…ディジタルＰＬＬ回路１０３…クロック生成器１０４…ＭＰＥＧビデオデコーダ１０９…ＮＴＳＣエンコーダ１９８…ＤＡ変換器１２０…クロック調整回路１２１…カウンタ１２２…第１のレジスタ１２３…第２のレジスタ１２４…加算器１３０…発振子（水晶発振子）１４６…出力回路

Claims

【特許請求の範囲】

【請求項１】固定された周波数で発振する発振器の固
定周波数出力信号を使用して外部から供給される基準信
号に位相同期した信号を出力するディジタルＰＬＬ回路
であって、前記固定周波数出力信号をカウントするカウンタ手段
と、前記基準信号と前記固定周波数出力信号とのずれに応じ
て、前記カウンタ手段によりカウントされる数を所定期
間に所定回数だけ増減するカウント数増減手段とを具備
することを特徴とするディジタルＰＬＬ回路。
【請求項２】請求項１記載のディジタルＰＬＬ回路に
おいて、前記カウンタ手段でカウントされる信号は、ｎ
を正の整数として、前記固定周波数出力信号のｎ倍の周
波数の信号であることを特徴とするディジタルＰＬＬ回
路。
【請求項３】請求項１または２記載のディジタルＰＬ
Ｌ回路において、該ディジタルＰＬＬ回路はＭＰＥＧデコーダに適用さ
れ、前記基準信号はＭＰＥＧストリームのプログラムク
ロックリファレンス信号であり、該ディジタルＰＬＬ回
路の出力信号を該プログラムクロックリファレンス信号
にストリーム受信装置を同期させるクロックとして使用
したことを特徴とするディジタルＰＬＬ回路。
【請求項４】請求項３記載のディジタルＰＬＬ回路に
おいて、該ディジタルＰＬＬ回路を、ＭＰＥＧオーディオをデコ
ードして再生するために使用したことを特徴とするディ
ジタルＰＬＬ回路。
【請求項５】請求項３記載のディジタルＰＬＬ回路に
おいて、該ディジタルＰＬＬ回路を、ＭＰＥＧビデオをデコード
して再生するために使用したことを特徴とするディジタ
ルＰＬＬ回路。
【請求項６】請求項５記載のディジタルＰＬＬ回路に
おいて、該ディジタルＰＬＬ回路は、ＭＰＥＧビデオのデコード
処理後にテレビ信号に変換する時、該テレビ信号変換に
おける所定の信号の位相を調整するようになっているこ
とを特徴とするディジタルＰＬＬ回路。
【請求項７】請求項６記載のディジタルＰＬＬ回路に
おいて、前記テレビ信号への変換はＮＴＳＣエンコーダにより行
い、前記ＭＰＥＧビデオのデコード処理後に、ディジタ
ル的に前記基準信号或いは該基準信号に同期したクロッ
クでＮＴＳＣエンコードしてテレビ信号に変換する時、
該ディジタルＰＬＬ回路は、該基準信号の周期の増減に
よる色相の狂いを補正するための位相情報に従って前記
ＮＴＳＣエンコード時の色副搬送波の位相を逆調整する
ようになっていることを特徴とするディジタルＰＬＬ回
路。
【請求項８】請求項５記載のディジタルＰＬＬ回路に
おいて、該ディジタルＰＬＬ回路は、前記基準信号により動作し
ている出力系回路の全体のタイミングを制御するカウン
タのカウント値を補正して同期をとるようになっている
ことを特徴とするディジタルＰＬＬ回路。
【請求項９】請求項８記載のディジタルＰＬＬ回路に
おいて、前記基準信号で動作している出力系回路の全体のタイミ
ングを制御するカウンタのカウント値を、所定期間内に
おいて、１回或いは複数回だけ所定の値を増減し、前記
出力系回路全体のタイミングを変えて該基準信号に同期
させるようにしたことを特徴とするディジタルＰＬＬ回
路。
【請求項１０】請求項９記載のディジタルＰＬＬ回路
において、前記カウント値を増減する所定の値または前記所定期間
内において増減を行う回数を、調整可能として構成した
ことを特徴とするディジタルＰＬＬ回路。
【請求項１１】請求項１〜１０のいずれか１項記載の
ディジタルＰＬＬ回路において、前記カウンタによりカウントされる数の増減を１つの時
間或いは複数の時間帯で行う時、テレビのブランキング
期間の映像情報を表示し終わった後で且つ次の同期信号
が来る前に行うようにしたことを特徴とするディジタル
ＰＬＬ回路。
【請求項１２】請求項１〜１０のいずれか１項記載の
ディジタルＰＬＬ回路において、前記カウンタによりカウントされる数の増減を複数の時
間帯で行う時、フィールド単位，フレーム単位，水平走
査単位，或いは，これらの組み合わせで行うようにした
ことを特徴とするディジタルＰＬＬ回路。
【請求項１３】請求項１〜１２のいずれか１項記載の
ディジタルＰＬＬ回路、および、ＭＰＥＧストリームを
一時的に格納するメモリ手段を備えたことを特徴とする
ＭＰＥＧデコーダ。