JPH11175366A

JPH11175366A - 電子回路解析装置、電子回路解析方法、電子回路解析プログラムを記録した媒体および電子回路解析システム

Info

Publication number: JPH11175366A
Application number: JP9339216A
Authority: JP
Inventors: Takahiro Chiba; 高洋千葉
Original assignee: Teijin Seiki Co Ltd
Current assignee: Nabtesco Corp
Priority date: 1997-12-10
Filing date: 1997-12-10
Publication date: 1999-07-02

Abstract

(57)【要約】【課題】ＣＰＵを搭載した電子回路の解析を効率よく
行なう高機能および高精度な電子回路解析システムを簡
単な構成で安価に提供する。【解決手段】本発明の電子回路解析システムは、ター
ゲット２００に搭載されたＣＰＵと同種の第１および第
２のＣＰＵ１１０、１１２と、電源スイッチ１１６と、
第１ドライバ／レシーバ１３０と、記憶装置１２０と、
バス制御部１５０と、検出部１６０と、を備え、第１ド
ライバ／レシーバが、記憶装置とターゲットの両方をア
クセス可能な第１ＣＰＵと、ターゲットに直接接続され
た第２ＣＰＵと、を選択することによって、ターゲット
のデバッグ工程において、さまざまな条件でターゲット
の解析が実施できる。また、第１および第２ＣＰＵを同
期して動作させ、その動作を比較して、その差異を検出
することができる電子回路解析システムが提供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路を解析す
る電子回路解析装置、方法、並びに電子回路を解析する
プログラムを記録した媒体およびシステムに関し、特
に、セントラルプロセッシングユニット（以後、「ＣＰ
Ｕ」と略す）を搭載した電子回路を解析するために、そ
れぞれが電子回路と同種の複数のＣＰＵを利用した電子
回路解析装置、方法、並びに電子回路を解析するプログ
ラムを記録した媒体およびシステムに関する。

【０００２】

【従来の技術】近年、ＣＰＵおよび記憶装置を備えた電
子回路の利用範囲は様々な分野に拡大し、そのシステム
開発を効率良く行って生産性を向上させる必要性が高ま
っている。従来より、電子回路のシステム開発を効率良
く行なうために、電子回路の解析をする電子回路解析装
置が使用されている。このような電子回路解析装置とし
ては、インサーキットエミュレータ（以後、「ＩＣＥ」
と呼ぶ）およびＲＯＭエミュレータなどが良く知られて
いる。

【０００３】図９に示されるように、解析対象の電子回
路（以後、「ターゲット」と呼ぶ）２０は、ＣＰＵ２
１、ＲＯＭ２３、ＲＡＭ２４、入出力装置（以後、「Ｉ
／Ｏ」と略す）２５、ＰＲＯＭ２６を備えている。一般
的にターゲット２０はＰＲＯＭ２６に予めターゲットプ
ログラム３２を記憶しておき、このターゲットプログラ
ム３２を実行して、所定の機能を実現するものである。
ＩＣＥ１０は、このターゲット２０のＣＰＵ２１の代わ
りにＣＰＵソケット２２にＩＣＥ１０のポッド１９を挿
入して、ターゲット２０のＣＰＵ２１、ＲＯＭ２３、Ｒ
ＡＭ２４、Ｉ／Ｏ２５の動作をＩＣＥ１０が代行し、そ
の動作を監視することによって、ターゲット２０の解析
を行なうものである。ＩＣＥ１０は、ターゲット２０の
ハードウェアデバッグを行なうだけでなく、ターゲット
プログラム３２のソフトウェアデバッグ、およびそれら
の統合的なシステムデバッグを行なうものである。

【０００４】図９によれば、ＩＣＥ１０は、ＣＰＵ１１
と、エミュレーション制御部１３と、記憶装置１５と、
インタフェース部１７と、ポッド１９と、から構成され
る。ＩＣＥ１０は、ＣＰＵ１１の動作状態を蓄積するト
レースＲＡＭ（図示なし）などをさらに含むこともでき
る。ＩＣＥ１０はコンピュータ３０とターゲット２０と
の間に介在し、インターフェース部１７を介してコンピ
ュータ３０に接続される。

【０００５】通常、デバッギングソフトと呼ばれる解析
プログラム３１と、ターゲットプログラム３２と、がコ
ンピュータ３０からインターフェース部１７を介してＩ
ＣＥ１０の記憶装置１５に転送される。ＩＣＥ１０は解
析プログラム３１の制御下で、ターゲットプログラム３
２を実行し、ターゲット２０の解析を行なう。ＩＣＥ１
０は、記憶装置１５だけでなくターゲット２０のＲＯＭ
２３、ＲＡＭ２４およびＩ／Ｏ２５などのリソースも使
用して動作するため、初期立ち上げ時に、ターゲット２
０のリソースを認識してシステムに組み込んでから動作
を開始する。

【０００６】図９に示されるＩＣＥ１０は、ターゲット
２０と同じ機種のＣＰＵを使用しているが、一般的に広
く普及しているＩＣＥは、ターゲット２０に使用される
ＣＰＵを製作しているメーカからＣＰＵの機種ごとにＩ
ＣＥ専用のＣＰＵが提供されて構成される。このＩＣＥ
専用のＣＰＵは、ターゲット２０のリソースを使用する
ことなく、ＩＣＥ側で、ターゲット２０のリソースを仮
想コードに置き換えて動作させることができ、従って、
初期立ち上げ時のターゲット２０側へのアクセスが不要
となる。

【０００７】一方、ターゲットプログラム３２をバージ
ョンアップした場合などは、通常、ターゲット２０のデ
バッグは、ＲＯＭエミュレータ４０を使用して行われ
る。図９に示されるように、ＲＯＭエミュレータ４０
は、ターゲット２０のＲＯＭソケット２７にＰＲＯＭ２
６の代わりにポッド４９を挿入して接続される。ターゲ
ット２０のＣＰＵ２１はＣＰＵソケット２２に挿入され
る。コンピュータ３０からインタフェース部4７を介し
て、ターゲットプログラム３２を記憶装置４５に転送し
て、ＲＯＭエミュレータ４０のエミュレーション制御部
４３の制御下でターゲット２０のＣＰＵ２１にターゲッ
トプログラム３２を実行させて、解析を行なうものであ
る。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
ＩＣＥにおいては、ＩＣＥ専用のＣＰＵを使用する場
合、今後ますます高速化するＣＰＵの進歩に、ＩＣＥ専
用のＣＰＵの供給が追随しないという問題がある。ま
た、ＩＣＥ専用のＣＰＵを使用しないＩＣＥの場合、そ
の起動時にはターゲット側のリソースを使用して立ち上
がる為、ターゲット側に予め不具合があると、ＩＣＥ自
身が正常に立ち上がることができないという問題点もあ
った。さらに、電子回路のシステム開発時、ＩＣＥとＲ
ＯＭエミュレータの両方を使用してデバッグを実施する
のも、工程が煩雑になるという問題点がある。

【０００９】上記の問題点を解決するために、本発明の
電子回路解析装置、方法、並びに電子回路を解析するプ
ログラムを記録した媒体およびシステムは、ターゲット
と同種の複数個のＣＰＵを利用し、ターゲットのハード
ウェア、ソフトウェア並びにシステムのデバッグを１台
の装置で実施可能にすることを目的とするとともに、よ
り高機能、高精度な電子回路解析手法を提供することを
目的とする。

【００１０】

【課題を解決するための手段】第１の発明は、上記課題
を解決するために、ＣＰＵソケットに挿入され、所定の
ターゲットプログラムを実行するＣＰＵと、該ＣＰＵに
接続され、前記ターゲットプログラムを記憶するプログ
ラム領域および前記ＣＰＵが使用する作業領域を有する
記憶装置と、を備えた電子回路を解析する電子回路解析
装置であって、前記電子回路を解析するための解析プロ
グラムを実行するとともに、前記電子回路のＣＰＵの動
作を代行する前記電子回路と同種の第１および第２のＣ
ＰＵと、前記電子回路のＣＰＵが外されたＣＰＵソケッ
トを通して前記電子回路と前記第１および第２ＣＰＵと
を接続する接続手段と、前記第１のＣＰＵに接続され、
前記解析プログラムを保存するプログラム領域、前記解
析プログラムの作業領域および前記電子回路の前記記憶
装置を模擬するエミュレーション領域を有するデータの
読取り書込み可能な記憶手段と、前記第１および第２の
ＣＰＵの中から何れか一つのＣＰＵを選択し、該選択さ
れたＣＰＵに、前記電子回路の前記記憶装置の使用を許
可する選択許可手段と、を備えたことを特徴とする。

【００１１】この構成によれば、電子回路のハードウェ
アデバッグ、ソフトウェアデバッグおよびシステムデバ
ッグなどの各デバッグ工程において、適切なＣＰＵを選
択的に動作させて、電子回路の解析を行なうことができ
る電子回路解析装置が提供される。例えば、電子回路の
ハードウェアのデバッグ時は、第１ＣＰＵを選択して、
電子回路の記憶装置を使用せずに、電子回路解析装置の
記憶手段を使用して解析を行なう。次いで、初期の電子
回路のシステムデバッグ時は、第１ＣＰＵを選択して、
電子回路解析装置の記憶手段から、徐々に電子回路の記
憶装置を使用して解析を行なう。最終的な電子回路のシ
ステムデバッグ時は、第２ＣＰＵを選択して、電子回路
の記憶装置を使用して動作させて、電子回路の解析を実
施することができる。さらに、本構成を実現するための
電子回路解析方法およびその方法を実現するための解析
プログラムを記録した媒体が提供される。

【００１２】また、前記選択許可手段が、前記接続手段
を介した前記電子回路と前記第１のＣＰＵとの間に介在
して、前記第１のＣＰＵと前記電子回路との間の接続を
切換えるドライバ／レシーバと、を含んでもよい。この
構成において、前記ドライバ／レシーバが前記第１のＣ
ＰＵと前記電子回路間の全部又は一部を遮断したとき、
前記第１のＣＰＵが前記記憶手段のエミュレーション領
域と遮断されていない領域を使用して動作し、前記第２
のＣＰＵが前記電子回路の前記記憶装置と前記エミュレ
ーション領域を共有領域として使用して動作する。

【００１３】また、前記電子回路解析装置は、インサー
キットエミュレータであっても、ＲＯＭエミュレータで
あってもよい。第２の発明は、上記課題を解決するため
に、所定のクロックパルスを発振するクロック発振器
と、前記第１および第２のＣＰＵの動作状態を示すデー
タを記憶する動作状態記憶手段と、前記第１および第２
のＣＰＵの制御信号をそれぞれ読み取る信号読取手段
と、該信号読取手段の第１および第２のＣＰＵの各制御
信号に基づいて、該信号が一致するかどうか検出する検
出手段と、をさらに備え、前記第１および第２のＣＰＵ
が前記クロック発振器に接続されて、同期して動作する
ことを特徴とする。

【００１４】この構成によれば、第１および第２のＣＰ
Ｕを同じクロックで動作させ、解析すべき電子回路を経
由した制御信号と、電子回路解析装置内のみの制御信号
を比較して、制御信号が不一致かどうかを検出すること
ができ、従来より高機能および高精度な解析を行なうこ
とが可能となる電子回路解析装置が提供される。これに
より、従来のＩＣＥのみでは、不可能であった電子回路
内のノイズによる誤動作などの再現性の無い不具合の解
析も、本発明の電子回路解析装置単体で可能となる。さ
らに、本構成を実現するための電子回路解析方法および
その方法を実現するための解析プログラムを記録した媒
体が提供される。

【００１５】第３の発明は、上記の課題を解決するため
に、ＣＰＵソケットに挿入され、所定のターゲットプロ
グラムを実行するＣＰＵと、該ＣＰＵに接続され、前記
ターゲットプログラムを記憶するプログラム領域および
前記ＣＰＵが使用する作業領域を有する記憶装置と、を
備えた電子回路をコンピュータを利用して解析する電子
回路解析システムであって、前記コンピュータに接続さ
れ、前記電子回路を解析する解析プログラムを転送する
インターフェース部と、前記電子回路を解析するための
解析プログラムを実行するとともに、前記電子回路のＣ
ＰＵの動作を代行する前記電子回路と同種の第１および
第２のＣＰＵと、前記電子回路のＣＰＵが外されたＣＰ
Ｕソケットを通して前記電子回路と第１および第２のＣ
ＰＵとを接続する接続手段と、前記第１のＣＰＵに接続
され、前記解析プログラムを保存するプログラム領域、
前記解析プログラムの作業領域および前記電子回路の前
記記憶装置を模擬するエミュレーション領域を有するデ
ータの読取り書込み可能な記憶手段と、を備えた電子回
路解析装置から構成される電子回路解析システムにおい
て、前記電子回路解析装置が、前記第１および第２のＣ
ＰＵの中から何れか一つのＣＰＵを選択し、該選択され
たＣＰＵに、前記電子回路の前記記憶装置の使用を許可
する選択許可手段を備えたことを特徴とする。

【００１６】この構成によれば、コンピュータを利用し
て、ＣＰＵを搭載した電子回路を解析する解析システ
ム、方法およびその方法を実現するための解析プログラ
ムを記録した媒体が提供され、電子回路と同種の複数の
ＣＰＵを利用することにより、１つの電子回路解析装置
を用いたシステムで、電子回路のハードウェアデバッ
グ、ソフトウェアデバッグおよびシステムデバッグなど
の各デバッグ工程において、適切なＣＰＵおよびリソー
スを選択して電子回路の解析を行なうことが可能にな
る。

【００１７】

【発明の実施の形態】以下に図面に基づいて、本発明の
詳細な説明を示すが、本発明は以下の実施例により限定
されるものではない。尚、すべての図面において、同様
な構成要素は同じ参照記号および符号を用いて示してあ
る。図１に、本発明に係る電子回路解析装置の一実施例
のブロック図を示す。

【００１８】図１に示されるように、電子回路解析装置
１００は、ターゲット２００と、コンピュータ３００の
間に介在し、コンピュータ３００を利用してターゲット
２００を解析するためのものである。本実施例では、解
析されるターゲット２００は、ＣＰＵソケット２０２に
挿入されるＣＰＵ２１０と、ＲＯＭ２２０と、ＲＡＭ２
２２と、Ｉ／Ｏ２２４と、クロック発振器２２６と、を
備えている。ターゲット２００は、所定のターゲットプ
ログラム３２０をＣＰＵ２１０によって実行して、所定
の機能を実現するものである。ＣＰＵ２１０、ＲＯＭ２
２０、ＲＡＭ２２２およびＩ／Ｏ２２４はすべて互いに
バスで接続されている。クロック発振器２２６は、クロ
ックパルスを発振してＣＰＵ２１０に供給する。電子回
路解析装置１００によってターゲット２００の解析を行
なう際、ターゲット２００のＣＰＵ２１０は抜出され
て、代わりに電子回路解析装置１００のポッド１０４が
挿入されて、電子回路解析装置１００とターゲット２０
０が接続される。

【００１９】コンピュータ３００は、特に限定はしない
が、図示されないＣＰＵ本体と、記憶装置と、キーボー
ドおよびＣＲＴ表示器などのコンソールと、プリンタな
どの周辺入出力装置と、外部装置との通信インタフェー
ス部と、を備えている。コンピュータ３００は、デバッ
ギングソフトと呼ばれる解析プログラム３１０とターゲ
ット２００のＣＰＵ２１０が実行するターゲットプログ
ラム３２０が予め記憶装置内にインストールされてい
る。解析プログラム３１０は、本発明の電子回路解析装
置１００の動作を制御するものであり、解析プログラム
３１０によって、コンピュータ３００から電子回路解析
装置１００を制御してターゲット２００の解析が可能に
なる。操作者は、コンピュータ３００を介して、電子回
路解析装置１００を操作でき、必要に応じて電子回路解
析装置１００に所定の命令をすることができる。これら
の処理を可能にするユーザインターフェース手法は公知
技術で実現可能である。ターゲットプログラム３２０
は、前述されたようにターゲット２００が実行するよう
に開発されたプログラムであり、本発明の電子回路解析
装置１００のデバッグ対象のひとつである。これらのプ
ログラムは、各種の媒体に記録されて提供される。媒体
としては、磁気ディスク、フロッピーディスク、光ディ
スク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭおよびＰＲＯＭな
どがあり、コンピュータ３００が読取り可能な媒体の形
態で提供される。

【００２０】本実施例において、電子回路解析装置１０
０は、コンピュータ３００と接続可能なインタフェース
部１０２を備え、例えば、ＲＳ−２３２Ｃなどの通信用
のケーブルでコンピュータ３００に接続される。電子回
路解析装置１００は、さらに、ターゲット２００のＣＰ
Ｕ２１０と同じ機種の第１および第２のＣＰＵ１１０、
１１２と、クロック発振器１１４と、電源スイッチ１１
６と、記憶装置１２０と、第１および第２のドライバ／
レシーバ１３０、１３２と、トレースＲＡＭ１４０と、
バス制御部１５０と、検出部１６０と、を備えている。
尚、図１において、各接続線は一本の線で示されている
が、実際は複数線からなり、それぞれ、任意にデータバ
ス、制御バス、アドレスバスなどを含んでいる。

【００２１】第１および第２ドライバ／レシーバ１３
０、１３２は、マルチプレクサ回路を有し、各端子間の
接続を切換えるものである。第１ドライバ／レシーバ１
３０は、ポッド１０４を介してターゲット２００のＣＰ
Ｕソケット２０２に、第１ＣＰＵ１１０に、およびバス
制御部１５０に、それぞれ接続される。第１ドライバ／
レシーバ１３０は、ターゲット２００と第１ＣＰＵ１１
０の間を接続および遮断する設定を切換えるとともに、
さらに、バス制御部１５０に第１ＣＰＵ１１０の制御信
号の読取を許可および禁止する設定を切換えるものであ
る。第２ドライバ／レシーバ１３２は、第２ＣＰＵ１１
２およびバス制御部１５０に接続される。第２ドライバ
／レシーバ１３２は、バス制御部１５０に第２ＣＰＵ１
１２の制御信号の読取を許可および禁止する設定を切換
えるものである。

【００２２】第１ＣＰＵ１１０は、ターゲット２００の
ＣＰＵソケット２０２にポッド１０４および第１ドライ
バ／レシーバ１３０を介して接続され、第２ＣＰＵ１１
２は、直接ターゲット２００のＣＰＵソケット２０２に
ポッド１０４を介して接続される。クロック発振器１１
４は、第１および第２ＣＰＵ１１０、１１２に接続さ
れ、クロックパルスを発振して、各ＣＰＵにクロックパ
ルスを供給する。

【００２３】電源スイッチ１１６は、第２ＣＰＵ１１２
に接続され、第２ＣＰＵ１１２への電源の供給を入り切
りするものである。本実施例では、第２ＣＰＵ１１２へ
の電源の供給を入り切りすることによって、第２ＣＰＵ
１１２の動作の許可および禁止を切換えている。記憶装
置１２０は、読取り書込みが可能な記憶装置であり、解
析プログラム３１０およびターゲットプログラム３２０
を保存するプログラム領域と、第１ＣＰＵ１１０が使用
する作業領域と、ターゲット２００のＲＯＭ２２０、Ｒ
ＡＭ２２２およびＩ／Ｏ２２４を模擬するエミュレーシ
ョン領域と、を含む。記憶装置１２０は、第１ＣＰＵ１
１０と接続されて、第１ＣＰＵ１１０が動作する際にア
クセスされる。また、記憶装置１２０内のデータは、イ
ンタフェース部１０２を介して、コンピュータ３００か
ら読取り書込みが可能である。

【００２４】トレースＲＡＭ１４０は、読取り書込みが
可能な記憶装置であり、第１および第２ＣＰＵ１１０、
１１２に接続されて、各ＣＰＵの動作状態を蓄積するも
のである。この蓄積されたデータは、インタフェース部
１０２を介して、コンピュータ３００から読取り書込み
が可能である。バス制御部１５０は、第１ドライバ／レ
シーバ１３０を介して、第１ＣＰＵ１１０に接続され、
第２ドライバ／レシーバ１３２を介して、第２ＣＰＵ１
１２に接続され、第１および第２ＣＰＵ１１０、１１２
のバスラインの制御を行なうものである。

【００２５】検出部１６０は、バス制御部１５０に接続
され、バス制御部１５０によって受信された第１および
第２ＣＰＵ１１０、１１２の制御信号が、一致するかど
うか検出するものである。この検出結果は、インタフェ
ース部１０２を介して、コンピュータ３００から読取り
可能である。このように構成された電子回路解析装置を
用いて、ターゲットの解析を行なう場合、はじめに、タ
ーゲットのハードウェアのデバッグを行ない、次いで、
ターゲットのソフトウェアを含めたシステムデバッグが
行われる。また、本発明の電子回路解析装置は、複数の
ＣＰＵを同期して動作させ、これらの動作を比較するこ
とによって、より詳細なシステムデバッグが実施でき、
これにより、ターゲット２００内のノイズによる誤動作
などの再現性の無い不具合の解析も可能となる。さら
に、ターゲットのソフトウェアのバージョンアップなど
に伴う、ソフトウェアのみのデバッグにも使用できる、
すなわち、従来のＲＯＭエミュレータの機能も本発明の
電子回路解析装置は備えている。以下に、それぞれの工
程における、本発明の電子回路解析装置の作用について
説明する。

【００２６】図２に、本発明の電子回路解析装置を用い
てターゲットの解析を行なう手順の第１例を示す。図２
に示されるフローチャート内の各ステップは、必ずしも
実行されなけらばならないものではなく、必要に応じて
自由にバイパス可能であり、それらは一般的なソフトウ
ェア技術およびプログラミング手法を用いて簡単に変形
および変更が可能なものである。ここで、本発明の理解
を深めるために、さらに図３〜５を用いて説明する。図
３〜５において、電子回路解析装置１００内のどの構成
要素がどの工程で作用しているかを明確にするために、
作用している構成要素のみを図示し、作用していない構
成要素は図から省略して示してある。

【００２７】図２に示されるように、ステップＡ１で、
電源スイッチ１１６のスイッチがオフされ、第２ＣＰＵ
１１２を図３に示されるようにシステム構成から排除す
る。次いで、ステップＡ２で、第１ドライバ／レシーバ
１３０を第１ＣＰＵ１１０とターゲット２００の間の接
続を遮断するように設定する。ステップＡ３で、解析プ
ログラム３１０をインタフェース部１０２を介してコン
ピュータ３００から記憶装置１２０に転送して保存す
る。本実施例においては、解析プログラム３１０は、コ
ンピュータ３００から電子回路解析装置１００に転送さ
れるが、他の実施の形態においては、予め電子回路解析
装置内の不揮発性記憶装置に記憶させておき、不揮発性
記憶装置から記憶装置１２０内に転送してもよい。ステ
ップＡ４で、第１ＣＰＵ１１０をリセットして、電子回
路解析装置１００のクロック発振器１１４から発振され
たクロックパルスに基づいて、第１ＣＰＵ１１０を動作
させる。第１ＣＰＵ１１０は、解析プログラム３１０の
制御下で、ターゲット２００のリソース、すなわち、Ｒ
ＯＭ２２０、ＲＡＭ２２２およびＩ／Ｏ２２４を記憶装
置１２０のエミュレーション領域に置き換えてハードウ
ェアのデバッグを実施する。このようにして、電子回路
解析装置１００は、完全にターゲット２００と分離され
た状態でデバッグが可能になる。尚、ステップＡ３で、
ターゲットプログラム３２０を同時にコンピュータ３０
０からダウンロードしてもよく、第１ＣＰＵ１１０によ
ってターゲットプログラム３２０を動作させ、ターゲッ
ト２００のリソースは記憶装置１２０のエミュレーショ
ン領域に置き換えてデバッグを行なうこともできる。こ
のようにすれば、電子回路２００のハード的な不具合に
左右されずに、ターゲットプログラム３２０のソフトウ
ェアの単純な構造チェック程度のデバッグも可能とな
る。

【００２８】次に、ステップＢ１で、第１ドライバ／レ
シーバ１３０を第１ＣＰＵ１１０とターゲット２００の
間を接続するように設定する。ステップＢ２で、ターゲ
ットプログラム３２０をインタフェース部１０２を介し
てコンピュータ３００から記憶装置１２０に転送して保
存する。ステップＢ３で、第１ＣＰＵ１１０をリセット
して、ターゲットプログラム３２０の起動を行なう。こ
のとき、第１ＣＰＵ１１０は、図４に示されるように、
ターゲット２００のクロック発振器２２６から発振され
るクロックパルスに従って動作する。ターゲットプログ
ラム３２０の実行は、記憶装置１２０のエミュレーショ
ン領域を使用して行い、徐々に、ターゲット２００のリ
ソース、すなわちＲＯＭ２２０、ＲＡＭ２２２およびＩ
／Ｏ２２４へと移植させる。

【００２９】次に、ステップＣ１で、電源スイッチ１１
６のスイッチがオンされ、第２ＣＰＵ１１２が、図５に
示されるようにシステム構成に追加される。ステップＣ
２で、第１ドライバ／レシーバ１３０を第１ＣＰＵ１１
０とターゲット２００の接続を遮断するように設定す
る。ステップＣ３で、第２ＣＰＵ１１２をリセットし
て、解析プログラム３１０の制御下で、ターゲットプロ
グラム３２０を実行する。この場合、第２ＣＰＵ１１２
が直接ターゲット２００のＣＰＵソケット２０２に接続
され、かつ、直接アクセスするので、タイミングのずれ
も無く、実機に等しい性能でターゲット２００の解析が
可能である。

【００３０】以上のようにして、本発明の電子回路解析
装置１００は、ターゲット２００の解析を、ハードウェ
アデバッグ、ソフトウェアデバッグ、システムデバッグ
と、段階的に実施することができる。図６〜８に、本発
明の電子回路解析装置の第２の使用例を示す。図６およ
び７に示される手順に従って、本発明の電子回路解析装
置を使用してターゲットの解析を行なう。図６によれ
ば、ステップＤ１で、電源スイッチ１１６をオンして、
第２ＣＰＵ１１２へ電源を供給して動作可能にする。次
いで、ステップＤ２で、第１ドライバ／レシーバ１３０
を、第１ＣＰＵ１１０とターゲット２００間で接続を遮
断するように、且つ、第１ＣＰＵ１１０からの制御信号
がバス制御部１５０で読み取り可能なように設定する。
さらに、ステップＤ３で第２ドライバ／レシーバ１３２
を、第２ＣＰＵ１１２からの制御信号がバス制御部１５
０で読取り可能なように設定する。ステップＤ４で、解
析プログラム３１０およびターゲットプログラム３２０
をインタフェース部１０２を介してコンピュータ３００
から記憶装置１２０に転送して保存する。ステップＤ５
で、第１ＣＰＵ１１０および第２ＣＰＵ１１２をリセッ
トする。これにより、図８に示されるように第１ＣＰＵ
１１０は、電子回路解析装置１００内のリソース、すな
わち、記憶装置１２０を使用して動作し、一方、第２Ｃ
ＰＵ１１２は、ターゲット２００のリソース、すなわ
ち、ＲＯＭ２２０、ＲＡＭ２２２およびＩ／Ｏ２２４を
使用して動作する。図８において、第１ＣＰＵ１１０の
動作に関する構成は点線で示し、第２ＣＰＵ１１２の動
作に関する構成は太い実線で示してある。このように、
本実施例では、第１ＣＰＵ１１０および第２ＣＰＵ１１
２の動作の分離が可能である。本発明においては、この
第１および第２のＣＰＵ１１０および１１２の動作は、
同じクロック発振器１１６によって同期をとって行な
う。これにより、第１および第２ＣＰＵ１１０、１１２
の動作をより詳細に比較して解析することが可能にな
る。

【００３１】ステップＤ６の解析ルーチンは図７に示さ
れる手順に従って解析を行なう。図７に示されるよう
に、ステップＳ１で、第１および第２ＣＰＵ１１０、１
１２の動作状態はトレースＲＡＭ１４０に蓄積される。
次いで、ステップＳ２で、第１および第２ドライバ／レ
シーバ１３０、１３２から第１および第２ＣＰＵ１１
０、１１２から制御信号をバス制御部１５０がそれぞれ
読み取る。ステップＳ３で、検出部１６０が、各制御信
号が一致するか否かを判別する。ステップＳ３で、制御
信号が一致する場合は、そのままステップＳ１へ戻り、
一致しない場合は、ステップＳ４へ進み、第１および第
２ＣＰＵ１１０、１１２の制御信号に不一致が検出され
たことを通知して、ステップＳ５へ進む。この通知は所
定のフラグを使用しても良く、この場合はインターフェ
ース部１０２を介してコンピュータ３００からフラグの
内容を読取ることによって通知することができる。ある
いは、所定のレジスタビットを割り当ててもよく、この
場合はコンピュータ３００に割り込みをかけて通知する
ことができる。さらに、通常はステップＳ１の第１およ
び第２ＣＰＵ１１０、１１２の動作状態の蓄積は行なわ
ずに、不一致の検出をトリガにして、第１および第２Ｃ
ＰＵ１１０、１１２の動作状態の蓄積を自動的に開始す
るようにしても良い。いずれにしても、不一致の通知を
受けて、操作者はそれ以後の解析ルーチンを続行するか
終了するかの判断することができる。操作者は、必要に
応じて解析ルーチンの終了を要求することになる。ステ
ップＳ５では、操作者からの解析ルーチンの終了要求が
あるか否かを確認し、終了要求がある場合が、解析ルー
チンを終了して、図６に示されるメインルーチンへ戻
り、そのまま処理を終了する。ステップＳ５で、操作者
からの解析ルーチン終了の要求がないと判定された場合
は、ステップＳ１へ戻る。

【００３２】このようにして、操作者はステップ４にお
ける不一致の通知を受けて、各第１および第２ＣＰＵ１
１０、１１２のトレースＲＡＭ１４０内に蓄積されたデ
ータを参照し、より詳細に解析を行なうことが可能にな
り、ターゲット２００内のノイズによる誤動作などの再
現性の無い不具合の解析も可能になる。

【００３３】

【発明の効果】第１の発明によれば、電子回路と同種の
複数個のＣＰＵを備え、第１のＣＰＵは電子回路解析装
置の記憶手段と、電子回路の記憶装置に接続され、第２
のＣＰＵは、電子回路の記憶装置に直接接続され、第１
および第２のＣＰＵの何れを動作させるか選択する選択
許可手段を有するので、電子回路のハードウェアデバッ
グ、ソフトウェアデバッグおよびシステムデバッグなど
の各デバッグ工程において、適切なＣＰＵを選択的に動
作させて、電子回路の解析を行なうことができる。例え
ば、電子回路のハードウェアのデバッグ時は、第１ＣＰ
Ｕを選択して、電子回路の記憶装置を使用せずに、電子
回路解析装置の記憶手段を使用して解析を行なう。次い
で、初期の電子回路のシステムデバッグ時は、第１ＣＰ
Ｕを選択して、電子回路解析装置の記憶手段から、徐々
に電子回路の記憶装置を使用して解析を行なう。最終的
な電子回路のシステムデバッグ時は、第２ＣＰＵを選択
して、電子回路の記憶装置を使用して動作させて、電子
回路の解析を実施することができる。また、電子回路と
同種のＣＰＵを使用するので、電子回路解析装置専用の
ＣＰＵの開発を待たずとも、電子回路の解析が行なえ
る。

【００３４】また、選択許可手段が、第１ＣＰＵと電子
回路の間の接続を切換えるドライバ／レシーバから構成
されるので、簡単な構成で第１および第２ＣＰＵを選択
および切換えをすることができる。さらに、これらによ
り、第１ＣＰＵが電子回路解析装置の記憶手段のエミュ
レーション領域のみを使用して動作し、一方、第２ＣＰ
Ｕが電子回路の記憶装置を使用して動作させることがで
きるので、複数のＣＰＵを動作させる条件を簡単な構成
で明確に分離できる電子回路解析装置を提供することも
できる。さらに、本構成を実現するための電子回路解析
方法およびその方法を実現するための解析プログラムを
記録した媒体を提供することができる。

【００３５】第２の発明によれば、第１および第２ＣＰ
Ｕを同じクロックで動作させ、解析すべき電子回路を経
由した制御信号と、電子回路解析装置内のみの制御信号
とを比較して、制御信号が不一致かどうかを検出するこ
とができ、従来より高機能および高精度な解析を行なう
ことが可能となる。これにより、従来のＩＣＥのみで
は、不可能であった電子回路内のノイズによる誤動作な
どの再現性の無い不具合の解析も、本発明の電子回路解
析装置単体で可能となる。さらに、本構成を実現するた
めの電子回路解析方法およびその方法を実現するための
解析プログラムを記録した媒体を提供することができ
る。

【００３６】第３の発明によれば、コンピュータを利用
して、ＣＰＵを搭載した電子回路を解析する解析システ
ム、方法およびその方法を実現するための解析プログラ
ムを記録した媒体が提供される。電子回路と同種のＣＰ
Ｕを複数個使用することにより、１つの電子回路解析装
置を用いた簡単な構成のシステムで、電子回路のハード
ウェアデバッグ、ソフトウェアデバッグおよびシステム
デバッグなどの各デバッグ工程において、適切なＣＰＵ
およびリソースを選択して電子回路の解析を行なうこと
が可能になる。すなわち、電子回路解析システムを安価
に構成でき、電子回路の開発工程におけるデバッグ手順
を簡略化し、デバッグ工程の短縮も図れる。

【図面の簡単な説明】

【図１】本発明に係る電子回路解析システムの一実施例
を示すブロック図である。

【図２】図１に示される電子回路解析装置を用いた、タ
ーゲットのデバッグ手順の第１例を示すフローチャート
である。

【図３】図２に示されるターゲットデバッグ手順におけ
るハードウェアデバッグ時の、電子回路解析装置の機能
ブロック図である。

【図４】図２に示されるターゲットデバッグ手順におけ
るシステムデバッグ時の、電子回路解析装置の機能ブロ
ック図である。

【図５】図２に示されるターゲットデバッグ手順におけ
るソフトウェアデバッグ時の、電子回路解析装置の機能
ブロック図である。

【図６】図１に示される電子回路解析装置を用いた、タ
ーゲットのデバッグ手順の第２例を示すフローチャート
である。

【図７】図６に示されるターゲットのデバッグにおける
解析ルーチンの処理手順を示すフローチャートである。

【図８】図６に示されるターゲットデバッグ手順におけ
るシステムデバッグ時の、電子回路解析装置のブロック
図である。

【図９】従来のＩＣＥおよびＲＯＭエミュレーを用いた
電子回路解析システムの構成を示すブロック図である。

【符号の説明】

１００電子回路解析装置１０２インタフェース部１０４ポッド（接続手段）１１０第１ＣＰＵ（実行手段）１１２第２ＣＰＵ（実行手段）１１４クロック発振器１１６電源スイッチ（選択許可手段）１２０記憶装置（記憶手段）１３０第１ドライバ／レシーバ（選択許可手段）１３２第２ドライバ／レシーバ（信号読取手段）１４０トレースＲＡＭ（動作状態記憶手段）１５０バス制御部（信号読取手段）１６０検出部（検出手段）２００ターゲット（電子回路）２０２ＣＰＵソケット２１０ＣＰＵ２２０ＲＯＭ（記憶装置）２２２ＲＡＭ（記憶装置）２２４Ｉ／Ｏ２２６クロック発振器３００コンピュータ３１０解析プログラム３２０ターゲットプログラム

Claims

【特許請求の範囲】

【請求項１】ＣＰＵソケットに挿入され、所定のターゲ
ットプログラムを実行するＣＰＵと、該ＣＰＵに接続さ
れ、前記ターゲットプログラムを記憶するプログラム領
域および前記ＣＰＵが使用する作業領域を有する記憶装
置と、を備えた電子回路を解析する電子回路解析装置で
あって、前記電子回路を解析するための解析プログラム
を実行するとともに、前記電子回路のＣＰＵの動作を代
行する前記電子回路と同種の第１および第２のＣＰＵ
と、前記電子回路のＣＰＵが外されたＣＰＵソケットを
通して前記電子回路と前記第１および第２ＣＰＵとを接
続する接続手段と、前記第１のＣＰＵに接続され、前記
解析プログラムを保存するプログラム領域、前記解析プ
ログラムの作業領域および前記電子回路の前記記憶装置
を模擬するエミュレーション領域を有するデータの読取
り書込み可能な記憶手段と、前記第１および第２のＣＰＵの中から何れか一つのＣＰ
Ｕを選択し、該選択されたＣＰＵに、前記電子回路の前
記記憶装置の使用を許可する選択許可手段と、を備えた
ことを特徴とする電子回路解析装置。
【請求項２】請求項１記載の装置において、前記選択許可手段が、前記接続手段を介した前記電子回路と前記第１のＣＰＵ
との間に介在して、前記第１のＣＰＵと前記電子回路と
の間の接続を切換えるドライバ／レシーバを含むことを
特徴とする電子回路解析装置。
【請求項３】請求項２記載の装置において、前記ドライバ／レシーバが前記第１のＣＰＵと前記電子
回路間を全て又は一部遮断したとき、前記第１のＣＰＵ
が前記記憶手段のエミュレーション領域と遮断していな
い領域を使用して動作し、前記第２のＣＰＵが前記電子
回路の前記記憶装置や前記エミュレーション領域を共有
領域として使用して動作することを特徴とする電子回路
解析装置。
【請求項４】請求項１記載の装置が、所定のクロックパルスを発振するクロック発振器と、前記第１および第２のＣＰＵの動作状態を示すデータを
記憶する動作状態記憶手段と、前記第１および第２のＣＰＵの制御信号をそれぞれ読み
取る信号読取手段と、該信号読取手段の第１および第２のＣＰＵの各制御信号
に基づいて、該信号が一致するかどうか検出する検出手
段と、をさらに備え、前記第１および第２のＣＰＵが前記クロック発振器に接
続されて、同期して動作することを特徴とする電子回路
解析装置。
【請求項５】請求項１記載の装置が、インサーキットエ
ミュレータであることを特徴とする電子回路解析装置。
【請求項６】請求項１記載の装置が、ＲＯＭエミュレー
タであることを特徴とする電子回路解析装置。
【請求項７】ＣＰＵソケットに挿入され、所定のターゲ
ットプログラムを実行するＣＰＵと、該ＣＰＵに接続さ
れ、前記ターゲットプログラムを記憶するプログラム領
域および前記ＣＰＵが使用する作業領域を有する記憶装
置と、を備えた電子回路を解析する電子回路解析方法で
あって、前記電子回路のＣＰＵと同種の第１および第２のＣＰＵ
と、前記電子回路を解析するための解析プログラムを保
存するプログラム領域、前記解析プログラムの作業領域
および前記電子回路の前記記憶装置を模擬するエミュレ
ーション領域を有するデータの読取り書込み可能な記憶
装置と、を準備するステップ（ａ）と、前記電子回路のＣＰＵが外されたＣＰＵソケットを通し
て前記電子回路と前記第１および第２のＣＰＵとを接続
するステップ（ｂ）と、前記解析プログラムを実行するステップ（ｃ）と、前記第１および第２のＣＰＵの中から何れか一つのＣＰ
Ｕを選択するステップ（ｄ）と、該ステップ（ｄ）で選択されたＣＰＵが前記電子回路の
ＣＰＵの動作の代行をするとき、該ＣＰＵに前記電子回
路の前記記憶装置の使用を許可するステップ（ｅ）と、
を備えたことを特徴とする電子回路解析方法。
【請求項８】請求項７記載の方法において、前記ステップ（ｅ）が、前記第１のＣＰＵと前記電子回
路との間を接続するステップ（ｅ１）と、前記第１のＣ
ＰＵと前記電子回路間の接続を遮断するステップ（ｅ
２）と、を含むことを特徴とする電子回路解析方法。
【請求項９】請求項７記載の方法において、所定のクロックパルスを発振するステップ（ｆ）と、前記ステップで発振されたクロックに従って、前記第１
および第２のＣＰＵが同期して動作するステップ（ｇ）
と、前記第１および第２のＣＰＵの動作状態を示すデータを
記憶するステップ（ｈ）と、該第１および第２のＣＰＵからの制御信号を読み取るス
テップ（ｉ）と、該ステップ（ｉ）で読取られた第１および第２のＣＰＵ
の各制御信号に基づいて、該信号が一致するかどうか検
出するステップ（ｊ）と、をさらに備えたことを特徴と
する電子回路解析方法。
【請求項１０】ＣＰＵソケットに挿入され、所定のター
ゲットプログラムを実行するＣＰＵと、該ＣＰＵに接続
され、前記ターゲットプログラムを記憶するプログラム
領域および前記ＣＰＵが使用する作業領域を有する記憶
装置と、を備えた電子回路を解析する電子回路解析装置
が実行する電子回路解析プログラムを記録した媒体であ
って、前記電子回路解析装置が、前記電子回路のＣＰＵ
が外されてＣＰＵソケットを通して前記電子回路に接続
され、前記電子回路と同種の、前記解析プログラムを実
行する第１および第２のＣＰＵと、前記第１のＣＰＵに
接続され、前記解析プログラムを保存するプログラム領
域、前記解析プログラムの作業領域および前記電子回路
の前記記憶装置を模擬するエミュレーション領域を有す
るデータの読取り書込み可能な記憶装置と、を備え、前記解析プログラムが、前記電子回路解析装置の第１および第２のＣＰＵの中か
ら何れか一つのＣＰＵを選択するステップ（ａ）と、該ステップ（ａ）で選択されたＣＰＵが前記電子回路の
ＣＰＵの動作を代行するとき、該ＣＰＵに前記電子回路
の記憶装置の使用を許可するステップ（ｂ）と、を備え
たことを特徴とする電子回路解析プログラムを記録した
媒体。
【請求項１１】請求項１０記載の媒体において、前記解析プログラムのステップ（ｂ）が、前記電子回路
解析装置の第１のＣＰＵと前記電子回路との間を接続す
るステップ（ｂ１）と、前記電子回路解析装置の第１の
ＣＰＵと前記電子回路間の接続を遮断するステップ（ｂ
２）と、を含むことを特徴とする電子回路解析プログラ
ムを記録した媒体。
【請求項１２】請求項１０記載の媒体において、前記解析プログラムが、所定のクロックパルスを発振するステップ（ｃ）と、前記ステップで発振されたクロックに従って、前記電子
回路解析装置の第１および第２のＣＰＵが同期して動作
するステップ（ｄ）と、前記電子回路解析装置の第１および第２のＣＰＵの動作
状態を示すデータを記憶するステップ（ｅ）と、該電子回路解析装置の第１および第２のＣＰＵからの制
御信号を読み取るステップ（ｆ）と、該ステップ（ｆ）で読取られた電子回路解析装置の第１
および第２のＣＰＵの各制御信号に基づいて、該信号が
一致するかどうか検出するステップ（ｇ）と、をさらに
備えたことを特徴とする電子回路解析プログラムを記録
した媒体。
【請求項１３】ＣＰＵソケットに挿入され、所定のター
ゲットプログラムを実行するＣＰＵと、該ＣＰＵに接続
され、前記ターゲットプログラムを記憶するプログラム
領域および前記ＣＰＵが使用する作業領域を有する記憶
装置と、を備えた電子回路をコンピュータを利用して解
析する電子回路解析システムであって、前記コンピュー
タに接続され、前記電子回路を解析する解析プログラム
を転送するインターフェース部と、前記電子回路を解析
するための解析プログラムを実行するとともに、前記電
子回路のＣＰＵの動作を代行する前記電子回路と同種の
第１および第２のＣＰＵと、前記電子回路のＣＰＵが外
されたＣＰＵソケットを通して前記電子回路と第１およ
び第２のＣＰＵとを接続する接続手段と、前記第１のＣ
ＰＵに接続され、前記解析プログラムを保存するプログ
ラム領域、前記解析プログラムの作業領域および前記電
子回路の前記記憶装置を模擬するエミュレーション領域
を有するデータの読取り書込み可能な記憶手段と、を備
えた電子回路解析装置から構成される電子回路解析シス
テムにおいて、前記電子回路解析装置が、前記第１および第２のＣＰＵの中から何れか一つのＣＰ
Ｕを選択し、該選択されたＣＰＵに、前記電子回路の前
記記憶装置の使用を許可する選択許可手段を備えたこと
を特徴とする電子回路解析システム。
【請求項１４】請求項１３記載のシステムにおいて、前記電子回路解析装置の選択許可手段が、前記接続手段を介した前記電子回路と前記第１のＣＰＵ
との間に介在して、前記第１のＣＰＵと前記電子回路と
の間の接続を切換えるドライバ／レシーバを含むことを
特徴とする電子回路解析システム。
【請求項１５】請求項１４記載のシステムにおいて、前記電子回路解析装置のドライバ／レシーバが前記電子
回路解析装置の第１のＣＰＵと前記電子回路間の全部又
は一部を遮断したとき、前記電子回路解析装置の第１の
ＣＰＵが前記電子回路解析装置の記憶手段のエミュレー
ション領域と遮断していない領域を使用して動作し、前
記電子回路解析装置の第２のＣＰＵが前記電子回路の前
記記憶装置や前記エミュレーション領域を共有領域とし
て使用して動作することを特徴とする電子回路解析シス
テム。
【請求項１６】請求項１５記載のシステムにおいて、前記電子回路解析装置が、所定のクロックパルスを発振するクロック発振器と、前記第１および第２のＣＰＵの動作状態を示すデータを
記憶する動作状態記憶手段と、前記第１および第２のＣＰＵの制御信号をそれぞれ読み
取る信号読取手段と、該信号読取手段の第１および第２のＣＰＵの各制御信号
に基づいて、該信号が一致するかどうか検出する検出手
段と、をさらに備え、前記電子回路解析装置の第１および第２のＣＰＵが前記
電子回路解析装置のクロック発振器に接続されて、同期
して動作することを特徴とする電子回路解析システム。