JPH1117536A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH1117536A JPH1117536A JP9167251A JP16725197A JPH1117536A JP H1117536 A JPH1117536 A JP H1117536A JP 9167251 A JP9167251 A JP 9167251A JP 16725197 A JP16725197 A JP 16725197A JP H1117536 A JPH1117536 A JP H1117536A
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- JP
- Japan
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- signal
- output
- counter
- count
- frequency
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】グリッチの発生、誤動作を防止できる周波数シ
ンセサイザを提供する。 【解決手段】ＶＣＯ１１と、カウント信号を入力に応じ
分周値Ｋまたは（Ｋ＋１）を分周値としてＶＣＯ１１の
出力信号を分周しパルス信号を出力する分周回路１２ａ
と、分周回路１２ａの出力パルス信号に基づきカウント
データ値Ｎｐを０までカウントダウンしその結果を出力
するメインカウンタ１３と、分周回路１２ａの出力パル
ス信号に基づきカウントデータ値Ａ（＜Ｎｐ）を１まで
カウントダウンするスワローカウンタ１４ａと、スワロ
ーカウンタの出力を分周回路１２ａの出力パルス信号に
基づいてラッチしてカウント信号Ｓ１９を出力するフリ
ップフロップ１９と、スワローカウンタ１４ａへ入力さ
れるカウントデータ値Ａを入力し、それが０データであ
る場合にフリップフロップ１９をセット状態とするアン
ドゲート２０と、位相比較回路１５とを設ける。
ンセサイザを提供する。 【解決手段】ＶＣＯ１１と、カウント信号を入力に応じ
分周値Ｋまたは（Ｋ＋１）を分周値としてＶＣＯ１１の
出力信号を分周しパルス信号を出力する分周回路１２ａ
と、分周回路１２ａの出力パルス信号に基づきカウント
データ値Ｎｐを０までカウントダウンしその結果を出力
するメインカウンタ１３と、分周回路１２ａの出力パル
ス信号に基づきカウントデータ値Ａ（＜Ｎｐ）を１まで
カウントダウンするスワローカウンタ１４ａと、スワロ
ーカウンタの出力を分周回路１２ａの出力パルス信号に
基づいてラッチしてカウント信号Ｓ１９を出力するフリ
ップフロップ１９と、スワローカウンタ１４ａへ入力さ
れるカウントデータ値Ａを入力し、それが０データであ
る場合にフリップフロップ１９をセット状態とするアン
ドゲート２０と、位相比較回路１５とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ(Phase Loc
ked Loop) 回路による周波数シンセサイザに関するもの
である。
ked Loop) 回路による周波数シンセサイザに関するもの
である。
【０００２】
【従来の技術】ＰＬＬ周波数シンセサイザの方式の一つ
としてパルススワロー方式が知られている。
としてパルススワロー方式が知られている。
【０００３】図３は、パルススワロー方式を採用した周
波数シンセサイザの構成例を示すブロック図である。周
波数シンセサイザ１０は、図３に示すように、ＶＣＯ１
１、（Ｋ，Ｋ＋１）分周回路１２、メインカウンタ１
３、スワローカウンタ１４、位相比較回路（Ｐ／Ｃ）１
５、ローパスフィルタ（ＬＰＦ）１６、２入力アンドゲ
ート１７、インバータ１８により構成されている。
波数シンセサイザの構成例を示すブロック図である。周
波数シンセサイザ１０は、図３に示すように、ＶＣＯ１
１、（Ｋ，Ｋ＋１）分周回路１２、メインカウンタ１
３、スワローカウンタ１４、位相比較回路（Ｐ／Ｃ）１
５、ローパスフィルタ（ＬＰＦ）１６、２入力アンドゲ
ート１７、インバータ１８により構成されている。
【０００４】この周波数シンセサイザ１０において、分
周回路１２では、スワローカウンタ１４の出力信号であ
るカウント信号Ｓ１４がローレベルで入力されていると
きはＶＣＯ１１の出力信号Ｓ１１が分周値Ｋ＋１をもっ
て分周され、カウント信号Ｓ１４がハイレベルで入力さ
れたときはＶＣＯ１１の出力信号Ｓ１１が分周値Ｋをも
って分周され、パルス信号Ｓ１２が出力される。
周回路１２では、スワローカウンタ１４の出力信号であ
るカウント信号Ｓ１４がローレベルで入力されていると
きはＶＣＯ１１の出力信号Ｓ１１が分周値Ｋ＋１をもっ
て分周され、カウント信号Ｓ１４がハイレベルで入力さ
れたときはＶＣＯ１１の出力信号Ｓ１１が分周値Ｋをも
って分周され、パルス信号Ｓ１２が出力される。
【０００５】また、メインカウンタ１３では、外部から
与えられる分周用定数であるカウントデータ値Ｎｐ（Ｎ
ｐ＞２）が分周回路１２の出力信号Ｓ１２（クロック信
号ＣＬＫ）に基づきカウントダウンされ（Ｎｐ個のパル
スをカウント）、カウント値が「１」になった時点で信
号Ｓ１３が位相比較回路１５に出力される。
与えられる分周用定数であるカウントデータ値Ｎｐ（Ｎ
ｐ＞２）が分周回路１２の出力信号Ｓ１２（クロック信
号ＣＬＫ）に基づきカウントダウンされ（Ｎｐ個のパル
スをカウント）、カウント値が「１」になった時点で信
号Ｓ１３が位相比較回路１５に出力される。
【０００６】スワローカウンタ１４では、分周回路１２
の出力信号Ｓ１２とインバータ１８の出力信号Ｓ１８と
の論理積をとるアンドゲート１７の出力信号Ｓ１７を受
けて、外部から与えられた分周用定数であるカウントデ
ータ値Ａ（Ａ＜Ｎｐ）が信号Ｓ１７（クロック信号ＣＬ
Ｋ）に基づきカウントダウンされ（Ａ個のパルスをカウ
ント）、そのカウント値が「０」になるまではローレベ
ル、「０」になるとハイレベルのカウント信号Ｓ１４が
分周回路１２およびインバータ１８に出力される。
の出力信号Ｓ１２とインバータ１８の出力信号Ｓ１８と
の論理積をとるアンドゲート１７の出力信号Ｓ１７を受
けて、外部から与えられた分周用定数であるカウントデ
ータ値Ａ（Ａ＜Ｎｐ）が信号Ｓ１７（クロック信号ＣＬ
Ｋ）に基づきカウントダウンされ（Ａ個のパルスをカウ
ント）、そのカウント値が「０」になるまではローレベ
ル、「０」になるとハイレベルのカウント信号Ｓ１４が
分周回路１２およびインバータ１８に出力される。
【０００７】すなわち、スワローカウンタ１４では、メ
インカウンタ１３がＮｐ個のパルスをカウントする前
に、Ａ個のパルスがカウントされ、分周回路１２にＡ×
（信号Ｓ１２のパルス幅）の幅のローレベルのパルスが
出力される。結果的に、分周回路１２はカウント信号Ｓ
１４がハイレベルのとき分周値がＫとなるので、分周回
路１２、メインカウンタ１３およびスワローカウンタ１
４による全体の分周比Ｄが次式で表される値に設定され
る。
インカウンタ１３がＮｐ個のパルスをカウントする前
に、Ａ個のパルスがカウントされ、分周回路１２にＡ×
（信号Ｓ１２のパルス幅）の幅のローレベルのパルスが
出力される。結果的に、分周回路１２はカウント信号Ｓ
１４がハイレベルのとき分周値がＫとなるので、分周回
路１２、メインカウンタ１３およびスワローカウンタ１
４による全体の分周比Ｄが次式で表される値に設定され
る。
【０００８】
【数１】 Ｄ＝Ａ（ｋ＋１）＋Ｋ（Ｎｐ−Ａ）＝Ｋ・Ｎｐ＋Ａ
【０００９】また、この信号Ｓ１３はメインカウンタ１
３およびスワローカウンタ１４にプリセットイネーブル
信号ＰＥとして入力される。プリセットイネーブル信号
ＰＥが入力されると、メインカウンタ１３およびスワロ
ーカウンタ１４ではカウント値がプリセットされ、外部
から与えられるカウントデータ値ＮｐおよびＡからカウ
ントダウンが行われる。
３およびスワローカウンタ１４にプリセットイネーブル
信号ＰＥとして入力される。プリセットイネーブル信号
ＰＥが入力されると、メインカウンタ１３およびスワロ
ーカウンタ１４ではカウント値がプリセットされ、外部
から与えられるカウントデータ値ＮｐおよびＡからカウ
ントダウンが行われる。
【００１０】そして、位相比較回路１５では、メインカ
ウンタ１３の出力信号Ｓ１３の位相と基準信号Ｓref の
位相が比較される。比較の結果、メインカウンタ１３の
出力信号Ｓ１３の位相が基準信号Ｓref の位相より進ん
でいるか遅れているときかを示す制御信号Ｓ１５がロー
パスフィルタ１６を介してＶＣＯ１１にフィードバック
される。そして、メインカウンタ１３の出力信号Ｓ１３
と基準信号Ｓref の位相差が零になったとき、ロック状
態となり上述したフィードバックループが安定する。
ウンタ１３の出力信号Ｓ１３の位相と基準信号Ｓref の
位相が比較される。比較の結果、メインカウンタ１３の
出力信号Ｓ１３の位相が基準信号Ｓref の位相より進ん
でいるか遅れているときかを示す制御信号Ｓ１５がロー
パスフィルタ１６を介してＶＣＯ１１にフィードバック
される。そして、メインカウンタ１３の出力信号Ｓ１３
と基準信号Ｓref の位相差が零になったとき、ロック状
態となり上述したフィードバックループが安定する。
【００１１】
【発明が解決しようとする課題】ところで、パルススワ
ロー方式を採用した周波数シンセサイザでは、スワロー
カウンタは分周を１〜２n までプログラムされる。この
ため通常「０」を検出し、カウント信号Ｓ１４を出力す
る。上記周波数シンセサイザにおけるスワローカウンタ
はフリップフロップを多段に接続して構成されることか
ら内部遅延が潜在しており、そのため図４に示すよう
に、「０」デコード出力にグリッチが生じる場合があ
る。その結果、誤動作を起こす可能性が高い。なお、メ
インカウンタは「０」検出を行うことがないので、グリ
ッチに基づく誤動作のおそれはない。
ロー方式を採用した周波数シンセサイザでは、スワロー
カウンタは分周を１〜２n までプログラムされる。この
ため通常「０」を検出し、カウント信号Ｓ１４を出力す
る。上記周波数シンセサイザにおけるスワローカウンタ
はフリップフロップを多段に接続して構成されることか
ら内部遅延が潜在しており、そのため図４に示すよう
に、「０」デコード出力にグリッチが生じる場合があ
る。その結果、誤動作を起こす可能性が高い。なお、メ
インカウンタは「０」検出を行うことがないので、グリ
ッチに基づく誤動作のおそれはない。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、グリッチの発生を防止でき、誤
動作を防止できる周波数シンセサイザを提供することに
ある。
のであり、その目的は、グリッチの発生を防止でき、誤
動作を防止できる周波数シンセサイザを提供することに
ある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、制御信号の入力レベルに応じた周波数で
発振する発振手段と、カウント信号が第１の論理レベル
にあるときには値Ｋを分周比とし、上記カウント信号が
第２の論理レベルにあるときには値（Ｋ＋１）を分周比
として上記発振手段の出力信号を分周してパルス信号を
出力する分周手段と、外部から与えられるカウント値Ｎ
ｐを上記パルス信号に応答してカウントダウンし、１を
検出するとその検出結果を出力する第１のカウンタと、
上記第１のカウンタの出力信号を上記パルス信号に応答
して保持する第１のラッチ回路と、外部から与えられる
カウント値Ａを上記パルス信号に応答してカウントダウ
ンし、１を検出するとその検出結果を出力する第２のカ
ウンタと、上記第２のカウンタの出力信号を上記パルス
信号に応答して保持する第２のラッチ回路と、上記カウ
ント値Ａが０のときに上記第２のラッチ回路の出力を固
定とする第１の制御回路と、上記第２のラッチ回路の出
力信号に応じて上記パルス信号の上記第２のカウンタへ
の入力を制御する第２の制御回路と、上記第１のラッチ
回路の出力信号と基準信号との位相差を比較し、その比
較結果を上記制御信号として上記発振手段に出力する位
相比較手段とを有する。
め、本発明は、制御信号の入力レベルに応じた周波数で
発振する発振手段と、カウント信号が第１の論理レベル
にあるときには値Ｋを分周比とし、上記カウント信号が
第２の論理レベルにあるときには値（Ｋ＋１）を分周比
として上記発振手段の出力信号を分周してパルス信号を
出力する分周手段と、外部から与えられるカウント値Ｎ
ｐを上記パルス信号に応答してカウントダウンし、１を
検出するとその検出結果を出力する第１のカウンタと、
上記第１のカウンタの出力信号を上記パルス信号に応答
して保持する第１のラッチ回路と、外部から与えられる
カウント値Ａを上記パルス信号に応答してカウントダウ
ンし、１を検出するとその検出結果を出力する第２のカ
ウンタと、上記第２のカウンタの出力信号を上記パルス
信号に応答して保持する第２のラッチ回路と、上記カウ
ント値Ａが０のときに上記第２のラッチ回路の出力を固
定とする第１の制御回路と、上記第２のラッチ回路の出
力信号に応じて上記パルス信号の上記第２のカウンタへ
の入力を制御する第２の制御回路と、上記第１のラッチ
回路の出力信号と基準信号との位相差を比較し、その比
較結果を上記制御信号として上記発振手段に出力する位
相比較手段とを有する。
【００１４】好適には、上記カウント値Ａはカウント値
Ｎｐよりも小さい値である。
Ｎｐよりも小さい値である。
【００１５】更には、上記第１および第２のカウンタは
上記第１のラッチ回路の出力信号によりリセットされ、
上記第２のラッチ回路の出力信号が上記カウント信号で
ある。
上記第１のラッチ回路の出力信号によりリセットされ、
上記第２のラッチ回路の出力信号が上記カウント信号で
ある。
【００１６】本発明の周波数シンセサイザによれば、分
周手段では、第２のラッチ回路の出力カウント信号が第
１の論理レベルにあるときには発振手段の出力信号が分
周値Ｋをもって分周され、上記カウント信号が第２の論
理レベルにあるときには発振手段の出力信号が分周値
（Ｋ＋１）をもって分周され、パルス信号として第１の
カウンタ及び第２のカウンタに出力される。第１のカウ
ンタでは、外部から与えられるカウントデータ値Ｎｐが
分周手段の出力パルス信号に基づきカウントダウンさ
れ、カウント値が１になったことを示す信号が第１のラ
ッチ回路に出力される。第１のラッチ回路では、第１の
カウンタから出力される信号が分周手段の出力パルス信
号に応答して位相比較手段に出力される。
周手段では、第２のラッチ回路の出力カウント信号が第
１の論理レベルにあるときには発振手段の出力信号が分
周値Ｋをもって分周され、上記カウント信号が第２の論
理レベルにあるときには発振手段の出力信号が分周値
（Ｋ＋１）をもって分周され、パルス信号として第１の
カウンタ及び第２のカウンタに出力される。第１のカウ
ンタでは、外部から与えられるカウントデータ値Ｎｐが
分周手段の出力パルス信号に基づきカウントダウンさ
れ、カウント値が１になったことを示す信号が第１のラ
ッチ回路に出力される。第１のラッチ回路では、第１の
カウンタから出力される信号が分周手段の出力パルス信
号に応答して位相比較手段に出力される。
【００１７】第２のカウンタでは、分周手段の出力パル
ス信号を受けて、外部から与えられるカウントデータ値
Ａ（Ａ＜Ｎｐ）が上記出力パルス信号に基づきカウント
ダウンされ、カウント値が１になったことを示す信号が
第２のラッチ回路に出力される。第２のラッチ回路で
は、第２のカウンタから出力される信号が分周手段の出
力パルス信号に応答して分周手段に出力される。カウン
トデータ値Ａが「１」以上であるときには、第２のカウ
ンタがカウント値が１になったことを示す信号を第２の
ラッチ回路に出力し、その信号が分周手段の出力パルス
信号に応答して分周手段に出力される。一方、カウント
データ値Ａが「０」で与えられるときには、第２の制御
回路により第２のラッチ回路の出力が固定される。した
がって、このときカウンタ内の遅延等に基づくグリッチ
が発生することがない。第２のラッチ回路の出力信号に
応じて分周手段の分周値がＫ又は（Ｋ＋１）と変化する
ので、結果として、分周手段、第１及び第２のカウン
タ、並びに第１及び第２のラッチ回路による全体の分周
比Ｄが（Ｋ・Ｎｐ＋Ａ）に設定される。位相比較手段で
は、第１のラッチ回路の出力信号の位相と基準信号の位
相とが比較され、比較結果に応じた制御信号が発振手段
に出力される。そして、第１のラッチ回路の出力信号と
基準信号の位相差が零になったとき、ロック状態となり
上述のフィードバックループが安定する。
ス信号を受けて、外部から与えられるカウントデータ値
Ａ（Ａ＜Ｎｐ）が上記出力パルス信号に基づきカウント
ダウンされ、カウント値が１になったことを示す信号が
第２のラッチ回路に出力される。第２のラッチ回路で
は、第２のカウンタから出力される信号が分周手段の出
力パルス信号に応答して分周手段に出力される。カウン
トデータ値Ａが「１」以上であるときには、第２のカウ
ンタがカウント値が１になったことを示す信号を第２の
ラッチ回路に出力し、その信号が分周手段の出力パルス
信号に応答して分周手段に出力される。一方、カウント
データ値Ａが「０」で与えられるときには、第２の制御
回路により第２のラッチ回路の出力が固定される。した
がって、このときカウンタ内の遅延等に基づくグリッチ
が発生することがない。第２のラッチ回路の出力信号に
応じて分周手段の分周値がＫ又は（Ｋ＋１）と変化する
ので、結果として、分周手段、第１及び第２のカウン
タ、並びに第１及び第２のラッチ回路による全体の分周
比Ｄが（Ｋ・Ｎｐ＋Ａ）に設定される。位相比較手段で
は、第１のラッチ回路の出力信号の位相と基準信号の位
相とが比較され、比較結果に応じた制御信号が発振手段
に出力される。そして、第１のラッチ回路の出力信号と
基準信号の位相差が零になったとき、ロック状態となり
上述のフィードバックループが安定する。
【００１８】
【発明の実施の形態】図１は、本発明に係る周波数シン
セサイザの一実施形態を示すブロック図であって、従来
例を示す図３と同一構成部分は同一符号をもって表して
いる。
セサイザの一実施形態を示すブロック図であって、従来
例を示す図３と同一構成部分は同一符号をもって表して
いる。
【００１９】すなわち、この周波数シンセサイザ１０ａ
は、発振手段としてのＶＣＯ１１、分周手段としての
（Ｋ，Ｋ＋１）分周回路１２ａ、メインカウンタ１３、
スワローカウンタ１４ａ、位相比較回路（Ｐ／Ｃ）１
５、ローパスフィルタ（ＬＰＦ）１６、２入力アンドゲ
ート１７、インバータ１８、フリップフロップ１９およ
び５つの負入力を有するリセット手段としてのアンドゲ
ート２０により構成されている。
は、発振手段としてのＶＣＯ１１、分周手段としての
（Ｋ，Ｋ＋１）分周回路１２ａ、メインカウンタ１３、
スワローカウンタ１４ａ、位相比較回路（Ｐ／Ｃ）１
５、ローパスフィルタ（ＬＰＦ）１６、２入力アンドゲ
ート１７、インバータ１８、フリップフロップ１９およ
び５つの負入力を有するリセット手段としてのアンドゲ
ート２０により構成されている。
【００２０】分周回路１２ａは、フリップフロップ１９
の出力カウント信号Ｓ１９がローレベルで入力されてい
るときはＶＣＯ１１の出力信号Ｓ１１を分周値（Ｋ＋
１）をもって分周し、カウント信号Ｓ１９がハイレベル
で入力されたときはＶＣＯ１１の出力信号Ｓ１１を分周
値Ｋをもって分周し、パルス信号Ｓ１２ａとしてメイン
カウンタ１３、アンドゲート１７、およびフリップフロ
ップ１９に出力する。
の出力カウント信号Ｓ１９がローレベルで入力されてい
るときはＶＣＯ１１の出力信号Ｓ１１を分周値（Ｋ＋
１）をもって分周し、カウント信号Ｓ１９がハイレベル
で入力されたときはＶＣＯ１１の出力信号Ｓ１１を分周
値Ｋをもって分周し、パルス信号Ｓ１２ａとしてメイン
カウンタ１３、アンドゲート１７、およびフリップフロ
ップ１９に出力する。
【００２１】メインカウンタ１３は、外部から与えられ
る分周用定数としてのカウントデータ値Ｎｐ（Ｎｐ＞
２）を分周回路１２ａの出力パルス信号Ｓ１２ａ（クロ
ック信号ＣＬＫ）に基づいてカウントダウンし（Ｎｐ個
のパルスをカウント）、カウント値が「０」になった時
点で信号Ｓ１３を位相比較回路１５に出力する。なお、
メインカウンタ１３は、複数段のフリップフロップで構
成され、ラッチ回路としての最終段のフリップフロップ
ＦＦ２はカウント値１をラッチし、その出力タイミング
がカウント０となるように構成されている。
る分周用定数としてのカウントデータ値Ｎｐ（Ｎｐ＞
２）を分周回路１２ａの出力パルス信号Ｓ１２ａ（クロ
ック信号ＣＬＫ）に基づいてカウントダウンし（Ｎｐ個
のパルスをカウント）、カウント値が「０」になった時
点で信号Ｓ１３を位相比較回路１５に出力する。なお、
メインカウンタ１３は、複数段のフリップフロップで構
成され、ラッチ回路としての最終段のフリップフロップ
ＦＦ２はカウント値１をラッチし、その出力タイミング
がカウント０となるように構成されている。
【００２２】スワローカウンタ１４は、分周回路１２ａ
の出力パルス信号Ｓ１２ａとインバータ１８の出力信号
Ｓ１８との論理積をとるアンドゲート１７の出力信号Ｓ
１７を受けて、外部から与えられる分周用定数としての
カウントデータ値Ａ（Ａ＜Ｎｐ）を信号Ｓ１７（クロッ
ク信号ＣＬＫ）に基づきカウントダウンし（Ａ個のパル
スをカウント）、そのカウント結果をフリップフロップ
１９に出力する。
の出力パルス信号Ｓ１２ａとインバータ１８の出力信号
Ｓ１８との論理積をとるアンドゲート１７の出力信号Ｓ
１７を受けて、外部から与えられる分周用定数としての
カウントデータ値Ａ（Ａ＜Ｎｐ）を信号Ｓ１７（クロッ
ク信号ＣＬＫ）に基づきカウントダウンし（Ａ個のパル
スをカウント）、そのカウント結果をフリップフロップ
１９に出力する。
【００２３】この周波数シンセサイザ１０ａにおいて
は、プログラムカウンタであるスワローカウンタ１４ａ
へのカウントデータ値Ａは５ビットデータとして与えら
れる。そして、スワローカウンタ１４ａの出力端子がフ
リップフロップ１９の入力端子Ｄに接続され、また、ス
ワローカウンタ１４ａへの５ビットデータＡの入力ライ
ンはアンドゲート２０の各反転入力端子に接続されてお
り、アンドゲート２０の出力端子はフリップフロップ１
９のセット端子Ｓに接続されれている。すなわち、５ビ
ットデータＡがすべて「０」で与えられるときに、アン
ドゲート２０によりフリップフロップ１９をセット状態
（１）に保持する。５ビットデータ値Ａが「０」以外の
ときには、スワローカウンタ１４ａは「１」をカウント
するタイミングでフリップフロップ１９に１を出力す
る。
は、プログラムカウンタであるスワローカウンタ１４ａ
へのカウントデータ値Ａは５ビットデータとして与えら
れる。そして、スワローカウンタ１４ａの出力端子がフ
リップフロップ１９の入力端子Ｄに接続され、また、ス
ワローカウンタ１４ａへの５ビットデータＡの入力ライ
ンはアンドゲート２０の各反転入力端子に接続されてお
り、アンドゲート２０の出力端子はフリップフロップ１
９のセット端子Ｓに接続されれている。すなわち、５ビ
ットデータＡがすべて「０」で与えられるときに、アン
ドゲート２０によりフリップフロップ１９をセット状態
（１）に保持する。５ビットデータ値Ａが「０」以外の
ときには、スワローカウンタ１４ａは「１」をカウント
するタイミングでフリップフロップ１９に１を出力す
る。
【００２４】次に、上記構成による動作を説明する。分
周回路１２ａでは、フリップフロップ１９の出力カウン
ト信号Ｓ１９がローレベルで入力されているときはＶＣ
Ｏ１１の出力信号Ｓ１１が分周値（Ｋ＋１）をもって分
周され、カウント信号Ｓ１９がハイレベルで入力された
ときはＶＣＯ１１の出力信号Ｓ１１が分周値Ｋをもって
分周され、パルス信号Ｓ１２ａとしてメインカウンタ１
３、アンドゲート１７およびフリップフロップ１９のク
ロック入力に出力される。
周回路１２ａでは、フリップフロップ１９の出力カウン
ト信号Ｓ１９がローレベルで入力されているときはＶＣ
Ｏ１１の出力信号Ｓ１１が分周値（Ｋ＋１）をもって分
周され、カウント信号Ｓ１９がハイレベルで入力された
ときはＶＣＯ１１の出力信号Ｓ１１が分周値Ｋをもって
分周され、パルス信号Ｓ１２ａとしてメインカウンタ１
３、アンドゲート１７およびフリップフロップ１９のク
ロック入力に出力される。
【００２５】また、メインカウンタ１３では、外部から
与えられるカウントデータ値Ｎｐ（Ｎｐ＞２）が分周回
路１２の出力信号１２ａ（クロック信号ＣＬＫ）に基づ
いてカウントダウンされ（Ｎｐ個のパルスをカウン
ト）、カウント値が０になったことを示す信号Ｓ１３が
位相比較回路１５に出力される。
与えられるカウントデータ値Ｎｐ（Ｎｐ＞２）が分周回
路１２の出力信号１２ａ（クロック信号ＣＬＫ）に基づ
いてカウントダウンされ（Ｎｐ個のパルスをカウン
ト）、カウント値が０になったことを示す信号Ｓ１３が
位相比較回路１５に出力される。
【００２６】スワローカウンタ１４ａでは、分周回路１
２ａの出力パルス信号Ｓ１２ａとインバータ１８の出力
信号Ｓ１８との論理積をとるアンドゲート１７の出力パ
ルス信号Ｓ１７を受けて、外部から与えられたカウント
データ値Ａ（Ａ＜Ｎｐ）がその信号Ｓ１７に基づきカウ
ントダウンされる。そして、そのカウント値が１になる
と「１」の信号をフリップフロップ１９に出力する。こ
のとき、スワローカウンタ１４ａへの定数データＡは５
ビットデータとして与えられるいるが、スワローカウン
タ１４ａへの入力に並行してアンドゲート２０に入力さ
れる。そして、５ビットデータＡがすべて「０」で与え
られるときに、アンドゲート２０の出力がハイレベルと
なり、フリップフロップ１９がセットされる。すなわ
ち、５ビットデータＡが「０」でないときはスワローカ
ウンタ１４ａが「１」をカウントするタイミングでフリ
ップフロップ１９の入力Ｄに「１」が入力され、５ビッ
トデータＡが「０」のときはフリップフロップ１９はセ
ット状態にあって常に「１」を出力している。したがっ
て、このときカウンタ内の遅延等に基づくグリッチが発
生することがない。
２ａの出力パルス信号Ｓ１２ａとインバータ１８の出力
信号Ｓ１８との論理積をとるアンドゲート１７の出力パ
ルス信号Ｓ１７を受けて、外部から与えられたカウント
データ値Ａ（Ａ＜Ｎｐ）がその信号Ｓ１７に基づきカウ
ントダウンされる。そして、そのカウント値が１になる
と「１」の信号をフリップフロップ１９に出力する。こ
のとき、スワローカウンタ１４ａへの定数データＡは５
ビットデータとして与えられるいるが、スワローカウン
タ１４ａへの入力に並行してアンドゲート２０に入力さ
れる。そして、５ビットデータＡがすべて「０」で与え
られるときに、アンドゲート２０の出力がハイレベルと
なり、フリップフロップ１９がセットされる。すなわ
ち、５ビットデータＡが「０」でないときはスワローカ
ウンタ１４ａが「１」をカウントするタイミングでフリ
ップフロップ１９の入力Ｄに「１」が入力され、５ビッ
トデータＡが「０」のときはフリップフロップ１９はセ
ット状態にあって常に「１」を出力している。したがっ
て、このときカウンタ内の遅延等に基づくグリッチが発
生することがない。
【００２７】すなわち、スワローカウンタ１４ａおよび
フリップフロップ１９では、メインカウンタ１３がＮｐ
個のパルスをカウントする前に、Ａ個のパルスがカウン
トされ、分周回路１２ａにＡ×（信号Ｓ１２ａのパルス
幅）の幅のローレベルのパルスが出力される。結果的
に、分周回路１２ａはカウント信号Ｓ１９がハイレベル
のとき分周値がＫとなるので、分周回路１２ａ、メイン
カウンタ１３およびスワローカウンタ１４ａにより全体
の分周比Ｄが（Ｋ・Ｎｐ＋Ａ）に設定される。
フリップフロップ１９では、メインカウンタ１３がＮｐ
個のパルスをカウントする前に、Ａ個のパルスがカウン
トされ、分周回路１２ａにＡ×（信号Ｓ１２ａのパルス
幅）の幅のローレベルのパルスが出力される。結果的
に、分周回路１２ａはカウント信号Ｓ１９がハイレベル
のとき分周値がＫとなるので、分周回路１２ａ、メイン
カウンタ１３およびスワローカウンタ１４ａにより全体
の分周比Ｄが（Ｋ・Ｎｐ＋Ａ）に設定される。
【００２８】また、信号Ｓ１３はメインカウンタ１３お
よびスワローカウンタ１４ａにプリセットイネーブル信
号ＰＥとして入力される。プリセットイネーブル信号Ｐ
Ｅが入力されると、メインカウンタ１３およびスワロー
カウンタ１４ａではカウント値がプリセットされ、外部
から与えられる分周用定数としてのカウントデータ値Ｎ
ｐおよびＡからカウントダウンが行われる。
よびスワローカウンタ１４ａにプリセットイネーブル信
号ＰＥとして入力される。プリセットイネーブル信号Ｐ
Ｅが入力されると、メインカウンタ１３およびスワロー
カウンタ１４ａではカウント値がプリセットされ、外部
から与えられる分周用定数としてのカウントデータ値Ｎ
ｐおよびＡからカウントダウンが行われる。
【００２９】そして、位相比較回路１５では、メインカ
ウンタ１３の出力信号Ｓ１３の位相と基準信号Ｖref の
位相が比較される。比較の結果、メインカウンタ１３の
出力信号Ｓ１３の位相が基準信号Ｖref の位相より進ん
でいるか遅れているときかを示す制御信号Ｓ１５がロー
パスフィルタ１６を介してＶＣＯ１１にフィードバック
される。そして、メインカウンタ１３の出力信号Ｓ１３
と基準信号Ｖref の位相差が零になったとき、ロック状
態となり上述したフィードバックループが安定する。
ウンタ１３の出力信号Ｓ１３の位相と基準信号Ｖref の
位相が比較される。比較の結果、メインカウンタ１３の
出力信号Ｓ１３の位相が基準信号Ｖref の位相より進ん
でいるか遅れているときかを示す制御信号Ｓ１５がロー
パスフィルタ１６を介してＶＣＯ１１にフィードバック
される。そして、メインカウンタ１３の出力信号Ｓ１３
と基準信号Ｖref の位相差が零になったとき、ロック状
態となり上述したフィードバックループが安定する。
【００３０】以上説明したように、本実施形態によれ
ば、制御信号の入力レベルに応じた周波数で発振するＶ
ＣＯ１１と、ローレベルのカウント信号を入力した場合
には値（Ｋ＋１）、ハイレベルのカウント信号を入力し
た場合には値Ｋを分周値としてＶＣＯ１１の出力信号を
分周しパルス信号を出力する分周回路１２ａと、分周回
路１２ａの出力パルス信号に基づき外部から与えられる
カウントデータ値Ｎｐを１までカウントダウンするカウ
ンタ部と当該カウンタ部の出力信号を分周回路１２ａの
出力パルス信号に基づいてラッチするフリップフロップ
ＦＦ２とを含むメインカウンタ１３と、分周回路１２ａ
の出力パルス信号に基づいて外部から与えられるカウン
トデータ値Ｎｐより小さいカウントデータ値Ａを１まで
カウントダウンするスワローカウンタ１４ａと、スワロ
ーカウンタ１４ａの出力を分周回路１２ａの出力パルス
信号に基づいてラッチするフリップフロップ１９と、ス
ワローカウンタ１４ａへ入力されるカウントデータ値Ａ
を入力し、当該カウントデータ値Ａが０データの場合に
フリップフロップ１９をセット状態にするアンドゲート
２０と、メインカウンタ１３の出力信号と基準信号との
位相差を比較し、その結果を制御信号としてＬＰＦ１６
を介してＶＣＯ１１に出力する位相比較回路１５とを設
けたので、グリッチの発生を確実に防止でき、誤動作の
発生を防止でき、精度の高い周波数シンセサイザを実現
できる。
ば、制御信号の入力レベルに応じた周波数で発振するＶ
ＣＯ１１と、ローレベルのカウント信号を入力した場合
には値（Ｋ＋１）、ハイレベルのカウント信号を入力し
た場合には値Ｋを分周値としてＶＣＯ１１の出力信号を
分周しパルス信号を出力する分周回路１２ａと、分周回
路１２ａの出力パルス信号に基づき外部から与えられる
カウントデータ値Ｎｐを１までカウントダウンするカウ
ンタ部と当該カウンタ部の出力信号を分周回路１２ａの
出力パルス信号に基づいてラッチするフリップフロップ
ＦＦ２とを含むメインカウンタ１３と、分周回路１２ａ
の出力パルス信号に基づいて外部から与えられるカウン
トデータ値Ｎｐより小さいカウントデータ値Ａを１まで
カウントダウンするスワローカウンタ１４ａと、スワロ
ーカウンタ１４ａの出力を分周回路１２ａの出力パルス
信号に基づいてラッチするフリップフロップ１９と、ス
ワローカウンタ１４ａへ入力されるカウントデータ値Ａ
を入力し、当該カウントデータ値Ａが０データの場合に
フリップフロップ１９をセット状態にするアンドゲート
２０と、メインカウンタ１３の出力信号と基準信号との
位相差を比較し、その結果を制御信号としてＬＰＦ１６
を介してＶＣＯ１１に出力する位相比較回路１５とを設
けたので、グリッチの発生を確実に防止でき、誤動作の
発生を防止でき、精度の高い周波数シンセサイザを実現
できる。
【００３１】
【発明の効果】以上説明したように、本発明の周波数シ
ンセサイザによれば、グリッチの発生を防止でき、誤動
作を防止できる。
ンセサイザによれば、グリッチの発生を防止でき、誤動
作を防止できる。
【図１】本発明に係るパルススワロー方式周波数シンセ
サイザの一実施形態を示すブロック図である。
サイザの一実施形態を示すブロック図である。
【図２】図１の回路の分周動作を説明するための図であ
る。
る。
【図３】従来のパルススワロー方式周波数シンセサイザ
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図４】図３の回路の分周動作を説明するための図であ
る。
る。
１０ａ…パルススワロー方式周波数シンセサイザ １１…ＶＣＯ １２ａ…分周回路 １３…メインカウンタ １４ａ…スワローカウンタ １５…位相比較回路（Ｐ／Ｃ） １６…ローパスフィルタ（ＬＰＦ） １７…２入力アンドゲート １８…インバータ １９…フリップフロップ ２０…アンドゲート
Claims (3)
- 【請求項１】 制御信号の入力レベルに応じた周波数で
発振する発振手段と、 カウント信号が第１の論理レベルにあるときには値Ｋを
分周比とし、上記カウント信号が第２の論理レベルにあ
るときには値（Ｋ＋１）を分周比として上記発振手段の
出力信号を分周してパルス信号を出力する分周手段と、 外部から与えられるカウント値Ｎｐを上記パルス信号に
応答してカウントダウンし、１を検出するとその検出結
果を出力する第１のカウンタと、 上記第１のカウンタの出力信号を上記パルス信号に応答
して保持する第１のラッチ回路と、 外部から与えられるカウント値Ａを上記パルス信号に応
答してカウントダウンし、１を検出するとその検出結果
を出力する第２のカウンタと、 上記第２のカウンタの出力信号を上記パルス信号に応答
して保持する第２のラッチ回路と、 上記カウント値Ａが０のときに上記第２のラッチ回路の
出力を固定とする第１の制御回路と、 上記第２のラッチ回路の出力に応じて上記パルス信号の
上記第２のカウンタへの入力を制御する第２の制御回路
と、 上記第１のラッチ回路の出力信号と基準信号との位相差
を比較し、その比較結果を上記制御信号として上記発振
手段に出力する位相比較手段とを有する周波数シンセサ
イザ。 - 【請求項２】 上記カウンタ値Ａは上記カウント値Ｎｐ
よりも小さい値である請求項１に記載の周波数シンセサ
イザ。 - 【請求項３】 上記第１および第２のカウンタは上記第
１のラッチ回路の出力信号によりリセットされ、上記第
２のラッチ回路の出力信号が上記カウント信号である請
求項１又は２に記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9167251A JPH1117536A (ja) | 1997-06-24 | 1997-06-24 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9167251A JPH1117536A (ja) | 1997-06-24 | 1997-06-24 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117536A true JPH1117536A (ja) | 1999-01-22 |
Family
ID=15846272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9167251A Withdrawn JPH1117536A (ja) | 1997-06-24 | 1997-06-24 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
-
1997
- 1997-06-24 JP JP9167251A patent/JPH1117536A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |