JPH11176170A - 連想メモリおよびその作動方法 - Google Patents
連想メモリおよびその作動方法Info
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- JPH11176170A JPH11176170A JP10273953A JP27395398A JPH11176170A JP H11176170 A JPH11176170 A JP H11176170A JP 10273953 A JP10273953 A JP 10273953A JP 27395398 A JP27395398 A JP 27395398A JP H11176170 A JPH11176170 A JP H11176170A
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- Japan
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- associative memory
- memory
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 セルの構成素子が少なく、従来のメモリの集
積度に近い集積度を有し、消費電力の小さい連想メモリ
とその作動方法を提供すること。 【解決手段】 各々のメモリセルが単に、通常の第１の
ＰＭＯＳトランジスタと、フローティングゲートを備え
た第２のＰＭＯＳトランジスタとの直列回路からなり、
第１ＰＭＯＳトランジスタの第１端子は、電源電圧と接
続されており、第１ＰＭＯＳトランジスタの第２端子
は、第２ＰＭＯＳトランジスタを介して、連想記憶を行
うために出力ベクトルのビット信号に対するそれぞれの
端子と接続されており、読み込みのために電流評価器と
接続されており、各々の入力ベクトルのビット信号に対
する端子には、各々の第１ＰＭＯＳトランジスタのゲー
トが接続されており、学習信号に対する端子には、第２
ＰＭＯＳトランジスタのゲートが接続されている連想メ
モリを構成する。
積度に近い集積度を有し、消費電力の小さい連想メモリ
とその作動方法を提供すること。 【解決手段】 各々のメモリセルが単に、通常の第１の
ＰＭＯＳトランジスタと、フローティングゲートを備え
た第２のＰＭＯＳトランジスタとの直列回路からなり、
第１ＰＭＯＳトランジスタの第１端子は、電源電圧と接
続されており、第１ＰＭＯＳトランジスタの第２端子
は、第２ＰＭＯＳトランジスタを介して、連想記憶を行
うために出力ベクトルのビット信号に対するそれぞれの
端子と接続されており、読み込みのために電流評価器と
接続されており、各々の入力ベクトルのビット信号に対
する端子には、各々の第１ＰＭＯＳトランジスタのゲー
トが接続されており、学習信号に対する端子には、第２
ＰＭＯＳトランジスタのゲートが接続されている連想メ
モリを構成する。
Description
【０００１】
【発明の属する技術分野】本発明はニューロン連想メモ
リに関する。この連想メモリは、特定の高速データ処理
を行う装置においては、従来の同等の装置と比べた場合
に、高度の並列処理に基づくためにきわめて有利であ
る。例えばセンサデータに対する応答としてデータを高
速に照合する際には、例えば画像処理またはインテリジ
ェントなセンサのデータ処理においては、面積とエネル
ギー消費の小さい相応のＶＬＳＩ回路が必要である。
リに関する。この連想メモリは、特定の高速データ処理
を行う装置においては、従来の同等の装置と比べた場合
に、高度の並列処理に基づくためにきわめて有利であ
る。例えばセンサデータに対する応答としてデータを高
速に照合する際には、例えば画像処理またはインテリジ
ェントなセンサのデータ処理においては、面積とエネル
ギー消費の小さい相応のＶＬＳＩ回路が必要である。
【０００２】
【従来の技術】連想メモリは、従来のメモリと同様に、
マトリクスの形に設けられたメモリセルの集合から構成
されているが、ある程度の付加的な機能を有している。
従来の学習機能を有するニューロン連想メモリでは、メ
モリセルは一種のプロセッサ素子またはオートマトン素
子であり、それらはそれぞれローカルなメモリおよびロ
ーカルな実行制御から成っている。
マトリクスの形に設けられたメモリセルの集合から構成
されているが、ある程度の付加的な機能を有している。
従来の学習機能を有するニューロン連想メモリでは、メ
モリセルは一種のプロセッサ素子またはオートマトン素
子であり、それらはそれぞれローカルなメモリおよびロ
ーカルな実行制御から成っている。
【０００３】Biological Cybernetics 36，１９８０
年、第１９〜３１ページのPalmによる論文“On Associa
tive Memory”からいわゆる「連想マトリクス」の原理
が公知である。そこではバイナリのメモリマトリクスが
扱われている。このメモリマトリクスでは、同様にバイ
ナリの入力側ベクトルＸが行単位で、そして出力側ベク
トルＹが列単位で書き込まれないしは読み込まれる。こ
こでは連想記憶は、いわゆるHebbの学習規則の簡略され
た形式で行われる。この学習規則では、関連づけを行う
べきパターン対Ｘ／Ｙをマトリクスに給電する際に、そ
れぞれのマトリクス成分ｍijにおいて、どのようにこの
マトリクス成分の状態を変化させるかが局所的に決定さ
れる。これは例えばつぎのようになる。すなわち、この
記憶マトリクスが最初の初期化された状態ではすべて
「論理的ゼロ」に設定されており、それから学習プロセ
スとともにそれぞれのメモリセルｍijに対して、Ｘi＝
Ｙj＝「論理的１」が成り立つ場合にのみ、その状態が
「論理的ゼロ」から「論理的１」に変化する。該当する
メモリセルにすでに「論理的１」が書かれている場合に
は、この状態を保持しなければならない。記憶されたデ
ータ語を読み出す場合には、マトリクスの該当する入力
側ベクトルＸを供給し、このメモリセルのアクティビテ
ィを列毎に合計し、この和に対して閾値判定を行うこと
によって、出力側の値Ｙ’を形成する。ただしここでメ
モリセルがアクティブであるとは、ｘi＝ｍi j＝‘１’
の場合をいう。
年、第１９〜３１ページのPalmによる論文“On Associa
tive Memory”からいわゆる「連想マトリクス」の原理
が公知である。そこではバイナリのメモリマトリクスが
扱われている。このメモリマトリクスでは、同様にバイ
ナリの入力側ベクトルＸが行単位で、そして出力側ベク
トルＹが列単位で書き込まれないしは読み込まれる。こ
こでは連想記憶は、いわゆるHebbの学習規則の簡略され
た形式で行われる。この学習規則では、関連づけを行う
べきパターン対Ｘ／Ｙをマトリクスに給電する際に、そ
れぞれのマトリクス成分ｍijにおいて、どのようにこの
マトリクス成分の状態を変化させるかが局所的に決定さ
れる。これは例えばつぎのようになる。すなわち、この
記憶マトリクスが最初の初期化された状態ではすべて
「論理的ゼロ」に設定されており、それから学習プロセ
スとともにそれぞれのメモリセルｍijに対して、Ｘi＝
Ｙj＝「論理的１」が成り立つ場合にのみ、その状態が
「論理的ゼロ」から「論理的１」に変化する。該当する
メモリセルにすでに「論理的１」が書かれている場合に
は、この状態を保持しなければならない。記憶されたデ
ータ語を読み出す場合には、マトリクスの該当する入力
側ベクトルＸを供給し、このメモリセルのアクティビテ
ィを列毎に合計し、この和に対して閾値判定を行うこと
によって、出力側の値Ｙ’を形成する。ただしここでメ
モリセルがアクティブであるとは、ｘi＝ｍi j＝‘１’
の場合をいう。
【０００４】ＩＥＥＥ会議MicroNeuro’９６の紀要、第
６８〜７９ページからは類似の計算分野の原理、利点お
よび限界が公知である。
６８〜７９ページからは類似の計算分野の原理、利点お
よび限界が公知である。
【０００５】
【発明が解決しようとする課題】本発明の課題は、連想
メモリのセルの構成素子が可能限り少なく、従来の固定
値メモリ（ＥＥＰＲＯＭ，ＥＰＲＯＭ）の集積度に近い
集積度で実現可能であり、また可能な限り消費電力の小
さい連想メモリとその作動方法を提供することにある。
メモリのセルの構成素子が可能限り少なく、従来の固定
値メモリ（ＥＥＰＲＯＭ，ＥＰＲＯＭ）の集積度に近い
集積度で実現可能であり、また可能な限り消費電力の小
さい連想メモリとその作動方法を提供することにある。
【０００６】
【課題を解決するための手段】上記課題は本発明によ
り、同じ形式の複数のメモリセルを有する連想メモリに
おいて、各々のメモリセルは単に、通常の第１のＰＭＯ
Ｓトランジスタと、フローティングゲートを備えた第２
のＰＭＯＳトランジスタとの直列回路からなり、前記第
１ＰＭＯＳトランジスタの第１の端子は、電源電圧と接
続されており、前記第１ＰＭＯＳトランジスタの第２の
端子は、第前記２ＰＭＯＳトランジスタを介して、連想
記憶を行うために出力ベクトルのビット信号に対するそ
れぞれの端子と接続されており、また読み込みのために
電流評価器と接続されており、各々のメモリセルでは、
各々の入力ベクトルのビット信号に対する端子が、各々
の前記第１ＰＭＯＳトランジスタのゲートと接続されて
おり、学習信号に対する端子は、前記第２ＰＭＯＳトラ
ンジスタのゲートと接続されている連想メモリを構成
し、該連想メモリを本発明の方法により作動させること
によって解決される。
り、同じ形式の複数のメモリセルを有する連想メモリに
おいて、各々のメモリセルは単に、通常の第１のＰＭＯ
Ｓトランジスタと、フローティングゲートを備えた第２
のＰＭＯＳトランジスタとの直列回路からなり、前記第
１ＰＭＯＳトランジスタの第１の端子は、電源電圧と接
続されており、前記第１ＰＭＯＳトランジスタの第２の
端子は、第前記２ＰＭＯＳトランジスタを介して、連想
記憶を行うために出力ベクトルのビット信号に対するそ
れぞれの端子と接続されており、また読み込みのために
電流評価器と接続されており、各々のメモリセルでは、
各々の入力ベクトルのビット信号に対する端子が、各々
の前記第１ＰＭＯＳトランジスタのゲートと接続されて
おり、学習信号に対する端子は、前記第２ＰＭＯＳトラ
ンジスタのゲートと接続されている連想メモリを構成
し、該連想メモリを本発明の方法により作動させること
によって解決される。
【０００７】本発明の有利な実施形態は請求項２に記載
されている。
されている。
【０００８】
【発明の実施の形態】本発明を以下図面に示した実施例
に基づき詳しく説明する。
に基づき詳しく説明する。
【０００９】本発明によれば直列に接続された２つのＰ
ＭＯＳトランジスタによって、記憶機能だけでなく学習
機能をも機能的に統合することが可能である。
ＭＯＳトランジスタによって、記憶機能だけでなく学習
機能をも機能的に統合することが可能である。
【００１０】図１では類似に構成された、６つのセル１
〜５およびＺを有する連想メモリの平面図を例示してい
る。セルＺは例えば通常のＰＭＯＳトランジスタＴ１
と、フローティングゲートを備えたＰＭＯＳトランジス
タＴ２とから成る直列回路をそれぞれ有している。この
直列回路は、トランジスタＴ１を介して電源電圧Ｖddと
接続されており、トランジスタＴ２を介して出力ベクト
ルＹのビット信号に対する端子Ｙjと接続されており、
また電流評価器ＩＢjの入力側と接続されている。トラ
ンジスタＴ１のゲートＧ１は、入力ベクトルＸのビット
信号に対する端子Ｘ kと接続されている。トランジスタ
Ｔ２のゲートＧ２は学習信号に対する端子ＬＥＡＲＮと
接続されている。メモリセルＺに隣接するセル１および
４では、単に端子Ｘkの代わりに端子Ｘk-1およびＸk+1
が入力側ベクトルの隣接するビット信号に対して接続さ
れているだけであり、Ｚとともに第１の列を形成してい
る。隣接する列はセル２，３および５から成り、これら
セルは端子Ｙjではなく、出力ベクトルの隣接するビッ
ト信号に対する端子Ｙj+1と接続されており、また別の
電流評価器ＩＢj+1と接続されている。
〜５およびＺを有する連想メモリの平面図を例示してい
る。セルＺは例えば通常のＰＭＯＳトランジスタＴ１
と、フローティングゲートを備えたＰＭＯＳトランジス
タＴ２とから成る直列回路をそれぞれ有している。この
直列回路は、トランジスタＴ１を介して電源電圧Ｖddと
接続されており、トランジスタＴ２を介して出力ベクト
ルＹのビット信号に対する端子Ｙjと接続されており、
また電流評価器ＩＢjの入力側と接続されている。トラ
ンジスタＴ１のゲートＧ１は、入力ベクトルＸのビット
信号に対する端子Ｘ kと接続されている。トランジスタ
Ｔ２のゲートＧ２は学習信号に対する端子ＬＥＡＲＮと
接続されている。メモリセルＺに隣接するセル１および
４では、単に端子Ｘkの代わりに端子Ｘk-1およびＸk+1
が入力側ベクトルの隣接するビット信号に対して接続さ
れているだけであり、Ｚとともに第１の列を形成してい
る。隣接する列はセル２，３および５から成り、これら
セルは端子Ｙjではなく、出力ベクトルの隣接するビッ
ト信号に対する端子Ｙj+1と接続されており、また別の
電流評価器ＩＢj+1と接続されている。
【００１１】１つの列は複数のメモリセルから成り、こ
れらのセルのトランジスタＴ２のドレイン端子はそれぞ
れ、共通のドレイン線路を介して端子Ｙjと接続されて
いる。読み込みフェーズで導通するメモリセルの数に応
じて、この共通のドレイン線路には所定の電流が流れ
る。そしてこのドレイン線路に接続された電流評価器Ｉ
Ｂj，ＩＢj+1…は、それぞれ１つの列内でアクティブと
なったメモリセルの数を求め、閾値判定を行う。
れらのセルのトランジスタＴ２のドレイン端子はそれぞ
れ、共通のドレイン線路を介して端子Ｙjと接続されて
いる。読み込みフェーズで導通するメモリセルの数に応
じて、この共通のドレイン線路には所定の電流が流れ
る。そしてこのドレイン線路に接続された電流評価器Ｉ
Ｂj，ＩＢj+1…は、それぞれ１つの列内でアクティブと
なったメモリセルの数を求め、閾値判定を行う。
【００１２】初期化ないしは消去：この連想メモリによ
り実際の学習プロセスを開始できるようにするために
は、前もってメモリマトリクスを初期化しなければなら
ない。そのために全てのメモリセルに「論理的ゼロ」が
書き込まれ、フローティングゲートを備えたトランジス
タはすべてノーマリーオフトランジスタとなる。ここで
「ノーマリーオフ」とは、ゲート−ソース間電圧が０Ｖ
の場合にトランジスタが遮断されることを意味してい
る。これは例えば製造した回路にＵＶ光を使用する（Ｕ
Ｖ消去）ことにより、または有利にはすべての学習入力
側ＬＥＡＲＮに、基板（バルク bulk）に比して高い正
の電圧に印加することによって行うことが可能である。
これによりゲート酸化膜によるファウラー・ノルドハイ
ムトンネルによりフローティングゲートが正になる。
り実際の学習プロセスを開始できるようにするために
は、前もってメモリマトリクスを初期化しなければなら
ない。そのために全てのメモリセルに「論理的ゼロ」が
書き込まれ、フローティングゲートを備えたトランジス
タはすべてノーマリーオフトランジスタとなる。ここで
「ノーマリーオフ」とは、ゲート−ソース間電圧が０Ｖ
の場合にトランジスタが遮断されることを意味してい
る。これは例えば製造した回路にＵＶ光を使用する（Ｕ
Ｖ消去）ことにより、または有利にはすべての学習入力
側ＬＥＡＲＮに、基板（バルク bulk）に比して高い正
の電圧に印加することによって行うことが可能である。
これによりゲート酸化膜によるファウラー・ノルドハイ
ムトンネルによりフローティングゲートが正になる。
【００１３】連想記憶：連想記憶の際には例えば、「論
理的１」の場合には０Ｖの電圧レベル、「論理的０」の
場合にはＶDD＝＋５Ｖの電圧レベルが端子Ｘkに印加さ
れていることとし、また「論理的１」の場合には負の電
位、例えばＶprog＝−ＶDD＝−５Ｖ、「論理的０」の場
合には上と同様にＶDD＝＋５Ｖの電圧レベルが端子Ｙj
に印加されていることとする。学習入力側ＬＥＡＲＮ
は、すべてのメモリセルに対して固定にアースと接続さ
れている。次の表は連想フェーズでの、入力値の種々異
なる組合せによる影響を概略的に示している。
理的１」の場合には０Ｖの電圧レベル、「論理的０」の
場合にはＶDD＝＋５Ｖの電圧レベルが端子Ｘkに印加さ
れていることとし、また「論理的１」の場合には負の電
位、例えばＶprog＝−ＶDD＝−５Ｖ、「論理的０」の場
合には上と同様にＶDD＝＋５Ｖの電圧レベルが端子Ｙj
に印加されていることとする。学習入力側ＬＥＡＲＮ
は、すべてのメモリセルに対して固定にアースと接続さ
れている。次の表は連想フェーズでの、入力値の種々異
なる組合せによる影響を概略的に示している。
【００１４】 Ｘ Ｙ Ｘ Ｙ （ＬＥＡＲＮ＝０Ｖ） ‘０’ ‘０’ ＶDD ＶDD Ｔ１遮断、通流なし ‘０’ ‘１’ ＶDD Ｖprog Ｔ１遮断、通流なし ‘１’ ‘０’ ０Ｖ ＶDD Ｔ１導通、Ｙ＝Ｖdd＝５Ｖゆえ 通流なし ‘１’ ‘１’ ０Ｖ Ｖprog Ｔ１，Ｔ２導通、ＦＧにＨＧ注入 ＦＧは負に。Ｕt減少 この表から分かるようにＸ＝Ｙ＝‘１’の場合にのみ、
高いドレイン−ソース電圧により通流が生じ、ひいては
フローティングゲートＰＭＯＳトランジスタのホットエ
レクトロンプログラミングがこのフローティングゲート
へのホットエレクトロン注入（ＨＥ注入）によって行わ
れる。この時に付加的な電子がフローティングゲートに
到達し、これによりＴ２の閾電圧が正値の方向に変化し
て、Ｔ２は最終的にノーマリーオントランジスタにな
る。ここで「ノーマリーオン」とは、トランジスタが０
Ｖのゲート−ソース間電圧で導通することを意味する。
高いドレイン−ソース電圧により通流が生じ、ひいては
フローティングゲートＰＭＯＳトランジスタのホットエ
レクトロンプログラミングがこのフローティングゲート
へのホットエレクトロン注入（ＨＥ注入）によって行わ
れる。この時に付加的な電子がフローティングゲートに
到達し、これによりＴ２の閾電圧が正値の方向に変化し
て、Ｔ２は最終的にノーマリーオントランジスタにな
る。ここで「ノーマリーオン」とは、トランジスタが０
Ｖのゲート−ソース間電圧で導通することを意味する。
【００１５】読み込み（取り出し）：取り出しフェーズ
の際には例えば、端子Ｘkにおいて「論理的１」には０
Ｖの電圧レベルが相当し、「論理的０」にはＶDDの電圧
レベルが相当するとする。これに伴って端子Ｙjは開で
あるかないしは信号が印加されておらず、トランジスタ
Ｔ２のドレイン端子はこの場合にメモリセルＺの電流出
口としての役割を果たしている。学習入力側ＬＥＡＲＮ
はすべてのメモリセルに対して固定にＶDDと接続されて
いる。Ｔ１およびＴ２の直列回路はこの場合にＡＮＤゲ
ートのように作用する。すなわちＸ＝‘１’かつセル状
態＝‘１’の場合にのみ、導通状態となる。この電流
は、トランジスタＴ２のドレイン端子に、共通のドレイ
ン線路を介して接続されている電流評価器Ｉｂj，Ｉｂ
j+1…によって検出可能である。その理由は、この場合
にのみ２つのトランジスタが同時に導通となるからであ
る。
の際には例えば、端子Ｘkにおいて「論理的１」には０
Ｖの電圧レベルが相当し、「論理的０」にはＶDDの電圧
レベルが相当するとする。これに伴って端子Ｙjは開で
あるかないしは信号が印加されておらず、トランジスタ
Ｔ２のドレイン端子はこの場合にメモリセルＺの電流出
口としての役割を果たしている。学習入力側ＬＥＡＲＮ
はすべてのメモリセルに対して固定にＶDDと接続されて
いる。Ｔ１およびＴ２の直列回路はこの場合にＡＮＤゲ
ートのように作用する。すなわちＸ＝‘１’かつセル状
態＝‘１’の場合にのみ、導通状態となる。この電流
は、トランジスタＴ２のドレイン端子に、共通のドレイ
ン線路を介して接続されている電流評価器Ｉｂj，Ｉｂ
j+1…によって検出可能である。その理由は、この場合
にのみ２つのトランジスタが同時に導通となるからであ
る。
【図１】６つの類似のセル１〜５およびＺを有する本発
明による連想メモリの平面図である。
明による連想メモリの平面図である。
１〜５，Ｚ メモリセル Ｔ１，Ｔ２ ＰＭＯＳトランジスタ Ｇ１，Ｇ２ ゲート ＦＧ フローティングゲート ＬＥＡＲＮ 学習入力 Ｘ 入力ベクトル Ｙ 出力ベクトル Ｘk 入力ベクトルＸのビット信号 Ｙj 出力ベクトルＸのビット信号 ＩＢj 電流評価器
フロントページの続き (72)発明者 ヴェルナー ヴェーバー ドイツ連邦共和国 ミュンヘン フランツ −マルク−シュトラーセ ６／３ (72)発明者 アンドレアス ルック ドイツ連邦共和国 ミュンヘン ヴァイデ ナー シュトラーセ 19
Claims (3)
- 【請求項１】 同じ形式の複数のメモリセル（Ｚ）を有
する連想メモリにおいて、 各々のメモリセルは単に、通常の第１のＰＭＯＳトラン
ジスタ（Ｔ１）と、フローティングゲート（ＦＧ）を備
えた第２のＰＭＯＳトランジスタ（Ｔ２）との直列回路
からなり、 前記第１ＰＭＯＳトランジスタの第１の端子は、電源電
圧（Ｖdd）と接続されており、 前記第１ＰＭＯＳトランジスタの第２の端子は、前記第
２ＰＭＯＳトランジスタを介して、連想記憶を行うため
に出力ベクトル（Ｙ）のビット信号に対するそれぞれの
端子（Ｙj）と接続されており、また読み込みのために
電流評価器（Ｉｂj）と接続されており、 各々のメモリセルでは、各々の入力ベクトル（Ｘ）のビ
ット信号に対する端子（Ｘk）が、各々の前記第１ＰＭ
ＯＳトランジスタのゲート（Ｇ１）と接続されており、 学習信号（ＬＥＡＲＮ）に対する端子は、前記第２ＰＭ
ＯＳトランジスタのゲート（Ｇ２）と接続されているこ
とを特徴とする連想メモリ。 - 【請求項２】 前記メモリセルは、マトリクスの形状に
構成され、入力ベクトルのビット信号に対する端子（Ｘ
k）は、それぞれ共通の行に接続されており、出力ベク
トルのビット信号に対する端子（Ｙj）は、それぞれ共
通の列のメモリセル（１，４）に接続されている請求項
１に記載の連想メモリ。 - 【請求項３】 請求項１に記載の連想メモリの作動方法
において、 連想メモリの消去と、前記セルの連想記憶と、前記セル
の読み出しを行い、 前記連想メモリの消去は、ＵＶ光によって、または前記
フローティングゲート（ＦＧ）に正の電圧を印加するこ
とのいずれかによって行われ、前記正の電圧は、基板に
比して高い正の、学習信号に対する端子の電圧を用い、
これにより前記第２ＰＭＯＳトランジスタ（Ｔ２）をす
べてノーマリーオフトランジスタとし、 前記セルの連想記憶は、入力ベクトルのビット信号に対
する端子および出力ベクトルのビット信号に対する端子
が、それぞれ論理的１のレベルに印加された場合にの
み、前記第２ＰＭＯＳトランジスタがノーマリーオント
ランジスタとなるまで前記第２ＰＭＯＳトランジスタの
各々のフローティングゲートにホットエレクトロンを注
入することによって行われ、 前記セルの読み込みは、学習信号（ＬＥＡＲＮ）に電源
電圧（Ｖdd）が印加され、入力ベクトルの各々のビット
信号に対する端子に論理的１に対する電圧が印加され、
かつ前記第２のＰＭＯＳトランジスタがノーマリーオン
トランジスタである場合にのみ、各々の直列回路と、出
力ベクトルのビット信号に対する端子を通して電流を流
すことによって行われ、この場合にのみ前記２つのＰＭ
ＯＳトランジスタが導通状態となることを特徴とする連
想メモリを作動させる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742961 | 1997-09-29 | ||
| DE19742961.0 | 1997-09-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176170A true JPH11176170A (ja) | 1999-07-02 |
Family
ID=7843990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10273953A Pending JPH11176170A (ja) | 1997-09-29 | 1998-09-28 | 連想メモリおよびその作動方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6160729A (ja) |
| EP (1) | EP0905707B1 (ja) |
| JP (1) | JPH11176170A (ja) |
| KR (1) | KR100306958B1 (ja) |
| CN (1) | CN1124614C (ja) |
| DE (1) | DE59811228D1 (ja) |
| TW (1) | TW409253B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101253515B (zh) * | 2005-06-30 | 2012-09-26 | 北美Agc平板玻璃公司 | 单片图像感知器件和方法 |
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