JPH11176930A - 半導体デバイス、および均一な平坦さと厚さとを有する層の形成方法 - Google Patents

半導体デバイス、および均一な平坦さと厚さとを有する層の形成方法

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JPH11176930A
JPH11176930A JP10269922A JP26992298A JPH11176930A JP H11176930 A JPH11176930 A JP H11176930A JP 10269922 A JP10269922 A JP 10269922A JP 26992298 A JP26992298 A JP 26992298A JP H11176930 A JPH11176930 A JP H11176930A
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buffer
buffer layer
pad
semiconductor device
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グリューニング ウルリケ
Jochen Beintner
バイントナー ヨッヘン
Carl Radens
ラーデンス カール
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Abstract

(57)【要約】 （修正有） 【課題】 半導体チップ上において、またトレンチをも
つ半導体デバイス上において均一な平坦性及び厚さを有
する層を形成する方法を提供する。 【解決手段】 半導体基板１０２上に熱酸化法により酸
化物からなるサーマルパッド層１０４が形成され、その
上に窒化物の絶縁層１０６、酸化物好ましくはＴＥＯＳ
からなる緩衝層１０８、さらにＳｉＮからなるマスク層
１１０をそれぞれＣＶＤ法により形成し、マスク層上に
ＢＳＧまたはＴＥＯＳを含むハードマスク層１１２を形
成する。次に半導体装置を製作し装置内にトレンチを形
成し、充填剤を充填してパッドストップまで研磨し、パ
ッドストップ及び緩衝層を除去するため、緩衝層をエッ
チングストッパとして用いてエッチングし、ほぼ平坦で
均一厚さの表面層が得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスお
よび半導体チップに関する。本発明はまた、半導体チッ
プ上の均一な平坦さおよび厚さを有する層の形成方法、
およびトレンチを有する半導体デバイス上の均一な平坦
さおよび厚さを有する層の形成方法に関する。
【０００２】
【従来の技術】シリコンから形成されている半導体ウェ
ハは、集積回路チップをプロセス処理するための基板と
して使用される。プロセス技術が年々進歩するにつれて
ウェハの直径は現行のチップサイズの約８inchまたはそ
れ以上に増大している。ウェハは通常大きなシリコン結
晶のインゴットからスライスされ、一般には円形に成形
される。
【０００３】集積回路チップの機能サイズを低減するた
めに、ウェハの平坦さの重要性が増している。サブミク
ロン技術の特性が広範に利用されている今日では、表面
の平坦さが重要であると考えられはじめている。なぜな
ら表面の平坦さが性能を高める鍵となるからである。機
能サイズを低減するためのプロセス制御は表面の均一さ
および平坦さにますます依存するようになっている。表
面を均一かつ平坦に制御することは、表面の層がプロセ
ス処理の多数の工程にかけられる場合特に困難である。
プロセス処理の工程、例えばドライエッチング、ウェッ
トエッチング、または化学的機械的研磨（ＣＭＰ）によ
り部分的に表面の層が消耗され、平坦さが低減された
り、表面が不均一になったりすることがある。
【０００４】化学的機械的研磨（ＣＭＰ）は半導体ウェ
ハの表面の平坦さを向上させるためのプロセスであり、
通常シリカベースのスラリーを用いた機械的なパッド研
磨システムを使用して行われる。ＣＭＰにより、包括的
なウェハの平坦さという重要な利点を達成するための実
際的なアプローチが得られる。ただし包括的なウェハ平
坦化のためのＣＭＰシステムにも限界が存在する。これ
は、ウェハのスループットが低い点、研磨された表面が
不均一である点、“エッジエクスクルージョン”として
知られる研磨の均一性に関する問題などである。
【０００５】表面が不均一であるとしばしばフォトリソ
グラフィックマスキングに悪影響がある。不均一性は連
続するプロセス処理を介しても残り、これにより絶縁層
または誘電体層、ひいては構成素子の性能のばらつきが
生じる。フォトリソグラフィック画像は歪んでしまい、
半導体チップに形成される電子構成素子に望ましくない
効果が生じる。
【０００６】図１に示されているように、トレンチキャ
パシタを形成している間にパッド堆積層１１が基板の表
面上に形成される。パッド堆積層はパッド層の積層体を
有する。第１の絶縁パッド層１４は基板上に形成され
る。第１のパッド層は典型的には熱酸化により形成され
た酸化物パッド層である。第２のパッド層１２は酸化物
パッド層の上方に形成されており、典型的には窒化物を
含む。酸化物パッド層により接合が促進され、窒化物パ
ッド層と基板との間の応力が減少する。窒化物パッド層
上にハードマスク層１８が設けられる。ハードマスク層
は典型的にはパターン化されており、深いトレンチをエ
ッチングしてトレンチキャパシタを形成するためのマス
クとして使用される。ハードマスク層は例えばＴＥＯＳ
またはホウケイ酸ガラス（ＢＳＧ）を含む。
【０００７】窒化物パッド層１２は研磨ストップおよび
／またはエッチングストップとして使用される。このよ
うなパッドストップ１２はプロセス処理中に複数の研磨
工程およびエッチング工程にかけられる。パッド層１２
はしばしば、先行するプロセス処理に起因する不均一な
厚さを有している。この層を研磨ストップまたはエッチ
ングストップとして有効なものにするためには、例えば
研磨ストップとして確実に作用するための所定の最低限
の厚さを保持しなければならない。先行する研磨工程お
よびエッチング工程で生じた不均一性から“ロースポッ
ト”が残ってしまい、この“ロースポット”の部分はス
トップに必要な最低限の厚さを下回ることがある。
【０００８】
【発明が解決しようとする課題】本発明の課題は、プロ
セス処理の工程にかけられても均一な厚さの層を形成す
る方法および装置を提供することである。
【０００９】
【課題を解決するための手段】この課題は本発明によ
り、パッド層と緩衝層とを有しており、パッド層は半導
体基板上に設けられており、緩衝層がパッド層内に配置
されていることにより、このパッド層が緩衝層の下方の
絶縁層と緩衝層の上方のマスク層とに分割されているよ
うに構成して解決される。また、上部にサーマルパッド
を形成されている基板を設け、サーマルパッド上に絶縁
層を形成し、絶縁層上にこの絶縁層とは異なる材料から
緩衝層を形成し、緩衝層上にこの緩衝層とは異なる材料
からマスク層を形成して解決される。また、パッド層を
半導体基板上に配置し、緩衝層をパッド層内に配置し
て、このパッド層を緩衝層の下方の絶縁層と緩衝層の上
方のマスク層とに分割し、これにより半導体デバイスを
設け、少なくとも１つのトレンチを半導体デバイスの上
表面に形成し、トレンチおよび半導体デバイスの上表面
の少なくとも一部に充填剤を堆積させ、この充填剤を半
導体デバイスの上表面から研磨により除去して、マスク
層の少なくとも一部を露出させ、マスク層を選択的にエ
ッチングして、緩衝層の表面を露出させて解決される。
【００１０】
【発明の実施の形態】均一な厚さの絶縁層を有する半導
体デバイスを形成するために、パッド層が半導体基板上
に配置される。パッド層は絶縁材料を含む。緩衝層はパ
ッド層内部に配置されて、このパッド層が緩衝層の下方
の絶縁層と、緩衝層の上方のパッド層とに分割されるよ
うに構成されている。
【００１１】特にこの半導体デバイスは複数の絶縁層
（誘電体層）および複数の緩衝層を有する。緩衝層は酸
化物、有利にはＴＥＯＳから成り、絶縁層は窒化ケイ素
から成る。緩衝層は１００Åより小さい厚さを有してお
り、有利には５０Åから１００Åの間の厚さである。緩
衝層を有する半導体デバイスをトレンチキャパシタの製
造に使用することができる。
【００１２】均一な平坦さおよび厚さを有する層を半導
体チップ上に形成する方法は、次の各段階により行われ
る。サーマルパッドを基板上に設け、絶縁層をサーマル
パッド上に形成し、緩衝層を絶縁層上に形成し、その際
に緩衝層と絶縁層とは異なる化合物から成るようにし、
マスク層を緩衝層上に形成し、その際にマスク層と緩衝
層とが異なる化合物から成るようにする。
【００１３】１つの実施態様では、緩衝層は酸化物、有
利にはＴＥＯＳであり、パッド層は窒化ケイ素である。
緩衝層を付加的なエッチングストップとして使用し、ガ
ラスの層をパッド層上に形成する。続く工程において複
数のパッドストップを複数の緩衝層上に形成し、その際
に複数の緩衝層と複数のパッドストップとは異なる化合
物から成るようにするか、または緩衝層を研磨ストップ
として使用する。
【００１４】トレンチを有する半導体チップに均一な平
坦さおよび厚さを有する層を形成する方法は、パッド層
を半導体基板上に配置し、緩衝層をパッド層内に配置し
て、パッド層を緩衝層の下方の絶縁層と緩衝層の上方の
マスク層とに分割し、これにより半導体デバイスを設
け、トレンチをこの半導体デバイス内に形成し、トレン
チに充填剤を充填し、パッドストップまで研磨し、パッ
ドストップおよび緩衝層を除去するためのエッチングス
トップとして緩衝層を使用して行われ、ほぼ均一な表面
が絶縁層上に形成される。トレンチ内にＴＥＯＳのカラ
ーを形成する工程を設けることもできる。緩衝層の除去
の工程では緩衝層およびＴＥＯＳ層の一部を同時に除去
する。緩衝層はＴＥＯＳから成り、マスク層および絶縁
層は窒化ケイ素から成る。マスク層上のガラス層はトレ
ンチを形成する前に形成される。複数のパッドストップ
を複数の緩衝層上に形成し、その際に複数の緩衝層と複
数のパッドストップとは異なる化合物から成るようにす
る。
【００１５】変形された実施態様では、次の工程が行わ
れる。トレンチを充填剤で再充填し、化学的ダウンフロ
ーエッチング（ＣＤＥ）、ドライエッチング、ウェット
エッチング、またはＣＭＰを用いて凹部を形成する。そ
の際例えばトレンチのアイソレータを浅い凹部の形状と
なるように構成してこの凹部を形成することができる。
さらに絶縁層をトレンチ内の浅いトレンチのアイソレー
タを研磨するための研磨ストップとして使用する。
【００１６】
【実施例】本発明を以下に、図に関連して有利な実施例
に基づいて詳細に説明する。
【００１７】本発明では、緩衝層がパッド層内に形成さ
れ、このパッド層がパッドストップと絶縁層とに分離さ
れる。パッドストップは必要に応じて研磨、エッチング
およびプロセス処理可能である。パッドストップが必要
なくなった場合には、この層を選択的にエッチングして
緩衝層を露出させることができる。緩衝層はプロセス処
理可能、および／または選択的にエッチングされて絶縁
層を露出可能である。絶縁層が先行するプロセス処理中
保護されているので、絶縁層は、研磨ストップまたはエ
ッチングストップとして使用するために必要な所定の最
小限の厚さ以上の厚さを有する。またこの絶縁層は有利
には半導体チップ上の電子構成素子を構成するために使
用される。
【００１８】以下に図に則して詳細に説明する。ここで
は類似の素子または同一の素子は複数の図にわたって同
一の参照番号で示されている。はじめに図２には、基板
１０２の断面図が示されている。基板はＩＣの一部分で
ある。この種のＩＣはランダムアクセスメモリ（ＲＡ
Ｍ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）、またはスタティックＲＡＭ
（ＳＲＡＭ）などのメモリ回路を有している。 ＩＣは
論理回路であってもよく、例えばプログラム可能なロジ
ックアレイ（ＰＬＡ）、アプリケーション専用ＩＣ（Ａ
ＳＩＣ）、組合せＤＲＡＭロジック回路、または回路デ
バイスでもよい。
【００１９】典型的には複数のＩＣが１枚の半導体基
板、例えばシリコンウェハ上に同時に作成される。プロ
セス処理後、ウェハはＩＣを分離するために複数の個々
のチップにダイシングされる。チップはその後使用され
る最終プロダクト、例えば消費者プロダクトとしてパッ
ケージングされる。すなわちコンピュータシステム、セ
ルラーフォン、パーソナルディジタルアシスタント（Ｐ
ＤＡ）、および他の電子プロダクトにパッケージングさ
れる。
【００２０】図示されているように、基板１０２が設け
られている。この基板は例えばシリコンウェハを有す
る。他の半導体基板、例えばひ化ガリウム、ゲルマニウ
ム、シリコンオンインシュレータ（ＳＯＩ）、または他
の半導体材料も使用可能である。基板には例えば所定の
伝導性を有するドーパントを薄くまたは濃くドープし
て、所望の電気的特性を与えることができる。
【００２１】サーマルパッド層１０４は基板１０２上に
形成される。サーマルパッド層１０４は基板を酸素に曝
露することにより形成され、温度の上昇により例えば二
酸化ケイ素化合物となる。絶縁層１０６はサーマルパッ
ド層１０４上に形成される。絶縁層１０６は化学蒸着
（ＣＶＤ）プロセス、例えば低圧化学蒸着法（ＬＰＣＶ
Ｄ）またはプラズマＣＶＤ（ＰＥＣＶＤ）を用いて形成
される。
【００２２】緩衝層１０８は絶縁層１０６上にガス堆積
プロセスにより形成される。緩衝層１０８はパッド層１
１０、絶縁層１０６、プロセス処理された構造例えばト
レンチ内の材料に関して選択的に除去可能である。パッ
ド層１１０、緩衝層１０８、および絶縁層１０６は例え
ば次の材料の組合せを有する。すなわち、酸化物／窒化
物／酸化物、窒化物／酸化物／窒化物、酸化物／多結晶
シリコン（ポリ）／酸化物、窒化物／ポリ／窒化物、ポ
リ／窒化物／ポリ、またはポリ／酸化物／ポリである。
マスク層１１０は緩衝層１０８上にＣＶＤプロセス例え
ばＬＰＣＶＤまたはＰＥＣＶＤを用いて形成される。ハ
ードムーブガラス層（hard move glasslayer）１１２は
マスク層１１０上に形成される。ハードマスク層１１２
は例えばホウケイ酸ガラス（ＢＳＧ）またはＴＥＯＳを
含む。
【００２３】１つの実施態様では、絶縁層１０６および
マスク層１１０が共通して窒化ケイ素から成る。緩衝層
１０８と、絶縁層１０６およびマスク層１１０とを異な
る化合物から形成するために、緩衝層１０８は二酸化ケ
イ素、テトラエチルオキソシラン（ＴＥＯＳ）または多
結晶シリコン（ポリ）から形成する。有利には緩衝層１
０８はＴＥＯＳを有する。緩衝層１０８は低圧でのＴＥ
ＯＳ堆積プロセスを用いて形成される。緩衝層１０８を
形成した後、緩衝層をウェットオキサイドアニーリング
プロセスにかける。このプロセスは８５０℃から９５０
℃の温度を約１０分間保持して行われ、これにより緩衝
層１０８が緻密化される。緩衝層１０８の緻密化は緩衝
層１０８の化学的エッチング例えばＨＦウェットエッチ
ングに対する耐性を高める。緩衝層１０８は例えば約１
００Åより小さい厚さを有し、有利には５０Åから１０
０Åの範囲の厚さである。上述のような従来のパッド層
１０は公称約２２００Åの厚さであるので、本発明の絶
縁層１０６、緩衝層１０８、パッド層１１０は合計して
公称約２２００Åの厚さとなるべきである。絶縁層１０
６は有利には約８００Åの厚さであり、これにより保護
に適した厚さが得られる。
【００２４】図３には、複数の絶縁層１０１が複数の緩
衝層１０３と共に使用されており、中間のプロセス処理
中にも層の均一さが保持され高められることが示されて
いる。複数の緩衝層１０３は複数の絶縁層１０１に挟ま
れており、研磨ストップまたはエッチングストップとし
て使用することができる。
【００２５】図４から図１２には本発明の実施態様の概
略図が示されている。図４にはパッド堆積部が示されて
おり、このパッド堆積部は絶縁層とパッドストップとを
分離する緩衝層を有しており、基板の表面上に設けられ
ている。図示されているように、トレンチ１１４が基板
に形成されている。典型的にはこのトレンチは、従来の
リソグラフィック技術およびエッチング技術を用いたハ
ードエッチングマスク層１１２をパターニングすること
により形成される。ハードマスク層は反応性イオンエッ
チング（ＲＩＥ）のためのハードエッチングマスクとし
て使用され、これによりトレンチが形成される。ハード
マスク層は例えばＨＦをエッチング剤として用いるウェ
ットエッチングプロセスによりエッチングされる。この
時点で埋め込みプレートは、従来の技術を用いて、例え
ばドーパント源を用いてドーパントを基板内に拡散させ
ることにより最適に形成される。ドーパント源は例えば
亜ヒ酸をドープされたケイ酸塩ガラス（ＡＳＧ）であ
る。
【００２６】図５には、トレンチ１１４が充填剤１０５
例えば多結晶シリコン（ポリ）により充填されることが
示されている。ポリは例えばｎ形ドーパントを高濃度に
ドープされており、キャパシタのノードを形成する。ポ
リ１１１の表面はＣＭＰにより研磨され、パッドストッ
プ１１０とともにプレーナ形の表面を形成する。このこ
とは図６に示されている。図７には、充填剤１０５の個
所に凹部が設けられることが示されており、充填剤の一
部がトレンチの下部に残っている（図５、６を参照）。
ＴＥＯＳ層１１６はラインウォール１１８とトレンチ１
１４の底部１２０に堆積される。ＴＥＯＳは絶縁カラー
を形成して寄生漏れを低減させるために使用される。典
型的にはＴＥＯＳは層の絶縁特性を高めるためにアニー
リングされる。
【００２７】図８には、ＴＥＯＳ層１１６が底部１２０
とマスク層の部分から反応性イオンエッチングにより除
去されることが示されている。ＲＩＥによりＴＥＯＳ層
はパッドストップ１１０の表面から除去され、またトレ
ンチの側面の上部から除去される。図９にはトレンチ１
１４がその後、充填剤１２２例えばｎ形ドープされたポ
リにより充填されることが示されている。充填剤１２２
は図１０によれば、ウェットエッチングプロセスにより
除去される。このエッチングプロセスは例えばＨＦをエ
ッチング剤に使用して、トレンチ１１４内で所定の高さ
１２３になるまで行われる。この所定の高さは、例えば
埋め込みストラップが形成される個所の底部の高さ、す
なわちＴＥＯＳカラー１２４の頂部となるべき部分の高
さに相当する。ウェットエッチングは酸化物を選択可能
である（つまりＴＥＯＳはエッチングされない）ので、
ＴＥＯＳは有利にはシリコンの側面がエッチングされて
しまうことを防ぐ。
【００２８】図１１には、シリコンが選択されたウェッ
トエッチングがＴＥＯＳを除去するために行われること
が示されている。このエッチングではＴＥＯＳがポリの
頂部の高さまで除去され、ＴＥＯＳカラーが形成され
る。図１２には、充填剤がトレンチ１１４を再充填する
ために使用されることが示されている。この充填剤は例
えばドープされていないポリであり、この個所に埋め込
みストラップが形成される。
【００２９】図１３にはトレンチ１１４が形成され充填
された後、化学的機械的研磨（ＣＭＰ）工程が行われ、
パッドストップ１１０の上部の材料の層が除去されるこ
とが示されている。研磨の結果、上表面１２６は不均一
さを有するが、これは全ての研磨過程に典型的な所定の
範囲のものである。パッドストップ１１０はウェットエ
ッチングまたはドライエッチングにより、図１４に示さ
れているように除去される。別の実施態様ではパッドス
トップ１１０は選択的に緩衝層１０８までエッチングさ
れる。緩衝層１０８は酸化物から成ることができ、一方
パッド層１１０は窒化物から成ることができる。緩衝層
１０８を設けてエッチングストップとして使用すること
により、より均一な表面１２８が達成される。
【００３０】図１５には、緩衝層１０８がエッチングに
より除去され、絶縁層１０６が露出していることが示さ
れている。１つの実施態様では、絶縁層１０６は窒化物
から成り、一方緩衝層１０８は酸化物から成る。その際
に緩衝層を選択的にエッチング除去してもよい。絶縁層
１０６は、充填剤１２２に基板１０２の下方へ向かって
凹部を形成するためのウェットエッチング中、エッチン
グストップとして作用する。凹部の個所にトレンチキャ
パシタの埋め込みストラップが形成される。絶縁層１０
６は２つの層の間の研磨ストップまたはエッチングスト
ップとして使用されるのに必要な最低限の厚さを少なく
とも有している。プロセス処理は例えばトレンチキャパ
シタが形成されるまで続けられる。絶縁層１０６は半導
体チップ１００の水平方向にわたって均一な高さを有す
る。
【００３１】図１６には、浅いトレンチ１３０の形状が
従来のリソグラフィック技術およびエッチング技術によ
り定められることが示されている。この浅いトレンチは
その後、例えばＴＥＯＳを充填され、浅いトレンチアイ
ソレータ（ＳＴＩ）を形成する。ＴＥＯＳは緻密化のた
めにアニーリングされる。表面を研磨する際に、絶縁層
１０６を研磨ストップとして使用する。これによりＳＴ
Ｉの高さをより良好に制御することができ、ひいては性
能を向上させることができる。
【００３２】図１７には別の実施態様が示されている。
ここではＴＥＯＳ層２１６はすでにトレンチ２１４内に
形成されており、充填剤２２２が導入され、トレンチ２
１４内の所定の高さになるまでエッチングされ、凹部２
１５を形成する。凹部２１５は化学的ダウンフローエッ
チング（ＣＤＥ）を用いて形成される。基板２０２の上
部にはサーマルパッド層２０４が形成されている。サー
マルパッド層２０４、絶縁層２０６、緩衝層２０８、パ
ッド層２１０はほぼ前述の実施態様と同様である。ＣＭ
Ｐプロセスがすでに実施されているので、マスク層２１
０の上表面２２６に研磨による高さのばらつきが生じて
いる。
【００３３】図１８にはパッド層２１０が選択的なウェ
ットエッチングまたはドライエッチングにより除去され
ることが示されている。緩衝層２０８はエッチングスト
ップとして作用する。１つの実施態様では、パッド層２
１０は選択的に緩衝層２０８までエッチングされる。緩
衝層２０８は酸化物から成ることができ、マスク層２１
０は窒化物から成ることができる。緩衝層２０８を設け
ることにより、より均一な表面２２８が得られる。緩衝
層２０８が酸化物から成る場合には、緩衝層２０８とＴ
ＥＯＳ層２１６の両方が１つのエッチング工程で除去可
能である。充填剤２２２はトレンチ２１４に存在してお
り、ＴＥＯＳ層２１６が除去されることを防ぐマスクと
して作用する。
【００３４】図１９には、絶縁層２０６がより均一な表
面を有することが示されている。カラー２２４はそれぞ
れのトレンチ２１４に形成されており、充填剤２２２が
トレンチキャパシタを形成する更なるプロセス処理のた
めに加えられている。充填剤２２２は化学的ダウンフロ
ーエッチング（ＣＤＥ）を用いて除去することができ、
これによりエッチング表面の均一さが高められる。ＣＭ
Ｐを使用することもできるが、これは前述したように不
均一性を生じさせることがある。ＣＤＥを用いることに
より、ＳＴＩを配置するための深いトレンチ凹部を形成
することができる（図１６参照）。ＳＴＩにより絶縁層
２０６が研磨ストップとして上述のように使用される。
研磨ストップの形状は、緩衝層を除去してばらつきが低
減されたことにより良好に定められている。
【００３５】緩衝層が絶縁層内に設けられ、これにより
絶縁層の厚さと平坦さの制御が向上する点、および緩衝
層の形成方法（上述された実施例だけにとどまらない）
を説明したが、当業者は上述の手段に基づいて修正およ
び変更を加えることができる。したがって個々の実施例
の変更は請求項に記載された本発明の範囲内のものであ
ると理解すべきである。本発明は上述の実施例や詳細な
説明に制限されるものではなく、本発明の思想は請求項
に基づく。
【図面の簡単な説明】
【図１】従来の技術の半導体チップの断面図である。
【図２】緩衝層を有する半導体チップの断面図である。
【図３】複数の緩衝層を有する半導体チップの断面図で
ある。
【図４】トレンチを形成された半導体チップの断面図で
ある。
【図５】図４のトレンチが充填剤で充填された半導体チ
ップの断面図である。
【図６】図５のマスク層から充填剤の層が除去された半
導体チップの断面図である。
【図７】図６の充填剤がエッチングされ、ＴＥＯＳ層が
堆積された半導体チップの断面図である。
【図８】図７のＴＥＯＳ層の一部分が除去された半導体
チップの断面図である。
【図９】図８のトレンチが充填剤で充填され、マスク層
の高さまで研磨された半導体チップの断面図である。
【図１０】図９の充填剤に凹部が設けられた半導体チッ
プの断面図である。
【図１１】図１０のＴＥＯＳ層が充填剤の高さまでエッ
チングされた半導体チップの断面図である。
【図１２】図１１のトレンチが再充填された半導体チッ
プの断面図である。
【図１３】研磨後の半導体チップの１つの実施例の概略
的な断面図である。
【図１４】図１３のマスク層が除去された後の半導体チ
ップの断面図である。
【図１５】図１４の緩衝層が除去された後の半導体チッ
プにおいて、ほぼ均一な厚さと平坦さを有する絶縁層を
示す断面図である。
【図１６】浅いトレンチアイソレータを設けるために形
成された凹部を有し、絶縁層が研磨ストップとして作用
する半導体チップの断面図である。
【図１７】研磨後の半導体チップの別の実施例の概略的
な断面図である。
【図１８】図１７のマスク層が除去された後の半導体チ
ップの断面図である。
【図１９】図１８の緩衝層が除去された後の半導体チッ
プにおいて、ほぼ均一な厚さと平坦さを有する絶縁層を
示す断面図である。
【符号の説明】
１００ 半導体チップ １０２ 基板 １０４、２０４ サーマルパッド層 １０５、１２２、２２２ 充填剤 １０６、２０６ 絶縁層 １０８、２０８ 緩衝層 １１０、２１０ マスク層 １１２ ハードムーブガラス層 １１４、２１４ トレンチ １１６、２１６ ＴＥＯＳ層 １１８ ラインウォール １２０ 底部 ２１５ 凹部 ２２４ カラー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウルリケ グリューニング アメリカ合衆国 ニューヨーク ワッピン ガース フォールズ タウン ヴュー ド ライヴ 38 (72)発明者 ヨッヘン バイントナー アメリカ合衆国 ニューヨーク ワッピン ガース フォールズ クラップ アヴェニ ュー 27 (72)発明者 カール ラーデンス アメリカ合衆国 ニューヨーク ポウキー プスィー パインウッド ロード ナンバ ー７

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 パッド層と緩衝層とを有しており、 前記パッド層は半導体基板上に設けられており、 前記緩衝層が前記パッド層内に配置されていることによ
    り、該パッド層が緩衝層の下方の絶縁層と緩衝層の上方
    のマスク層とに分割されている、ことを特徴とする半導
    体デバイス。
  2. 【請求項２】 前記パッド層は複数の緩衝層を有する、
    請求項１記載の半導体デバイス。
  3. 【請求項３】 前記緩衝層はＴＥＯＳから成り、前記マ
    スク層および絶縁層は窒化ケイ素から成る、請求項１記
    載の半導体デバイス。
  4. 【請求項４】 前記緩衝層は１００Åより小さい厚さで
    ある、請求項１記載の半導体デバイス。
  5. 【請求項５】 前記緩衝層は５０Åから１００Åの間の
    厚さである、請求項１記載の半導体デバイス。
  6. 【請求項６】 上部にサーマルパッドが形成されている
    基板を設け、 前記サーマルパッド上に絶縁層を形成し、 前記絶縁層上に該絶縁層とは異なる材料から緩衝層を形
    成し、 前記緩衝層上に該緩衝層とは異なる材料からマスク層を
    形成する、ことを特徴とする半導体チップ上の均一な平
    坦さと厚さとを有する層の形成方法。
  7. 【請求項７】 前記緩衝層はＴＥＯＳから成り、前記マ
    スク層および絶縁層は窒化ケイ素から成る、請求項６記
    載の方法。
  8. 【請求項８】 前記緩衝層をエッチングストップとして
    使用する、請求項６記載の方法。
  9. 【請求項９】 前記マスク層上にガラス層を形成する、
    請求項６記載の方法。
  10. 【請求項１０】 複数の緩衝層上に、該複数の緩衝層と
    は異なる化合物から複数のマスク層を形成する、請求項
    ６記載の方法。
  11. 【請求項１１】 前記絶縁層を研磨ストップとして使用
    する、請求項６記載の方法。
  12. 【請求項１２】 請求項６記載の方法で製造された、こ
    とを特徴とする半導体デバイス。
  13. 【請求項１３】 パッド層を半導体基板上に配置し、緩
    衝層を前記パッド層内に配置して該パッド層を緩衝層の
    下方の絶縁層と緩衝層の上方のマスク層とに分割し、こ
    れにより半導体デバイスを設け、 少なくとも１つのトレンチを半導体デバイスの上表面に
    形成し、 前記トレンチおよび前記半導体デバイスの上表面の少な
    くとも一部に充填剤を堆積させ、 該充填剤を前記半導体デバイスの上表面から研磨により
    除去して、マスク層の少なくとも一部を露出させ、 該マスク層を選択的にエッチングして、緩衝層の表面を
    露出させる、ことを特徴とするトレンチを有する半導体
    デバイス上の均一な平坦さと厚さとを有する層の形成方
    法。
  14. 【請求項１４】 実質的に均一な表面が前記絶縁層上に
    残るように前記緩衝層を除去する、請求項１３記載の方
    法。
  15. 【請求項１５】 ＴＥＯＳカラーを少なくとも１つのト
    レンチ内に形成する、請求項１３記載の方法。
  16. 【請求項１６】 前記緩衝層およびＴＥＯＳ層の一部を
    同時に除去することにより緩衝層を除去する、請求項１
    ５記載の方法。
  17. 【請求項１７】 前記緩衝層はＴＥＯＳから成り、前記
    マスク層および絶縁層は窒化ケイ素から成る、請求項１
    ３記載の方法。
  18. 【請求項１８】 複数の緩衝層上に、該複数の緩衝層と
    は異なる化合物から複数のマスク層を形成する、請求項
    １３記載の方法。
  19. 【請求項１９】 少なくとも１つのトレンチに充填剤を
    再充填し、化学的ダウンフローエッチングにより少なく
    とも１つのトレンチに凹部を形成する、請求項１３記載
    の方法。
  20. 【請求項２０】 浅いトレンチアイソレータを前記凹部
    に形成し、該トレンチアイソレータを絶縁層が研磨スト
    ップとなるまで研磨する、請求項１８記載の方法。
  21. 【請求項２１】 請求項１３記載の方法により製造され
    た、ことを特徴とする半導体チップ。
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