JPH1117706A - 分散共有メモリのパケット・スイッチ - Google Patents
分散共有メモリのパケット・スイッチInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/108—ATM switching elements using shared central buffer
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- H04L49/1553—Interconnection of ATM switching modules, e.g. ATM switching fabrics
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Abstract
(57)【要約】
【課題】 高速かつ低コストの共有メモリ・パケット・
スイッチ。 【解決手段】 パケット・スイッチは、出力ポートを決
めるための行先アドレスを含むデータ・セルを受けるた
めの帯域幅ＢのＮ個のデジタル入力ポート２８と、共有
入力キャッシュ３２と、バッファ用の帯域幅Ｎ・ＢのＮ
個のメモリ・モジュール３６と、スイッチ構造３８と、
Ｎ個のデジタル出力ポート４０とを有する。デジタル・
マルチプレクサ３０は、入力ポートから各データ・セル
を受け、それを行先アドレスに応答して対応ポート列番
号、列位置及びメモリ・モジュール番号と共に共有入力
キャッシュに書込み、（１）同一列番号を有するセルが
異なるメモリ・モジュールに周期的に割当てられ、
（２）同一の列位値を有するセルが異なるメモリ・モジ
ュールに周期的に割当てられる。
スイッチ。 【解決手段】 パケット・スイッチは、出力ポートを決
めるための行先アドレスを含むデータ・セルを受けるた
めの帯域幅ＢのＮ個のデジタル入力ポート２８と、共有
入力キャッシュ３２と、バッファ用の帯域幅Ｎ・ＢのＮ
個のメモリ・モジュール３６と、スイッチ構造３８と、
Ｎ個のデジタル出力ポート４０とを有する。デジタル・
マルチプレクサ３０は、入力ポートから各データ・セル
を受け、それを行先アドレスに応答して対応ポート列番
号、列位置及びメモリ・モジュール番号と共に共有入力
キャッシュに書込み、（１）同一列番号を有するセルが
異なるメモリ・モジュールに周期的に割当てられ、
（２）同一の列位値を有するセルが異なるメモリ・モジ
ュールに周期的に割当てられる。
Description
【０００１】
【発明の属する技術分野】本発明はパケット・スイッチ
ングに関連し、より詳細には、良好な遅延スループット
を有するギガビット／秒のような高速でのマルチポート
・パケット・スイッチ用のアーキテクチャ、及びそれを
使用する方法に関連する。
ングに関連し、より詳細には、良好な遅延スループット
を有するギガビット／秒のような高速でのマルチポート
・パケット・スイッチ用のアーキテクチャ、及びそれを
使用する方法に関連する。
【０００２】
【従来の技術及びその課題】従来の共有メモリ・パケッ
ト・スイッチ・アーキテクチャは、最適な遅延スループ
ット特性を達成する一方、メモリ容量を最良に使用す
る。しかしながら、Ｎ個のポートに対し、共有メモリの
帯域幅は各個々のポートの帯域幅ＢのＮ倍である必要が
ある。マルチポートのギガビット・パケット・スイッチ
に対し、これは高価な高速ＳＲＡＭ、及びマルチポート
・ギガビット・パケット・スイッチ用広域メモリ・イン
ターフェースを使用することを必要とする。
ト・スイッチ・アーキテクチャは、最適な遅延スループ
ット特性を達成する一方、メモリ容量を最良に使用す
る。しかしながら、Ｎ個のポートに対し、共有メモリの
帯域幅は各個々のポートの帯域幅ＢのＮ倍である必要が
ある。マルチポートのギガビット・パケット・スイッチ
に対し、これは高価な高速ＳＲＡＭ、及びマルチポート
・ギガビット・パケット・スイッチ用広域メモリ・イン
ターフェースを使用することを必要とする。
【０００３】研究者達は、ポート速度で動作するメモリ
・モジュールを用いて高速スイッチを構築することを研
究している。例えば、入力列（queing）スイッチ・アー
キテクチャは、各ポートに対し１個の、帯域幅ＢのＮ個
のメモリ・モジュールを使用する。しかし、基本入力列
アーキテクチャはヘッド・オブ・ライン・ブロッキング
を受け、約６３％のスループットを達成するに過ぎな
い。複雑化したスケジュール・アルゴリズムが入力待ち
スイッチの性能を改良するために提案されているが、そ
れらはなお理想的な遅延スループット特性及び共有メモ
リ・アーキテクチャの効率的メモリ容量使用を達成する
必要がある。
・モジュールを用いて高速スイッチを構築することを研
究している。例えば、入力列（queing）スイッチ・アー
キテクチャは、各ポートに対し１個の、帯域幅ＢのＮ個
のメモリ・モジュールを使用する。しかし、基本入力列
アーキテクチャはヘッド・オブ・ライン・ブロッキング
を受け、約６３％のスループットを達成するに過ぎな
い。複雑化したスケジュール・アルゴリズムが入力待ち
スイッチの性能を改良するために提案されているが、そ
れらはなお理想的な遅延スループット特性及び共有メモ
リ・アーキテクチャの効率的メモリ容量使用を達成する
必要がある。
【０００４】別のアプローチは、（１）Ｈ・コンドー、
Ｈ・ノタニ及びＨ・ヤマナカ（三菱電機株式会社）の
「高速ＡＴＭスイッチＬＳＩｓ用の共有マルチバッファ
・アーキテクチャ」, IEICE Trans. Electron. Vol.E76
-C, No.7, July 1993, pp1094-1101，並びにＳ・ウェイ
及びＶ・クマール（AT&T Bell Labs）の（２）「ＡＴＭ
スイッチングへのマルチプル共有メモリ・モジュールの
アプローチで」，Proceedings of IEEE ICC 1992, pp.1
16-23 ，及び（３）「マルチプル共有メモリ・モジュー
ルＡＴＭスイッチの分散コントロール」，Proceedings
of IEEE ICC 1992, pp.704-708, 1992によってそれぞれ
提案された共有マルチプル・メモリ・モジュール（ＳＭ
ＭＭ）アーキテクチャであり、各々を参照としてここに
含む。
Ｈ・ノタニ及びＨ・ヤマナカ（三菱電機株式会社）の
「高速ＡＴＭスイッチＬＳＩｓ用の共有マルチバッファ
・アーキテクチャ」, IEICE Trans. Electron. Vol.E76
-C, No.7, July 1993, pp1094-1101，並びにＳ・ウェイ
及びＶ・クマール（AT&T Bell Labs）の（２）「ＡＴＭ
スイッチングへのマルチプル共有メモリ・モジュールの
アプローチで」，Proceedings of IEEE ICC 1992, pp.1
16-23 ，及び（３）「マルチプル共有メモリ・モジュー
ルＡＴＭスイッチの分散コントロール」，Proceedings
of IEEE ICC 1992, pp.704-708, 1992によってそれぞれ
提案された共有マルチプル・メモリ・モジュール（ＳＭ
ＭＭ）アーキテクチャであり、各々を参照としてここに
含む。
【０００５】ＳＭＭＭにおいて、概念的に２個のスイッ
チ構造を介して、Ｎ個の入力ポートがＭ個のメモリ・モ
ジュールに接続され、それらは順にＮ個の出力ポートに
接続される。ベル研究所のスイッチ・アーキテクチャ
は、（２）の集中スケジュール・スキームか（３）の分
散スケジュール・スキームのいずれかを使用し、理想的
な遅延スループットを提供できるが、各々帯域幅Ｂを有
する２Ｎ―１個のメモリ・モジュールを必要とする。三
菱電機のスイッチは、合理的スループットを達成するた
めに帯域幅２ＢのＮ個のメモリ・モジュールを必要とす
る。そして、メモリ・アーキテクチャはマルチプル処理
の関係において広く検討されてはいるが、パケット・ス
イッチングは異なる定めを有する故、その初期のアーキ
テクチャはスイッチ設計のためには使用することができ
ない。
チ構造を介して、Ｎ個の入力ポートがＭ個のメモリ・モ
ジュールに接続され、それらは順にＮ個の出力ポートに
接続される。ベル研究所のスイッチ・アーキテクチャ
は、（２）の集中スケジュール・スキームか（３）の分
散スケジュール・スキームのいずれかを使用し、理想的
な遅延スループットを提供できるが、各々帯域幅Ｂを有
する２Ｎ―１個のメモリ・モジュールを必要とする。三
菱電機のスイッチは、合理的スループットを達成するた
めに帯域幅２ＢのＮ個のメモリ・モジュールを必要とす
る。そして、メモリ・アーキテクチャはマルチプル処理
の関係において広く検討されてはいるが、パケット・ス
イッチングは異なる定めを有する故、その初期のアーキ
テクチャはスイッチ設計のためには使用することができ
ない。
【０００６】数年間メモリ・セル容量は指数的に増大し
ているが、メモリ帯域幅は線形的に増大しているに過ぎ
ない。従って、本発明の一つの目的は、入力列スイッチ
がそうであるように、帯域幅ＢのＮ個のメモリ・モジュ
ールを必要とするだけのＮポート・スイッチを構築する
ことである。これは、所定のメモリ技術で最速のスイッ
チを構築すること、又は高価でないＲＡＭｓでスイッチ
を構築することを可能にする。本発明の他の目的は、性
能要求に合致するように最適な遅延スループットを達成
すること、及びそのスイッチ製品が競争的な価格になる
ようにメモリ空間の最大限の共有を可能にすることであ
る。
ているが、メモリ帯域幅は線形的に増大しているに過ぎ
ない。従って、本発明の一つの目的は、入力列スイッチ
がそうであるように、帯域幅ＢのＮ個のメモリ・モジュ
ールを必要とするだけのＮポート・スイッチを構築する
ことである。これは、所定のメモリ技術で最速のスイッ
チを構築すること、又は高価でないＲＡＭｓでスイッチ
を構築することを可能にする。本発明の他の目的は、性
能要求に合致するように最適な遅延スループットを達成
すること、及びそのスイッチ製品が競争的な価格になる
ようにメモリ空間の最大限の共有を可能にすることであ
る。
【０００７】
【課題を達成するための手段】本発明のパケット・スイ
ッチは、新規な分散共有メモリ・アーキテクチャを有
し、出力ポートを決定するための行先アドレスを含むデ
ータ・セルを受けるための帯域幅ＢのＮ個のデジタル入
力ポートと、共有入力キャッシュと、バッファリング用
の帯域幅Ｎ・ＢのＮ個のメモリ・モジュールと、スイッ
チ構造と、Ｎ個のデジタル出力ポートを提供する。デジ
タル・マルチプレクサ３０は、入力ポートから各データ
・セルを受け、それをその行先アドレスに応答して対応
ポート列番号、列位置及びメモリ・モジュール番号と共
に共有入力キャッシュに書込み、（１）同一の列番号を
有するセルが異なるメモリ・モジュールに周期的に割当
てられ、（２）同一の列位置を有するセルが異なるメモ
リ・モジュールに周期的に割当てられる。次に、デジタ
ル・デマルチプレクサ３４は、共有入力キャッシュから
各データ・セルを読み、それをその割当てられたメモリ
・モジュール番号及び列位置に従ってＮ個のメモリ・モ
ジュールの１つに書込む。そして、スイッチ構造が列位
置によって各メモリ・モジュールのデータ・セルを読
み、各々をセルの列番号とマッチする対応出力ポートに
書込む。
ッチは、新規な分散共有メモリ・アーキテクチャを有
し、出力ポートを決定するための行先アドレスを含むデ
ータ・セルを受けるための帯域幅ＢのＮ個のデジタル入
力ポートと、共有入力キャッシュと、バッファリング用
の帯域幅Ｎ・ＢのＮ個のメモリ・モジュールと、スイッ
チ構造と、Ｎ個のデジタル出力ポートを提供する。デジ
タル・マルチプレクサ３０は、入力ポートから各データ
・セルを受け、それをその行先アドレスに応答して対応
ポート列番号、列位置及びメモリ・モジュール番号と共
に共有入力キャッシュに書込み、（１）同一の列番号を
有するセルが異なるメモリ・モジュールに周期的に割当
てられ、（２）同一の列位置を有するセルが異なるメモ
リ・モジュールに周期的に割当てられる。次に、デジタ
ル・デマルチプレクサ３４は、共有入力キャッシュから
各データ・セルを読み、それをその割当てられたメモリ
・モジュール番号及び列位置に従ってＮ個のメモリ・モ
ジュールの１つに書込む。そして、スイッチ構造が列位
置によって各メモリ・モジュールのデータ・セルを読
み、各々をセルの列番号とマッチする対応出力ポートに
書込む。
【０００８】本発明は又、出力ポートを決定するための
行先アドレスを含むデータ・セルを受ける帯域幅ＢのＮ
個のデジタル入力ポートと、共有入力キャッシュと、バ
ッファリング用の帯域幅Ｎ・ＢのＮ個のメモリ・モジュ
ールと、スイッチ構造と、Ｎ個のデジタル出力ポートを
有するパケット・スイッチを作動する新規な方法も含
む。その方法において、先ず、ポートによって受けられ
た各データ・セルがその行先アドレスに応答して対応ポ
ート列番号、列位置及びメモリ・モジュール番号と共に
共有入力キャッシュに書込まれ、（１）同一の列番号を
有するセルが異なるメモリ・モジュールに周期的に割当
てられ、（２）同一の列位置を有するセルが異なるメモ
リ・モジュールに周期的に割当てられる。次に、各デー
タ・セルは、共有入力キャッシュから読まれ、その割当
てられたメモリ・モジュール番号及び列位置に従ってＮ
個のメモリ・モジュールの１つに書込まれる。そして、
各メモリ・モジュールのデータ・セルは列位置によって
読まれ、セルの列番号とマッチする対応出力ポートに各
々が書込まれる。
行先アドレスを含むデータ・セルを受ける帯域幅ＢのＮ
個のデジタル入力ポートと、共有入力キャッシュと、バ
ッファリング用の帯域幅Ｎ・ＢのＮ個のメモリ・モジュ
ールと、スイッチ構造と、Ｎ個のデジタル出力ポートを
有するパケット・スイッチを作動する新規な方法も含
む。その方法において、先ず、ポートによって受けられ
た各データ・セルがその行先アドレスに応答して対応ポ
ート列番号、列位置及びメモリ・モジュール番号と共に
共有入力キャッシュに書込まれ、（１）同一の列番号を
有するセルが異なるメモリ・モジュールに周期的に割当
てられ、（２）同一の列位置を有するセルが異なるメモ
リ・モジュールに周期的に割当てられる。次に、各デー
タ・セルは、共有入力キャッシュから読まれ、その割当
てられたメモリ・モジュール番号及び列位置に従ってＮ
個のメモリ・モジュールの１つに書込まれる。そして、
各メモリ・モジュールのデータ・セルは列位置によって
読まれ、セルの列番号とマッチする対応出力ポートに各
々が書込まれる。
【０００９】この分散共有メモリ・アーキテクチャは小
さな入力キャッシュと帯域幅ＢのＮ個のメモリ・モジュ
ールのみを使用して、Ｎポート・パケット・スイッチを
実施し、その総計のメモリ帯域幅はわずかＮ・Ｂであ
る。アーキテクチャは入力列と同一のメモリ帯域幅要求
を有する一方、理想的な遅延スループット性能と共有メ
モリ・スイッチとしての最大限のメモリ容量使用を実質
的に達成する。このアーキテクチャは、商用のＤＲＡＭ
モジュールを使用する低コストなマルチプル・ポート・
ギガビット・スイッチに特に適している。本発明のこれ
らの及び更なる利点は以下の詳細な説明における例によ
ってより明らかになる。
さな入力キャッシュと帯域幅ＢのＮ個のメモリ・モジュ
ールのみを使用して、Ｎポート・パケット・スイッチを
実施し、その総計のメモリ帯域幅はわずかＮ・Ｂであ
る。アーキテクチャは入力列と同一のメモリ帯域幅要求
を有する一方、理想的な遅延スループット性能と共有メ
モリ・スイッチとしての最大限のメモリ容量使用を実質
的に達成する。このアーキテクチャは、商用のＤＲＡＭ
モジュールを使用する低コストなマルチプル・ポート・
ギガビット・スイッチに特に適している。本発明のこれ
らの及び更なる利点は以下の詳細な説明における例によ
ってより明らかになる。
【００１０】
【実施例】本分散共有メモリ・スイッチ２６の実施例を
図２に示す。スイッチ２６は、デジタル・マルチプレク
サ（ＭＵＸ）３０によって共有入力キャッシュ３２に結
合されるＮ個の入力ポート２８と、デジタル・デマルチ
プレクサ（ＤＥＭＵＸ）３４と、Ｎ個のメモリ・モジュ
ール３６と、メモリ・モジュール３６をＮ個の出力ポー
ト４０に結合するスイッチ構造３８とを有する。スイッ
チによって取扱われる固定長のデータ・セグメントを参
照するために、包括的文言「セル」を使用する。ポート
速度でのセルの伝送時間はスロット時間で計測する。メ
モリ・モジュールはポートと同一の速度（又は帯域幅）
で作動するから、多くとも１つのセルがスロット時間に
メモリ・モジュールに書込まれ得、多くとも１つのセル
がスロット時間にメモリ・モジュールから読まれ得る。
図２に示す。スイッチ２６は、デジタル・マルチプレク
サ（ＭＵＸ）３０によって共有入力キャッシュ３２に結
合されるＮ個の入力ポート２８と、デジタル・デマルチ
プレクサ（ＤＥＭＵＸ）３４と、Ｎ個のメモリ・モジュ
ール３６と、メモリ・モジュール３６をＮ個の出力ポー
ト４０に結合するスイッチ構造３８とを有する。スイッ
チによって取扱われる固定長のデータ・セグメントを参
照するために、包括的文言「セル」を使用する。ポート
速度でのセルの伝送時間はスロット時間で計測する。メ
モリ・モジュールはポートと同一の速度（又は帯域幅）
で作動するから、多くとも１つのセルがスロット時間に
メモリ・モジュールに書込まれ得、多くとも１つのセル
がスロット時間にメモリ・モジュールから読まれ得る。
【００１１】到着セルをＮ個のメモリ・モジュールに割
当てるために多数の方法があるが、ここでは、４ポート
・スイッチについて図３に示すように、出力論理列の配
合からの２次元周期的順序パラダイムを使用する。各出
力ポートは対応論理列を有する。同じ論理列のセルは、
出力の衝突を解決するためバッファされ、対応出力列に
スロット時間当り１つ送られる。同じ論理出力列のセル
は、周期的方法で異なるメモリ・モジュールに配置され
る。更に、異なる論理列だが同じ列位置に属するセル
は、周期的順序で異なるメモリ・モジュールに配置され
る。
当てるために多数の方法があるが、ここでは、４ポート
・スイッチについて図３に示すように、出力論理列の配
合からの２次元周期的順序パラダイムを使用する。各出
力ポートは対応論理列を有する。同じ論理列のセルは、
出力の衝突を解決するためバッファされ、対応出力列に
スロット時間当り１つ送られる。同じ論理出力列のセル
は、周期的方法で異なるメモリ・モジュールに配置され
る。更に、異なる論理列だが同じ列位置に属するセル
は、周期的順序で異なるメモリ・モジュールに配置され
る。
【００１２】ただ１つのセルが１スロット時間にメモリ
・モジュールに書込まれ得るから、２次元周期的順序で
メモリ・モジュールに全ての到着セルを配置することは
必ずしも可能でない。それ故、１つより多い到着セルが
周期的順序要求に合致するように同一モジュールに割当
てられる場合、１つを除く全てのセルが共有入力キャッ
シュ３２に一時的にバッファされる。キャッシュ３２の
共有を可能にするため、マルチプレクサ３０とデマルチ
プレクサ３４が使用される。Ｎ個までのセルがスロット
の始めに到着するとき、マルチプレクサ３０は２次元周
期的順序に従うそれ自身のメモリ・モジュール番号を各
々割り当て、それらを共有入力キャッシュ３２に送る。
入力キャッシュは、Ｎ列のように、各メモリ・モジュー
ルに対し１つ組織される。各スロット時間で、デマルチ
プレクサ３４は特定メモリ・モジュールへ各列の第１セ
ル（もし有れば）を送る。新たに到着するセルはそれら
のモジュール番号に従って列の最後に加わる。もしキャ
ッシュ・メモリが全Ｎ列によって完全に共有され、セル
がそれらの到着順に基いたモジュール番号を割当てられ
るならば、キャッシュには２次元周期的分散に従って多
くとも次式の数のセルがあると示すことができる。
・モジュールに書込まれ得るから、２次元周期的順序で
メモリ・モジュールに全ての到着セルを配置することは
必ずしも可能でない。それ故、１つより多い到着セルが
周期的順序要求に合致するように同一モジュールに割当
てられる場合、１つを除く全てのセルが共有入力キャッ
シュ３２に一時的にバッファされる。キャッシュ３２の
共有を可能にするため、マルチプレクサ３０とデマルチ
プレクサ３４が使用される。Ｎ個までのセルがスロット
の始めに到着するとき、マルチプレクサ３０は２次元周
期的順序に従うそれ自身のメモリ・モジュール番号を各
々割り当て、それらを共有入力キャッシュ３２に送る。
入力キャッシュは、Ｎ列のように、各メモリ・モジュー
ルに対し１つ組織される。各スロット時間で、デマルチ
プレクサ３４は特定メモリ・モジュールへ各列の第１セ
ル（もし有れば）を送る。新たに到着するセルはそれら
のモジュール番号に従って列の最後に加わる。もしキャ
ッシュ・メモリが全Ｎ列によって完全に共有され、セル
がそれらの到着順に基いたモジュール番号を割当てられ
るならば、キャッシュには２次元周期的分散に従って多
くとも次式の数のセルがあると示すことができる。
【００１３】
【数１】
【００１４】例えば１６ポートのスイッチに対し、わず
か１２０セルのキャッシュで足りる。各セルが長さで７
２バイトならば、このキャッシュは７０キロビットより
少なく必要とする。
か１２０セルのキャッシュで足りる。各セルが長さで７
２バイトならば、このキャッシュは７０キロビットより
少なく必要とする。
【００１５】Ｎ個のメモリ・モジュールは、高速パケッ
ト・スイッチのために必要とされる大きなバッファ空間
を提供する。メモリ・モジュールにセルを配置するとき
２重の周期的順序を伴うから、いずれのスロット時間で
も、スイッチ構造はメモリから各論理列の頭部でセルを
読出すことができ、それをその適切なポートに送ること
ができる。２次元周期的順序の簡明さ及び規則性が、そ
の構造にわたる計画的セル伝送を容易にする。
ト・スイッチのために必要とされる大きなバッファ空間
を提供する。メモリ・モジュールにセルを配置するとき
２重の周期的順序を伴うから、いずれのスロット時間で
も、スイッチ構造はメモリから各論理列の頭部でセルを
読出すことができ、それをその適切なポートに送ること
ができる。２次元周期的順序の簡明さ及び規則性が、そ
の構造にわたる計画的セル伝送を容易にする。
【００１６】シミュレーション 本スイッチの性能を検討するために、オプネット・モデ
ラ（Opnet modeler ）を用いて１６ポート分散共有メモ
リ・スイッチの事象駆動シミュレーション・モデル４６
を構築した。図４は、オプネットのノード・レベルのス
イッチ・モデル４６を示す。入力１２８及び出力１４０
のポートはそれぞれin＿i 及びout ＿i（ｉ＝０、１、
……、１５）で印されている。マルチプレクサ３０とデ
マルチプレクサ３４の機能は、マルチプル・データ・ス
トリームを取扱うキャッシュ・モジュール１３２のメカ
ニズムを使用することによって作られた。キャッシュ・
モジュール１３２は同様に、メモリ・モジュール番号に
従った列セル、並びに全ての列の中のメモリ共有を含
む、共有入力キャッシュ３２によって要求される他の機
能も作った。メモリ・モジュール１３６はモデルの（Ｎ
＝１６）mm＿i モジュールによって作られた。最後に、
スイッチ構造はクロスバー（ＣＲＢＡＲ）１３８と呼ば
れるモジュールによって作られた。帯域幅の制約に合致
するため、各リンクはスロット時間の間に１つのセルを
伝送することがただ可能とされた。同様に、各メモリ・
モジュールはスロット時間の間に多くとも１つのセルを
受け伝送することのみができた。
ラ（Opnet modeler ）を用いて１６ポート分散共有メモ
リ・スイッチの事象駆動シミュレーション・モデル４６
を構築した。図４は、オプネットのノード・レベルのス
イッチ・モデル４６を示す。入力１２８及び出力１４０
のポートはそれぞれin＿i 及びout ＿i（ｉ＝０、１、
……、１５）で印されている。マルチプレクサ３０とデ
マルチプレクサ３４の機能は、マルチプル・データ・ス
トリームを取扱うキャッシュ・モジュール１３２のメカ
ニズムを使用することによって作られた。キャッシュ・
モジュール１３２は同様に、メモリ・モジュール番号に
従った列セル、並びに全ての列の中のメモリ共有を含
む、共有入力キャッシュ３２によって要求される他の機
能も作った。メモリ・モジュール１３６はモデルの（Ｎ
＝１６）mm＿i モジュールによって作られた。最後に、
スイッチ構造はクロスバー（ＣＲＢＡＲ）１３８と呼ば
れるモジュールによって作られた。帯域幅の制約に合致
するため、各リンクはスロット時間の間に１つのセルを
伝送することがただ可能とされた。同様に、各メモリ・
モジュールはスロット時間の間に多くとも１つのセルを
受け伝送することのみができた。
【００１７】スイッチ性能を評価するため、セル発生器
は各入力ポートに結合された。１つのセルがスロット時
間毎に発生され、１００％の伝送負荷を提供した。セル
の行先は他のＮ−１ポートから均等に選択された。それ
故、伝送はシンメトリックであった。同一のセル発生器
からの連続セルの行先ポートは、出力ポート配合からバ
ースティネス（burstiness）をつくるために互いに関係
付けられた。バースティネスは相関パラメータによって
調整可能であった。各出力ポートは、その受取ったセル
が壊される伝送シンクに結合された。
は各入力ポートに結合された。１つのセルがスロット時
間毎に発生され、１００％の伝送負荷を提供した。セル
の行先は他のＮ−１ポートから均等に選択された。それ
故、伝送はシンメトリックであった。同一のセル発生器
からの連続セルの行先ポートは、出力ポート配合からバ
ースティネス（burstiness）をつくるために互いに関係
付けられた。バースティネスは相関パラメータによって
調整可能であった。各出力ポートは、その受取ったセル
が壊される伝送シンクに結合された。
【００１８】図５（Ａ）〜（Ｄ）は、０．５秒のシミュ
レーション・ランの結果を示す。図５（Ａ）は、入力ポ
ートin＿0 で測定したセル入力速度（セル／秒）を示
す。他の１５ポートの全ては同一の入力速度を有するは
ずである。図５（Ｂ）は、出力ポートout ＿0 で測定し
た出力速度を示す。出力速度は入力速度に収れんし、１
００％スループットが達成されることを示している（入
力及び出力速度の間の離散はたいてい、バースト伝送を
有する全パケット・スイッチに固有の出力ポート衝突の
ためである）。
レーション・ランの結果を示す。図５（Ａ）は、入力ポ
ートin＿0 で測定したセル入力速度（セル／秒）を示
す。他の１５ポートの全ては同一の入力速度を有するは
ずである。図５（Ｂ）は、出力ポートout ＿0 で測定し
た出力速度を示す。出力速度は入力速度に収れんし、１
００％スループットが達成されることを示している（入
力及び出力速度の間の離散はたいてい、バースト伝送を
有する全パケット・スイッチに固有の出力ポート衝突の
ためである）。
【００１９】図５（Ｃ）は、入力キャッシュのセルの合
計数を示す。測定は入力キャッシュでのセルの到着及び
出発後に行われるから、所定時間の間のセル数に範囲が
ある。最低の値は出発後のセル数であり、最高の値は到
着後のセル数である。予測されるように、１００％伝送
負荷のもとでは、入力キャッシュのセル数は単調に増加
するが、０．５秒後でさえ所定のくくられた１２０セル
をかなり下回る。
計数を示す。測定は入力キャッシュでのセルの到着及び
出発後に行われるから、所定時間の間のセル数に範囲が
ある。最低の値は出発後のセル数であり、最高の値は到
着後のセル数である。予測されるように、１００％伝送
負荷のもとでは、入力キャッシュのセル数は単調に増加
するが、０．５秒後でさえ所定のくくられた１２０セル
をかなり下回る。
【００２０】最後に、図５（Ｄ）は、メモリ・モジュー
ルmm＿0 のメモリ数を示す。再度、単調に増加すること
が見られる。列は出力衝突のためここで結集する（buil
d up）。
ルmm＿0 のメモリ数を示す。再度、単調に増加すること
が見られる。列は出力衝突のためここで結集する（buil
d up）。
【００２１】この開示で述べられた詳細な実施例及びシ
ミュレーションはポート帯域幅を有するメモリ・モジュ
ールに対するものであるが、この分散共有メモリ・スイ
ッチ・アーキテクチャはメモリ・モジュールがポート速
度より速い場合に容易に拡張することができる。例え
ば、Ｎポートのスイッチが速度２ＢのＮ／２モジュール
からつくられ得る。
ミュレーションはポート帯域幅を有するメモリ・モジュ
ールに対するものであるが、この分散共有メモリ・スイ
ッチ・アーキテクチャはメモリ・モジュールがポート速
度より速い場合に容易に拡張することができる。例え
ば、Ｎポートのスイッチが速度２ＢのＮ／２モジュール
からつくられ得る。
【００２２】以上の説明に関して更に以下の事項を開示
する。 （１） パケット・スイッチであって、それから出力ポ
ートを決定することのできる行先アドレスを含む入力デ
ータ・セルの対応到着ストリームを受けるための、各々
帯域幅ＢのＮ個のデジタル入力ポートと、入力ポートに
よって受けられたデータ・セルを格納するための共有入
力キャッシュと、入力ポートから各データ・セルを受
け、それをその行先アドレスに応答して対応ポート列番
号、列位置及びメモリ・モジュール番号と共に共有入力
キャッシュに書込み、（１）同一列番号を有するセルを
異なるメモリ・モジュールに周期的に割当て、（２）同
一列位置を有するセルを異なるメモリ・モジュールに周
期的に割当てる、デジタル・マルチプレクサと、データ
・セルのストリームをバッファするための、各々帯域幅
Ｎ・ＢのＮ個のメモリ・モジュールと、共有入力キャッ
シュから各データ・セルを読み、それをその割当てられ
たメモリ・モジュール番号及び列位置に従ってＮ個のメ
モリ・モジュールの１つに書込むデジタル・デマルチプ
レクサと、各々帯域幅ＢのＮ個のデジタル出力ポート
と、列位置によって各メモリ・モジュールのデータ・セ
ルを読み、各々をセルの列番号にマッチする対応出力ポ
ートに書込むスイッチ構造と、を含むパケット・スイッ
チ。
する。 （１） パケット・スイッチであって、それから出力ポ
ートを決定することのできる行先アドレスを含む入力デ
ータ・セルの対応到着ストリームを受けるための、各々
帯域幅ＢのＮ個のデジタル入力ポートと、入力ポートに
よって受けられたデータ・セルを格納するための共有入
力キャッシュと、入力ポートから各データ・セルを受
け、それをその行先アドレスに応答して対応ポート列番
号、列位置及びメモリ・モジュール番号と共に共有入力
キャッシュに書込み、（１）同一列番号を有するセルを
異なるメモリ・モジュールに周期的に割当て、（２）同
一列位置を有するセルを異なるメモリ・モジュールに周
期的に割当てる、デジタル・マルチプレクサと、データ
・セルのストリームをバッファするための、各々帯域幅
Ｎ・ＢのＮ個のメモリ・モジュールと、共有入力キャッ
シュから各データ・セルを読み、それをその割当てられ
たメモリ・モジュール番号及び列位置に従ってＮ個のメ
モリ・モジュールの１つに書込むデジタル・デマルチプ
レクサと、各々帯域幅ＢのＮ個のデジタル出力ポート
と、列位置によって各メモリ・モジュールのデータ・セ
ルを読み、各々をセルの列番号にマッチする対応出力ポ
ートに書込むスイッチ構造と、を含むパケット・スイッ
チ。
【００２３】（２） 出力ポートを決定する行先アドレ
スを含むデータ・セルを受けるための帯域幅ＢのＮ個の
デジタル入力ポートと、共有入力キャッシュと、バッフ
ァ用の帯域幅Ｎ・ＢのＮ個のメモリ・モジュールと、ス
イッチ構造と、Ｎ個のデジタル出力ポートとを有するパ
ケット・スイッチを作動する方法であって、ポートによ
って受けられた各データ・セルをその行先アドレスに応
答して対応ポート列番号、列位置及びメモリ・モジュー
ル番号と共に共有入力キャッシュに書込み、（１）同一
列番号を有するセルを異なるメモリ・モジュールに周期
的に割当て、（２）同一列位置を有するセルを異なるメ
モリ・モジュールに周期的に割当て、共有入力キャッシ
ュから各データ・セルを読み、それをその割当てられた
メモリ・モジュール番号及び列位置に従ってＮ個のメモ
リ・モジュールの１つに書込み、列位置によって各メモ
リ・モジュールのデータ・セルを読み、各々をセルの列
番号にマッチする対応出力ポートに書込む、ステップを
含む方法。
スを含むデータ・セルを受けるための帯域幅ＢのＮ個の
デジタル入力ポートと、共有入力キャッシュと、バッフ
ァ用の帯域幅Ｎ・ＢのＮ個のメモリ・モジュールと、ス
イッチ構造と、Ｎ個のデジタル出力ポートとを有するパ
ケット・スイッチを作動する方法であって、ポートによ
って受けられた各データ・セルをその行先アドレスに応
答して対応ポート列番号、列位置及びメモリ・モジュー
ル番号と共に共有入力キャッシュに書込み、（１）同一
列番号を有するセルを異なるメモリ・モジュールに周期
的に割当て、（２）同一列位置を有するセルを異なるメ
モリ・モジュールに周期的に割当て、共有入力キャッシ
ュから各データ・セルを読み、それをその割当てられた
メモリ・モジュール番号及び列位置に従ってＮ個のメモ
リ・モジュールの１つに書込み、列位置によって各メモ
リ・モジュールのデータ・セルを読み、各々をセルの列
番号にマッチする対応出力ポートに書込む、ステップを
含む方法。
【００２４】（３） パケット・スイッチは、出力ポー
トを決めるための行先アドレスを含むデータ・セルを受
けるための帯域幅ＢのＮ個のデジタル入力ポート２８
と、共有入力キャッシュ３２と、バッファ用の帯域幅Ｎ
・ＢのＮ個のメモリ・モジュールと、スイッチ構造と、
Ｎ個のデジタル出力ポートとを有する。デジタル・マル
チプレクサ３０は、入力ポートから各データ・セルを受
け、それを行先アドレスに応答して対応ポート列番号、
列位置及びメモリ・モジュール番号と共に共有入力キャ
ッシュに書込み、（１）同一列番号を有するセルが異な
るメモリ・モジュールに周期的に割当てられ、（２）同
一の列位置を有するセルが異なるメモリ・モジュールに
周期的に割当てられる。デジタル・デマルチプレクサ３
４は、共有入力キャッシュから各データ・セルを読み、
それをその割当てられたメモリ・モジュール番号及び列
位置に従ってＮ個のメモリ・モジュールの１つに書込
む。そして、スイッチ構造は、列位置によって各メモリ
・モジュールのデータ・セルを読み、各々をセルの列番
号にマッチする対応出力ポートに書込む。
トを決めるための行先アドレスを含むデータ・セルを受
けるための帯域幅ＢのＮ個のデジタル入力ポート２８
と、共有入力キャッシュ３２と、バッファ用の帯域幅Ｎ
・ＢのＮ個のメモリ・モジュールと、スイッチ構造と、
Ｎ個のデジタル出力ポートとを有する。デジタル・マル
チプレクサ３０は、入力ポートから各データ・セルを受
け、それを行先アドレスに応答して対応ポート列番号、
列位置及びメモリ・モジュール番号と共に共有入力キャ
ッシュに書込み、（１）同一列番号を有するセルが異な
るメモリ・モジュールに周期的に割当てられ、（２）同
一の列位置を有するセルが異なるメモリ・モジュールに
周期的に割当てられる。デジタル・デマルチプレクサ３
４は、共有入力キャッシュから各データ・セルを読み、
それをその割当てられたメモリ・モジュール番号及び列
位置に従ってＮ個のメモリ・モジュールの１つに書込
む。そして、スイッチ構造は、列位置によって各メモリ
・モジュールのデータ・セルを読み、各々をセルの列番
号にマッチする対応出力ポートに書込む。
【図１】Ｎ入力ポート１２に到着する１４データ・セル
をＮ出力ポート２０に向けられるセル１６に切換えるた
めのパケット・スイッチ１０の全般的な図。
をＮ出力ポート２０に向けられるセル１６に切換えるた
めのパケット・スイッチ１０の全般的な図。
【図２】本発明に従う分散共有メモリ・スイッチの実施
例のブロック図。
例のブロック図。
【図３】図２のメモリ・モジュールにおいてどのように
Ｎ論理列が各出力列に１つ、２次元的に分散されるかを
示す図。
Ｎ論理列が各出力列に１つ、２次元的に分散されるかを
示す図。
【図４】スイッチ・アーキテクチャの性能を検討するた
めに、オプネット・モデラを用いる１６ポート分散共有
メモリ・スイッチのノード・レベルでの事象駆動シミュ
レーション・モデルのブロック図。
めに、オプネット・モデラを用いる１６ポート分散共有
メモリ・スイッチのノード・レベルでの事象駆動シミュ
レーション・モデルのブロック図。
【図５】図４のシミュレーション・モデルに対し、
（Ａ）は入力ポートin＿0 で測定されたセル入力速度
（セル／秒）を示し、（Ｂ）は出力ポートout ＿0 で測
定された出力速度を示し、（Ｃ）は入力キャッシュのセ
ルの合計数を示し、（Ｄ）はメモリ・モジュールmm＿0
の数を示す図。
（Ａ）は入力ポートin＿0 で測定されたセル入力速度
（セル／秒）を示し、（Ｂ）は出力ポートout ＿0 で測
定された出力速度を示し、（Ｃ）は入力キャッシュのセ
ルの合計数を示し、（Ｄ）はメモリ・モジュールmm＿0
の数を示す図。
２８ Ｎ個の入力ポート ３２ 共有入力キャッシュ ３４ デマルチプレクサ ３６ Ｎ個のメモリ・モジュール ３８ スイッチ構造 ４０ Ｎ個の出力ポート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーチン ジョン イザード アメリカ合衆国 テキサス州ダラス，フォ ックスワース ドライブ 7229
Claims (2)
- 【請求項１】 パケット・スイッチであって、 それから出力ポートを決定することのできる行先アドレ
スを含む入力データ・セルの対応到着ストリームを受け
るための、各々帯域幅ＢのＮ個のデジタル入力ポート
と、 入力ポートによって受けられたデータ・セルを格納する
ための共有入力キャッシュと、 入力ポートから各データ・セルを受け、それをその行先
アドレスに応答して対応ポート列番号、列位置及びメモ
リ・モジュール番号と共に共有入力キャッシュに書込
み、（１）同一列番号を有するセルを異なるメモリ・モ
ジュールに周期的に割当て、（２）同一列位置を有する
セルを異なるメモリ・モジュールに周期的に割当てる、
デジタル・マルチプレクサと、 データ・セルのストリームをバッファするための、各々
帯域幅Ｎ・ＢのＮ個のメモリ・モジュールと、 共有入力キャッシュから各データ・セルを読み、それを
その割当てられたメモリ・モジュール番号及び列位置に
従ってＮ個のメモリ・モジュールの１つに書込むデジタ
ル・デマルチプレクサと、 各々帯域幅ＢのＮ個のデジタル出力ポートと、 列位置によって各メモリ・モジュールのデータ・セルを
読み、各々をセルの列番号にマッチする対応出力ポート
に書込むスイッチ構造と、 を含むパケット・スイッチ。 - 【請求項２】 出力ポートを決定する行先アドレスを含
むデータ・セルを受けるための帯域幅ＢのＮ個のデジタ
ル入力ポートと、共有入力キャッシュと、バッファ用の
帯域幅Ｎ・ＢのＮ個のメモリ・モジュールと、スイッチ
構造と、Ｎ個のデジタル出力ポートとを有するパケット
・スイッチを作動する方法であって、 ポートによって受けられた各データ・セルをその行先ア
ドレスに応答して対応ポート列番号、列位置及びメモリ
・モジュール番号と共に共有入力キャッシュに書込み、
（１）同一列番号を有するセルを異なるメモリ・モジュ
ールに周期的に割当て、（２）同一列位置を有するセル
を異なるメモリ・モジュールに周期的に割当て、 共有入力キャッシュから各データ・セルを読み、それを
その割当てられたメモリ・モジュール番号及び列位置に
従ってＮ個のメモリ・モジュールの１つに書込み、 列位置によって各メモリ・モジュールのデータ・セルを
読み、各々をセルの列番号にマッチする対応出力ポート
に書込む、 ステップを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4819397P | 1997-05-31 | 1997-05-31 | |
| US048193 | 1997-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117706A true JPH1117706A (ja) | 1999-01-22 |
Family
ID=21953207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15024598A Pending JPH1117706A (ja) | 1997-05-31 | 1998-05-29 | 分散共有メモリのパケット・スイッチ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6160814A (ja) |
| EP (1) | EP0884876B1 (ja) |
| JP (1) | JPH1117706A (ja) |
| DE (1) | DE69841486D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2792144A1 (fr) * | 1999-04-08 | 2000-10-13 | Canon Kk | Unite et procede de commutation de paquets de donnees, appareil de traitement de donnees comprenant une telle unite et reseau les comprenant |
| EP1043913A3 (en) | 1999-04-08 | 2001-05-09 | Canon Kabushiki Kaisha | Apparatus and method for switching data packets |
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-
1998
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- 1998-05-25 EP EP98201768A patent/EP0884876B1/en not_active Expired - Lifetime
- 1998-05-27 US US09/085,993 patent/US6160814A/en not_active Expired - Lifetime
- 1998-05-29 JP JP15024598A patent/JPH1117706A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531957A (ja) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期スタティックランダムアクセスメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6160814A (en) | 2000-12-12 |
| EP0884876A1 (en) | 1998-12-16 |
| DE69841486D1 (de) | 2010-03-25 |
| EP0884876B1 (en) | 2010-02-03 |
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