JPH1117722A - ネットワーク調停ループ回路 - Google Patents
ネットワーク調停ループ回路Info
- Publication number
- JPH1117722A JPH1117722A JP10137923A JP13792398A JPH1117722A JP H1117722 A JPH1117722 A JP H1117722A JP 10137923 A JP10137923 A JP 10137923A JP 13792398 A JP13792398 A JP 13792398A JP H1117722 A JPH1117722 A JP H1117722A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pbc
- port bypass
- loop
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
- G06F13/4256—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using a clocked protocol
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【課題】ノード連鎖の任意の位置に移動型クロックデー
タ復元回路を配置することができるネットワーク調停ル
ープを提供する。 【解決手段】調停ループにおいて、Ｎ＋１の長さの一連
のポートバイパス回路が、そのうちの１つの出力ポート
が次のポートバイパス回路（ＰＢＣ）の入力に接続され
るように接続される。信号調整回路はこのＮ＋１の長さ
の回路群にリングを形成するように接続される。このＰ
ＢＣ群の１つは信号調整回路の位置決めの制御に用いら
れる。制御ＰＢＣが動作中であるとき、このループはそ
のノードで切断されるように動作する。
タ復元回路を配置することができるネットワーク調停ル
ープを提供する。 【解決手段】調停ループにおいて、Ｎ＋１の長さの一連
のポートバイパス回路が、そのうちの１つの出力ポート
が次のポートバイパス回路（ＰＢＣ）の入力に接続され
るように接続される。信号調整回路はこのＮ＋１の長さ
の回路群にリングを形成するように接続される。このＰ
ＢＣ群の１つは信号調整回路の位置決めの制御に用いら
れる。制御ＰＢＣが動作中であるとき、このループはそ
のノードで切断されるように動作する。
Description
【０００１】
【発明の属する技術分野】本発明はネットワークアーキ
テクチャの分野に関し、特に分散型システムの通信ネッ
トワークに関する。
テクチャの分野に関し、特に分散型システムの通信ネッ
トワークに関する。
【０００２】
【従来の技術】ファイバーチャンネル（ＦＣ）規格には
２点間(point to point)構成、交換(switched)型構成お
よび調停ループ（ＦＣ−ＡＬ）構成の３つの異なる通信
モードがある。ＦＣ−ＡＬは、特に大容量記憶装置（デ
ィスクドライブ）に対応する構成として急速に普及しつ
つある。ＦＣ−ＡＬは１００以上のＦＣノード（それぞ
れのノードをたとえばディスクドライブとすることがで
きる）を接続する能力を有し、同時に交換機がないため
きわめて単純な構成である。図１にはコンピュータがＦ
Ｃ−ＡＬを介してディスクアレイ（ＲＡＩＤ）ボックス
に接続される従来のネットワークを示す。
２点間(point to point)構成、交換(switched)型構成お
よび調停ループ（ＦＣ−ＡＬ）構成の３つの異なる通信
モードがある。ＦＣ−ＡＬは、特に大容量記憶装置（デ
ィスクドライブ）に対応する構成として急速に普及しつ
つある。ＦＣ−ＡＬは１００以上のＦＣノード（それぞ
れのノードをたとえばディスクドライブとすることがで
きる）を接続する能力を有し、同時に交換機がないため
きわめて単純な構成である。図１にはコンピュータがＦ
Ｃ−ＡＬを介してディスクアレイ（ＲＡＩＤ）ボックス
に接続される従来のネットワークを示す。
【０００３】このループ上の各ノードに対して１つのポ
ートバイパス回路（ＰＢＣ）が用いられるか、あるいは
冗長性を得るために２重ループが必要である場合２つの
ＰＢＣが用いられる。ＰＢＣはループ動作に対するＦＣ
ノードの出し入れを行なう。図２には図１に示すネット
ワークに関する従来のブロック図を示す。ある特定のＰ
ＢＣの制御信号がアサートされると、その上流からの信
号はＯＵＴ接続を介して対応するＦＣノードによって受
信され、そのＦＣノードからの出力はＩＮ入力およびマ
ルチプレクサを介して次のノードに送られる。制御信号
がアサートされない場合、対応するノードは上流側デー
タをモニターするのみで、下流側ノードにはいかなるデ
ータも送出しない。このノードは効果的にこの調停ルー
プから外れている。このバイパス機能によって、あるノ
ードが誤動作しているか、不在であるか、あるいはメン
テナンスのために回線から切り離されているときにもル
ープは動作可能である。多数のＰＢＣが必要である場
合、１つのチップに２つ以上のＰＢＣを設けて基板スペ
ースの節約とコスト削減をはかることができる。残念な
ことに、高速デジタル信号のジッタの蓄積はループ内の
ＰＢＣの数に比例して増大する。１．０６ギガビット／
秒の高速信号はＰＢＣ、回路パターン、コネクタその他
を通ることによって容易に汚染される。信号の完全性、
従ってシステムの信頼性を改善するためには、ループ上
に信号調整要素としてクロックデータ復元ユニット（Ｃ
ＤＲ）を周期的に追加する必要がある。
ートバイパス回路（ＰＢＣ）が用いられるか、あるいは
冗長性を得るために２重ループが必要である場合２つの
ＰＢＣが用いられる。ＰＢＣはループ動作に対するＦＣ
ノードの出し入れを行なう。図２には図１に示すネット
ワークに関する従来のブロック図を示す。ある特定のＰ
ＢＣの制御信号がアサートされると、その上流からの信
号はＯＵＴ接続を介して対応するＦＣノードによって受
信され、そのＦＣノードからの出力はＩＮ入力およびマ
ルチプレクサを介して次のノードに送られる。制御信号
がアサートされない場合、対応するノードは上流側デー
タをモニターするのみで、下流側ノードにはいかなるデ
ータも送出しない。このノードは効果的にこの調停ルー
プから外れている。このバイパス機能によって、あるノ
ードが誤動作しているか、不在であるか、あるいはメン
テナンスのために回線から切り離されているときにもル
ープは動作可能である。多数のＰＢＣが必要である場
合、１つのチップに２つ以上のＰＢＣを設けて基板スペ
ースの節約とコスト削減をはかることができる。残念な
ことに、高速デジタル信号のジッタの蓄積はループ内の
ＰＢＣの数に比例して増大する。１．０６ギガビット／
秒の高速信号はＰＢＣ、回路パターン、コネクタその他
を通ることによって容易に汚染される。信号の完全性、
従ってシステムの信頼性を改善するためには、ループ上
に信号調整要素としてクロックデータ復元ユニット（Ｃ
ＤＲ）を周期的に追加する必要がある。
【０００４】回路設計者に対する課題の１つに、クロッ
クデータ復元ユニットの配置を配置する位置の問題があ
る。この配置はネットワークに入る信号の品質によって
変化する。たとえば、着信信号の質が悪い場合ＣＤＲは
（図２に示す）位置１に配置しなければならず、長いケ
ーブルを駆動する必要がある場合後の位置４に配置しな
ければならない。現在の統合性のある解決方法では、た
とえば常に位置１の前にある固定された位置を用いる方
法が提案されるが、信号調整はネットワーク内で自由に
配置できることが必要である。
クデータ復元ユニットの配置を配置する位置の問題があ
る。この配置はネットワークに入る信号の品質によって
変化する。たとえば、着信信号の質が悪い場合ＣＤＲは
（図２に示す）位置１に配置しなければならず、長いケ
ーブルを駆動する必要がある場合後の位置４に配置しな
ければならない。現在の統合性のある解決方法では、た
とえば常に位置１の前にある固定された位置を用いる方
法が提案されるが、信号調整はネットワーク内で自由に
配置できることが必要である。
【０００５】
【発明が解決しようとする課題】本発明では、ノード連
鎖の任意の位置に移動型クロックデータ復元回路を配置
することができるＦＣ−ＡＬを提供する。
鎖の任意の位置に移動型クロックデータ復元回路を配置
することができるＦＣ−ＡＬを提供する。
【０００６】
【課題を解決するための手段】本発明によると、ＦＣ−
ＡＬにおいて、Ｎ＋１の長さの一連のポートバイパス回
路が、そのうちの１つの出力ポートが次のポートバイパ
ス回路の入力に接続されるように接続される。Ｎはルー
プ中の所望のノード数である。信号調整回路はこのＮ＋
１の長さの回路群にリングを形成するように接続され
る。
ＡＬにおいて、Ｎ＋１の長さの一連のポートバイパス回
路が、そのうちの１つの出力ポートが次のポートバイパ
ス回路の入力に接続されるように接続される。Ｎはルー
プ中の所望のノード数である。信号調整回路はこのＮ＋
１の長さの回路群にリングを形成するように接続され
る。
【０００７】このポートバイパス回路群の１つは信号調
整回路の位置決めの「制御」に用いられる。制御ＰＢＣ
が動作中であるとき、このループはそのノードで「切断
される」。その結果、信号調整回路はノード連鎖の任意
の場所に配置することができる。
整回路の位置決めの「制御」に用いられる。制御ＰＢＣ
が動作中であるとき、このループはそのノードで「切断
される」。その結果、信号調整回路はノード連鎖の任意
の場所に配置することができる。
【０００８】
【発明の実施の形態】本発明は前記の配置の問題を非常
に簡略化された方法で解決するものである。図３に示す
ように、Ｎ＋１の長さの一連のポートバイパス回路１０
1、１０2、１０3、…、１０N+1（２×１マルチプレク
サ）および信号調整回路１２（すなわちクロックデータ
復元回路）がリング状に配列されている。Ｎは所望のノ
ード数である。これら一連のポートバイパス回路群は、
そのうちの１つの出力が次のポートバイパス回路の入力
に接続されるように接続される。最後のポートバイパス
回路の出力は信号調整回路１２への入力である。信号調
整回路１２の出力はこの回路群の第１のポートバイパス
回路１０1への入力である。
に簡略化された方法で解決するものである。図３に示す
ように、Ｎ＋１の長さの一連のポートバイパス回路１０
1、１０2、１０3、…、１０N+1（２×１マルチプレク
サ）および信号調整回路１２（すなわちクロックデータ
復元回路）がリング状に配列されている。Ｎは所望のノ
ード数である。これら一連のポートバイパス回路群は、
そのうちの１つの出力が次のポートバイパス回路の入力
に接続されるように接続される。最後のポートバイパス
回路の出力は信号調整回路１２への入力である。信号調
整回路１２の出力はこの回路群の第１のポートバイパス
回路１０1への入力である。
【０００９】信号調整回路１２はこのリングを、Ｎ＋１
の位置のうちの任意の１つで、対応するポートバイパス
回路１０xの制御信号Ｃｔｒｌをアサートすることによ
って「切断する」ことによって配置することができる。
このポートバイパス回路は制御入力／出力バッファとし
て動作し、残りのポートバイパス回路は通常のポートバ
イパス機能を保持し続ける。
の位置のうちの任意の１つで、対応するポートバイパス
回路１０xの制御信号Ｃｔｒｌをアサートすることによ
って「切断する」ことによって配置することができる。
このポートバイパス回路は制御入力／出力バッファとし
て動作し、残りのポートバイパス回路は通常のポートバ
イパス機能を保持し続ける。
【００１０】かかるポートバイパス回路および信号調整
回路はモノリシック基板上に配置することができる。信
号調整回路はクロックデータ復元回路、等化器あるいは
量子化器等の任意の所望の機能を持つものとすることが
できる。
回路はモノリシック基板上に配置することができる。信
号調整回路はクロックデータ復元回路、等化器あるいは
量子化器等の任意の所望の機能を持つものとすることが
できる。
【００１１】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００１２】（実施態様１）Ｎ＋１の長さの一連のセレ
クタ（１０x）であって、前記セレクタ群は入力および
出力を備え、Ｎは所望のノード数であり、各セレクタは
少なくとも２つの入力と１つの出力を備え、各セレクタ
の出力は次のセレクタの２つの入力の１つに接続される
セレクタ群において、前記Ｎ＋１のセレクタ群の前記の
入力および出力に接続された信号調整回路（１２）を有
し、前記信号調整回路は前記Ｎ＋１の長さのセレクタ群
中の１つのセレクタの制御線をアサートすることによっ
て配置されることを特徴とする回路。
クタ（１０x）であって、前記セレクタ群は入力および
出力を備え、Ｎは所望のノード数であり、各セレクタは
少なくとも２つの入力と１つの出力を備え、各セレクタ
の出力は次のセレクタの２つの入力の１つに接続される
セレクタ群において、前記Ｎ＋１のセレクタ群の前記の
入力および出力に接続された信号調整回路（１２）を有
し、前記信号調整回路は前記Ｎ＋１の長さのセレクタ群
中の１つのセレクタの制御線をアサートすることによっ
て配置されることを特徴とする回路。
【００１３】（実施態様２）前記信号調整回路はクロッ
クデータ復元回路であることを特徴とする実施態様１記
載の回路。
クデータ復元回路であることを特徴とする実施態様１記
載の回路。
【００１４】（実施態様３）前記Ｎが４であることを特
徴とする実施態様２記載の回路。
徴とする実施態様２記載の回路。
【００１５】（実施態様４）前記Ｎ＋１の長さのセレク
タ群がモノリシック基板上にあることを特徴とする実施
態様１記載の回路。
タ群がモノリシック基板上にあることを特徴とする実施
態様１記載の回路。
【００１６】（実施態様５）前記信号調整回路はクロッ
クデータ復元回路を有することを特徴とする実施態様４
記載の回路。
クデータ復元回路を有することを特徴とする実施態様４
記載の回路。
【００１７】（実施態様６）前記Ｎが４であることを特
徴とする実施態様５記載の回路。
徴とする実施態様５記載の回路。
【００１８】（実施態様７）前記セレクタは２入力マル
チプレクサであることを特徴とする実施態様１記載の回
路。
チプレクサであることを特徴とする実施態様１記載の回
路。
【００１９】（実施態様８）前記Ｎ＋１の長さのセレク
タ群がモノリシック基板上にあることを特徴とする実施
態様７記載の回路。
タ群がモノリシック基板上にあることを特徴とする実施
態様７記載の回路。
【００２０】（実施態様９）前記信号調整回路はクロッ
クデータ復元回路を有することを特徴とする実施態様８
記載の回路。
クデータ復元回路を有することを特徴とする実施態様８
記載の回路。
【００２１】
【発明の効果】以上のように、本発明を用いると、ノー
ド連鎖の任意の位置に移動型クロックデータ復元回路を
配置することができるネットワーク調停ループ回路を提
供することができる。
ド連鎖の任意の位置に移動型クロックデータ復元回路を
配置することができるネットワーク調停ループ回路を提
供することができる。
【図１】従来のリングネットワークを示すブロック図で
ある。
ある。
【図２】図１に示す従来のネットワーク内で用いられる
ポートバイパス回路を示すブロック図である。
ポートバイパス回路を示すブロック図である。
【図３】本発明のポートバイパスネットワークを示すブ
ロック図である。
ロック図である。
１０1、１０2、１０3、１０N-1、１０N、１０N+1：ポー
トバイパス回路、１２：信号調整回路
トバイパス回路、１２：信号調整回路
Claims (1)
- 【請求項１】Ｎ＋１の長さの一連のセレクタであって、
前記セレクタ群は入力および出力を備え、Ｎは所望のノ
ード数であり、各セレクタは少なくとも２つの入力と１
つの出力を備え、各セレクタの出力は次のセレクタの２
つの入力の１つに接続されるセレクタ群において、 前記Ｎ＋１のセレクタ群の前記の入力および出力に接続
された信号調整回路を有し、 前記信号調整回路は前記Ｎ＋１の長さのセレクタ群中の
１つのセレクタの制御線をアサートすることによって配
置されることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/867,319 US6055225A (en) | 1997-06-02 | 1997-06-02 | Ring architecture for quad port bypass circuits |
| US867,319 | 1997-06-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117722A true JPH1117722A (ja) | 1999-01-22 |
Family
ID=25349551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10137923A Pending JPH1117722A (ja) | 1997-06-02 | 1998-05-20 | ネットワーク調停ループ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6055225A (ja) |
| JP (1) | JPH1117722A (ja) |
| DE (1) | DE19806562A1 (ja) |
| GB (1) | GB2327323B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005348407A (ja) * | 2004-06-02 | 2005-12-15 | Oasis Silicon Systems Inc | コンプライアント・データが送信されるネットワークに結合されたマルチメディア・デバイスに非コンプライアントのパケット化されたストリーミング・データを転送するため、及びそのデバイスから転送するためのシステムと方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7346674B1 (en) * | 2001-06-07 | 2008-03-18 | Emc Corporation | Configurable fibre channel loop system |
| JP2003067263A (ja) * | 2001-08-22 | 2003-03-07 | Fujitsu Ltd | 接続制御回路及び情報記憶装置 |
| US20040081196A1 (en) * | 2002-10-29 | 2004-04-29 | Elliott Stephen J. | Protocol independent hub |
| US7644146B2 (en) * | 2004-06-02 | 2010-01-05 | Hewlett-Packard Development Company, L.P. | System and method for discovering communities in networks |
| US7681063B2 (en) * | 2005-03-30 | 2010-03-16 | Infineon Technologies Ag | Clock data recovery circuit with circuit loop disablement |
| US7406555B2 (en) * | 2005-04-29 | 2008-07-29 | The Boeing Company | Systems and methods for multiple input instrumentation buses |
| US9117037B2 (en) * | 2011-11-21 | 2015-08-25 | Acer Incorporated | Interface apparatus, cascading system thereof and cascading method thereof |
| TWI465923B (zh) * | 2011-11-21 | 2014-12-21 | Acer Inc | 介面裝置及其串接系統與串接方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677614A (en) * | 1983-02-15 | 1987-06-30 | Emc Controls, Inc. | Data communication system and method and communication controller and method therefor, having a data/clock synchronizer and method |
| GB2147770B (en) * | 1983-10-08 | 1987-01-14 | Standard Telephones Cables Ltd | Data transmission system |
| US4803485A (en) * | 1987-03-23 | 1989-02-07 | Amp Incorporated | Lan communication system and medium adapter for use therewith |
| US5235689A (en) * | 1990-06-11 | 1993-08-10 | Storage Technology Corporation | Interface circuit for dual port disk drive systems |
| US5280607A (en) * | 1991-06-28 | 1994-01-18 | International Business Machines Corporation | Method and apparatus for tolerating faults in mesh architectures |
| US5271014A (en) * | 1992-05-04 | 1993-12-14 | International Business Machines Corporation | Method and apparatus for a fault-tolerant mesh with spare nodes |
| US5513313A (en) * | 1993-01-19 | 1996-04-30 | International Business Machines Corporation | Method for generating hierarchical fault-tolerant mesh architectures |
| JP2928046B2 (ja) * | 1993-04-16 | 1999-07-28 | 日本電気株式会社 | 光ネットワ−ク及びその障害回復方式 |
| GB9324040D0 (en) * | 1993-11-23 | 1994-01-12 | Int Computers Ltd | Data switching apparatus |
| JPH0818592A (ja) * | 1994-06-30 | 1996-01-19 | Fujitsu Ltd | 光学的スイッチングによるリング保護を有する光ファイバー伝送システム |
| US5535035A (en) * | 1994-09-15 | 1996-07-09 | International Business Machines Corporation | Optical fiber ring communications system and communications method |
| US5638518A (en) * | 1994-10-24 | 1997-06-10 | Lsi Logic Corporation | Node loop core for implementing transmission protocol in fibre channel |
| US5490007A (en) * | 1994-10-31 | 1996-02-06 | Hewlett-Packard Company | Bypass switching and messaging mechanism for providing intermix data transfer for a fiber optic switch |
| DE19526172C1 (de) * | 1995-07-18 | 1997-01-30 | Siemens Ag | Verfahren zur Übertragung von ATM-Digitalsignalen einer Programmeinheit, insbesondere von digitalen datenkomprimierten Video-Verteilsignalen |
| US5841997A (en) * | 1995-09-29 | 1998-11-24 | Emc Corporation | Apparatus for effecting port switching of fibre channel loops |
| US5812754A (en) * | 1996-09-18 | 1998-09-22 | Silicon Graphics, Inc. | Raid system with fibre channel arbitrated loop |
| US6055228A (en) * | 1996-12-23 | 2000-04-25 | Lsi Logic Corporation | Methods and apparatus for dynamic topology configuration in a daisy-chained communication environment |
| US6504817B2 (en) * | 1997-03-31 | 2003-01-07 | Hewlett-Packard Company | Fiber channel arbitrated loop dynamic loop sizing |
-
1997
- 1997-06-02 US US08/867,319 patent/US6055225A/en not_active Expired - Fee Related
-
1998
- 1998-02-17 DE DE19806562A patent/DE19806562A1/de not_active Withdrawn
- 1998-05-20 GB GB9810875A patent/GB2327323B/en not_active Expired - Fee Related
- 1998-05-20 JP JP10137923A patent/JPH1117722A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005348407A (ja) * | 2004-06-02 | 2005-12-15 | Oasis Silicon Systems Inc | コンプライアント・データが送信されるネットワークに結合されたマルチメディア・デバイスに非コンプライアントのパケット化されたストリーミング・データを転送するため、及びそのデバイスから転送するためのシステムと方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6055225A (en) | 2000-04-25 |
| GB2327323B (en) | 2002-02-20 |
| GB9810875D0 (en) | 1998-07-22 |
| GB2327323A (en) | 1999-01-20 |
| DE19806562A1 (de) | 1998-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6504817B2 (en) | Fiber channel arbitrated loop dynamic loop sizing | |
| US7757024B2 (en) | Dual porting serial advanced technology attachment disk drives for fault tolerant applications | |
| US5841997A (en) | Apparatus for effecting port switching of fibre channel loops | |
| US6975590B2 (en) | Fiber-channel arbitrated-loop split loop operation | |
| US7848366B2 (en) | Data-transmission device and method for transmitting data with a reduced outage risk | |
| US5493565A (en) | Grooming device for streamlining a plurality of input signal lines into a grouped set of output signals | |
| US6751699B1 (en) | Fibre channel mini-hub powered by and supported within a host computer and directly controlled over a bus of the host computer | |
| CA2302257C (en) | Communication device for the transmission of information signals | |
| US7139928B1 (en) | Method and system for providing redundancy within a network element | |
| US6055225A (en) | Ring architecture for quad port bypass circuits | |
| JP2004531933A (ja) | 通信システム | |
| US6980510B1 (en) | Host interface adaptive hub storage system | |
| KR100207598B1 (ko) | 상호연결망으로서 파이브 채널을 사용한 클러스터시스템 | |
| WO2005026904A2 (en) | Programmable delay, transparent switching multi-port interface line card | |
| WO2025175783A1 (zh) | 集群接口板卡、业务转发设备、业务转发方法及集群系统 | |
| CN1426181B (zh) | 包括局部解码装置的交换设备 | |
| US5778193A (en) | Multi-node data processing system | |
| US7165142B2 (en) | Data storage array linking operation switching control system | |
| US6744983B2 (en) | Optical switching matrix | |
| JP2697395B2 (ja) | 伝送路切替装置 | |
| US7539891B2 (en) | Switched FC-AL fault tolerant topology | |
| US6119169A (en) | Network system having a secondary disk drive bypass circuit activated when all primary disk drive bypass circuits are activated | |
| CN100483973C (zh) | 业务接入保护装置 | |
| JPS6313450A (ja) | ル−プ接続装置 | |
| CN118827278A (zh) | 一种双向环网及其通信方法、支持双向环网的交换机 |