JPH11177380A - インピーダンスコントロール回路 - Google Patents
インピーダンスコントロール回路Info
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- JPH11177380A JPH11177380A JP10237332A JP23733298A JPH11177380A JP H11177380 A JPH11177380 A JP H11177380A JP 10237332 A JP10237332 A JP 10237332A JP 23733298 A JP23733298 A JP 23733298A JP H11177380 A JPH11177380 A JP H11177380A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Abstract
(57)【要約】
【課題】 オフチップドライバのインピーダンスを正確
にコントロールできるインピーダンスコントロール回路
を提供する。 【解決手段】 第１導電型トランジスタのプルアップド
ライバと第２導電型トランジスタのプルダウンドライバ
から構成されるオフチップドライバ１３１と、独立に駆
動されるプルアップ及びプルダウンドライバのための第
１、第２インピーダンス制御経路とを備えることを特徴
とする。
にコントロールできるインピーダンスコントロール回路
を提供する。 【解決手段】 第１導電型トランジスタのプルアップド
ライバと第２導電型トランジスタのプルダウンドライバ
から構成されるオフチップドライバ１３１と、独立に駆
動されるプルアップ及びプルダウンドライバのための第
１、第２インピーダンス制御経路とを備えることを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明はＳＲＡＭ（Static R
andom Access Memory）のような半導体メモリ装置に用
いるインピーダンスコントロール回路に関する。
andom Access Memory）のような半導体メモリ装置に用
いるインピーダンスコントロール回路に関する。
【０００２】
【従来の技術】システムボード上の半導体チップ間信号
のインタフェースレベルは、高集積化及び低電力化に伴
い振幅が小さくなる傾向にある。大振幅インタフェース
の例としては、ＴＴＬ（transistor-transistor logi
c）、ＬＶＴＴＬ（low voltageＴＴＬ）、ＬＶＣＭＯＳ
（low voltage ＣＭＯＳ）などがあり、小振幅インタフ
ェースの例としては、ＨＳＴＬ（high-speed transceiv
er logic）、ＧＴＬ（gunning transceiver logic）、
ＥＣＬ（emitter coupled logic）などがある。小振幅
インタフェースを用いることは、チップ間のデータの伝
送速度を向上させ、その消費電力を低減させる。
のインタフェースレベルは、高集積化及び低電力化に伴
い振幅が小さくなる傾向にある。大振幅インタフェース
の例としては、ＴＴＬ（transistor-transistor logi
c）、ＬＶＴＴＬ（low voltageＴＴＬ）、ＬＶＣＭＯＳ
（low voltage ＣＭＯＳ）などがあり、小振幅インタフ
ェースの例としては、ＨＳＴＬ（high-speed transceiv
er logic）、ＧＴＬ（gunning transceiver logic）、
ＥＣＬ（emitter coupled logic）などがある。小振幅
インタフェースを用いることは、チップ間のデータの伝
送速度を向上させ、その消費電力を低減させる。
【０００３】しかし、小振幅インタフェースは大振幅イ
ンタフェースに比べてノイズによる影響を受けやすく、
ノイズ対策が必要となる。その技術の一つに、Mark A.
Horowitz等による米国特許第５，２５４，８８３号“EL
ECTRICAL CURRENT SOURCE CIRCUITRY FOR A BUS”があ
る。ＥＣＬなどの論理レベルに用いられるこの技術は、
バス電流を制御するトランジスタ回路を含む電流源回路
を示す。
ンタフェースに比べてノイズによる影響を受けやすく、
ノイズ対策が必要となる。その技術の一つに、Mark A.
Horowitz等による米国特許第５，２５４，８８３号“EL
ECTRICAL CURRENT SOURCE CIRCUITRY FOR A BUS”があ
る。ＥＣＬなどの論理レベルに用いられるこの技術は、
バス電流を制御するトランジスタ回路を含む電流源回路
を示す。
【０００４】また、低電源高集積用ＳＲＡＭのためのノ
イズ対策の代表的な例としては、“インピーダンスコン
トロール回路”がある。この技術は、チップ外の可変抵
抗を用いてチップ内の出力ドライバのインピーダンスを
変える方法である。これにより、チップ内の出力ドライ
バとシステムボードの整合性がよくなる。
イズ対策の代表的な例としては、“インピーダンスコン
トロール回路”がある。この技術は、チップ外の可変抵
抗を用いてチップ内の出力ドライバのインピーダンスを
変える方法である。これにより、チップ内の出力ドライ
バとシステムボードの整合性がよくなる。
【０００５】図１は、半導体メモリ装置に用いる従来の
インピーダンスコントロール回路のブロック図である。
チップ外の可変抵抗１７０は、チップ外のパッドＺＱＰ
ＡＤと電源ＶＳＳＱを接続する。可変抵抗１７０は出力
ドライバの最適なインピーダンスの範囲より大きい値、
例えば５倍の値に設定して可変抵抗１７０に流れる直流
電流を低減する。これにより、インピーダンスは１／５
に減り、最適な出力ドライバインピーダンスが得られ
る。
インピーダンスコントロール回路のブロック図である。
チップ外の可変抵抗１７０は、チップ外のパッドＺＱＰ
ＡＤと電源ＶＳＳＱを接続する。可変抵抗１７０は出力
ドライバの最適なインピーダンスの範囲より大きい値、
例えば５倍の値に設定して可変抵抗１７０に流れる直流
電流を低減する。これにより、インピーダンスは１／５
に減り、最適な出力ドライバインピーダンスが得られ
る。
【０００６】可変抵抗１７０の抵抗値ＲＱを大きくする
と、パッドＺＱＰＡＤの電位が本来の出力インピーダン
スのレベルであるＲＥＦＩＯの電位より高くなる。ＺＱ
比較器１５０は、パッドＺＱＰＡＤの電位とＲＥＦＩＯ
の電位を比較してダウンカウンティングを指示するＵＤ
ＺＱを生成する。ＺＱカウンタ１６０はＵＤＺＱに応じ
てダウンカウンティングを行い、そのカウント値ＣＴＱ
ｘ（ｘ：１〜５）をＺＱ検出器１４０にフィードバック
して、ＲＥＦＩＯを更新するとともにＺＱドライバ１１
０を駆動する。レジスタを内蔵しているＺＱドライバ１
１０は、出力イネーブル信号であるＨＩＺｓによってカ
ウント値ＣＴＱｘを記憶する。ＺＱドライバ１１０の出
力ＤＺＱｘは、出力バッファ１２０を駆動するために用
いられる。バッファ１２０の出力ＤＯＵｘ、ＤＯＤｘは
オフチップドライバ１３０を駆動する。
と、パッドＺＱＰＡＤの電位が本来の出力インピーダン
スのレベルであるＲＥＦＩＯの電位より高くなる。ＺＱ
比較器１５０は、パッドＺＱＰＡＤの電位とＲＥＦＩＯ
の電位を比較してダウンカウンティングを指示するＵＤ
ＺＱを生成する。ＺＱカウンタ１６０はＵＤＺＱに応じ
てダウンカウンティングを行い、そのカウント値ＣＴＱ
ｘ（ｘ：１〜５）をＺＱ検出器１４０にフィードバック
して、ＲＥＦＩＯを更新するとともにＺＱドライバ１１
０を駆動する。レジスタを内蔵しているＺＱドライバ１
１０は、出力イネーブル信号であるＨＩＺｓによってカ
ウント値ＣＴＱｘを記憶する。ＺＱドライバ１１０の出
力ＤＺＱｘは、出力バッファ１２０を駆動するために用
いられる。バッファ１２０の出力ＤＯＵｘ、ＤＯＤｘは
オフチップドライバ１３０を駆動する。
【０００７】図２はＺＱ比較器１５０の回路図で、ＲＥ
ＦＩＯとＺＱＰＡＤの電位を比較してＺＱカウンタを制
御する信号ＵＤＺＱを生成する。また、図３は出力バッ
ファ１２０の回路図で、ＤＡＴＡ／ＤＡＴＡＢはＫＤＡ
ＴＡによりラッチされた後ＤＺＱｘとＡＮＤ処理されて
ＤＯＵｘ、ＤＯＤｘを出力する。
ＦＩＯとＺＱＰＡＤの電位を比較してＺＱカウンタを制
御する信号ＵＤＺＱを生成する。また、図３は出力バッ
ファ１２０の回路図で、ＤＡＴＡ／ＤＡＴＡＢはＫＤＡ
ＴＡによりラッチされた後ＤＺＱｘとＡＮＤ処理されて
ＤＯＵｘ、ＤＯＤｘを出力する。
【０００８】オフチップドライバ１３０の出力インピー
ダンスＺＱが、可変抵抗１７０の抵抗値ＲＱの１／５値
と整合がとれるまで、このような動作が繰り返される。
可変抵抗１７０の抵抗値ＲＱを大きくする場合、インピ
ーダンスコントロール回路は出力インピーダンスＺＱを
増加させる動作を行う。一方、抵抗値ＲＱを小さくする
場合は、出力インピーダンスＺＱを減少させる動作を行
う。
ダンスＺＱが、可変抵抗１７０の抵抗値ＲＱの１／５値
と整合がとれるまで、このような動作が繰り返される。
可変抵抗１７０の抵抗値ＲＱを大きくする場合、インピ
ーダンスコントロール回路は出力インピーダンスＺＱを
増加させる動作を行う。一方、抵抗値ＲＱを小さくする
場合は、出力インピーダンスＺＱを減少させる動作を行
う。
【０００９】図４はＺＱ検出器１４０に可変抵抗１７０
を加えた回路図である。可変抵抗１７０の変化はパッド
ＺＱＰＡＤの電位を変動させるため、ＺＱ比較器１５０
及びＺＱカウンタ１６０を通して出力ＣＴＱｘの変化と
してＺＱ検出器１４０にフィードバックされる。これに
より、並列接続されるプルダウン用のＮＭＯＳトランジ
スタＰＤ１〜ＰＤ６がスイッチングを行いＲＥＦＩＯの
電位が更新される。この動作は、可変抵抗１７０の抵抗
値ＲＱとＮＭＯＳトランジスタＰＤ１〜ＰＤ６のチャネ
ル抵抗値により、パッドＺＱＰＡＤの電位とＲＥＦＩＯ
の電位が一致するまで行われる。
を加えた回路図である。可変抵抗１７０の変化はパッド
ＺＱＰＡＤの電位を変動させるため、ＺＱ比較器１５０
及びＺＱカウンタ１６０を通して出力ＣＴＱｘの変化と
してＺＱ検出器１４０にフィードバックされる。これに
より、並列接続されるプルダウン用のＮＭＯＳトランジ
スタＰＤ１〜ＰＤ６がスイッチングを行いＲＥＦＩＯの
電位が更新される。この動作は、可変抵抗１７０の抵抗
値ＲＱとＮＭＯＳトランジスタＰＤ１〜ＰＤ６のチャネ
ル抵抗値により、パッドＺＱＰＡＤの電位とＲＥＦＩＯ
の電位が一致するまで行われる。
【００１０】図５はオフチップドライバ１３０の回路図
である。ＺＱカウンタ１６０の出力ＣＴＱｘはＺＱドラ
イバ１１０に記憶される。ＺＱドライバ１１０の出力Ｄ
ＺＱｘは、出力バッファ１２０でＤＡＴＡ／ＤＡＴＡＢ
の組み合わせにより出力ＤＯＵｘ，ＤＯＤｘとなる。こ
こで、ＤＡＴＡ／ＤＡＴＡＢはオフチップドライバ１３
０にＤＯＵｘとＤＯＤｘとして入力される。ＤＡＴＡが
“ハイ”であれば、ＤＯＵｘはＤＺＱｘの状態によって
決められる。この場合、プルアップ用ＮＭＯＳトランジ
スタＰＵＴ１〜ＰＵＴ６がスイッチングを行い、出力Ｄ
Ｑのインピーダンスは最適のレベルに調整される。この
ときプルダウン用のＮＭＯＳトランジスタＰＤＴ１〜Ｐ
ＤＴ６はＤＡＴＡＢが“ロー”なので、オフ状態とな
る。一方、ＤＡＴＡが“ロー”であれば、プルダウン用
のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６はオン状態
となる。
である。ＺＱカウンタ１６０の出力ＣＴＱｘはＺＱドラ
イバ１１０に記憶される。ＺＱドライバ１１０の出力Ｄ
ＺＱｘは、出力バッファ１２０でＤＡＴＡ／ＤＡＴＡＢ
の組み合わせにより出力ＤＯＵｘ，ＤＯＤｘとなる。こ
こで、ＤＡＴＡ／ＤＡＴＡＢはオフチップドライバ１３
０にＤＯＵｘとＤＯＤｘとして入力される。ＤＡＴＡが
“ハイ”であれば、ＤＯＵｘはＤＺＱｘの状態によって
決められる。この場合、プルアップ用ＮＭＯＳトランジ
スタＰＵＴ１〜ＰＵＴ６がスイッチングを行い、出力Ｄ
Ｑのインピーダンスは最適のレベルに調整される。この
ときプルダウン用のＮＭＯＳトランジスタＰＤＴ１〜Ｐ
ＤＴ６はＤＡＴＡＢが“ロー”なので、オフ状態とな
る。一方、ＤＡＴＡが“ロー”であれば、プルダウン用
のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６はオン状態
となる。
【００１１】オフチップドライバ１３０のプルダウン用
ＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６のチャネルサ
イズは、ＺＱ検出器１４０のプルダウン用ＮＭＯＳトラ
ンジスタＰＤ１〜ＰＤ６のチャネルサイズの５倍であ
る。これは、出力インピーダンスＺＱを抵抗値ＲＱの１
／５にするためである。抵抗値ＲＱは出力インピーダン
ス値ＺＱの５倍のものに予め設定されるので、これをも
との値に戻す必要があるためにチャネルサイズを変えて
いる。オフチップドライバ１３０のプルアップ用ＮＭＯ
ＳトランジスタＰＵＴ１〜ＰＵＴ６のサイズはプルダウ
ン用のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６のサイ
ズより大きく設定する。これは、ＮＭＯＳトランジスタ
がＰＭＯＳトランジスタに比べてプルアップの駆動力が
低いためである。この場合、プルアップとプルダウンイ
ンピーダンスを同じにしなければならない。
ＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６のチャネルサ
イズは、ＺＱ検出器１４０のプルダウン用ＮＭＯＳトラ
ンジスタＰＤ１〜ＰＤ６のチャネルサイズの５倍であ
る。これは、出力インピーダンスＺＱを抵抗値ＲＱの１
／５にするためである。抵抗値ＲＱは出力インピーダン
ス値ＺＱの５倍のものに予め設定されるので、これをも
との値に戻す必要があるためにチャネルサイズを変えて
いる。オフチップドライバ１３０のプルアップ用ＮＭＯ
ＳトランジスタＰＵＴ１〜ＰＵＴ６のサイズはプルダウ
ン用のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６のサイ
ズより大きく設定する。これは、ＮＭＯＳトランジスタ
がＰＭＯＳトランジスタに比べてプルアップの駆動力が
低いためである。この場合、プルアップとプルダウンイ
ンピーダンスを同じにしなければならない。
【００１２】
【発明が解決しようとする課題】オフチップドライバ１
３０の電源電圧ＶＤＤＱには、小振幅インタフェースの
ためにチップ内の他の回路で用いられる電圧レベルより
低い電圧が用いられる。また、ＺＱ検出器１４０の電源
電圧ＶＤＤＱも整合性を取るために他の回路の電源電圧
より低く設定される。この場合、電源電圧ＶＤＤＱは外
部電圧の影響を受けやすくなり、オフチップドライバ１
３０は設計時の電源電圧で動作を行えない。例えば、オ
フチップドライバ１３０のプルダウン側に依存して検出
及び比較動作を行うとき、プルアップ側はプルダウン側
の結果にしたがう。そのために電源電圧の変動があると
きは、正確に整合を取ることができない。
３０の電源電圧ＶＤＤＱには、小振幅インタフェースの
ためにチップ内の他の回路で用いられる電圧レベルより
低い電圧が用いられる。また、ＺＱ検出器１４０の電源
電圧ＶＤＤＱも整合性を取るために他の回路の電源電圧
より低く設定される。この場合、電源電圧ＶＤＤＱは外
部電圧の影響を受けやすくなり、オフチップドライバ１
３０は設計時の電源電圧で動作を行えない。例えば、オ
フチップドライバ１３０のプルダウン側に依存して検出
及び比較動作を行うとき、プルアップ側はプルダウン側
の結果にしたがう。そのために電源電圧の変動があると
きは、正確に整合を取ることができない。
【００１３】さらに、ＮＭＯＳトランジスタＰＵＴ１〜
ＰＵＴ６をプルアップ用のトランジスタとして使用する
ので、インピーダンスコントロールは困難である。すな
わち、ＮＭＯＳトランジスタがプルダウン用として使用
される場合、基板とソース端子が接地されているので、
良好なプルダウン動作を行うことができる。しかし、Ｎ
ＭＯＳトランジスタをプルアップ用として使用する場
合、基板は接地されるが、ソース端子は出力端の役割を
果たすので、電位は不安定になる。これにより、バック
バイアスの影響によりしきい値電圧が増加するが、これ
も工程の変化による影響を受けるため、インピーダンス
コントロールは困難である。図５はＨＳＴＬのような小
振幅インタフェース用として設計された回路の例である
が、この場合、電源電圧ＶＤＤＱには１．５Ｖ、装置電
源電圧ＶＤＤには３．３Ｖが印加される。仮に、装置電
源電圧ＶＤＤが２．５Ｖ以下で印加される場合、ＮＭＯ
Ｓトランジスタをプルアップ用として使用すると、ゲー
トとソースとの電圧差及びドレインとソースとの電圧差
が減少し、プルアップ特性は低下する。
ＰＵＴ６をプルアップ用のトランジスタとして使用する
ので、インピーダンスコントロールは困難である。すな
わち、ＮＭＯＳトランジスタがプルダウン用として使用
される場合、基板とソース端子が接地されているので、
良好なプルダウン動作を行うことができる。しかし、Ｎ
ＭＯＳトランジスタをプルアップ用として使用する場
合、基板は接地されるが、ソース端子は出力端の役割を
果たすので、電位は不安定になる。これにより、バック
バイアスの影響によりしきい値電圧が増加するが、これ
も工程の変化による影響を受けるため、インピーダンス
コントロールは困難である。図５はＨＳＴＬのような小
振幅インタフェース用として設計された回路の例である
が、この場合、電源電圧ＶＤＤＱには１．５Ｖ、装置電
源電圧ＶＤＤには３．３Ｖが印加される。仮に、装置電
源電圧ＶＤＤが２．５Ｖ以下で印加される場合、ＮＭＯ
Ｓトランジスタをプルアップ用として使用すると、ゲー
トとソースとの電圧差及びドレインとソースとの電圧差
が減少し、プルアップ特性は低下する。
【００１４】本発明の目的は、以上のような問題を解消
するためにオフチップドライバのインピーダンスを正確
にコントロールできるインピーダンスコントロール回路
を提供することにある。
するためにオフチップドライバのインピーダンスを正確
にコントロールできるインピーダンスコントロール回路
を提供することにある。
【００１５】
【課題を解決するための手段】以上のような課題を解決
する本発明のインピーダンスコントロール回路は、第１
導電型トランジスタのプルアップドライバと第２導電型
トランジスタのプルダウンドライバから構成されるオフ
チップドライバと、独立に駆動されるプルアップ及びプ
ルダウンドライバのための第１、第２インピーダンス制
御経路とを備えることを特徴とする。例としてＰ型トラ
ンジスタのプルアップドライバとＮ型トランジスタのプ
ルダウンドライバから構成されるオフチップドライバ
と、独立に駆動されるプルアップ及びプルダウンドライ
バのための第１、第２インピーダンス制御経路とを備え
ることを特徴とする。
する本発明のインピーダンスコントロール回路は、第１
導電型トランジスタのプルアップドライバと第２導電型
トランジスタのプルダウンドライバから構成されるオフ
チップドライバと、独立に駆動されるプルアップ及びプ
ルダウンドライバのための第１、第２インピーダンス制
御経路とを備えることを特徴とする。例としてＰ型トラ
ンジスタのプルアップドライバとＮ型トランジスタのプ
ルダウンドライバから構成されるオフチップドライバ
と、独立に駆動されるプルアップ及びプルダウンドライ
バのための第１、第２インピーダンス制御経路とを備え
ることを特徴とする。
【００１６】具体的には、出力電圧をプルアップする第
１可変抵抗と、出力電圧をプルダウンする第２可変抵抗
と、フィードバックされるアップ及びダウンカウンティ
ング情報に応じて第１可変抵抗に応じて変わる第１プル
アップ電位をオフチップドライバのインピーダンスによ
り決まる第２基準プルアップ電位に一致させる第１検出
器と、フィードバックされるアップ及びダウンカウンテ
ィング情報に応じて第２可変抵抗に応じて変わる第１プ
ルダウン電位をオフチップドライバのインピーダンスに
より決まる第２基準プルダウン電位に一致させる第２検
出器と、第１プルアップ電位と第２基準電位プルアップ
電位を比較する第１比較器と、第１プルダウン電位と第
２基準電位プルダウン電位を比較する第２比較器と、第
１比較器の出力値に応じてカウントを行いアップ及びダ
ウンカウンティング情報を出力する第１カウンタと、第
２比較器の出力値に応じてカウントを行いアップ及びダ
ウンカウンティング情報を出力する第２カウンタと、ア
ップ及びダウンカウンティング情報とハイインピーダン
ス論理信号とに応じて出力バッファにインピーダンス増
減情報を出力するインピーダンスドライバとを備え、異
なる導電型トランジスタを有するインピーダンス制御経
路が独立に駆動されることを特徴とする。また、半導体
メモリ装置の外部の抵抗値に応じて変わる第１電位とオ
フチップドライバのインピーダンス情報を示す第２電位
を検出する検出器と、第１電位と第２電位を比較する比
較器と、比較器の出力に応じてアップ及びダウンカウン
ティングを行うカウンタとを備えるインピーダンスコン
トロール回路において、オフチップドライバのインピー
ダンスを修正することによりオフチップドライバのイン
ピーダンスと伝送ラインのインピーダンスの整合を取
り、オフチップドライバのプルアップ及びプルダウンイ
ンピーダンスを制御する回路が、プルアップ及びプルダ
ウンそれぞれの経路に設けられていることを特徴とす
る。このような回路で、オフチップドライバ内のプルア
ップドライバはＰＭＯＳトランジスタで構成され、検出
器は、オフチップドライバ内のプルアップドライバと同
じの導電型のトランジスタで構成される。
１可変抵抗と、出力電圧をプルダウンする第２可変抵抗
と、フィードバックされるアップ及びダウンカウンティ
ング情報に応じて第１可変抵抗に応じて変わる第１プル
アップ電位をオフチップドライバのインピーダンスによ
り決まる第２基準プルアップ電位に一致させる第１検出
器と、フィードバックされるアップ及びダウンカウンテ
ィング情報に応じて第２可変抵抗に応じて変わる第１プ
ルダウン電位をオフチップドライバのインピーダンスに
より決まる第２基準プルダウン電位に一致させる第２検
出器と、第１プルアップ電位と第２基準電位プルアップ
電位を比較する第１比較器と、第１プルダウン電位と第
２基準電位プルダウン電位を比較する第２比較器と、第
１比較器の出力値に応じてカウントを行いアップ及びダ
ウンカウンティング情報を出力する第１カウンタと、第
２比較器の出力値に応じてカウントを行いアップ及びダ
ウンカウンティング情報を出力する第２カウンタと、ア
ップ及びダウンカウンティング情報とハイインピーダン
ス論理信号とに応じて出力バッファにインピーダンス増
減情報を出力するインピーダンスドライバとを備え、異
なる導電型トランジスタを有するインピーダンス制御経
路が独立に駆動されることを特徴とする。また、半導体
メモリ装置の外部の抵抗値に応じて変わる第１電位とオ
フチップドライバのインピーダンス情報を示す第２電位
を検出する検出器と、第１電位と第２電位を比較する比
較器と、比較器の出力に応じてアップ及びダウンカウン
ティングを行うカウンタとを備えるインピーダンスコン
トロール回路において、オフチップドライバのインピー
ダンスを修正することによりオフチップドライバのイン
ピーダンスと伝送ラインのインピーダンスの整合を取
り、オフチップドライバのプルアップ及びプルダウンイ
ンピーダンスを制御する回路が、プルアップ及びプルダ
ウンそれぞれの経路に設けられていることを特徴とす
る。このような回路で、オフチップドライバ内のプルア
ップドライバはＰＭＯＳトランジスタで構成され、検出
器は、オフチップドライバ内のプルアップドライバと同
じの導電型のトランジスタで構成される。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施形態を説明する。
明の実施形態を説明する。
【００１８】図６は本発明によるインピーダンスコント
ロール回路のブロック図である。プルダウン側は図１の
構成をそのまま採用し、プルアップコントロールの効果
を向上させるためのプルアップ側のブロック１４１、１
５１、１６１をさらに備えている。オフチップドライバ
１３１は従来と異なる図８に示す構成である。
ロール回路のブロック図である。プルダウン側は図１の
構成をそのまま採用し、プルアップコントロールの効果
を向上させるためのプルアップ側のブロック１４１、１
５１、１６１をさらに備えている。オフチップドライバ
１３１は従来と異なる図８に示す構成である。
【００１９】図６において、可変抵抗１７０、１７１は
プルダウン及びプルアップドライバのインピーダンスコ
ントロールに用いられる。可変抵抗１７１の抵抗値ＲＱ
＿Ｕを大きくすると、パッドＺＱＰＡＤ＿Ｕの電位がプ
ルアップドライバのインピーダンスレベルを示すＲＥＦ
ＩＯ＿Ｕの電位より低くなる。ＺＱ比較器１５１は、パ
ッドＺＱＰＡＤ＿Ｕの電位とＲＥＦＩＯ＿Ｕの電位を比
較してダウンカウンティングを指示するＺＱＵＰを生成
する。ＺＱカウンタ１６１はＺＱＵＰに応じてダウンカ
ウンティングを行い、ＣＴＱ＿Ｕｘを出力する。ＣＴＱ
＿Ｕｘは、ＺＱ検出器１４１にフィードバックされてＲ
ＥＦＩＯ＿Ｕの電位を更新する。これと同時に、ＣＴＱ
＿ＵｘはＺＱドライバ１１１を駆動する。ここでレジス
タを内蔵しているＺＱドライバ１１１は、出力イネーブ
ル制御信号ＨＩＺｓによりＣＴＱ＿Ｕｘを記憶する。Ｚ
Ｑドライバ１１１の出力ＤＺＱ＿Ｕｘは出力バッファ１
２１を駆動し、出力バッファ１２１の出力ＤＯＵｘはオ
フチップドライバ１３１に入力される。オフチップドラ
イバ１３１の出力ＤＱのインピーダンスＺＱが可変抵抗
値ＲＱ＿Ｕの１／５となるまでこの動作は繰り返され
る。このように、可変抵抗１７１の抵抗値ＲＱ＿Ｕを大
きくする場合、出力インピーダンスＺＱを増加させる動
作が行われる。
プルダウン及びプルアップドライバのインピーダンスコ
ントロールに用いられる。可変抵抗１７１の抵抗値ＲＱ
＿Ｕを大きくすると、パッドＺＱＰＡＤ＿Ｕの電位がプ
ルアップドライバのインピーダンスレベルを示すＲＥＦ
ＩＯ＿Ｕの電位より低くなる。ＺＱ比較器１５１は、パ
ッドＺＱＰＡＤ＿Ｕの電位とＲＥＦＩＯ＿Ｕの電位を比
較してダウンカウンティングを指示するＺＱＵＰを生成
する。ＺＱカウンタ１６１はＺＱＵＰに応じてダウンカ
ウンティングを行い、ＣＴＱ＿Ｕｘを出力する。ＣＴＱ
＿Ｕｘは、ＺＱ検出器１４１にフィードバックされてＲ
ＥＦＩＯ＿Ｕの電位を更新する。これと同時に、ＣＴＱ
＿ＵｘはＺＱドライバ１１１を駆動する。ここでレジス
タを内蔵しているＺＱドライバ１１１は、出力イネーブ
ル制御信号ＨＩＺｓによりＣＴＱ＿Ｕｘを記憶する。Ｚ
Ｑドライバ１１１の出力ＤＺＱ＿Ｕｘは出力バッファ１
２１を駆動し、出力バッファ１２１の出力ＤＯＵｘはオ
フチップドライバ１３１に入力される。オフチップドラ
イバ１３１の出力ＤＱのインピーダンスＺＱが可変抵抗
値ＲＱ＿Ｕの１／５となるまでこの動作は繰り返され
る。このように、可変抵抗１７１の抵抗値ＲＱ＿Ｕを大
きくする場合、出力インピーダンスＺＱを増加させる動
作が行われる。
【００２０】一方、可変抵抗１７１の抵抗値ＲＱ＿Ｕを
減少させる場合は、ＺＱカウンタ１６１のアップカウン
ティング動作を除いて同様である。すなわち、出力イン
ピーダンスＺＱを減少させる動作が行われる。
減少させる場合は、ＺＱカウンタ１６１のアップカウン
ティング動作を除いて同様である。すなわち、出力イン
ピーダンスＺＱを減少させる動作が行われる。
【００２１】図７は図６に示すＺＱ検出器１４０、１４
１に可変抵抗１７０、１７１を接続した回路図である。
ＺＱ検出器１４０は図４と同じ構成であり、ＺＱ検出器
１４１は新たに加えられたものである。可変抵抗１７１
の抵抗値ＲＱ＿Ｕの変動は、ＺＱ＿Ｕの電位を動かし、
ＺＱ比較器１５１及びＺＱカウンタ１６１を通してＣＴ
Ｑ＿Ｕｘの変化としてＺＱ検出器１４１にフィードバッ
クされる。これにより、並列に接続されるプルアップ用
ＰＭＯＳトランジスタＰＵ１０〜ＰＵ１５がスイッチン
グを行ってＲＥＦ＿Ｕの電位を更新する。この動作が、
可変抵抗１７０の抵抗値ＲＱ＿ＵとＰＭＯＳトランジス
タＰＵ１０〜ＰＵ１５のチャネル抵抗によるＺＱ＿Ｕの
電位とＲＥＦ＿Ｕの電位を一致させるまで行われる。
１に可変抵抗１７０、１７１を接続した回路図である。
ＺＱ検出器１４０は図４と同じ構成であり、ＺＱ検出器
１４１は新たに加えられたものである。可変抵抗１７１
の抵抗値ＲＱ＿Ｕの変動は、ＺＱ＿Ｕの電位を動かし、
ＺＱ比較器１５１及びＺＱカウンタ１６１を通してＣＴ
Ｑ＿Ｕｘの変化としてＺＱ検出器１４１にフィードバッ
クされる。これにより、並列に接続されるプルアップ用
ＰＭＯＳトランジスタＰＵ１０〜ＰＵ１５がスイッチン
グを行ってＲＥＦ＿Ｕの電位を更新する。この動作が、
可変抵抗１７０の抵抗値ＲＱ＿ＵとＰＭＯＳトランジス
タＰＵ１０〜ＰＵ１５のチャネル抵抗によるＺＱ＿Ｕの
電位とＲＥＦ＿Ｕの電位を一致させるまで行われる。
【００２２】図８は図６に示すオフチップドライバ１３
１の回路図である。ＺＱカウンタ１６１の出力はＺＱド
ライバ１１１に記憶され、ＺＱドライバ１１１の出力Ｄ
ＺＱ＿Ｕｘは、出力バッファ１２１でＤＡＴＡ／ＤＡＴ
ＡＢとの組み合わせによりＤＯＵｘとなる。ＤＡＴＡ／
ＤＡＴＡＢはチップ外部から入力されるデータである。
ＤＡＴＡはＤＯＵｘとしてオフチップドライバ１３１に
入力される。この場合、ＤＯＵｘは、図８のトランジス
タＰＵＴ１１〜ＰＵＴ６１を用いて“ロー”レベルにイ
ネーブルされる。
１の回路図である。ＺＱカウンタ１６１の出力はＺＱド
ライバ１１１に記憶され、ＺＱドライバ１１１の出力Ｄ
ＺＱ＿Ｕｘは、出力バッファ１２１でＤＡＴＡ／ＤＡＴ
ＡＢとの組み合わせによりＤＯＵｘとなる。ＤＡＴＡ／
ＤＡＴＡＢはチップ外部から入力されるデータである。
ＤＡＴＡはＤＯＵｘとしてオフチップドライバ１３１に
入力される。この場合、ＤＯＵｘは、図８のトランジス
タＰＵＴ１１〜ＰＵＴ６１を用いて“ロー”レベルにイ
ネーブルされる。
【００２３】図６において、ＤＡＴＡが“ハイ”であれ
ば、ＤＯＵｘはＤＺＱ＿Ｕｘの状態により決められる。
すなわち、図８のプルアップ用ＰＭＯＳトランジスタＰ
ＵＴ１１〜ＰＵＴ６１がスイッチングして、出力ＤＱの
インピーダンスレベルＺＱは所望のレベルに調整され
る。この際、図８のプルダウン用ＮＭＯＳトランジスタ
ＰＤＴ１〜ＰＤＴ６は、ＤＡＴＡＢが“ロー”なので、
オフしている。一方、ＤＡＴＡが“ロー”であれば、プ
ルダウン用のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６
がオンになる。
ば、ＤＯＵｘはＤＺＱ＿Ｕｘの状態により決められる。
すなわち、図８のプルアップ用ＰＭＯＳトランジスタＰ
ＵＴ１１〜ＰＵＴ６１がスイッチングして、出力ＤＱの
インピーダンスレベルＺＱは所望のレベルに調整され
る。この際、図８のプルダウン用ＮＭＯＳトランジスタ
ＰＤＴ１〜ＰＤＴ６は、ＤＡＴＡＢが“ロー”なので、
オフしている。一方、ＤＡＴＡが“ロー”であれば、プ
ルダウン用のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６
がオンになる。
【００２４】オフチップドライバ１３１は、プルアップ
及びプルダウンパスが独立してインピーダンスコントロ
ールするので、従来のオフチップドライバより正確なコ
ントロールを行うことができ、整合性がより正確にとれ
る。例えば、プルアップ用ＰＭＯＳトランジスタＰＵＴ
１１〜ＰＵＴ６１のソース端子に共通に提供される電源
電圧ＶＤＤＱが変動しても、ＺＱ検出器１４１により補
償される。これは、ＺＱ検出器１４１の内部もプルアッ
プ用トランジスタＰＵＴ１１〜ＰＵＴ６１と同じくＰＭ
ＯＳトランジスタから構成されているためである。さら
にトランジスタの製造工程におけるパラメータ変動によ
るインピーダンスの変化も、同種のトランジスタを用い
るので補償される。
及びプルダウンパスが独立してインピーダンスコントロ
ールするので、従来のオフチップドライバより正確なコ
ントロールを行うことができ、整合性がより正確にとれ
る。例えば、プルアップ用ＰＭＯＳトランジスタＰＵＴ
１１〜ＰＵＴ６１のソース端子に共通に提供される電源
電圧ＶＤＤＱが変動しても、ＺＱ検出器１４１により補
償される。これは、ＺＱ検出器１４１の内部もプルアッ
プ用トランジスタＰＵＴ１１〜ＰＵＴ６１と同じくＰＭ
ＯＳトランジスタから構成されているためである。さら
にトランジスタの製造工程におけるパラメータ変動によ
るインピーダンスの変化も、同種のトランジスタを用い
るので補償される。
【００２５】また、従来のようにプルアップ用トランジ
スタにＮＭＯＳを使用するときに発生するバックバイア
スの影響もなくなる。本発明ではプルアップ用トランジ
スタにＰＭＯＳトランジスタを用いているが、この場
合、基板とソース端子の両方に電源電圧ＶＤＤＱが印加
されるので、出力ＤＱをＶＤＤＱのレベルまで十分にプ
ルアップさせることができる。また、ＨＳＴＬのような
小振幅インタフェースのために電源電圧ＶＤＤが低い場
合に用いても、インピーダンスのコントロールは正確に
行われる。すなわち、ゲート−ソース電圧がドレイン−
ソース電圧を上回ることにより、プルアップ特性が改善
する。
スタにＮＭＯＳを使用するときに発生するバックバイア
スの影響もなくなる。本発明ではプルアップ用トランジ
スタにＰＭＯＳトランジスタを用いているが、この場
合、基板とソース端子の両方に電源電圧ＶＤＤＱが印加
されるので、出力ＤＱをＶＤＤＱのレベルまで十分にプ
ルアップさせることができる。また、ＨＳＴＬのような
小振幅インタフェースのために電源電圧ＶＤＤが低い場
合に用いても、インピーダンスのコントロールは正確に
行われる。すなわち、ゲート−ソース電圧がドレイン−
ソース電圧を上回ることにより、プルアップ特性が改善
する。
【００２６】図９はＺＱドライバ１１１の回路図であ
る。インバータＩ１はドライバのイネーブル信号ＨＩＺ
ｓを反転させる。ＭＯＳトランジスタＰ２、Ｎ１はＣＴ
Ｑｉが入力されるインバータである。ＭＯＳトランジス
タＰ１、Ｎ２はＭＯＳトランジスタＰ２、Ｎ１にそれぞ
れ接続されてインバータ制御の機能を持つ。インバータ
Ｉ２、Ｉ３はラッチ用である。インバータＩ４は駆動用
としてＤＺＱｉを出力する。図９の回路はイネーブル信
号ＨＩＺｓがハイの場合は動作してＤＺＱｉを生成し、
ＨＩＺｓがローの場合は動作せず、ラッチしているＤＺ
Ｑｉを出力する。
る。インバータＩ１はドライバのイネーブル信号ＨＩＺ
ｓを反転させる。ＭＯＳトランジスタＰ２、Ｎ１はＣＴ
Ｑｉが入力されるインバータである。ＭＯＳトランジス
タＰ１、Ｎ２はＭＯＳトランジスタＰ２、Ｎ１にそれぞ
れ接続されてインバータ制御の機能を持つ。インバータ
Ｉ２、Ｉ３はラッチ用である。インバータＩ４は駆動用
としてＤＺＱｉを出力する。図９の回路はイネーブル信
号ＨＩＺｓがハイの場合は動作してＤＺＱｉを生成し、
ＨＩＺｓがローの場合は動作せず、ラッチしているＤＺ
Ｑｉを出力する。
【００２７】
【発明の効果】本発明のインピーダンスコントロール回
路により、プルアップ特性を改善して半導体メモリ装置
内のチップ間インピーダンスを正確にコントロールする
ことができる。また、小振幅インタフェース時の電源変
動による特性の劣化を防ぐことができる。
路により、プルアップ特性を改善して半導体メモリ装置
内のチップ間インピーダンスを正確にコントロールする
ことができる。また、小振幅インタフェース時の電源変
動による特性の劣化を防ぐことができる。
【図１】従来のインピーダンスコントロール回路の回路
図。
図。
【図２】図１のＺＱ比較器の回路図。
【図３】図１の出力バッファの回路図。
【図４】図１のＺＱ検出器の回路図。
【図５】図１のオフチップドライバの回路図。
【図６】本発明のインピーダンスコントロール回路の回
路図。
路図。
【図７】図６のＺＱ検出器の回路図。
【図８】図６のオフチップドライバの回路図。
【図９】図６のＺＱドライバの回路図。
１１０、１１１ ＺＱドライバ １２０、１２１ 出力バッファ １３０、１３１ オフチップドライバ １４０、１４１ ＺＱ検出器 １５０、１５１ ＺＱ比較器 １６０、１６１ ＺＱカウンタ １７０、１７１ 可変抵抗
Claims (6)
- 【請求項１】 第１導電型トランジスタのプルアップド
ライバと第２導電型トランジスタのプルダウンドライバ
から構成されるオフチップドライバと、独立に駆動され
るプルアップ及びプルダウンドライバのための第１、第
２インピーダンス制御経路とを備えることを特徴とする
インピーダンスコントロール回路。 - 【請求項２】 出力電圧をプルアップする第１可変抵抗
と、出力電圧をプルダウンする第２可変抵抗と、フィー
ドバックされるアップ及びダウンカウンティング情報に
応じて第１可変抵抗に応じて変わる第１プルアップ電位
をオフチップドライバのインピーダンスにより決まる第
２基準プルアップ電位に一致させる第１検出器と、フィ
ードバックされるアップ及びダウンカウンティング情報
に応じて第２可変抵抗に応じて変わる第１プルダウン電
位をオフチップドライバのインピーダンスにより決まる
第２基準プルダウン電位に一致させる第２検出器と、第
１プルアップ電位と第２基準電位プルアップ電位を比較
する第１比較器と、第１プルダウン電位と第２基準電位
プルダウン電位を比較する第２比較器と、第１比較器の
出力値に応じてカウントを行いアップ及びダウンカウン
ティング情報を出力する第１カウンタと、第２比較器の
出力値に応じてカウントを行いアップ及びダウンカウン
ティング情報を出力する第２カウンタと、アップ及びダ
ウンカウンティング情報とハイインピーダンス論理信号
とに応じて出力バッファにインピーダンス増減情報を出
力するインピーダンスドライバとを備え、異なる導電型
トランジスタを有するインピーダンス制御経路が独立に
駆動されることを特徴とするインピーダンスコントロー
ル回路。 - 【請求項３】 半導体メモリ装置の外部の抵抗値に応じ
て変わる第１電位とオフチップドライバのインピーダン
ス情報を示す第２電位を検出する検出器と、第１電位と
第２電位を比較する比較器と、比較器の出力に応じてア
ップ及びダウンカウンティングを行うカウンタとを備え
るインピーダンスコントロール回路において、 オフチップドライバのインピーダンスを修正することに
よりオフチップドライバのインピーダンスと伝送ライン
のインピーダンスの整合を取り、オフチップドライバの
プルアップ及びプルダウンインピーダンスを制御する回
路が、プルアップ及びプルダウンそれぞれの経路に設け
られていることを特徴とするインピーダンスコントロー
ル回路。 - 【請求項４】 オフチップドライバ内のプルアップドラ
イバはＰＭＯＳトランジスタで構成される請求項２に記
載のインピーダンスコントロール回路。 - 【請求項５】 検出器は、オフチップドライバ内のプル
アップドライバと同じの導電型のトランジスタで構成さ
れる請求項２に記載のインピーダンスコントロール回
路。 - 【請求項６】 Ｐ型トランジスタのプルアップドライバ
とＮ型トランジスタのプルダウンドライバから構成され
るオフチップドライバと、独立に駆動されるプルアップ
及びプルダウンドライバのための第１、第２インピーダ
ンス制御経路とを備えることを特徴とするインピーダン
スコントロール回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970040273A KR100318685B1 (ko) | 1997-08-22 | 1997-08-22 | 프로그래머블임피던스콘트롤회로 |
| KR1997P40273 | 1997-08-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177380A true JPH11177380A (ja) | 1999-07-02 |
| JP4402185B2 JP4402185B2 (ja) | 2010-01-20 |
Family
ID=19518228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23733298A Expired - Fee Related JP4402185B2 (ja) | 1997-08-22 | 1998-08-24 | インピーダンスコントロール回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6114885A (ja) |
| JP (1) | JP4402185B2 (ja) |
| KR (1) | KR100318685B1 (ja) |
| TW (1) | TW434541B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336119A (ja) * | 2006-06-14 | 2007-12-27 | Nec Electronics Corp | 半導体装置、及びインピーダンス制御方法 |
| US7548087B2 (en) | 2005-07-26 | 2009-06-16 | Nec Electronics Corporation | Impedance adjusting circuit and impedance adjusting method |
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| US6541996B1 (en) * | 1999-12-21 | 2003-04-01 | Ati International Srl | Dynamic impedance compensation circuit and method |
| US6545929B1 (en) * | 2000-08-31 | 2003-04-08 | Micron Technology, Inc. | Voltage regulator and data path for a memory device |
| KR100391148B1 (ko) * | 2000-11-02 | 2003-07-16 | 삼성전자주식회사 | 프로그래머블 임피던스 제어회로 및 방법 |
| US6618279B2 (en) * | 2001-08-06 | 2003-09-09 | International Business Machines Corporation | Method and apparatus for adjusting control circuit pull-up margin for content addressable memory (CAM) |
| KR100882117B1 (ko) * | 2002-12-23 | 2009-02-05 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로 |
| US7057415B2 (en) * | 2003-12-10 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Output buffer compensation control |
| US7215144B2 (en) | 2004-05-20 | 2007-05-08 | International Business Machines Corporation | Pre-emphasis driver with constant impedance |
| US7528629B2 (en) * | 2004-11-18 | 2009-05-05 | Aquantia Corporation | Low-power low-voltage multi-level variable-resistor line driver |
| KR100655083B1 (ko) * | 2005-05-11 | 2006-12-08 | 삼성전자주식회사 | 반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스콘트롤 방법 |
| KR20060127366A (ko) * | 2005-06-07 | 2006-12-12 | 주식회사 하이닉스반도체 | 내부전압 구동 회로 |
| KR100640158B1 (ko) | 2005-09-27 | 2006-11-01 | 주식회사 하이닉스반도체 | 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치 |
| JP4916699B2 (ja) * | 2005-10-25 | 2012-04-18 | エルピーダメモリ株式会社 | Ｚｑキャリブレーション回路及びこれを備えた半導体装置 |
| US7307447B2 (en) * | 2005-10-27 | 2007-12-11 | International Business Machines Corporation | Self series terminated serial link transmitter having segmentation for amplitude, pre-emphasis, and slew rate control and voltage regulation for amplitude accuracy and high voltage protection |
| KR101584785B1 (ko) * | 2009-01-21 | 2016-01-13 | 삼성전자주식회사 | 아날로그-디지털 컨버터 및 이를 포함하는 전자 시스템 |
| TWI420816B (zh) * | 2010-05-27 | 2013-12-21 | Univ Nat Sun Yat Sen | 具有製程與溫度補償之輸出緩衝器 |
| KR102229942B1 (ko) | 2014-07-09 | 2021-03-22 | 삼성전자주식회사 | 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치 |
| KR102179297B1 (ko) | 2014-07-09 | 2020-11-18 | 삼성전자주식회사 | 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법 |
| JP6974549B1 (ja) | 2020-07-17 | 2021-12-01 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリ装置およびその入出力バッファ制御方法 |
| KR20220021702A (ko) * | 2020-08-14 | 2022-02-22 | 윈본드 일렉트로닉스 코포레이션 | 메모리 장치 및 그 입출력 버퍼 제어 방법 |
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| US4823029A (en) * | 1987-06-25 | 1989-04-18 | American Telephone And Telegraph Company At&T Bell Laboratories | Noise controlled output buffer |
| US5097148A (en) * | 1990-04-25 | 1992-03-17 | At&T Bell Laboratories | Integrated circuit buffer with improved drive capability |
| US5243229A (en) * | 1991-06-28 | 1993-09-07 | At&T Bell Laboratories | Digitally controlled element sizing |
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-
1997
- 1997-08-22 KR KR1019970040273A patent/KR100318685B1/ko not_active Expired - Fee Related
- 1997-11-22 TW TW086117493A patent/TW434541B/zh not_active IP Right Cessation
-
1998
- 1998-08-24 JP JP23733298A patent/JP4402185B2/ja not_active Expired - Fee Related
- 1998-08-24 US US09/138,641 patent/US6114885A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US6114885A (en) | 2000-09-05 |
| KR100318685B1 (ko) | 2002-02-19 |
| TW434541B (en) | 2001-05-16 |
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| JP4402185B2 (ja) | 2010-01-20 |
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