JPH11177543A - シリアル通信装置及びシリアル通信方法 - Google Patents

Abstract

(57)【要約】 【課題】 シリアル通信における送信側と受信側間のデ
ータ伝送速度を合わせる。 【解決手段】 調歩同期方式でシリアル通信するシリア
ル通信装置において、受信された信号からスタートビッ
トを検出するスタートビット検出手段と、検出されたビ
ットの間隔から基準クロックを生成するクロック生成手
段と、受信された信号からクロック生成手段によりデー
タビットを検出するデータビット検出手段と、データビ
ット検出手段で検出されたデータのチェックをするチェ
ック手段と、チェック手段でチェックされたデータを受
信し記憶する記憶手段を具備し、データ伝送速度を送信
側に合わせて受信することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、機器間のデータ通
信をシリアルで行うシリアル通信装置に関するものであ
る。

【０００２】

【従来の技術】従来シリアル通信手段として調歩同期方
式のＲＳ−２３２ＣのＩＣを使用したシリアル通信装置
が既に知られている。従来のシリアル通信装置では、送
信装置と受信装置でデータ伝送速度が異なる場合、通信
ができないため、伝送速度を送受信装置共に手動操作で
切り換えて、データ抜き取り用のクロックを送信装置側
と受信装置側とで一致させる操作を繰り返し行ってい
た。この操作を送信装置側で行なう場合、データ伝送速
度を受信装置側と一致するように何回も伝送速度を変え
て送信しなければならなかった。

【０００３】図４に従来の通信装置で同期を取る動作の
フローチャートを示す。図４において、送信装置側で
は、受信装置側のデータ伝送速度がわからないため、送
信しようとする側からデータ伝送速度を最低の値に操作
して設定をする（Ｓ２１）。送信したデータに対し受信
装置側からの応答を待つためのリミット時間を設定する
（Ｓ２２）。そして、送信装置側からデータを送信する
（Ｓ２３）。

【０００４】受信装置側からリミット時間内に応答があ
るかどうかをチェックし（Ｓ２４）、リミット時間内に
応答が無かった場合には、データ伝送速度を上げて（Ｓ
２５）再度データを受信装置側へ送信する（Ｓ２３）。

【０００５】そして応答を待ち、リミット時間内に応答
があるまで繰り返し、データ伝送速度の設定値を上げ操
作を繰り返し行う。また、受信装置側でパリティチェッ
ク及びフレーミングエラーチェックをしたとき（Ｓ２
６）、エラーが検出されなければ（Ｓ２７）、正常に受
信されたと返送され次の処理をする（Ｓ２８）。Ｓ２６
でパリティ、フレーミングのいずれかにエラーがあり、
受信装置側からエラーが発生したとの応答を受けた場合
には、送信装置は、エラー処理をしてもう一度同じデー
タを送信し、同様にエラーが発生した時は、データ伝送
速度を更に上げて設定をし直して送信をする。このよう
に従来は、データ伝送速度をエラーがなくなるまで伝送
速度を切り換えて行っていた（Ｓ２９）。

【０００６】そして、従来受信装置側では、スタートビ
ットを検出し（Ｓ３１）、規定のデータ数をカウントし
（Ｓ３２）、規定のデータ数にてパリティチェック及び
フレーミングエラーチェックを行う（Ｓ３３）。エラー
が無い場合には、正常に受信できたことを送信装置側へ
返送し、次の処理を受け付ける（Ｓ３５）。送信装置側
では、リミット時間内に受信装置側から応答ありとし
（Ｓ２４）て、返送内容のパリティ及びフレーミングエ
ラーチェックをし（Ｓ２６）、次の処理に移行する（Ｓ
２７）。しかし受信データにエラーが生じたときは、受
信装置は、エラー内容を送信装置側に返送し、送信装置
側へ知らせる（Ｓ３６）。このように従来は、送信装置
側で送信するデータの伝送速度をしだいに上げるように
設定して送信装置側と受信装置側のデータ伝送速度を一
致させる操作を繰り返し行って通信を開始していた。

【０００７】

【発明が解決しようとする課題】従来の調歩同期シリア
ル通信装置では、送信装置側と受信装置側でデータ伝送
速度が異なっていた場合、通信ができないため、伝送速
度を送受信共に手動操作で切り換えて、データ抜き取り
用のクロックを送信装置側と受信装置側とで一致させる
操作を必要とした。このために、送信装置側のデータ伝
送速度を受信装置側と一致するように何回も変えて送受
信動作を繰り返し行い、通信開始までに時間を要した。

【０００８】本発明は、送信装置側のデータ伝送速度を
受信装置側で検出することにより送信されたデータ伝送
速度を合わせることができるようにした、シリアル通信
装置を提供することにある。また、本発明は、受信装置
側のデータ伝送速度を送信装置側で検出することにより
送信されるデータ伝送速度を合わせ送信することができ
るようにした、シリアル通信方法を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明は、同期方式でシ
リアル通信するシリアル通信装置において、受信された
信号からスタートビットを検出するスタートビット検出
手段と、前記スタートビット検出手段で検出されたビッ
トからクロックを生成するクロック生成手段と、前記受
信された信号から前記クロック生成手段により生成され
たクロックでデータビットを検出し記憶するデータビッ
ト記憶手段と、前記データビット記憶手段に記憶された
データをチェックをするチェック手段と、前記チェック
手段でチェックされたデータを記憶する記憶手段を具備
するシリアル通信装置である。

【００１０】また、本発明は、同期方式でシリアル通信
するシリアル通信装置において、送信するデータを記憶
する記憶手段と、前記送信するデータのスタートビッ
ト、ストップビット、及びパリティビットを生成するビ
ット生成手段と、前記スタートビットのビット幅を規定
し該ビット幅に相当する周期のクロックを生成するクロ
ック生成手段と、前記クロック生成手段によるクロック
で前記記憶手段に記憶されたデータを送信する送信手段
を具備するシリアル通信装置である。

【００１１】また、本発明は、同期方式でシリアル通信
するシリアル通信装置において、送信するデータを記憶
するレジスタと、前記送信するデータのスタートビッ
ト、ストップビット、及びパリティビットを生成するビ
ット生成手段と、前記スタートビットのビット幅を設定
するビット幅設定手段と、前記ビット幅設定手段で設定
されたビット幅に相当する周期のクロックで前記レジス
タに記憶されたデータを送信する送信手段を具備するシ
リアル通信装置である。

【００１２】また、本発明は、調歩同期方式でシリアル
通信するシリアル通信において、送信装置側から送信さ
れるデータのスタートビットに生成したビット幅のスタ
ートビットを有する信号を受信装置側で受信し、前記ス
タートビットのビット幅を検出し、検出したビット幅に
相当した周期のクロックを生成し、生成したクロックの
タイミングで受信したデータを記憶手段へ読み込むこと
により任意のデータ伝送速度で送信されたシリアルデー
タを受信装置側で受信することを可能にしたシリアル通
信方法である。

【００１３】また、本発明は、調歩同期方式でシリアル
通信するシリアル通信において、受信装置側でスタート
ビットに基準ビット幅を生成し、生成された前記基準の
ビット幅のスタートビットを有する信号を送信装置側へ
送信し、送信装置側で受信して前記スタートビットのビ
ット幅を検出し、検出された前記ビット幅に相当した周
期のクロックを生成し、生成された前記クロックのタイ
ミングで送信データの処理をし、受信装置側の任意のデ
ータ伝送速度でシリアルデータを送信装置側から送信す
ることが可能なシリアル通信方法である。

【００１４】

【発明の実施の形態】本発明のー実施例を図面を用いて
説明する。図１は本発明のシリアル通信装置の一実施例
を示すブロック図である。図２は受信データのタイミン
グを示す図で、図３は本実施例のシリアル通信装置の送
信側と受信側の通信開始時のフローチャートである。

【００１５】本実施例のシリアル通信装置は、送信機能
と受信機能を有し、送信装置として用いるか、又受信装
置として用いることができる。送信する側のシリアル通
信装置（以下送信装置と言う）から送信された信号が受
信する側のシリアル通信装置（以下受信装置と言う）の
受信端１に入力され、受信されたデータは、スタートビ
ット検出回路２に入力される。スタートビット検出回路
２は、スタートビットＰ１の始まりを検出する。そして
信号は、データビット検出回路３とスタートビット幅検
出回路４に入力される。

【００１６】スタートビット幅検出回路４は、スタート
ビットＰ１のパルス幅を検出する。スタートビットＰ１
が時間ｎ１で立ち上がり、パルス幅ｎ２を検出するため
に挿入された負のパルスＰ２（パルス幅ｎ３）を検出
し、スタートビットＰ１の開始時間ｎ１からパルスＰ２
で立ち下がるまでのスタートビットＰ１のパルス幅ｎ２
を基準のビット幅とし送信装置から送信される伝送速度
を検出する。

【００１７】送信装置から送信される送信データは、ス
タートビット幅ｎ２に相当する周期のクロックで送信さ
れる。したがって受信装置の制御回路６は、クロック分
周回路８を制御し、送信データのデータ伝送速度に等し
いクロックを生成する。

【００１８】受信装置の制御回路６は、水晶発振器等に
よる基準クロック５を基準にして、スタートビット幅ｎ
２の時間を求めた後、パルスＰ２の立ち下がり時点より
（ｎ２）／２の時間からデータビットの抜き出し用のク
ロックをスタートビットＰ１のパルス幅ｎ２に等しい周
期になるようにクロック分周回路８を制御して、受信デ
ータを抜き出し記憶すため、シフトレジスタ７にクロッ
クを入力し、データビット検出回路３からシフトレジス
タ７へデータシフトを開始する。

【００１９】受信装置のパリティチェック回路９は、デ
ータのブロック（例えば１バイト）としての規定数（８
ビット）のデータのシフトが完了した時点で、データの
誤りを検出する。１バイトのデータ列の後には、ｎ７，
ｎ８に相当する位置にパリティビットとストップビット
が付加される。このパリティビットは、ＲＳ−２３２Ｃ
等による通信で使用されるもので、データの誤り検出用
にデータ列に付加されるものである。例えばデータ列が
１１１０００１０（２進数）とすると、偶数パリティの
場合、１のデータ数が偶数個になるように０又は１のデ
ータを付加するが、この実施例の場合は、１のデータ数
が４個で偶数なので、付加されるパリティビットは０で
ある。

【００２０】そして、受信したデータの１ビットが外乱
などで反転した場合にパリティビットのデータを含めた
パリティチェックにおける１のデータ数のカウント値が
偶数でない場合、受信データに誤りがあることを検出す
ることができる。パリティチェック回路９は、データの
誤りを検出するためにパリティチェックをし、その結果
をステータスレジスタ２０へ出力する。

【００２１】つぎに、フレーミングチェック回路１０
は、データの終わりを示すためにｎ８の位置に付加され
た信号のストップビットを検出し、その検出結果をステ
ータスレジスタ２０へ出力する。ステータスレジスタ２
０に記憶された終了を示すデータ及び受信結果は、ＣＰ
Ｕ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ）２２により内部バス１２を通して送信バッファレジ
スタ１３へ送られる。制御回路６は、送信バッファレジ
スタ１３から受信結果を示すデータをシフトレジスタ１
７に読み込むように制御し、スタートビット生成回路１
８でスタートビットが付加され、ストップビット区間
に”１”が存在する返送データが出力される。

【００２２】受信データバッファレジスタ１１に記憶さ
れた受信データは、ＣＰＵ２２により内部バス１２を通
してデータの読み出し処理がされる。オーバランチェッ
ク回路２１は、先の記憶データの読みだし処理がされな
いうちに現在のデータが受信データバッファレジスタ１
１に重ねて入力されたかどうかをチェックして、重ねて
入力された場合には、オーバランエラー信号をステータ
スレジスタ２０へ出力する。

【００２３】オーバーランエラーをチェックした結果、
オーバランが生じたときは、ＣＰＵ２２は、ステータス
レジスタ２０に記憶されたデータを内部バス１２を通し
送信バッファレジスタ１３へ出力し返送される。受信装
置からオーバランエラー信号の返送を送信装置で受信し
たとき、送信装置は制御回路６によって設定され、送信
された伝送速度を遅くするようにパルスＰ２を遅らせて
クロック周期が長くなるように制御し伝送速度を遅らせ
た修正をし再送信をする。

【００２４】受信装置では、受信データのパリティ及び
フレーミングエラーのチェックをした結果、正常に受信
された場合、ステータスレジスタ２０に正常に受信され
たことを示すデータが出力される。ＣＰＵ２２は、受信
データバッファレジスタ１１及びステータスレジスタ２
０に格納されたデータを内部バス１２を通して読み出
し、図示せずもハードディスク等の記憶装置に受信デー
タとして記憶する。

【００２５】受信装置では、返送データ、又は受信装置
側から送信する送信データが、ＣＰＵ２２により送信デ
ータバッファレジスタ１３が空きであることが確認され
た後、内部バス１２を通して、送信データバッファレジ
スタ１３に読み込まれる。

【００２６】受信装置の制御回路６は、送信データバッ
ファレジスタ１３からシフトレジスタ１７へ送信データ
を読み込み、送信を開始する前に、受信された時のデー
タ伝送速度と同じ伝送速度にするために、クロック分周
回路１４を制御してクロックを生成し、そして送信デー
タに付加するパリティを生成するため、パリッティ生成
回路１５を制御しパリティビットを生成し、また、スト
ップビットを生成するときはストップビット生成回路１
６を制御してストップビットを生成する。

【００２７】受信装置の制御回路６は、シフトレジスタ
１７に読み込まれたデータを送信装置側へ送信を開始す
ると同時に、スタートビット生成回路１８でスタートビ
ットとスタートビット幅検出用のパルスＰ２を付加し
て、送信されてきたデータのクロックタイミングに合わ
せ送信端１９から送信装置へ送信する。

【００２８】本実施例の送信装置及び受信装置の動作を
説明する。図３に本実施例のシリアル通信装置の送信及
び受信動作についてのフローチャートを示す。送信装置
側と受信装置側には各々図１に示すシリアル通信装置を
有し調歩同期通信をする。送信装置側で、図示せずも操
作部からキー操作により指定することによりデータ伝送
速度をセットし（Ｓ１）、さらに、返送されるまでの応
答待ちリミット時間をセットする（Ｓ２）。

【００２９】次に、送信装置でＣＰＵ１２によりバス１
２を通し送信データバッファレジスタ１３に読み込まれ
る送信データは、制御回路６により制御されたシフトレ
ジスタ１７に読み込まれる。制御回路６は、Ｓ１で指定
されたデータ伝送速度に基づき基準クロック５から得ら
れる水晶発信周波数を分周するクロック分周回路８を制
御し、スタートビット生成回路１８で生成されたスター
トビットＰ１の幅ｎ２を検出するためのパルスＰ２（パ
ルス幅ｎ３で狭いパルス幅の立ち下がりパルス）をスタ
ートビットＰ１に付加する。

【００３０】送信装置は、送信データにパリティ生成回
路１５でパリティビットと、必要に応じ終了を示すため
のストップビットにストップビット生成回路１６でデー
タ”１”を付加し送信をする（Ｓ３）。

【００３１】一方受信装置では、送信装置と同様のシリ
アルデータ通信装置を受信装置側に有し、同じ符号を用
いて説明をする。受信装置の入力端１に入力された受信
データは、スタートビット検出回路２で受信データの開
始を示すスタートビットＰ１が検出され、スタートビッ
ト幅ｎ２の時間の測定を開始する（Ｓ１１）と同時に、
基準ビット幅を得るためにスタートビットＰ１に付加さ
れたパルスＰ２をスタートビット幅検出回路４で検出
し、スタートビットＰ１の基準となるスタートビット幅
であるパルス幅ｎ２の検出を行なう（Ｓ１２）。

【００３２】受信装置の制御回路６は、スタートビット
幅に相当するパルスＰ１立ち上がりからパルスＰ２の立
ち下がりを検出した時点まで計測したスタートビットＰ
１のパルス幅ｎ２を得て、パルスＰ２の立ち下がり時点
からスタートビット幅の１／２で立ち上がり、周期がス
タートビットＰ１のパルス幅ｎ２と等しいクロック（図
２（ｂ）に示す）をクロック分周回路８を制御して生成
する（Ｓ１３）。

【００３３】このクロック分周回路８で生成されるクロ
ックによってデータビット検出回路３で検出されるデー
タからシフトレジスタ７へ受信データのビットデータを
抜き取り（Ｓ１４）、規定データ数（８ビット）になっ
た（Ｓ１５）時点で、パリティチェック回路９でパリテ
ィチェック、及びフレーミングチェック回路１０でフレ
ーミングエラーチェックをする（Ｓ１６）。

【００３４】受信装置では、受信されたデータにエラー
がない（Ｓ１７）場合は、受信データバッファレジスタ
１１に受信データ及びステータスレジスタ２０に正常で
あることを示すデータを出力し、ＣＰＵ２２は、ステー
タスレジスタ２０から内部バス１２を通し送信バッファ
レジスタ１３へ読み込みむ。正常にデータの受信ができ
たことを送信装置側に知らせる処理を行なう（Ｓ１
８）。

【００３５】また、受信装置では、受信データにエラー
が生じた場合、ＣＰＵ２２は、シフトレジスタ１１及び
エラー内容が記憶されたステータスレジスタ２０から内
部バス１２を通して送信データバッファレジスタ１３へ
エラーが生じたことを示すエラーデータを読み込む。制
御回路６は、送信データバッファレジスタ１３からエラ
ーデータをシフトレジスタ１７へ読み込み、パリティビ
ット生成回路１５、及びストップビット生成回路１６で
パリティ及びストップビットを付加し、クロック分周回
路１４から送信されてきたクロック信号に基づく伝送速
度でシフトレジスタ１７、スタートビット生成回路１８
を制御して、送信端１９から受信結果としてエラーデー
タを送信装置側へ返送する（Ｓ１９）。

【００３６】送信装置は、送信したデータに対してリミ
ット時間内に受信装置側から応答があり（Ｓ４）、受信
装置側でパリティ及びフレーミングエラーチェックをし
たとき正常に受信されたとの応答があり（Ｓ５）、次の
データの送信処理をし（Ｓ６）、数フレームに及ぶ送信
データを１バイト毎に順次、受信装置側へ調歩通信す
る。

【００３７】このように受信装置側で送信装置から送信
されたデータ伝送速度に合わせるクロックを生成するこ
とで１回の送信で送信装置側のクロックに同期を取り受
信結果を示す応答を返送することができる。しかし、送
信装置から送信したにも係わらず、リミット時間内に応
答が無い場合は、エラー処理（Ｓ７）して送信を終了す
る。

【００３８】また、送信装置では、送信したデータに対
してリミット時間内に応答があり（Ｓ４）、受信装置側
でパリティ及びフレーミングエラーチェックをしたと
き、データに異常があり正しく受信されないとの、受信
結果を示すデータが返信された場合、制御回路６は返信
されたデータのスタートビット幅を検出して（Ｓ８）、
次の送信開始データのスタートビットＰ１を決定し、送
信速度を受信装置側に合わせ再送信を行う（Ｓ３）。こ
の場合基準クロックを得るために付加する立ち下がりパ
ルスＰ２のパルス幅を小さくすることで受信装置側が従
来の受信装置であっても従来同様に送信することにより
通信することができる。

【００３９】図２に受信データのタイミングチャートを
示す。図２において、（ａ）は受信データ、（ｂ）はデ
ータ抜き取り用のクロックである。ｎ１はスタートビッ
トの始まりである。ｎ２はスタートビット幅で、ｎ３は
スタートビットのパルス幅が検出できるようにスタート
ビットパルス生成回路１８で生成したパルスＰ２のパル
ス幅である。

【００４０】受信時の制御回路６は、スタートビットＰ
１の始まり時間ｎ１からスタートビットＰ１のパルスの
立ち上がりからスタートビットＰ１のパルス幅ｎ２の時
間の計測を開始する。次に制御回路６は、スタートビッ
ト幅検出回路４でパルスＰ２を検出した時点で計測して
いた時間をスタートビットパルス幅の時間ｎ２とし、こ
の時間の１／２の時間ｎ４（ｎ４＝（ｎ２）／２）から
受信データの抜き取りクロックとし、図２（ｂ）に示す
クロックを立ち上げて、データビット検出回路３からシ
フトレジスタ７へデータの抜き取りを行なう。

【００４１】ｎ５は抜き取りクロックの周期で、これは
スタートビットＰ１のパルス幅ｎ２と同じである（ｎ２
＝ｎ５）。ｎ６はデータビットの区間でデータの数ｍと
するとｎ６＝ｍ・ｎ２、そしてｎ７はパリティビット、
ｎ８はストップビットの区間である。ｎ１のスタートビ
ットＰ１の立ち上がりからｎ８までが１バイトデータ区
間である。本実施例では、ｍ＝８の８ビットデータを有
する１バイト毎、調歩同期させて送信装置から受信装置
へ通信が成される。

【００４２】本実施例は、送信装置側のデータ伝送速度
に受信装置側で伝送速度を合わせるように説明したが、
受信装置側のデータ伝送速度に送信装置側が合わせても
良い。この場合受信装置側からエラー内容が送信装置側
に知らされた（Ｓ１９）とき、送信装置側で返送データ
のスタートビットＰ１及びパルスＰ２を検出しスタート
ビットＰ１のビット幅、或いは返送データのデータ変化
を計測して、受信装置側の伝送速度を検出することがで
き、検出されたビット間隔に相当する周期のクロックで
データを送信することで受信装置側に伝送速度を合わせ
た送信を行う（Ｓ８、Ｓ３）。

【００４３】以上説明したように、本実施例は、スター
トビットＰ１にパルス幅が検出できるようにパルスＰ２
を生成し挿入したので、スタートビット幅を計測するこ
とにより、計測した時間のパルス幅ｎ２で基準のクロッ
クを受信装置側或いは送信装置側で生成するようにした
ので、相互にデータ伝送速度を合わせて通信することが
可能となる。また、スタートビットＰ１のビット幅に対
しパルスＰ２のパルス幅を狭くすることで、従来例で示
した受信装置へ送信し受信装置が従来例の場合であって
も返信データのデータ間隔により伝送速度を推定し、受
信装置の伝送速度に合わせた送信を開始することができ
る。

【００４４】

【発明の効果】本発明のシリアル通信装置によれば、ス
タートビットのパルス幅を検出し、送信データ伝送速度
を検出してデータを受信すことにより、送信装置と受信
装置とのデータ伝送速度を、合わせることが可能となり
短時間でシリアル通信を開始することができる。

【図面の簡単な説明】

【図１】本発明のシリアル通信装置の一実施例を示すブ
ロック図。

【図２】本発明のシリアル通信の受信波形とクロックを
示す図。

【図３】本発明のシリアル通信装置の動作を示すフロー
チャート。

【図４】従来のシリアル通信装置の動作例を示すフロー
チャート。

【符号の説明】

１ 受信端 ２ スタートビット検出回路 ３ データビット検出回路 ４ スタートビット幅検出回路 ５ 基準クロック ６ 制御回路 ７ シフトレジスタ ８ クロック分周回路 ９ パリティチェック回路 １０ フレーミングチェック回路 １１ 受信データバッファレジスタ １２ 内部データバス １３ 送信データバッファレジス夕 １４ クロック分周回路 １５ パリティ生成回路 １６ ストップビット生成回路 １７ シフトレジスタ １８ スタートビット生成回路 １９ 送信端 ２０ ステータスレジスタ ２１ オーバランチェック回路 ２２ ＣＰＵ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 同期方式でシリアル通信するシリアル通
   信装置において、 受信された信号からスタートビットを検出するスタート
   ビット検出手段と、 前記スタートビット検出手段で検出されたビットからク
   ロックを生成するクロック生成手段と、 前記受信された信号から前記クロック生成手段により生
   成されたクロックでデータビットを検出し記憶するデー
   タビット記憶手段と、 前記データビット記憶手段に記憶されたデータの誤りを
   チェックをするチェック手段と、 前記チェック手段でチェックされた正しいデータを記憶
   する記憶手段を具備することを特徴とするシリアル通信
   装置。
2. 【請求項２】 同期方式でシリアル通信するシリアル通
   信装置において、 送信するデータを記憶する記憶手段と、 前記送信するデータのスタートビット、ストップビッ
   ト、及びパリティビットを生成するビット生成手段と、 前記スタートビットのビット幅を規定し該ビット幅に相
   当する周期のクロックを生成するクロック生成手段と、 前記クロック生成手段によるクロックで前記記憶手段に
   記憶されたデータを送信する送信手段を具備することを
   特徴とするシリアル通信装置。
3. 【請求項３】 同期方式でシリアル通信するシリアル通
   信装置において、 送信するデータを記憶するレジスタと、 前記送信するデータのスタートビット、ストップビッ
   ト、及びパリティビットを生成するビット生成手段と、 前記スタートビットのビット幅を設定するビット幅設定
   手段と、 前記ビット幅設定手段で設定されたビット幅に相当する
   周期のクロックで前記レジスタに記憶されたデータを送
   信する送信手段を具備することを特徴とするシリアル通
   信装置。
4. 【請求項４】 調歩同期方式でシリアル通信するシリア
   ル通信において、 送信装置側から送信されるデータのスタートビットとし
   て生成したビット幅のスタートビットを有する信号を受
   信装置側で受信し、 前記スタートビットのビット幅を検出し、 検出したビット幅に相当した周期のクロックを生成し、 生成したクロックのタイミングで受信処理をし、 送信装置側の任意のデータ伝送速度で送信されたシリア
   ルデータを受信装置側で受信することを可能にしたシリ
   アル通信方法。
5. 【請求項５】 調歩同期方式でシリアル通信するシリア
   ル通信において、 受信装置側でスタートビットに基準ビット幅を生成し、 生成された前記基準のビット幅のスタートビットを有す
   る信号を送信装置側へ送信し、 送信装置側で受信して前記スタートビットのビット幅を
   検出し、 検出された前記ビット幅に相当した周期のクロックを生
   成し、 生成された前記クロックのタイミングで送信データの処
   理をし、 受信装置側の任意のデータ伝送速度でシリアルデータを
   送信装置側から送信することを可能にしたシリアル通信
   方法。