JPH11183507A - 半導体センサ - Google Patents
半導体センサInfo
- Publication number
- JPH11183507A JPH11183507A JP35782397A JP35782397A JPH11183507A JP H11183507 A JPH11183507 A JP H11183507A JP 35782397 A JP35782397 A JP 35782397A JP 35782397 A JP35782397 A JP 35782397A JP H11183507 A JPH11183507 A JP H11183507A
- Authority
- JP
- Japan
- Prior art keywords
- cmos
- circuit
- sensor
- amplifier circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Pressure Sensors (AREA)
Abstract
(57)【要約】
【課題】 外部端子を増やすことなく動作点のバラツキ
調整を容易に行うことを可能とした半導体センサを提供
する。 【解決手段】 圧力センサは、半導体基板上に同じ素子
パラメータをもって形成されたＣＭＯＳセンサ回路１と
ＣＭＯＳ増幅回路２により構成される。ＣＭＯＳセンサ
回路１のＮＭＯＳトランジスタＱN1，ＰＭＯＳトランジ
スタＱP1の少なくとも一方が圧力に感応してチャネルコ
ンダクタンスが変化するセンス用トランジスタである。
ＮＭＯＳトランジスタＱN1，ＱN2のソース端子とこれが
接続されるべきＶSS端子の間にオンチップの抵抗素子Ｒ
ｘ，Ｒｙが挿入され、レーザトリミングにより抵抗値を
調整することで動作点調整がなされる。
調整を容易に行うことを可能とした半導体センサを提供
する。 【解決手段】 圧力センサは、半導体基板上に同じ素子
パラメータをもって形成されたＣＭＯＳセンサ回路１と
ＣＭＯＳ増幅回路２により構成される。ＣＭＯＳセンサ
回路１のＮＭＯＳトランジスタＱN1，ＰＭＯＳトランジ
スタＱP1の少なくとも一方が圧力に感応してチャネルコ
ンダクタンスが変化するセンス用トランジスタである。
ＮＭＯＳトランジスタＱN1，ＱN2のソース端子とこれが
接続されるべきＶSS端子の間にオンチップの抵抗素子Ｒ
ｘ，Ｒｙが挿入され、レーザトリミングにより抵抗値を
調整することで動作点調整がなされる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳトランジ
スタのチャネルコンダクタンス変化を利用して圧力や加
速度等を検出する半導体センサに関する。
スタのチャネルコンダクタンス変化を利用して圧力や加
速度等を検出する半導体センサに関する。
【０００２】
【従来の技術】従来より、半導体拡散層のピエゾ抵抗効
果を利用した圧力センサや加速度センサが知られてい
る。通常これらの半導体センサは、半導体基板に肉薄ダ
イアフラムが加工され、その肉薄ダイアフラムに４個の
拡散層抵抗（ゲージ抵抗）が所定の向きをもって形成さ
れる。４個の拡散層抵抗の抵抗変化は、プリッジ回路を
組むことにより電圧変化として検出される。
果を利用した圧力センサや加速度センサが知られてい
る。通常これらの半導体センサは、半導体基板に肉薄ダ
イアフラムが加工され、その肉薄ダイアフラムに４個の
拡散層抵抗（ゲージ抵抗）が所定の向きをもって形成さ
れる。４個の拡散層抵抗の抵抗変化は、プリッジ回路を
組むことにより電圧変化として検出される。
【０００３】従来のようなゲージ抵抗を用いる半導体セ
ンサは、４個のゲージ抵抗の抵抗値やピエゾ抵抗効果が
不純物濃度や温度変化に大きく依存する。そのため零点
補償や温度補償が必要になり、製造コストが増大する。
またブリッジ回路構成では信号増幅機能がないため、出
力信号レベルが小さい。特に加速度センサでは出力信号
レベルが小さく、増幅回路の負担が大きいものとなる。
ンサは、４個のゲージ抵抗の抵抗値やピエゾ抵抗効果が
不純物濃度や温度変化に大きく依存する。そのため零点
補償や温度補償が必要になり、製造コストが増大する。
またブリッジ回路構成では信号増幅機能がないため、出
力信号レベルが小さい。特に加速度センサでは出力信号
レベルが小さく、増幅回路の負担が大きいものとなる。
【０００４】これに対して本出願人は、圧力等によるＭ
ＯＳトランジスタのチャネルコンダクタンス変化を利用
するＣＭＯＳインバータ構成を用いたいくつかの半導体
センサを先に提案している（特願平６−１４２５２８
号、特願平６−２１６６７６号、特願平８−７７３５３
号等参照）。これらの半導体センサは、基本的に、圧力
等に感応してチャネルコンダクタンスが変化するセンス
用トランジスタを含み、動作点の変動としてセンサ信号
を出力するＣＭＯＳインバータ構成のＣＭＯＳセンサ回
路と、このＣＭＯＳセンサ回路と同じ素子パラメータを
もって形成されたＣＭＯＳ増幅回路と備えて構成され
る。
ＯＳトランジスタのチャネルコンダクタンス変化を利用
するＣＭＯＳインバータ構成を用いたいくつかの半導体
センサを先に提案している（特願平６−１４２５２８
号、特願平６−２１６６７６号、特願平８−７７３５３
号等参照）。これらの半導体センサは、基本的に、圧力
等に感応してチャネルコンダクタンスが変化するセンス
用トランジスタを含み、動作点の変動としてセンサ信号
を出力するＣＭＯＳインバータ構成のＣＭＯＳセンサ回
路と、このＣＭＯＳセンサ回路と同じ素子パラメータを
もって形成されたＣＭＯＳ増幅回路と備えて構成され
る。
【０００５】図１０は、そのような半導体センサの基本
構成を示している。圧力センサの場合、ＣＭＯＳセンサ
回路１を構成するＮＭＯＳトランジスタＱN1，ＰＭＯＳ
トランジスタＱP1の少なくとも一方が肉薄ダイアフラム
に形成されて圧力によりチャネルコンダクタンスが変化
するものとする。ＣＭＯＳセンサ回路１の動作点変動
（論理しきい値変動）がセンサ信号として、次のＣＭＯ
Ｓ増幅回路２に与えられる。ＣＭＯＳ増幅回路２は圧力
に感応しないように、周辺肉厚部に形成される。この半
導体センサは特に、微圧領域のセンサとして有効であ
る。
構成を示している。圧力センサの場合、ＣＭＯＳセンサ
回路１を構成するＮＭＯＳトランジスタＱN1，ＰＭＯＳ
トランジスタＱP1の少なくとも一方が肉薄ダイアフラム
に形成されて圧力によりチャネルコンダクタンスが変化
するものとする。ＣＭＯＳセンサ回路１の動作点変動
（論理しきい値変動）がセンサ信号として、次のＣＭＯ
Ｓ増幅回路２に与えられる。ＣＭＯＳ増幅回路２は圧力
に感応しないように、周辺肉厚部に形成される。この半
導体センサは特に、微圧領域のセンサとして有効であ
る。
【０００６】図１０の半導体センサは、ＣＭＯＳセンサ
回路１及びＣＭＯＳ増幅回路２を同じ素子パラメータを
もって集積形成することにより、それらの特性を揃った
ものとすることができる。しかし、実際には何らかの要
因で両者の特性にバラツキが生じ、これは印加圧力零の
ときの動作点のバラツキ、即ちオフセットとして現れ
る。そのため動作点調整を行うことが必要になる。従来
は例えば、図１０に示すように、ＣＭＯＳセンサ回路１
及びＣＭＯＳ増幅回路２のＮＭＯＳトランジスタ側のソ
ース端子とバルク端子を別々にＶSS1，ＶSS1′，ＶSS
2，ＶSS2′として用意し、これらの端子を利用してバッ
クゲートバイアスを調整する方法が行われている。
回路１及びＣＭＯＳ増幅回路２を同じ素子パラメータを
もって集積形成することにより、それらの特性を揃った
ものとすることができる。しかし、実際には何らかの要
因で両者の特性にバラツキが生じ、これは印加圧力零の
ときの動作点のバラツキ、即ちオフセットとして現れ
る。そのため動作点調整を行うことが必要になる。従来
は例えば、図１０に示すように、ＣＭＯＳセンサ回路１
及びＣＭＯＳ増幅回路２のＮＭＯＳトランジスタ側のソ
ース端子とバルク端子を別々にＶSS1，ＶSS1′，ＶSS
2，ＶSS2′として用意し、これらの端子を利用してバッ
クゲートバイアスを調整する方法が行われている。
【０００７】具体的に、ＭＯＳトランジスタのバックゲ
ートバイアスを調整する方法としては、（１）端子ＶSS
1，ＶSS1′，ＶSS2，ＶSS2′を別々にチップ外部まで取
り出して、これらの端子に必要な電圧を与える方法、
（２）端子ＶSS1，ＶSS1′，ＶSS2，ＶSS2′をチップ外
部まで取り出さないが、チップ内部に電源電圧を分圧す
る抵抗値可変の抵抗分圧回路を設けて、この抵抗分圧回
路で調整された電圧と電源電圧を組み合わせて端子ＶSS
1，ＶSS1′，ＶSS2，ＶSS2′に与える方法、等が考えら
れる。
ートバイアスを調整する方法としては、（１）端子ＶSS
1，ＶSS1′，ＶSS2，ＶSS2′を別々にチップ外部まで取
り出して、これらの端子に必要な電圧を与える方法、
（２）端子ＶSS1，ＶSS1′，ＶSS2，ＶSS2′をチップ外
部まで取り出さないが、チップ内部に電源電圧を分圧す
る抵抗値可変の抵抗分圧回路を設けて、この抵抗分圧回
路で調整された電圧と電源電圧を組み合わせて端子ＶSS
1，ＶSS1′，ＶSS2，ＶSS2′に与える方法、等が考えら
れる。
【０００８】
【発明が解決しようとする課題】（１）の方法は、外部
に取り出す端子数が多くなり、センサとしての使い勝手
が悪くなるだけでなく、ノイズの影響が増大し、調整コ
ストも増大するという欠点がある。従って、（２）の方
法の方が現実的であるが、抵抗分圧回路をチップ内部に
設けるためには、消費電力を考慮して１ＭΩオーダーの
高抵抗が必要となり、オンチップ化が難しい。また動作
点調整に必要とされるバックバイアス電圧は、電源電圧
を５Ｖとして数１０ｍＶ〜数１００ｍＶであるため、分
圧比が大きく、トリミング等による分圧比調整も簡単で
はない。
に取り出す端子数が多くなり、センサとしての使い勝手
が悪くなるだけでなく、ノイズの影響が増大し、調整コ
ストも増大するという欠点がある。従って、（２）の方
法の方が現実的であるが、抵抗分圧回路をチップ内部に
設けるためには、消費電力を考慮して１ＭΩオーダーの
高抵抗が必要となり、オンチップ化が難しい。また動作
点調整に必要とされるバックバイアス電圧は、電源電圧
を５Ｖとして数１０ｍＶ〜数１００ｍＶであるため、分
圧比が大きく、トリミング等による分圧比調整も簡単で
はない。
【０００９】この発明は、上記事情を考慮してなされた
もので、外部端子を増やすことなく動作点のバラツキ調
整を容易に行うことを可能とした半導体センサを提供す
ることを目的としている。
もので、外部端子を増やすことなく動作点のバラツキ調
整を容易に行うことを可能とした半導体センサを提供す
ることを目的としている。
【００１０】
【課題を解決するための手段】この発明に係る半導体セ
ンサは、半導体基板と、この半導体基板に形成されて入
出力端子を短絡したＣＭＯＳインバータにより構成さ
れ、ＣＭＯＳインバータの少なくとも一方のＭＯＳトラ
ンジスタが測定すべき物理量に感応してチャネルコンダ
クタンスが変化するセンス用トランジスタであって、動
作点の変動としてセンサ信号を出力するＣＭＯＳセンサ
回路と、前記半導体基板に前記ＣＭＯＳセンサ回路と同
じ素子パラメータをもって形成されて前記ＣＭＯＳセン
サ回路からのセンサ信号を増幅するＣＭＯＳ増幅回路
と、前記半導体基板に形成されて、前記ＣＭＯＳセンサ
回路とＣＭＯＳ増幅回路を構成するＭＯＳトランジスタ
の少なくとも一つのソース，ドレイン端子の少なくとも
一方に挿入された抵抗値調整可能な抵抗素子とを備えた
ことを特徴とする。この発明において好ましくは、前記
ＣＭＯＳセンサ回路及びＣＭＯＳ増幅回路のゲート電極
と前記抵抗素子は、同じゲート電極材料膜をパターン形
成して作られる。
ンサは、半導体基板と、この半導体基板に形成されて入
出力端子を短絡したＣＭＯＳインバータにより構成さ
れ、ＣＭＯＳインバータの少なくとも一方のＭＯＳトラ
ンジスタが測定すべき物理量に感応してチャネルコンダ
クタンスが変化するセンス用トランジスタであって、動
作点の変動としてセンサ信号を出力するＣＭＯＳセンサ
回路と、前記半導体基板に前記ＣＭＯＳセンサ回路と同
じ素子パラメータをもって形成されて前記ＣＭＯＳセン
サ回路からのセンサ信号を増幅するＣＭＯＳ増幅回路
と、前記半導体基板に形成されて、前記ＣＭＯＳセンサ
回路とＣＭＯＳ増幅回路を構成するＭＯＳトランジスタ
の少なくとも一つのソース，ドレイン端子の少なくとも
一方に挿入された抵抗値調整可能な抵抗素子とを備えた
ことを特徴とする。この発明において好ましくは、前記
ＣＭＯＳセンサ回路及びＣＭＯＳ増幅回路のゲート電極
と前記抵抗素子は、同じゲート電極材料膜をパターン形
成して作られる。
【００１１】この発明によると、センサ回路及び増幅回
路を構成するＭＯＳトランジスタの例えばソース端子と
これが接続されるべき電源端子との間に、抵抗素子がオ
ンチップで形成され、この抵抗素子のレーザトリミング
等による抵抗値調整によりＣＭＯＳセンサ回路或いはＣ
ＭＯＳ増幅回路の動作点調整がなされる。これは、ＭＯ
Ｓトランジスタとは別に抵抗分圧回路を用意してバイア
ス電圧を発生させる方法と異なり、調整用の抵抗素子の
抵抗値は低いものでよく、消費電力増大は殆ど問題にな
らない。また、オンチップ化も容易であり、外部端子数
を増やす必要もない。
路を構成するＭＯＳトランジスタの例えばソース端子と
これが接続されるべき電源端子との間に、抵抗素子がオ
ンチップで形成され、この抵抗素子のレーザトリミング
等による抵抗値調整によりＣＭＯＳセンサ回路或いはＣ
ＭＯＳ増幅回路の動作点調整がなされる。これは、ＭＯ
Ｓトランジスタとは別に抵抗分圧回路を用意してバイア
ス電圧を発生させる方法と異なり、調整用の抵抗素子の
抵抗値は低いものでよく、消費電力増大は殆ど問題にな
らない。また、オンチップ化も容易であり、外部端子数
を増やす必要もない。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
る圧力センサの回路構成を示している。ＣＭＯＳセンサ
回路１は、ＰＭＯＳトランジスタＱp1とＮＭＯＳトラン
ジスタＱN1からなるＣＭＯＳインバータの入出力端子を
短絡した構成を有する。ＰＭＯＳトランジスタＱP1とＮ
ＭＯＳトランジスタＱN1の少なくとも一方がセンス用ト
ランジスタであって、圧力に感応してチャネルコンダク
タンスが変化する。このチャネルコンダクタンス変化に
基づいて変化するＣＭＯＳセンサ回路１の動作点（論理
しきい値）Ｖｓがセンサ信号となる。なおＰＭＯＳトラ
ンジスタＱP1とＮＭＯＳトランジスタＱN1が共にセンス
用トランジスタであって、圧力に対して互いに逆方向に
チャネルコンダクタンスが変化するものとしてもよい。
の実施例を説明する。図１は、この発明の一実施例によ
る圧力センサの回路構成を示している。ＣＭＯＳセンサ
回路１は、ＰＭＯＳトランジスタＱp1とＮＭＯＳトラン
ジスタＱN1からなるＣＭＯＳインバータの入出力端子を
短絡した構成を有する。ＰＭＯＳトランジスタＱP1とＮ
ＭＯＳトランジスタＱN1の少なくとも一方がセンス用ト
ランジスタであって、圧力に感応してチャネルコンダク
タンスが変化する。このチャネルコンダクタンス変化に
基づいて変化するＣＭＯＳセンサ回路１の動作点（論理
しきい値）Ｖｓがセンサ信号となる。なおＰＭＯＳトラ
ンジスタＱP1とＮＭＯＳトランジスタＱN1が共にセンス
用トランジスタであって、圧力に対して互いに逆方向に
チャネルコンダクタンスが変化するものとしてもよい。
【００１３】ＣＭＯＳセンサ回路１のセンサ信号Ｖｓは
シリーズ抵抗Ｒｓを介してＣＭＯＳ増幅回路２に供給さ
れる。ＣＭＯＳ増幅回路２は、ＣＭＯＳセンサ回路１と
同じ素子パラメータをもって形成されたＰＭＯＳトラン
ジスタＱP2とＮＭＯＳトランジスタＱN2とからなるＣＭ
ＯＳインバータ構成を有し、入出力端子間に帰還抵抗Ｒ
ｆを挿入して増幅回路が構成されている。
シリーズ抵抗Ｒｓを介してＣＭＯＳ増幅回路２に供給さ
れる。ＣＭＯＳ増幅回路２は、ＣＭＯＳセンサ回路１と
同じ素子パラメータをもって形成されたＰＭＯＳトラン
ジスタＱP2とＮＭＯＳトランジスタＱN2とからなるＣＭ
ＯＳインバータ構成を有し、入出力端子間に帰還抵抗Ｒ
ｆを挿入して増幅回路が構成されている。
【００１４】ＣＭＯＳセンサ回路１とＣＭＯＳ増幅回路
２は、図２に示すように、ダイアフラム加工されたシリ
コン基板（センサチップ）１０に集積形成されている。
センサチップ１０はガラス基台１３に搭載されて、基台
１３の孔を介して圧力がダイアフラム１２に伝達される
ようになっている。ＣＭＯＳセンサ回路１は肉薄ダイア
フラム１２上に形成されて、前述のように圧力に感応し
て動作点が変動する。ＣＭＯＳ増幅回路２は、周辺肉厚
部１１上に形成されて圧力に感応しない。
２は、図２に示すように、ダイアフラム加工されたシリ
コン基板（センサチップ）１０に集積形成されている。
センサチップ１０はガラス基台１３に搭載されて、基台
１３の孔を介して圧力がダイアフラム１２に伝達される
ようになっている。ＣＭＯＳセンサ回路１は肉薄ダイア
フラム１２上に形成されて、前述のように圧力に感応し
て動作点が変動する。ＣＭＯＳ増幅回路２は、周辺肉厚
部１１上に形成されて圧力に感応しない。
【００１５】図１に示すように、ＣＭＯＳセンサ回路１
のＮＭＯＳトランジスタＱN1のソース端子とこれが接続
されるべき電源端子（ＶSS端子）との間には、調整用抵
抗素子Ｒｘが挿入され、同様にＣＭＯＳ増幅回路２のＮ
ＭＯＳトランジスタＱN2のソース端子とＶSS端子の間に
は調整用抵抗素子Ｒｙが挿入されている。ＮＭＯＳトラ
ンジスタＱN1，ＱN2のバルクはＶSS端子に接続される。
抵抗素子Ｒｘ，Ｒｙはセンサチップ１０に集積形成され
る。
のＮＭＯＳトランジスタＱN1のソース端子とこれが接続
されるべき電源端子（ＶSS端子）との間には、調整用抵
抗素子Ｒｘが挿入され、同様にＣＭＯＳ増幅回路２のＮ
ＭＯＳトランジスタＱN2のソース端子とＶSS端子の間に
は調整用抵抗素子Ｒｙが挿入されている。ＮＭＯＳトラ
ンジスタＱN1，ＱN2のバルクはＶSS端子に接続される。
抵抗素子Ｒｘ，Ｒｙはセンサチップ１０に集積形成され
る。
【００１６】図３は、ＣＭＯＳセンサ回路１のＮＭＯＳ
トランジスタＱN1とこれに接続される抵抗素子Ｒｘの部
分に着目して集積化構造を示している。ＮＭＯＳトラン
ジスタＱN1は、シリコン基板１０にゲート絶縁膜２１を
介してポリシリコン膜等によりゲート電極２２を形成
し、ゲート電極２２をマスクとして不純物イオン注入を
行って、ソース、ドレイン拡散層２３，２４を形成し
て、構成される。抵抗素子Ｒｘは、基板１０の素子分離
絶縁膜２５上に、ゲート電極２２に用いたと同じポリシ
リコン膜をパターン形成したポリシリコン抵抗２６とし
て作られる。ポリシリコン抵抗２６の一端部は金属配線
２７によりＮＭＯＳトランジスタＱN1のソース拡散層２
４に接続され、他端部は金属配線２８によりＶSS端子に
接続される。ポリシリコン抵抗２６は、センサチップを
例えばパッケージに搭載した状態で、レーザトリミング
等により抵抗値調整を行うことができる。
トランジスタＱN1とこれに接続される抵抗素子Ｒｘの部
分に着目して集積化構造を示している。ＮＭＯＳトラン
ジスタＱN1は、シリコン基板１０にゲート絶縁膜２１を
介してポリシリコン膜等によりゲート電極２２を形成
し、ゲート電極２２をマスクとして不純物イオン注入を
行って、ソース、ドレイン拡散層２３，２４を形成し
て、構成される。抵抗素子Ｒｘは、基板１０の素子分離
絶縁膜２５上に、ゲート電極２２に用いたと同じポリシ
リコン膜をパターン形成したポリシリコン抵抗２６とし
て作られる。ポリシリコン抵抗２６の一端部は金属配線
２７によりＮＭＯＳトランジスタＱN1のソース拡散層２
４に接続され、他端部は金属配線２８によりＶSS端子に
接続される。ポリシリコン抵抗２６は、センサチップを
例えばパッケージに搭載した状態で、レーザトリミング
等により抵抗値調整を行うことができる。
【００１７】この実施例の圧力センサでは、ＮＭＯＳト
ランジスタＱN1，ＱN2のバルクはＶSSに固定され、ソー
ス端子にそれぞれ抵抗素子Ｒｘ，Ｒｙが挿入されている
から、各回路に流れる貫通電流による抵抗素子Ｒｘ，Ｒ
ｙでの電圧降下により動作点電位がシフトする。貫通電
流を例えば０．２ｍＡとすれば、抵抗素子Ｒｘ，Ｒｙを
５０Ω程度として、約１０ｍＶの動作点電位の上昇が可
能であり、この抵抗素子Ｒｘ，Ｒｙの調整によりオフセ
ット調整が可能となる。
ランジスタＱN1，ＱN2のバルクはＶSSに固定され、ソー
ス端子にそれぞれ抵抗素子Ｒｘ，Ｒｙが挿入されている
から、各回路に流れる貫通電流による抵抗素子Ｒｘ，Ｒ
ｙでの電圧降下により動作点電位がシフトする。貫通電
流を例えば０．２ｍＡとすれば、抵抗素子Ｒｘ，Ｒｙを
５０Ω程度として、約１０ｍＶの動作点電位の上昇が可
能であり、この抵抗素子Ｒｘ，Ｒｙの調整によりオフセ
ット調整が可能となる。
【００１８】具体的に、図１の圧力センサの抵抗素子Ｒ
ｘ，Ｒｙによるオフセット調整機能をシミュレーション
結果を用いて説明する。図４は、センサの出力電圧Ｖｏ
ｕｔと抵抗素子Ｒｘの関係をシミュレーションした結果
である。但し、シリーズ抵抗Ｒｓ＝１０ｋΩ、帰還抵抗
Ｒｆ＝１ＭΩとし、ＮＭＯＳトランジスタＱN2側の抵抗
素子は、Ｒｙ＝５０Ω固定としている。シミュレーショ
ンでは、ＣＭＯＳセンサ回路１のＰＭＯＳトランジスタ
ＱP1が圧力に感応するセンス用トランジスタであって、
そのチャネル移動度μｐを、１９９≦μｐ≦２０１の範
囲で可変してパラメータとしている。ＮＭＯＳトランジ
スタＱN1のチャネル移動度は、μｎ＝２００と仮定して
いる。
ｘ，Ｒｙによるオフセット調整機能をシミュレーション
結果を用いて説明する。図４は、センサの出力電圧Ｖｏ
ｕｔと抵抗素子Ｒｘの関係をシミュレーションした結果
である。但し、シリーズ抵抗Ｒｓ＝１０ｋΩ、帰還抵抗
Ｒｆ＝１ＭΩとし、ＮＭＯＳトランジスタＱN2側の抵抗
素子は、Ｒｙ＝５０Ω固定としている。シミュレーショ
ンでは、ＣＭＯＳセンサ回路１のＰＭＯＳトランジスタ
ＱP1が圧力に感応するセンス用トランジスタであって、
そのチャネル移動度μｐを、１９９≦μｐ≦２０１の範
囲で可変してパラメータとしている。ＮＭＯＳトランジ
スタＱN1のチャネル移動度は、μｎ＝２００と仮定して
いる。
【００１９】図４から明らかなように、製造プロセス等
のバラツキによりセンス用トランジスタであるＰＭＯＳ
トランジスタＱP1のチャネル移動度μｐが上述の範囲で
ばらついたとしても、抵抗素子Ｒｘを２０〜８０Ωの範
囲で調整することにより、破線で示すような一定の零点
出力電圧を得ることができる。以上のようにこの実施例
による圧力センサでは、オフセット調整用の抵抗素子は
低抵抗のものでよく、ゲート電極材料を用いてオンチッ
プ化も容易であり、またパッケージング後にレーザトリ
ミング等により簡単にオフセット調整を行うことができ
る。またチップ外部に多くの端子を取り出す必要もな
く、これによりノイズの影響も低減される。
のバラツキによりセンス用トランジスタであるＰＭＯＳ
トランジスタＱP1のチャネル移動度μｐが上述の範囲で
ばらついたとしても、抵抗素子Ｒｘを２０〜８０Ωの範
囲で調整することにより、破線で示すような一定の零点
出力電圧を得ることができる。以上のようにこの実施例
による圧力センサでは、オフセット調整用の抵抗素子は
低抵抗のものでよく、ゲート電極材料を用いてオンチッ
プ化も容易であり、またパッケージング後にレーザトリ
ミング等により簡単にオフセット調整を行うことができ
る。またチップ外部に多くの端子を取り出す必要もな
く、これによりノイズの影響も低減される。
【００２０】図５はこの発明の別の実施例による圧力セ
ンサの回路構成である。この実施例では、図１における
ＣＭＯＳ増幅回路２側の抵抗素子Ｒｙを、ＣＭＯＳセン
サ回路１のＰＭＯＳトランジスタＱP1のソース端子とこ
れが接続されるべき電源端子（ＶCC端子）との間に挿入
している。ＰＭＯＳトランジスタＱP1のバルクはＶCCに
固定されている。その他、先の実施例と同様である。こ
の実施例では、抵抗Ｒｘ，Ｒｙによりそれぞれ、ＣＭＯ
Ｓセンサ回路１のＮＭＯＳトランジスタＱN1，ＰＭＯＳ
トランジスタＱP1のソース電位を調整することにより、
オフセット調整を行うようにしている。図６はこの実施
例の圧力センサのシミュレーション結果である。横軸に
はＰＭＯＳトランジスタＱP1のチャネル移動度μｐをと
り、抵抗素子Ｒｘをパラメータとして、出力電圧変化を
示している。先の実施例と同様に、チャネル移動度μｐ
のバラツキに対して、抵抗素子Ｒｘを調整することによ
り、常にオフセット零の状態を得ることができる。
ンサの回路構成である。この実施例では、図１における
ＣＭＯＳ増幅回路２側の抵抗素子Ｒｙを、ＣＭＯＳセン
サ回路１のＰＭＯＳトランジスタＱP1のソース端子とこ
れが接続されるべき電源端子（ＶCC端子）との間に挿入
している。ＰＭＯＳトランジスタＱP1のバルクはＶCCに
固定されている。その他、先の実施例と同様である。こ
の実施例では、抵抗Ｒｘ，Ｒｙによりそれぞれ、ＣＭＯ
Ｓセンサ回路１のＮＭＯＳトランジスタＱN1，ＰＭＯＳ
トランジスタＱP1のソース電位を調整することにより、
オフセット調整を行うようにしている。図６はこの実施
例の圧力センサのシミュレーション結果である。横軸に
はＰＭＯＳトランジスタＱP1のチャネル移動度μｐをと
り、抵抗素子Ｒｘをパラメータとして、出力電圧変化を
示している。先の実施例と同様に、チャネル移動度μｐ
のバラツキに対して、抵抗素子Ｒｘを調整することによ
り、常にオフセット零の状態を得ることができる。
【００２１】図７は、更に別の実施例の圧力センサであ
る。図１においてＮＭＯＳトランジスタＱN1，ＱN2のソ
ース端子に挿入した抵抗素子Ｒｘ，Ｒｙを、この実施例
ではＰＭＯＳトランジスタＱP1，ＱP2のソース端子に挿
入している。この実施例によっても、先の各実施例と同
様にオフセット調整が可能である。
る。図１においてＮＭＯＳトランジスタＱN1，ＱN2のソ
ース端子に挿入した抵抗素子Ｒｘ，Ｒｙを、この実施例
ではＰＭＯＳトランジスタＱP1，ＱP2のソース端子に挿
入している。この実施例によっても、先の各実施例と同
様にオフセット調整が可能である。
【００２２】上記実施例は、アナログ出力を出す圧力セ
ンサであるが、この発明はパルス幅変調（ＰＷＭ）出力
を得るセンサにも適用することができる。図８はそのよ
うな実施例の圧力センサの回路構成である。上記実施例
のＣＭＯＳセンサ回路１とＣＭＯＳ増幅回路２に対し
て、ＣＭＯＳ増幅回路２と出力が共通接続されたもう一
つのＣＭＯＳ増幅回路３が設けられる。このＣＭＯＳ増
幅回路３もＣＭＯＳ増幅回路２と同じ素子パラメータを
もって形成されるものとする。ＣＭＯＳ増幅回路３には
三角波信号Ｖｔが入力される。これにより、ＣＭＯＳ増
幅回路２，３の共通出力端子には、一つのＣＭＯＳ増幅
回路に対して、センサ信号Ｖｓと三角波信号（又は鋸歯
状波信号）Ｖｔの平均化信号（Ｖｓ＋Ｖｔ）／２を入力
したと等価の出力ＯＵＴ１が得られる。得られた出力Ｏ
ＵＴ１を、所定の論理しきい値Ｖｔｈを持つＣＭＯＳイ
ンバータ４，５からなるコンパレータに入力することに
より、ＰＷＭ変調出力ＯＵＴ２が得られる。
ンサであるが、この発明はパルス幅変調（ＰＷＭ）出力
を得るセンサにも適用することができる。図８はそのよ
うな実施例の圧力センサの回路構成である。上記実施例
のＣＭＯＳセンサ回路１とＣＭＯＳ増幅回路２に対し
て、ＣＭＯＳ増幅回路２と出力が共通接続されたもう一
つのＣＭＯＳ増幅回路３が設けられる。このＣＭＯＳ増
幅回路３もＣＭＯＳ増幅回路２と同じ素子パラメータを
もって形成されるものとする。ＣＭＯＳ増幅回路３には
三角波信号Ｖｔが入力される。これにより、ＣＭＯＳ増
幅回路２，３の共通出力端子には、一つのＣＭＯＳ増幅
回路に対して、センサ信号Ｖｓと三角波信号（又は鋸歯
状波信号）Ｖｔの平均化信号（Ｖｓ＋Ｖｔ）／２を入力
したと等価の出力ＯＵＴ１が得られる。得られた出力Ｏ
ＵＴ１を、所定の論理しきい値Ｖｔｈを持つＣＭＯＳイ
ンバータ４，５からなるコンパレータに入力することに
より、ＰＷＭ変調出力ＯＵＴ２が得られる。
【００２３】図９は、この実施例によりＰＷＭ変調出力
が得られる様子を示している。出力ＯＵＴ１は、圧力に
より変化するセンサ信号Ｖｓ１，Ｖｓ２によりレベルが
変化する三角波となり、これが論理しきい値Ｖｔｈによ
りレベル判定されて、図示のように幅が変調されたパル
ス出力ＯＵＴ２が得られる。このパルス出力ＯＵＴ２を
更に、図８に示すようにクロックＣＬＫと共にＡＮＤゲ
ート６に入力すれば、ＰＷＭ出力ＯＵＴ２のパルス幅に
応じた数のパルスを得ることができ、これをカウントす
ることにより、ディジタル出力を得ることができる。
が得られる様子を示している。出力ＯＵＴ１は、圧力に
より変化するセンサ信号Ｖｓ１，Ｖｓ２によりレベルが
変化する三角波となり、これが論理しきい値Ｖｔｈによ
りレベル判定されて、図示のように幅が変調されたパル
ス出力ＯＵＴ２が得られる。このパルス出力ＯＵＴ２を
更に、図８に示すようにクロックＣＬＫと共にＡＮＤゲ
ート６に入力すれば、ＰＷＭ出力ＯＵＴ２のパルス幅に
応じた数のパルスを得ることができ、これをカウントす
ることにより、ディジタル出力を得ることができる。
【００２４】この様なＰＷＭ変調出力型の圧力センサの
場合、印加圧力零のときのパルス幅を調整することが必
要になる。この調整も、先の実施例と同様に、ＣＭＯＳ
センサ回路１やＣＭＯＳ増幅回路２に挿入した抵抗素子
Ｒｘ，Ｒｙを、パッケージング後にレーザトリミングす
ることにより、容易に行うことができる。以上の実施例
では、ＣＭＯＳ回路を構成するＭＯＳトランジスタのソ
ース端子に抵抗素子を挿入する場合を挙げたが、ドレイ
ン端子に、或いはソースとドレイン端子双方に抵抗素子
を挿入してもよい。これによっても同様に、抵抗素子の
電圧降下による動作点調整が可能である。ここまでの実
施例では圧力センサを説明したが、この発明はこれに限
られるものではなく、加速度センサは勿論、光センサ等
にも適用することが可能である。
場合、印加圧力零のときのパルス幅を調整することが必
要になる。この調整も、先の実施例と同様に、ＣＭＯＳ
センサ回路１やＣＭＯＳ増幅回路２に挿入した抵抗素子
Ｒｘ，Ｒｙを、パッケージング後にレーザトリミングす
ることにより、容易に行うことができる。以上の実施例
では、ＣＭＯＳ回路を構成するＭＯＳトランジスタのソ
ース端子に抵抗素子を挿入する場合を挙げたが、ドレイ
ン端子に、或いはソースとドレイン端子双方に抵抗素子
を挿入してもよい。これによっても同様に、抵抗素子の
電圧降下による動作点調整が可能である。ここまでの実
施例では圧力センサを説明したが、この発明はこれに限
られるものではなく、加速度センサは勿論、光センサ等
にも適用することが可能である。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、Ｃ
ＭＯＳセンサ回路とＣＭＯＳ増幅回路を組み合わせた半
導体センサにおいて、これらの回路のＭＯＳトランジス
タのソース，ドレイン端子に調整可能な抵抗素子を挿入
することにより、外部端子を増やすことなく動作点のバ
ラツキ調整を容易に行うことが可能となり、また抵抗素
子として低抵抗を用いることが可能で容易にオンチップ
化ができる。
ＭＯＳセンサ回路とＣＭＯＳ増幅回路を組み合わせた半
導体センサにおいて、これらの回路のＭＯＳトランジス
タのソース，ドレイン端子に調整可能な抵抗素子を挿入
することにより、外部端子を増やすことなく動作点のバ
ラツキ調整を容易に行うことが可能となり、また抵抗素
子として低抵抗を用いることが可能で容易にオンチップ
化ができる。
【図１】 この発明の一実施例による圧力センサの回路
構成を示す図である。
構成を示す図である。
【図２】 同実施例の圧力センサの集積化構造を示す図
である。
である。
【図３】 同実施例のＭＯＳトランジスタと抵抗素子の
集積化構造を示す図である。
集積化構造を示す図である。
【図４】 同実施例の圧力センサの出力特性のシミュレ
ーション結果を示す図である。
ーション結果を示す図である。
【図５】 この発明の他の実施例による圧力センサの回
路構成を示す図である。
路構成を示す図である。
【図６】 同実施例の圧力センサの出力特性のシミュレ
ーション結果を示す図である。
ーション結果を示す図である。
【図７】 この発明の他の実施例による圧力センサの回
路構成を示す図である。
路構成を示す図である。
【図８】 この発明の他の実施例による圧力センサの回
路構成を示す図である。
路構成を示す図である。
【図９】 同実施例の圧力センサによりＰＷＭ変調出力
が得られる様子を示す図である。
が得られる様子を示す図である。
【図１０】 従来の圧力センサの回路構成を示す図であ
る。
る。
１…ＣＭＯＳセンサ回路、２…ＣＭＯＳ増幅回路、Ｒ
ｘ，Ｒｙ…抵抗素子。
ｘ，Ｒｙ…抵抗素子。
Claims (2)
- 【請求項１】 半導体基板と、 この半導体基板に形成されて入出力端子を短絡したＣＭ
ＯＳインバータにより構成され、ＣＭＯＳインバータの
少なくとも一方のＭＯＳトランジスタが測定すべき物理
量に感応してチャネルコンダクタンスが変化するセンス
用トランジスタであって、動作点の変動としてセンサ信
号を出力するＣＭＯＳセンサ回路と、 前記半導体基板に前記ＣＭＯＳセンサ回路と同じ素子パ
ラメータをもって形成されて前記ＣＭＯＳセンサ回路か
らのセンサ信号を増幅するＣＭＯＳ増幅回路と、 前記半導体基板に形成されて、前記ＣＭＯＳセンサ回路
とＣＭＯＳ増幅回路を構成するＭＯＳトランジスタの少
なくとも一つのソース，ドレイン端子の少なくとも一方
に挿入された抵抗値調整可能な抵抗素子とを備えたこと
を特徴とする半導体センサ。 - 【請求項２】 前記ＣＭＯＳセンサ回路及びＣＭＯＳ増
幅回路のゲート電極と前記抵抗素子は、同じゲート電極
材料膜をパターン形成して作られていることを特徴とす
る請求項１記載の半導体センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35782397A JPH11183507A (ja) | 1997-12-25 | 1997-12-25 | 半導体センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35782397A JPH11183507A (ja) | 1997-12-25 | 1997-12-25 | 半導体センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11183507A true JPH11183507A (ja) | 1999-07-09 |
Family
ID=18456111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35782397A Pending JPH11183507A (ja) | 1997-12-25 | 1997-12-25 | 半導体センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11183507A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007040704A (ja) * | 2005-07-29 | 2007-02-15 | Tokyo Electron Ltd | 半導体装置、半導体装置の製造方法、半導体装置の製造方法プログラムおよび半導体製造装置 |
| CN106876381A (zh) * | 2015-09-22 | 2017-06-20 | 飞思卡尔半导体公司 | 具有省电特征的集成电路 |
-
1997
- 1997-12-25 JP JP35782397A patent/JPH11183507A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007040704A (ja) * | 2005-07-29 | 2007-02-15 | Tokyo Electron Ltd | 半導体装置、半導体装置の製造方法、半導体装置の製造方法プログラムおよび半導体製造装置 |
| CN106876381A (zh) * | 2015-09-22 | 2017-06-20 | 飞思卡尔半导体公司 | 具有省电特征的集成电路 |
| US9806019B2 (en) * | 2015-09-22 | 2017-10-31 | Nxp Usa, Inc. | Integrated circuit with power saving feature |
| CN106876381B (zh) * | 2015-09-22 | 2022-02-25 | 恩智浦美国有限公司 | 具有省电特征的集成电路及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6791308B2 (en) | Internal power supply for an integrated circuit having a temperature compensated reference voltage generator | |
| US6921199B2 (en) | Temperature sensor | |
| US7208998B2 (en) | Bias circuit for high-swing cascode current mirrors | |
| JP5827759B2 (ja) | 増幅回路及び増幅回路ｉｃチップ | |
| JP2003270052A (ja) | 温度検出回路 | |
| JP2002055724A (ja) | 実質的に温度非依存性の電流を生成する方法およびその実施を許容するデバイス | |
| US5499526A (en) | Semiconductor sensor self-checking circuit | |
| US7236047B2 (en) | Band gap circuit | |
| JP2004146576A (ja) | 半導体温度測定回路 | |
| JPH0159525B2 (ja) | ||
| US8981798B2 (en) | Electronic system comprising a sensor structure and an analog interface connected thereto with sensor independent operating range | |
| CN106354187A (zh) | 感测电路及感测电路的控制方法 | |
| JPH10281897A (ja) | 半導体圧力検出装置 | |
| JPH11183507A (ja) | 半導体センサ | |
| JP2641104B2 (ja) | 半導体応力センサ | |
| JP3557739B2 (ja) | 基準電圧発生回路 | |
| JPH0241184B2 (ja) | ||
| JP2002185298A (ja) | 物理量検出回路 | |
| JP2553826B2 (ja) | 半導体センサ | |
| JP3251861B2 (ja) | 半導体集積回路装置 | |
| JPH082587Y2 (ja) | 温度検出回路 | |
| EP3220156A1 (en) | Sensor device | |
| JPS6255629B2 (ja) | ||
| JPH10153498A (ja) | 半導体センサ | |
| WO2024199882A1 (en) | Integrated circuit chip with stress compensation circuit |