JPH11184430A - 容量性負荷の駆動回路 - Google Patents
容量性負荷の駆動回路Info
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- JPH11184430A JPH11184430A JP35392197A JP35392197A JPH11184430A JP H11184430 A JPH11184430 A JP H11184430A JP 35392197 A JP35392197 A JP 35392197A JP 35392197 A JP35392197 A JP 35392197A JP H11184430 A JPH11184430 A JP H11184430A
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- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 液晶パネルをプリチャージする駆動回路に関
するもので、特に低消費電流で重い容量性負荷を駆動す
る容量性負荷の駆動回路を得る。 【解決手段】入力信号がベースに印加される第１のトラ
ンジスタＱ２と、該第１のトランジスタのエミッタに接
続された電流源Ｉ２と、ベースが前記第１のトランジス
タのエミッタに接続された第２のトランジスタＱ３と、
入力端子が前記第１のトランジスタのコレクタに接続さ
れ、出力端子が前記第２のトランジスタのベースに接続
された第１の電流ミラー回路２１とを含み、前記第２の
トランジスタＱ３のエミッタから容量性負荷を駆動する
ことを特徴とする。
するもので、特に低消費電流で重い容量性負荷を駆動す
る容量性負荷の駆動回路を得る。 【解決手段】入力信号がベースに印加される第１のトラ
ンジスタＱ２と、該第１のトランジスタのエミッタに接
続された電流源Ｉ２と、ベースが前記第１のトランジス
タのエミッタに接続された第２のトランジスタＱ３と、
入力端子が前記第１のトランジスタのコレクタに接続さ
れ、出力端子が前記第２のトランジスタのベースに接続
された第１の電流ミラー回路２１とを含み、前記第２の
トランジスタＱ３のエミッタから容量性負荷を駆動する
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶パネルをプリ
チャージする駆動回路に関するもので、特に低消費電流
で重い容量性負荷を駆動する容量性負荷の駆動回路に関
する。
チャージする駆動回路に関するもので、特に低消費電流
で重い容量性負荷を駆動する容量性負荷の駆動回路に関
する。
【０００２】
【従来の技術】液晶パネルに信号を書き込むときには、
液晶の浮遊容量等をＩＣの出力段でドライブしなければ
ならない。特に液晶パネルにプリチャージを行う場合に
は過大な電流を供給する必要がある。ところが、重い容
量性負荷（液晶の浮遊容量）を駆動回路でドライブする
ためには出力段の電流を増加させたり、トランジスター
のサイズを大きくさせければならない。しかし、携帯用
のムービーやスチルカメラなどに使用される駆動回路で
は、消費電流は増加させることができない。従って、消
費電流が少なくパターン面積（ＩＣ化した場合のチップ
の大きさ）の小さい容量性負荷ドライブ回路が必要にな
る。
液晶の浮遊容量等をＩＣの出力段でドライブしなければ
ならない。特に液晶パネルにプリチャージを行う場合に
は過大な電流を供給する必要がある。ところが、重い容
量性負荷（液晶の浮遊容量）を駆動回路でドライブする
ためには出力段の電流を増加させたり、トランジスター
のサイズを大きくさせければならない。しかし、携帯用
のムービーやスチルカメラなどに使用される駆動回路で
は、消費電流は増加させることができない。従って、消
費電流が少なくパターン面積（ＩＣ化した場合のチップ
の大きさ）の小さい容量性負荷ドライブ回路が必要にな
る。
【０００３】図２にそのような容量性負荷の駆動回路を
示す。入力端子１の信号レベルが上がったとき、トラン
ジスタＱ１、Ｑ２のエミッタが上がりトランジスタＱ
３、Ｑ４のエミッタ（出力端子２）が上がる。反対に入
力が下がったとき、トランジスタＱ１、Ｑ２のエミッタ
が下がりトランジスタＱ３、Ｑ４のエミッタ（出力端
子）が下がる。
示す。入力端子１の信号レベルが上がったとき、トラン
ジスタＱ１、Ｑ２のエミッタが上がりトランジスタＱ
３、Ｑ４のエミッタ（出力端子２）が上がる。反対に入
力が下がったとき、トランジスタＱ１、Ｑ２のエミッタ
が下がりトランジスタＱ３、Ｑ４のエミッタ（出力端
子）が下がる。
【０００４】又、無信号時にはトランジスタＱ３、Ｑ４
にはＩ１＝Ｉ２ならＩ１の電流が流れ、トランジスタＱ
６、Ｑ８にはＩ１×Ｎの電流が流れる。 （Ｖｂｅｑ１
＋Ｖｂｅｑ２＝Ｖｂｅｑ３＋Ｖｂｅｑ４から） 但し、Ｉ１は定電流源３の電流値、Ｉ２は定電流源４の
電流値、ＮはトランジスタＱ５に対するトランジスタＱ
６のエミッタ面積比、Ｖｂｅはトランジスタのベース・
エミッタ間電圧である。
にはＩ１＝Ｉ２ならＩ１の電流が流れ、トランジスタＱ
６、Ｑ８にはＩ１×Ｎの電流が流れる。 （Ｖｂｅｑ１
＋Ｖｂｅｑ２＝Ｖｂｅｑ３＋Ｖｂｅｑ４から） 但し、Ｉ１は定電流源３の電流値、Ｉ２は定電流源４の
電流値、ＮはトランジスタＱ５に対するトランジスタＱ
６のエミッタ面積比、Ｖｂｅはトランジスタのベース・
エミッタ間電圧である。
【０００５】出力端子２に容量が接続されたときのドラ
イブ動作 ・入力が上がったとき、トランジスタＱ３のエミッタは
上がろうとして負荷容量に充電電流を流し込む。その時
トランジスタＱ５とＱ６の比が１：Ｎならトランジスタ
Ｑ３には充電電流の１／（１＋Ｎ）、トランジスタＱ６
には充電電流のＮ／（１＋Ｎ）流れ、負荷容量をチャー
ジする。 ・入力が下がったとき、トランジスタＱ４のエミッタは
下がろうとして負荷容量の放電電流が流れ込む。その時
トランジスタＱ７とＱ８の比が１：Ｎならトランジスタ
Ｑ４には放電電流の１／（１＋Ｎ）、トランジスタＱ８
には放電電流のＮ／（１＋Ｎ）流れ、負荷容量の電荷を
放電する。 ドライブ電流 ・出力電流の立ち上がり時間Ｔｒ、立ち下がり時間をＴ
ｆ、負荷容量値ＣＬ、出力電圧変化幅ΔＶとすると、出
力吐き出し電流Ｉｄ、出力吸引電流Ｉｕは Ｉｄ＝（ＣＬ×ΔＶ）／Ｔｆ Ｉｕ＝（ＣＬ×ΔＶ）／Ｔｒ となる。
イブ動作 ・入力が上がったとき、トランジスタＱ３のエミッタは
上がろうとして負荷容量に充電電流を流し込む。その時
トランジスタＱ５とＱ６の比が１：Ｎならトランジスタ
Ｑ３には充電電流の１／（１＋Ｎ）、トランジスタＱ６
には充電電流のＮ／（１＋Ｎ）流れ、負荷容量をチャー
ジする。 ・入力が下がったとき、トランジスタＱ４のエミッタは
下がろうとして負荷容量の放電電流が流れ込む。その時
トランジスタＱ７とＱ８の比が１：Ｎならトランジスタ
Ｑ４には放電電流の１／（１＋Ｎ）、トランジスタＱ８
には放電電流のＮ／（１＋Ｎ）流れ、負荷容量の電荷を
放電する。 ドライブ電流 ・出力電流の立ち上がり時間Ｔｒ、立ち下がり時間をＴ
ｆ、負荷容量値ＣＬ、出力電圧変化幅ΔＶとすると、出
力吐き出し電流Ｉｄ、出力吸引電流Ｉｕは Ｉｄ＝（ＣＬ×ΔＶ）／Ｔｆ Ｉｕ＝（ＣＬ×ΔＶ）／Ｔｒ となる。
【０００６】
【発明が解決しようとする課題】図２の装置のトランジ
スタＱ３とＱ４は、トランジスタＱ１やＱ２に比べて１
０倍程度のサイズであり、非常に大きい電流を流す。こ
のため、トランジスタＱ３とＱ４のベース電流も大きく
なる。正常な動作状態ではＩｄ，ＩｕとＩ１，Ｉ２の関
係は Ｉ２＞Ｉｄ／β（Ｎ＋１） Ｉ１＞Ｉｕ／β（Ｎ＋１） となる。β：トランジスタＱ３、Ｑ４のｈｆｅ（電流増
幅率） 式が成り立つ状態では問題なく負荷をドライブでき
ているが、この式が成り立たない条件下では、立ち下が
り時間、立ち上がり時間が長なってしまう。それを改善
するには、Ｉ１，Ｉ２を増加させるか、Ｎを大きくする
しか方法はなく。消費電流の面から考えると、Ｉ１，Ｉ
２あるいはＮを増加させてもトータル消費電流は増加し
てしまうという問題点が残る。
スタＱ３とＱ４は、トランジスタＱ１やＱ２に比べて１
０倍程度のサイズであり、非常に大きい電流を流す。こ
のため、トランジスタＱ３とＱ４のベース電流も大きく
なる。正常な動作状態ではＩｄ，ＩｕとＩ１，Ｉ２の関
係は Ｉ２＞Ｉｄ／β（Ｎ＋１） Ｉ１＞Ｉｕ／β（Ｎ＋１） となる。β：トランジスタＱ３、Ｑ４のｈｆｅ（電流増
幅率） 式が成り立つ状態では問題なく負荷をドライブでき
ているが、この式が成り立たない条件下では、立ち下が
り時間、立ち上がり時間が長なってしまう。それを改善
するには、Ｉ１，Ｉ２を増加させるか、Ｎを大きくする
しか方法はなく。消費電流の面から考えると、Ｉ１，Ｉ
２あるいはＮを増加させてもトータル消費電流は増加し
てしまうという問題点が残る。
【０００７】又、入力信号に応答良く立ち下がり時間、
立ち上がり時間を短くするときには、式が成り立ち
出力の容量をドライブできても、トランジスタＱ３、Ｑ
４のベースにある浮遊容量が邪魔して負荷をドライブで
きないときがある。その対策として、電流Ｉ１，Ｉ２を
増加させなければならなくなる。その結果、電流Ｉ１，
Ｉ２の増加は消費電流が増加してしまうという問題点に
なる。
立ち上がり時間を短くするときには、式が成り立ち
出力の容量をドライブできても、トランジスタＱ３、Ｑ
４のベースにある浮遊容量が邪魔して負荷をドライブで
きないときがある。その対策として、電流Ｉ１，Ｉ２を
増加させなければならなくなる。その結果、電流Ｉ１，
Ｉ２の増加は消費電流が増加してしまうという問題点に
なる。
【０００８】尚、トランジスタＱ３、Ｑ４は大電流を流
すのでトランジスタサイズが大きくそのベースにおける
浮遊容量も大きい。更に、トランジスタＱ３とＱ４は、
トランジスタサイズが大きく、非常に大きい電流を流
し、消費電流が大きくなってしまう。
すのでトランジスタサイズが大きくそのベースにおける
浮遊容量も大きい。更に、トランジスタＱ３とＱ４は、
トランジスタサイズが大きく、非常に大きい電流を流
し、消費電流が大きくなってしまう。
【０００９】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、入力信号がベースに印
加される第１のトランジスタと、該第１のトランジスタ
のエミッタに接続された電流源と、ベースが前記第１の
トランジスタのエミッタに接続された第２のトランジス
タと、入力端子が前記第１のトランジスタのコレクタに
接続され、出力端子が前記第２のトランジスタのベース
に接続された第１の電流ミラー回路とを含み、前記第２
のトランジスタのエミッタから容量性負荷を駆動するこ
とを特徴とする。
解決するために成されたもので、入力信号がベースに印
加される第１のトランジスタと、該第１のトランジスタ
のエミッタに接続された電流源と、ベースが前記第１の
トランジスタのエミッタに接続された第２のトランジス
タと、入力端子が前記第１のトランジスタのコレクタに
接続され、出力端子が前記第２のトランジスタのベース
に接続された第１の電流ミラー回路とを含み、前記第２
のトランジスタのエミッタから容量性負荷を駆動するこ
とを特徴とする。
【００１０】
【発明の実施の形態】図１に、本発明の容量性負荷の駆
動回路の全体構成を示す。図１において、５は入力端子
６がトランジスタＱ３のコレクタに接続され、出力端子
７がトランジスタＱ３のベースに接続され出力端子８が
トランジスタＱ３のエミッタに接続された第１の電流ミ
ラー回路、９は入力端子１０がトランジスタＱ４のコレ
クタに接続され、出力端子１１がトランジスタＱ４のベ
ースに接続され出力端子１２がトランジスタＱ４のエミ
ッタに接続された第２の電流ミラー回路、Ｄ２はアノー
ドに入力信号が印加されカソードがトランジスタＱ３の
ベースに接続されたダイオード、Ｄ１はカソードに入力
信号が印加されアノードがトランジスタＱ４のベースに
接続されたダイオードである。
動回路の全体構成を示す。図１において、５は入力端子
６がトランジスタＱ３のコレクタに接続され、出力端子
７がトランジスタＱ３のベースに接続され出力端子８が
トランジスタＱ３のエミッタに接続された第１の電流ミ
ラー回路、９は入力端子１０がトランジスタＱ４のコレ
クタに接続され、出力端子１１がトランジスタＱ４のベ
ースに接続され出力端子１２がトランジスタＱ４のエミ
ッタに接続された第２の電流ミラー回路、Ｄ２はアノー
ドに入力信号が印加されカソードがトランジスタＱ３の
ベースに接続されたダイオード、Ｄ１はカソードに入力
信号が印加されアノードがトランジスタＱ４のベースに
接続されたダイオードである。
【００１１】尚、図１において、図２と同一の回路素子
については同一の符号を付し、説明を省略する。本発明
ではトランジスタＱ３のベース電流を確保するために、
トランジスタＱ３のコレクタ電流を第１の電流ミラー回
路５で反転してトランジスタＱ３のベースに供給してい
る。第１の電流ミラー回路５は、トランジスタＱ５、Ｑ
６、Ｑ１３で構成されている。トランジスタＱ５とトラ
ンジスタＱ１３のエミッタ面積を等しいとすると、同じ
電流が流れる。尚、トランジスタＱ３の発振止めにトラ
ンジスタＱ１３のエミッタと電源との間に抵抗を入れて
もよい。
については同一の符号を付し、説明を省略する。本発明
ではトランジスタＱ３のベース電流を確保するために、
トランジスタＱ３のコレクタ電流を第１の電流ミラー回
路５で反転してトランジスタＱ３のベースに供給してい
る。第１の電流ミラー回路５は、トランジスタＱ５、Ｑ
６、Ｑ１３で構成されている。トランジスタＱ５とトラ
ンジスタＱ１３のエミッタ面積を等しいとすると、同じ
電流が流れる。尚、トランジスタＱ３の発振止めにトラ
ンジスタＱ１３のエミッタと電源との間に抵抗を入れて
もよい。
【００１２】第１の電流ミラー回路５は、トランジスタ
Ｑ３がオンした時だけ電流が流れ恒常的に電流が流れな
い。このため、消費電流が増加する割合が少ない。又、
トランジスタＱ１３の存在により、定電流源４の電流値
をその分小さくできる。この分も消費電流が低下する。
第２の電流ミラー回路９は、第１の電流ミラー回路５と
同様の働きをする。即ち、トランジスタＱ１４の存在に
より、定電流源３の電流値をその分小さくできる。この
分も消費電流が低下する。
Ｑ３がオンした時だけ電流が流れ恒常的に電流が流れな
い。このため、消費電流が増加する割合が少ない。又、
トランジスタＱ１３の存在により、定電流源４の電流値
をその分小さくできる。この分も消費電流が低下する。
第２の電流ミラー回路９は、第１の電流ミラー回路５と
同様の働きをする。即ち、トランジスタＱ１４の存在に
より、定電流源３の電流値をその分小さくできる。この
分も消費電流が低下する。
【００１３】このようにして、電流Ｉ１、Ｉ２が少なく
なるとトランジスタＱ１、Ｑ２のＶBEが小さくなる。す
ると、トランジスタＱ３、Ｑ４のＶBEも小さくなる。こ
のため、トランジスタＱ３、Ｑ４のコレクタ・エミッタ
路に流れる電流が小さくでき、大なる電流を低下でき
る。この消費電流を増やさず負荷ドライブ能力を増やす
方法を式を用いて説明する。
なるとトランジスタＱ１、Ｑ２のＶBEが小さくなる。す
ると、トランジスタＱ３、Ｑ４のＶBEも小さくなる。こ
のため、トランジスタＱ３、Ｑ４のコレクタ・エミッタ
路に流れる電流が小さくでき、大なる電流を低下でき
る。この消費電流を増やさず負荷ドライブ能力を増やす
方法を式を用いて説明する。
【００１４】図１のようにトランジスタＱ１３、Ｑ１４
を追加すると式は Ｉ２＋Ｉ１３＞Ｉｄ／β（Ｎ＋１） Ｉ１＋Ｉ１４＞Ｉｕ／β（Ｎ＋１） となる。すなわち、出力吐き出し電流Ｉｄ、出力吸引電
流Ｉｕが増加するとトランジスタＱ５、Ｑ７に流れる電
流が増加し、トランジスタＱ１３、Ｑ１４の電流（Ｉ１
３，Ｉ１４）が増加する。その結果、重い容量性負荷を
Ｉ１，Ｉ２を増加させずにドライブできることとなる。
また、Ｉ１３，Ｉ１４が追加になったため，Ｉ１，Ｉ２
は減らすことが可能になる。
を追加すると式は Ｉ２＋Ｉ１３＞Ｉｄ／β（Ｎ＋１） Ｉ１＋Ｉ１４＞Ｉｕ／β（Ｎ＋１） となる。すなわち、出力吐き出し電流Ｉｄ、出力吸引電
流Ｉｕが増加するとトランジスタＱ５、Ｑ７に流れる電
流が増加し、トランジスタＱ１３、Ｑ１４の電流（Ｉ１
３，Ｉ１４）が増加する。その結果、重い容量性負荷を
Ｉ１，Ｉ２を増加させずにドライブできることとなる。
また、Ｉ１３，Ｉ１４が追加になったため，Ｉ１，Ｉ２
は減らすことが可能になる。
【００１５】図３は、図１の装置と液晶パネルとの接続
関係を示す図である。図１の出力端子２の電圧は、プリ
チャージ電圧ＰＳＩＧとしてプリチャージ用トランジス
タ２０乃至２２に印加される。プリチャージ用トランジ
スタ２０乃至２２のゲートにはプリチャージ用パルスＰ
ＣＤが図４（ｂ）のように印加される。このプリチャー
ジ用トランジスタ２０乃至２２がオンすると、プリチャ
ージ電圧ＰＳＩＧが図４（ａ）の如き波形で液晶画素２
３乃至２５に印加される。
関係を示す図である。図１の出力端子２の電圧は、プリ
チャージ電圧ＰＳＩＧとしてプリチャージ用トランジス
タ２０乃至２２に印加される。プリチャージ用トランジ
スタ２０乃至２２のゲートにはプリチャージ用パルスＰ
ＣＤが図４（ｂ）のように印加される。このプリチャー
ジ用トランジスタ２０乃至２２がオンすると、プリチャ
ージ電圧ＰＳＩＧが図４（ａ）の如き波形で液晶画素２
３乃至２５に印加される。
【００１６】次にトランジスタＱ３、Ｑ４のベースに接
続されてしまう浮遊容量に影響されず、応答よく負荷を
ドライブする方法について説明する。本発明ではダイオ
ードＤ２、Ｄ１を新たに追加する。今、入力端子１の電
圧が５Ｖから急速に１０Ｖに増加したとする。すると、
トランジスタＱ２のエミッタは所定電圧（１０Ｖ＋Ｖｂ
ｅ）になろうとする。しかし、トランジスタＱ３のベー
スには浮遊容量Ｃｑ３が存在するのですぐに前記所定電
圧にはなれない。しかし、ダイオードＤ２が存在するの
でダイオードＤ２のアノードからカソードに電流が流
れ、トランジスタＱ３のベース電圧を１０Ｖ−Ｖｂｅに
急速充電する。この急速充電により信号の応答の遅れが
軽減される。
続されてしまう浮遊容量に影響されず、応答よく負荷を
ドライブする方法について説明する。本発明ではダイオ
ードＤ２、Ｄ１を新たに追加する。今、入力端子１の電
圧が５Ｖから急速に１０Ｖに増加したとする。すると、
トランジスタＱ２のエミッタは所定電圧（１０Ｖ＋Ｖｂ
ｅ）になろうとする。しかし、トランジスタＱ３のベー
スには浮遊容量Ｃｑ３が存在するのですぐに前記所定電
圧にはなれない。しかし、ダイオードＤ２が存在するの
でダイオードＤ２のアノードからカソードに電流が流
れ、トランジスタＱ３のベース電圧を１０Ｖ−Ｖｂｅに
急速充電する。この急速充電により信号の応答の遅れが
軽減される。
【００１７】そして、トランジスタＱ３のベース電圧が
１０Ｖ−Ｖｂｅになるとこんどは、定電流源４からの電
流により浮遊容量Ｃｑ３が充電されトランジスタＱ２の
エミッタは最終的に所定電圧（１０Ｖ＋Ｖｂｅ）にな
る。その結果、寄生容量による信号の応答性の劣化が防
止できる。ダイオードＤ１は、浮遊容量Ｃｑ４を急速放
電させる働きをする。即ち、入力端子１の電圧が１０Ｖ
から急速に５Ｖに低下したとする。すると、トランジス
タＱ１のエミッタ電圧は、浮遊容量Ｃｑ４の影響ですぐ
には低下できないが、ダイオードＤ１の働きにより放電
が行われその後、定電流源３にバトンタッチされる。
１０Ｖ−Ｖｂｅになるとこんどは、定電流源４からの電
流により浮遊容量Ｃｑ３が充電されトランジスタＱ２の
エミッタは最終的に所定電圧（１０Ｖ＋Ｖｂｅ）にな
る。その結果、寄生容量による信号の応答性の劣化が防
止できる。ダイオードＤ１は、浮遊容量Ｃｑ４を急速放
電させる働きをする。即ち、入力端子１の電圧が１０Ｖ
から急速に５Ｖに低下したとする。すると、トランジス
タＱ１のエミッタ電圧は、浮遊容量Ｃｑ４の影響ですぐ
には低下できないが、ダイオードＤ１の働きにより放電
が行われその後、定電流源３にバトンタッチされる。
【００１８】上述の動作を式で表すと Ｔｄ＝（Ｃｑ４×ΔＶ）／Ｉ１ Ｔｕ＝（Ｃｑ３×ΔＶ）／Ｉ２ Ｔｄ：Ｑ４ベースの立ち上がり時間 Ｃｑ４：Ｑ４のベ
ースラインに接続される浮遊容量 Ｔｕ：Ｑ３ベースの立ち上がり時間 Ｃｑ３：Ｑ３の
ベースラインに接続される浮遊容量となる。
ースラインに接続される浮遊容量 Ｔｕ：Ｑ３ベースの立ち上がり時間 Ｃｑ３：Ｑ３の
ベースラインに接続される浮遊容量となる。
【００１９】その結果、トランジスタＱ３、Ｑ４のベー
スに接続される浮遊容量を充放電する時間を短くするた
めにはＩ１，Ｉ２を増やすしかないが、新たに追加した
ダイオードＤ１、Ｄ２により、ΔＶがダイオードのＶｔ
（立ち上がり）より大きいときにはＤ１、Ｄ２がONする
ためΔＶを見かけ上小さくすることができるため、Ｔ
ｄ，Ｔｕを短くすることが可能になる。
スに接続される浮遊容量を充放電する時間を短くするた
めにはＩ１，Ｉ２を増やすしかないが、新たに追加した
ダイオードＤ１、Ｄ２により、ΔＶがダイオードのＶｔ
（立ち上がり）より大きいときにはＤ１、Ｄ２がONする
ためΔＶを見かけ上小さくすることができるため、Ｔ
ｄ，Ｔｕを短くすることが可能になる。
【００２０】本発明では更にトランジスタＱ３、Ｑ４の
電圧ＶBEを小さくすることによりトランジスタＱ３、Ｑ
４のコレクタ・エミッタ路に流れる電流を小さくし、消
費電流を押さえている。このために、トランジスタＱ９
とＱ１０からなる第３の電流ミラー回路２０と、トラン
ジスタＱ１１とＱ１２からなる第４の電流ミラー回路２
１とを設けている。
電圧ＶBEを小さくすることによりトランジスタＱ３、Ｑ
４のコレクタ・エミッタ路に流れる電流を小さくし、消
費電流を押さえている。このために、トランジスタＱ９
とＱ１０からなる第３の電流ミラー回路２０と、トラン
ジスタＱ１１とＱ１２からなる第４の電流ミラー回路２
１とを設けている。
【００２１】例えば、第３の電流ミラー回路２０のトラ
ンジスタＱ９とトランジスタＱ１０の電流比は１：Ｍに
設定される。このＭの値を大きくすれば、トランジスタ
Ｑ１のコレクタ・エミッタ路に流れる電流を小さくして
も定電流源３の電流値は変えなくてよい。即ち、定電流
源３の電流はトランジスタＱ１０のコレクタから供給さ
れることになる。
ンジスタＱ９とトランジスタＱ１０の電流比は１：Ｍに
設定される。このＭの値を大きくすれば、トランジスタ
Ｑ１のコレクタ・エミッタ路に流れる電流を小さくして
も定電流源３の電流値は変えなくてよい。即ち、定電流
源３の電流はトランジスタＱ１０のコレクタから供給さ
れることになる。
【００２２】トランジスタＱ１のコレクタ・エミッタ路
に流れる電流が小さくなれば、トランジスタＱ１の電圧
ＶBEを小さくできる。一方、トランジスタＱ２と第４の
電流ミラー回路２１との関係も上述と同様になる。その
結果、トランジスタＱ２のコレクタ・エミッタ路に流れ
る電流が小さくなり、トランジスタＱ２の電圧ＶBEも小
さくできる。
に流れる電流が小さくなれば、トランジスタＱ１の電圧
ＶBEを小さくできる。一方、トランジスタＱ２と第４の
電流ミラー回路２１との関係も上述と同様になる。その
結果、トランジスタＱ２のコレクタ・エミッタ路に流れ
る電流が小さくなり、トランジスタＱ２の電圧ＶBEも小
さくできる。
【００２３】これにより、Ｖｂｅｑ１＋Ｖｂｅｑ２＝Ｖ
ｂｅｑ３＋Ｖｂｅｑ４からトランジスタＱ３、Ｑ４の電
圧ＶBEを小さくでき、トランジスタＱ３、Ｑ４のコレク
タ・エミッタ路に流れる電流を小さくし、消費電流を低
減できる。第３の電流ミラー回路２０はトランジスタＱ
４のベース電流の変化分を吸収する働きを持つ。即ち、
トランジスタＱ４のベース電流が増減すると、定電流源
３の電流は一定であるので増減に応じてトランジスタＱ
１のエミッタ電流が増減し、トランジスタＱ１０のコレ
クタ電流が増減する。これにより回路が安定して動作す
る。この動作は、第４の電流ミラー回路２１も同様であ
る。
ｂｅｑ３＋Ｖｂｅｑ４からトランジスタＱ３、Ｑ４の電
圧ＶBEを小さくでき、トランジスタＱ３、Ｑ４のコレク
タ・エミッタ路に流れる電流を小さくし、消費電流を低
減できる。第３の電流ミラー回路２０はトランジスタＱ
４のベース電流の変化分を吸収する働きを持つ。即ち、
トランジスタＱ４のベース電流が増減すると、定電流源
３の電流は一定であるので増減に応じてトランジスタＱ
１のエミッタ電流が増減し、トランジスタＱ１０のコレ
クタ電流が増減する。これにより回路が安定して動作す
る。この動作は、第４の電流ミラー回路２１も同様であ
る。
【００２４】
【発明の効果】本発明によれば、第１のトランジスタの
エミッタから容量性負荷を駆動する場合に入力端子が第
１のトランジスタのコレクタに接続され、出力端子が第
１のトランジスタのベースに接続された電流ミラー回路
を配置したので、第１のトランジスタのベース電流を供
給する電流源の値を小さくすることができ、回路全体の
消費電流を低減できる。
エミッタから容量性負荷を駆動する場合に入力端子が第
１のトランジスタのコレクタに接続され、出力端子が第
１のトランジスタのベースに接続された電流ミラー回路
を配置したので、第１のトランジスタのベース電流を供
給する電流源の値を小さくすることができ、回路全体の
消費電流を低減できる。
【００２５】又、本発明によれば、急速充電及び急速放
電用のダイオードを設けたので、大電流が流れるトラン
ジスタのベース容量の影響を低減でき、信号の応答性を
上げることができる。更に、本発明によれば、入力端子
が第１のトランジスタのコレクタに接続され、出力端子
が第２のトランジスタのベースに接続された電流ミラー
回路を配置しているので、負荷を直接に駆動するトラン
ジスタの消費電流を低減できる。
電用のダイオードを設けたので、大電流が流れるトラン
ジスタのベース容量の影響を低減でき、信号の応答性を
上げることができる。更に、本発明によれば、入力端子
が第１のトランジスタのコレクタに接続され、出力端子
が第２のトランジスタのベースに接続された電流ミラー
回路を配置しているので、負荷を直接に駆動するトラン
ジスタの消費電流を低減できる。
【図１】本発明の容量性負荷の駆動回路を示す回路図で
ある。
ある。
【図２】従来の容量性負荷の駆動回路を示す回路図であ
る。
る。
【図３】図１の装置と液晶パネルとの接続関係を示す図
である。
である。
【図４】図３の説明に供するための波形図である。
２ 出力端子 ３ 定電流源 ４ 定電流源 ５ 第１の電流ミラー回路 ９ 第２の電流ミラー回路 ２０ 第３の電流ミラー回路 ２１ 第４の電流ミラー回路 Ｑ３ トランジスタ Ｑ４ トランジスタ Ｑ１３ トランジスタ Ｑ１４ トランジスタ Ｄ１ ダイオード Ｄ２ ダイオード
Claims (2)
- 【請求項１】 入力信号がベースに印加される第１のト
ランジスタと、 該第１のトランジスタのエミッタに接続された電流源
と、 ベースが前記第１のトランジスタのエミッタに接続され
た第２のトランジスタと、 入力端子が前記第１のトランジスタのコレクタに接続さ
れ、出力端子が前記第２のトランジスタのベースに接続
された第１の電流ミラー回路とを含み、前記第２のトラ
ンジスタのエミッタから容量性負荷を駆動することを特
徴とする容量性負荷の駆動回路。 - 【請求項２】 入力信号がベースに印加される第１のト
ランジスタと、 該第１のトランジスタのエミッタに接続された電流源
と、 ベースが前記第１のトランジスタのエミッタに接続され
た第２のトランジスタと、 アノードが前記第１のトランジスタのベースに接続され
カソードが前記第１のトランジスタのエミッタに接続さ
れたダイオードと入力端子が前記第２のトランジスタの
コレクタに接続され、出力端子が前記第２のトランジス
タのベースに接続された第１の電流ミラー回路と、 入力端子が前記第１のトランジスタのコレクタに接続さ
れ、出力端子が前記第２のトランジスタのベースに接続
された第２の電流ミラー回路とを含み、前記第２のトラ
ンジスタのエミッタから容量性負荷を駆動することを特
徴とする容量性負荷の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35392197A JPH11184430A (ja) | 1997-12-22 | 1997-12-22 | 容量性負荷の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35392197A JPH11184430A (ja) | 1997-12-22 | 1997-12-22 | 容量性負荷の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184430A true JPH11184430A (ja) | 1999-07-09 |
Family
ID=18434126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35392197A Pending JPH11184430A (ja) | 1997-12-22 | 1997-12-22 | 容量性負荷の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11184430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002401B2 (en) | 2003-01-30 | 2006-02-21 | Sandisk Corporation | Voltage buffer for capacitive loads |
-
1997
- 1997-12-22 JP JP35392197A patent/JPH11184430A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002401B2 (en) | 2003-01-30 | 2006-02-21 | Sandisk Corporation | Voltage buffer for capacitive loads |
| US7167041B2 (en) | 2003-01-30 | 2007-01-23 | Sandisk Corporation | Voltage buffer for capacitive loads |
| US7471139B2 (en) | 2003-01-30 | 2008-12-30 | Sandisk Corporation | Voltage buffer for capacitive loads |
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