JPH11185491A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH11185491A JPH11185491A JP35564097A JP35564097A JPH11185491A JP H11185491 A JPH11185491 A JP H11185491A JP 35564097 A JP35564097 A JP 35564097A JP 35564097 A JP35564097 A JP 35564097A JP H11185491 A JPH11185491 A JP H11185491A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【課題】メモリの記録効率を大きく犠牲にすることなし
に、大幅に信頼性の向上を図ることのできる多値型半導
体不揮発性記憶装置を実現する。 【解決手段】アナログデータをデジタル変換したデジタ
ルデータを記録する半導体不揮発性記憶装置において、
各メモリセルが単ビットデジタル情報を記録する第１の
メモリアレイ領域１１および１２と、各メモリセルが２
ビットデジタル情報を記録する第２のメモリアレイ領域
１３および１３とを備え、上記デジタルデータを、ＭＳ
Ｂ側のビットデータをＬＳＢ側のビットデータに分割
し、ＭＳＢ側のビットデータを上記第１のメモリアレイ
領域に記録し、ＬＳＢ側のビットデータを上記第２のメ
モリアレイ領域に記録するようにした。
に、大幅に信頼性の向上を図ることのできる多値型半導
体不揮発性記憶装置を実現する。 【解決手段】アナログデータをデジタル変換したデジタ
ルデータを記録する半導体不揮発性記憶装置において、
各メモリセルが単ビットデジタル情報を記録する第１の
メモリアレイ領域１１および１２と、各メモリセルが２
ビットデジタル情報を記録する第２のメモリアレイ領域
１３および１３とを備え、上記デジタルデータを、ＭＳ
Ｂ側のビットデータをＬＳＢ側のビットデータに分割
し、ＭＳＢ側のビットデータを上記第１のメモリアレイ
領域に記録し、ＬＳＢ側のビットデータを上記第２のメ
モリアレイ領域に記録するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にアナログデータをデジタル交換したデジタルデータ
を記録するのに好適な半導体不揮発性記憶装置に関す
る。
特にアナログデータをデジタル交換したデジタルデータ
を記録するのに好適な半導体不揮発性記憶装置に関す
る。
【０００２】
【従来の技術】従来、フラッシュメモリ等の半導体不揮
発性記憶装置は１個のメモリセルにの１ビット単ビッデ
ジタル情報を記録するのが通常であった。ところが、最
近１個のメモリセルに２ビット以上の多ビットデジタル
情報を記録する新しいフラッシュメモリが提案されてい
る。例えば、各メモリセルに２ビットのデジタル情報を
記録したＮＯＲ型フラッシュメモリが以下の文献に開示
されている（例えば、『Ａ ３. ３Ｖ １２８ＭｂＭｕ
ｌｔｉ−Ｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏ
ｒｙ ｆｏｒ Ｍａｓｓ Ｓｔｏｒａｇｅ Ａｐｐｌｉ
ｃａｔｉｏｎ』’９６ ＩＳＳＣＣ ｐ３２〜）。
発性記憶装置は１個のメモリセルにの１ビット単ビッデ
ジタル情報を記録するのが通常であった。ところが、最
近１個のメモリセルに２ビット以上の多ビットデジタル
情報を記録する新しいフラッシュメモリが提案されてい
る。例えば、各メモリセルに２ビットのデジタル情報を
記録したＮＯＲ型フラッシュメモリが以下の文献に開示
されている（例えば、『Ａ ３. ３Ｖ １２８ＭｂＭｕ
ｌｔｉ−Ｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏ
ｒｙ ｆｏｒ Ｍａｓｓ Ｓｔｏｒａｇｅ Ａｐｐｌｉ
ｃａｔｉｏｎ』’９６ ＩＳＳＣＣ ｐ３２〜）。
【０００３】図１（ａ）は、上述したＮＯＲ型フラッシ
ュメモリの各メモリセルに２ビットデジタル情報を記録
した場合の、スレッショルド電圧Ｖｔｈ分布を示す図で
ある。また図１（ｂ）は、上述したＮＯＲ型フラッシュ
メモリの各メモリセルに１ビットデジタル情報を記録し
た場合の、スレッショルド電圧Ｖｔｈ分布を示す図であ
る。
ュメモリの各メモリセルに２ビットデジタル情報を記録
した場合の、スレッショルド電圧Ｖｔｈ分布を示す図で
ある。また図１（ｂ）は、上述したＮＯＲ型フラッシュ
メモリの各メモリセルに１ビットデジタル情報を記録し
た場合の、スレッショルド電圧Ｖｔｈ分布を示す図であ
る。
【０００４】図１（ａ）において、横幅はメモリセルの
スレッショルド電圧Ｖｔｈを表し、縦軸はそれぞれのス
レッショルド電圧Ｖｔｈ値に対応したメモリセルの分布
頻度Ｎを表している。各メモリセルに記録されるデータ
は、（Ｄ１, Ｄ２）＝（０, ０）、（０, １）、
（１, ０）、（１, １）の４通りあり、それぞれ図
中Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４にスレッシ
ョルド電圧Ｖｔｈ分布の中心がある。また各メモリセル
に記録される上記４通りのデータを判別読み出しするた
めに、図中に示すように３種類の読み出し判定電圧ＶＲ
１、ＶＲ２、ＶＲ３を必要とする。
スレッショルド電圧Ｖｔｈを表し、縦軸はそれぞれのス
レッショルド電圧Ｖｔｈ値に対応したメモリセルの分布
頻度Ｎを表している。各メモリセルに記録されるデータ
は、（Ｄ１, Ｄ２）＝（０, ０）、（０, １）、
（１, ０）、（１, １）の４通りあり、それぞれ図
中Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４にスレッシ
ョルド電圧Ｖｔｈ分布の中心がある。また各メモリセル
に記録される上記４通りのデータを判別読み出しするた
めに、図中に示すように３種類の読み出し判定電圧ＶＲ
１、ＶＲ２、ＶＲ３を必要とする。
【０００５】同様に図１（ｂ）において、横軸はメモリ
セルのスレッショルド電圧Ｖｔｈを表し、縦軸はそれぞ
れのスレッショルド電圧Ｖｔｈ値に対応したメモリセル
の分布頻度Ｎを表している。各メモリセルに記録される
データは、（Ｄ１）＝（０）、（１）の２通りあり、そ
れぞれ図中Ｖｔｈ１、Ｖｔｈ４にスレッショルド電圧Ｖ
ｔｈ分布の中心がある。また各メモリセルに記録される
データを判別読み出しするためには、図中に示すように
読み出し判定電圧ＶＲ２を必要とする。
セルのスレッショルド電圧Ｖｔｈを表し、縦軸はそれぞ
れのスレッショルド電圧Ｖｔｈ値に対応したメモリセル
の分布頻度Ｎを表している。各メモリセルに記録される
データは、（Ｄ１）＝（０）、（１）の２通りあり、そ
れぞれ図中Ｖｔｈ１、Ｖｔｈ４にスレッショルド電圧Ｖ
ｔｈ分布の中心がある。また各メモリセルに記録される
データを判別読み出しするためには、図中に示すように
読み出し判定電圧ＶＲ２を必要とする。
【０００６】図２（ａ）は、ＮＯＲ型フラッシュメモリ
の各メモリセルのデータプログラム時の等価回路図であ
る。図２（ａ）において、メモリセルを構成するメモリ
トランジスタは、コントロールゲート電極２００、フロ
ーティングゲート２０１、ソース電極２０２、ドレイン
電極２０３により構成されている。データプログラム
時、ワード線が接続されるコントロールゲート電極２０
０はプログラムワード線電圧ＶＰＷにバイアスされ、ソ
ース電極２０２はソース電圧ＶＳに接地され、ビット線
が接続されるドレイン電極２０３はドレイン電圧ＶＤに
バイアスされる。
の各メモリセルのデータプログラム時の等価回路図であ
る。図２（ａ）において、メモリセルを構成するメモリ
トランジスタは、コントロールゲート電極２００、フロ
ーティングゲート２０１、ソース電極２０２、ドレイン
電極２０３により構成されている。データプログラム
時、ワード線が接続されるコントロールゲート電極２０
０はプログラムワード線電圧ＶＰＷにバイアスされ、ソ
ース電極２０２はソース電圧ＶＳに接地され、ビット線
が接続されるドレイン電極２０３はドレイン電圧ＶＤに
バイアスされる。
【０００７】図２（ｂ）は、図１（ａ）に示すようにＮ
ＯＲ型フラッシュメモリの各メモリセルに２ビットデジ
タル情報をプログラムする場合の、各データ内容に応じ
たスレッショルド電圧Ｖｔｈ狙い目、およびバイアス条
件の設定を示す図である。すなわち、（Ｄ１, Ｄ２）
＝（１, １）をプログラムする場合、スレッショルド
電圧Ｖｔｈの狙い目はＶｔｈ４＝６Ｖであり、ワード線
電圧ＶＰＷはＶＰＷ４＝１２Ｖにバイアスされ、ビット
線電圧はＶＤ＝６Ｖにバイアスされる。また、（Ｄ１,
Ｄ２）＝（１, ０）をプログラムする場合、スレッ
ショルド電圧Ｖｔｈの狙い目はＶｔｈ３＝５Ｖであり、
ワード線電圧ＶＰＷはＶＰＷ３＝１１Ｖにバイアスさ
れ、ビット線電圧はＶＤ＝６Ｖにバイアスされる。ま
た、（Ｄ１, Ｄ２）＝（０, １）をプログラムする
場合、スレッショルド電圧Ｖｔｈの狙い目はＶｔｈ２＝
４Ｖであり、ワード線電圧ＶＰＷはＶＰＷ２＝１０Ｖに
バイアスされ、ビット線電圧はＶＤ＝６Ｖにバイアスさ
れる。また、（Ｄ１, Ｄ２）＝（０, ０）をプログ
ラムする場合、スレッショルド電圧Ｖｔｈの狙い目はＶ
ｔｈ１＝２Ｖであり、ワード線電圧ＶＰＷはＶＰＷ１＝
５Ｖにバイアスされ、ビット線電圧はＶＤ＝６Ｖにバイ
アスされる。つまり、ＮＯＲ型フラッシュメモリの場
合、各メモリセルのスレッショルド電圧Ｖｔｈはワード
線電圧ＶＰＷにより制御可能であるため、データ内容に
応じたワード線電圧ＶＰＷを選択することにより、１個
のメモリセルに多ビットデジタル情報をプログラムする
ことが可能となる。
ＯＲ型フラッシュメモリの各メモリセルに２ビットデジ
タル情報をプログラムする場合の、各データ内容に応じ
たスレッショルド電圧Ｖｔｈ狙い目、およびバイアス条
件の設定を示す図である。すなわち、（Ｄ１, Ｄ２）
＝（１, １）をプログラムする場合、スレッショルド
電圧Ｖｔｈの狙い目はＶｔｈ４＝６Ｖであり、ワード線
電圧ＶＰＷはＶＰＷ４＝１２Ｖにバイアスされ、ビット
線電圧はＶＤ＝６Ｖにバイアスされる。また、（Ｄ１,
Ｄ２）＝（１, ０）をプログラムする場合、スレッ
ショルド電圧Ｖｔｈの狙い目はＶｔｈ３＝５Ｖであり、
ワード線電圧ＶＰＷはＶＰＷ３＝１１Ｖにバイアスさ
れ、ビット線電圧はＶＤ＝６Ｖにバイアスされる。ま
た、（Ｄ１, Ｄ２）＝（０, １）をプログラムする
場合、スレッショルド電圧Ｖｔｈの狙い目はＶｔｈ２＝
４Ｖであり、ワード線電圧ＶＰＷはＶＰＷ２＝１０Ｖに
バイアスされ、ビット線電圧はＶＤ＝６Ｖにバイアスさ
れる。また、（Ｄ１, Ｄ２）＝（０, ０）をプログ
ラムする場合、スレッショルド電圧Ｖｔｈの狙い目はＶ
ｔｈ１＝２Ｖであり、ワード線電圧ＶＰＷはＶＰＷ１＝
５Ｖにバイアスされ、ビット線電圧はＶＤ＝６Ｖにバイ
アスされる。つまり、ＮＯＲ型フラッシュメモリの場
合、各メモリセルのスレッショルド電圧Ｖｔｈはワード
線電圧ＶＰＷにより制御可能であるため、データ内容に
応じたワード線電圧ＶＰＷを選択することにより、１個
のメモリセルに多ビットデジタル情報をプログラムする
ことが可能となる。
【０００８】しかしながら、１個のメモリセルに多ビッ
トデジタル情報をプログラムしようとすると、図１
（ａ）に示すように、スレッショルド電圧Ｖｔｈ分布が
各データ間で接近し、誤読み出しまたは誤プログラムを
生じやすくなる。例えば、図１（ａ）に示すように１個
のメモリセルに２ビットデジタル情報を記録する場合、
図１（ｂ）に示すように１個のメモリセルに１ビットデ
ジタル情報を記録する場合に比較して、各データ間での
スレッショルド電圧Ｖｔｈ分布が近接しマージンが小さ
くなることが両図の比較で判る。つまり、１個のメモリ
セルに２ビットデジタル情報を記録する場合、１個のメ
モリセルに１ビットデジタル情報を記録する場合に比較
して、各メモリセルの信頼性は必然的に悪化する。
トデジタル情報をプログラムしようとすると、図１
（ａ）に示すように、スレッショルド電圧Ｖｔｈ分布が
各データ間で接近し、誤読み出しまたは誤プログラムを
生じやすくなる。例えば、図１（ａ）に示すように１個
のメモリセルに２ビットデジタル情報を記録する場合、
図１（ｂ）に示すように１個のメモリセルに１ビットデ
ジタル情報を記録する場合に比較して、各データ間での
スレッショルド電圧Ｖｔｈ分布が近接しマージンが小さ
くなることが両図の比較で判る。つまり、１個のメモリ
セルに２ビットデジタル情報を記録する場合、１個のメ
モリセルに１ビットデジタル情報を記録する場合に比較
して、各メモリセルの信頼性は必然的に悪化する。
【０００９】
【発明が解決しようとする課題】ここで、１個のメモリ
セルに２ビット以上の多ビットデジタル情報を記録でき
る半導体不揮発性記憶装置に、オーディオ信号データま
たはビデオ信号データ等のアナログデータをデジタル変
換したデジタルデータを記録する場合、以下の点に注意
する必要がある。すなわち、アナログデータをデジタル
変換したデジタルデータにおいては、ＭＳＢ側のビット
データでのエラーは、ＬＳＢ側のビットデータでのエラ
ーよりも、はるかに影響が大きいことに注意する必要が
ある。
セルに２ビット以上の多ビットデジタル情報を記録でき
る半導体不揮発性記憶装置に、オーディオ信号データま
たはビデオ信号データ等のアナログデータをデジタル変
換したデジタルデータを記録する場合、以下の点に注意
する必要がある。すなわち、アナログデータをデジタル
変換したデジタルデータにおいては、ＭＳＢ側のビット
データでのエラーは、ＬＳＢ側のビットデータでのエラ
ーよりも、はるかに影響が大きいことに注意する必要が
ある。
【００１０】図３（ａ）は、オーディオ信号データまた
はビデオ信号データ等のアナログデータをｎビットのデ
ジタルデータ（Ｄ１, Ｄ２, …, Ｄｎ）にデジタ
ル変換した場合のデータ波形を示す図である。 図３
（ａ）において、横軸ｔはサンプリング時間を表し、縦
軸Ａ−ｄａｔａはデジタル変換したアナログデータを表
している。なお図中において、時刻ｔ０におけるデジタ
ルデータ（Ｄ１, Ｄ２, …,Ｄｎ）は（１, ０,
…, １）であり、ＭＳＢのビットデータＤ１および
ＬＳＢのビットデータＤｎはともに１である。
はビデオ信号データ等のアナログデータをｎビットのデ
ジタルデータ（Ｄ１, Ｄ２, …, Ｄｎ）にデジタ
ル変換した場合のデータ波形を示す図である。 図３
（ａ）において、横軸ｔはサンプリング時間を表し、縦
軸Ａ−ｄａｔａはデジタル変換したアナログデータを表
している。なお図中において、時刻ｔ０におけるデジタ
ルデータ（Ｄ１, Ｄ２, …,Ｄｎ）は（１, ０,
…, １）であり、ＭＳＢのビットデータＤ１および
ＬＳＢのビットデータＤｎはともに１である。
【００１１】図３（ｂ）は、図３（ａ）のｎビットのデ
ジタルデータ（Ｄ１, Ｄ２, …, Ｄｎ）におい
て、時刻ｔ０におけるＬＳＢのビットデータＤｎが１デ
ータから０データに誤変化した場合のデータ波形を示す
図である。図３（ｃ）は、図３（ａ）のｎビットのデジ
タルデータ（Ｄ１, Ｄ２, …, Ｄｎ）において、
時刻ｔ０におけるＭＳＢのビットデータＤ１が１データ
から０データに誤変化した場合のデータ波形を示す図で
ある。
ジタルデータ（Ｄ１, Ｄ２, …, Ｄｎ）におい
て、時刻ｔ０におけるＬＳＢのビットデータＤｎが１デ
ータから０データに誤変化した場合のデータ波形を示す
図である。図３（ｃ）は、図３（ａ）のｎビットのデジ
タルデータ（Ｄ１, Ｄ２, …, Ｄｎ）において、
時刻ｔ０におけるＭＳＢのビットデータＤ１が１データ
から０データに誤変化した場合のデータ波形を示す図で
ある。
【００１２】すなわち、図３（ａ）、図３（ｂ）、図３
（ｃ）のデータ波形の比較により、ＭＳＢ側のビットデ
ータでのエラーは、ＬＳＢ側のビットデータでのエラー
よりも、はるかに影響が大きいことが判る。したがっ
て、１個のメモリセルに２ビット以上の多ビットデジタ
ル情報を記録できる半導体不揮発性記憶装置にオーディ
オ信号データまたはビデオ信号データ等のアナログデー
タをデジタル変換したデジタルデータを記録する場合、
非常にまれな確率で生じるＭＳＢ側のビットデータでの
エラーのために、大きなノイズが発生することとなる。
（ｃ）のデータ波形の比較により、ＭＳＢ側のビットデ
ータでのエラーは、ＬＳＢ側のビットデータでのエラー
よりも、はるかに影響が大きいことが判る。したがっ
て、１個のメモリセルに２ビット以上の多ビットデジタ
ル情報を記録できる半導体不揮発性記憶装置にオーディ
オ信号データまたはビデオ信号データ等のアナログデー
タをデジタル変換したデジタルデータを記録する場合、
非常にまれな確率で生じるＭＳＢ側のビットデータでの
エラーのために、大きなノイズが発生することとなる。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、１個のメモリセルに２ビット以
上の多ビットデジタル情報を記録でき、オーディオ信号
データまたはビデオ信号データ等のアナログデータをデ
ジタル変換したデジタルデータを記録する場合に、メモ
リの記録効率を大きく犠牲することなしに大幅に信頼性
の向上を図ることができる半導体不揮発性記憶装置を提
供することにある。
のであり、その目的は、１個のメモリセルに２ビット以
上の多ビットデジタル情報を記録でき、オーディオ信号
データまたはビデオ信号データ等のアナログデータをデ
ジタル変換したデジタルデータを記録する場合に、メモ
リの記録効率を大きく犠牲することなしに大幅に信頼性
の向上を図ることができる半導体不揮発性記憶装置を提
供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性記憶装置は、アナログデー
タをデジタル変換したデジタルデータを記録する半導体
不揮発性記憶装置であって、各メモリセルがｊビット
（ｊ≧１）の単ビットデジタル情報または多ビットでデ
ジタル情報を記録するメモリアレイを少なくとも１個備
えた第１のメモリアレイ領域と、各メモリセルがｋビッ
ト（ｋ＞ｊ）の多ビットデジタル情報を記録するメモリ
アレイを少なくとも１個備えた第２のメモリアレイ領域
と、上記デジタルデータを、ＭＳＢ側のビットデータと
ＬＳＢ側のビットデータに分割する手段と、上記デジタ
ルデータのうち、上記ＭＳＢ側のビットデータを上記第
１のメモリアレイ領域の対応するメモリセルに記録する
手段と、上記デジタルデータのうち、上記ＬＳＢ側のビ
ットデータを上記第２のメモリアレイ領域の対応するメ
モリセルに記録する手段と、を備えている。ここで、上
記アナログデータは、例えば、オーディオ信号データま
たはビデオ信号データであり、また、例えば、上記ｊビ
ットは１ビットであり、上記ｋビットは２ビットとする
ことができる。
め、本発明の半導体不揮発性記憶装置は、アナログデー
タをデジタル変換したデジタルデータを記録する半導体
不揮発性記憶装置であって、各メモリセルがｊビット
（ｊ≧１）の単ビットデジタル情報または多ビットでデ
ジタル情報を記録するメモリアレイを少なくとも１個備
えた第１のメモリアレイ領域と、各メモリセルがｋビッ
ト（ｋ＞ｊ）の多ビットデジタル情報を記録するメモリ
アレイを少なくとも１個備えた第２のメモリアレイ領域
と、上記デジタルデータを、ＭＳＢ側のビットデータと
ＬＳＢ側のビットデータに分割する手段と、上記デジタ
ルデータのうち、上記ＭＳＢ側のビットデータを上記第
１のメモリアレイ領域の対応するメモリセルに記録する
手段と、上記デジタルデータのうち、上記ＬＳＢ側のビ
ットデータを上記第２のメモリアレイ領域の対応するメ
モリセルに記録する手段と、を備えている。ここで、上
記アナログデータは、例えば、オーディオ信号データま
たはビデオ信号データであり、また、例えば、上記ｊビ
ットは１ビットであり、上記ｋビットは２ビットとする
ことができる。
【００１５】また、上記目的を達成するため、本発明の
メモリシステムは、アナログデータをデジタル変換した
デジタルデータを記録するメモリシステムであって、各
メモリセルがｊビット（ｊ≧１）の単ビットデジタル情
報または多ビットでデジタル情報を記録するメモリアレ
イを少なくとも１個備えた第１の半導体メモリチップ
と、各メモリセルがｋビット（ｋ＞ｊ）の多ビットデジ
タル情報を記録するメモリアレイを少なくとも１個備え
た第２の半導体メモリチップと、上記デジタルデータ
を、ＭＳＢ側のビットデータとＬＳＢ側のビットデータ
に分割する手段と、上記デジタルデータのうち、上記Ｍ
ＳＢ側のビットデータを上記第１の半導体メモリチップ
の対応するメモリセルに記録する手段と、上記デジタル
データのうち、上記ＬＳＢ側のビットデータを上記第２
の半導体メモリチップの対応するメモリセルに記録する
手段と、を備えている。ここで、上記アナログデータ
は、例えば、オーディオ信号データまたはビデオ信号デ
ータであり、また、例えば、上記ｊビットは１ビットで
あり、上記ｋビットは２ビットとすることができる。
メモリシステムは、アナログデータをデジタル変換した
デジタルデータを記録するメモリシステムであって、各
メモリセルがｊビット（ｊ≧１）の単ビットデジタル情
報または多ビットでデジタル情報を記録するメモリアレ
イを少なくとも１個備えた第１の半導体メモリチップ
と、各メモリセルがｋビット（ｋ＞ｊ）の多ビットデジ
タル情報を記録するメモリアレイを少なくとも１個備え
た第２の半導体メモリチップと、上記デジタルデータ
を、ＭＳＢ側のビットデータとＬＳＢ側のビットデータ
に分割する手段と、上記デジタルデータのうち、上記Ｍ
ＳＢ側のビットデータを上記第１の半導体メモリチップ
の対応するメモリセルに記録する手段と、上記デジタル
データのうち、上記ＬＳＢ側のビットデータを上記第２
の半導体メモリチップの対応するメモリセルに記録する
手段と、を備えている。ここで、上記アナログデータ
は、例えば、オーディオ信号データまたはビデオ信号デ
ータであり、また、例えば、上記ｊビットは１ビットで
あり、上記ｋビットは２ビットとすることができる。
【００１６】本発明の半導体不揮発性記憶装置によれ
ば、アナログデータをデジタル変換したデジタルデータ
をＭＳＢ側のビットデータとＬＳＢ側のビットデータに
分割し、より高い信頼性の要求されるＭＢＳ側のビット
データを、記録側のビットデータに分割し、より高い信
頼性の要求されるＭＳＢ側のビットデータを、記録密度
が低いが信頼性の高い第１のメモリアレイ領域のメモリ
セルに記録し、ある程度低い信頼性でも許容されるＬＳ
Ｂ側のビットデータを、記録密度が互い信頼性の低い第
２のメモリアレイ領域のメモリセルに記録する。したが
って、１個のメモリセルに２ビット以上の多ビットデジ
タル情報を記録半導体不揮発性記憶装置を用いてオーデ
ィオ信号データまたはビデオ信号データ等のアナログデ
ータをデジタル変換したデジタルデータを記録する場合
に、メモリの記録効果を大きく犠牲にすることなしに、
大幅に信頼性の向上を図ることができる。
ば、アナログデータをデジタル変換したデジタルデータ
をＭＳＢ側のビットデータとＬＳＢ側のビットデータに
分割し、より高い信頼性の要求されるＭＢＳ側のビット
データを、記録側のビットデータに分割し、より高い信
頼性の要求されるＭＳＢ側のビットデータを、記録密度
が低いが信頼性の高い第１のメモリアレイ領域のメモリ
セルに記録し、ある程度低い信頼性でも許容されるＬＳ
Ｂ側のビットデータを、記録密度が互い信頼性の低い第
２のメモリアレイ領域のメモリセルに記録する。したが
って、１個のメモリセルに２ビット以上の多ビットデジ
タル情報を記録半導体不揮発性記憶装置を用いてオーデ
ィオ信号データまたはビデオ信号データ等のアナログデ
ータをデジタル変換したデジタルデータを記録する場合
に、メモリの記録効果を大きく犠牲にすることなしに、
大幅に信頼性の向上を図ることができる。
【００１７】また、本発明のメモリシステムによれば、
アナログデータをデジタル変換したデジタルデータをＭ
ＳＢ側のビットデータをＬＳＢ側のビットデータに分割
し、より高い信頼性の要求されるＭＳＢ側のビットデー
タを、記録密度が低いが信頼性の高い第１の半導体メモ
リチップのメモリセルに記録し、ある程度低い信頼性で
も許容されるＬＳＢ側のビットデータを、記録密度が高
い信頼性の低い第２の半導体メモリチップのメモリセル
に記録する。したがって、１個のメモリセルに２ビット
以上の多ビットデジタル情報を記録できる半導体メモリ
チップを用いてオーディオ信号データまたはビデオ信号
データ等のアナログデータをデジタル変換したデジタル
データを記録する場合に、メモリの記録効率を大きく犠
牲にすることなしに、大幅に信頼性の向上を図ることが
できる。
アナログデータをデジタル変換したデジタルデータをＭ
ＳＢ側のビットデータをＬＳＢ側のビットデータに分割
し、より高い信頼性の要求されるＭＳＢ側のビットデー
タを、記録密度が低いが信頼性の高い第１の半導体メモ
リチップのメモリセルに記録し、ある程度低い信頼性で
も許容されるＬＳＢ側のビットデータを、記録密度が高
い信頼性の低い第２の半導体メモリチップのメモリセル
に記録する。したがって、１個のメモリセルに２ビット
以上の多ビットデジタル情報を記録できる半導体メモリ
チップを用いてオーディオ信号データまたはビデオ信号
データ等のアナログデータをデジタル変換したデジタル
データを記録する場合に、メモリの記録効率を大きく犠
牲にすることなしに、大幅に信頼性の向上を図ることが
できる。
【００１８】
【発明の実施の形態】第１実施形態 図４は、本発明に係る半導体不揮発性記憶装置について
の第１の実施形態を示す図である。図４において、１０
はメモリアレイ部、２０はローデコーダ、３０はカラム
選択部群、４０は読み出し判定回路群、５０はデジタル
／アナログ（Ｄ／Ａ）変換部、６０はアナログ／デジタ
ル（Ａ／Ｄ）変換部、７０はプログラム電圧発生回路群
をそれぞれ示している。
の第１の実施形態を示す図である。図４において、１０
はメモリアレイ部、２０はローデコーダ、３０はカラム
選択部群、４０は読み出し判定回路群、５０はデジタル
／アナログ（Ｄ／Ａ）変換部、６０はアナログ／デジタ
ル（Ａ／Ｄ）変換部、７０はプログラム電圧発生回路群
をそれぞれ示している。
【００１９】メモリアレイ部１０は、それぞれのメモリ
セルが単ビットデジタル情報を記録するメモリセルｍ１
およびｍ２を配置したメモリアレイ１１および１２より
構成される第１のメモリアレイ領域１０ａと、それぞれ
のメモリセルが２ビットデジタル情報を記録するメモリ
セルｍ３およびｍ４を配置したメモリアレイ１３および
１４より構成される第２のメモリアレイ領域１０ｂとに
より構成されている。各メモリアレイは、マトリクス状
に配線したワード線とビット線の格子位置にメモリセル
が配置される。図４の例においては、メモリアレイ１１
においてワード線Ｗｍとビット線Ｂ１ｎの格子位置にメ
モリセルｍ１が配置され、メモリアレイ１２においてワ
ード線Ｗｍとビット線Ｂ２ｎの格子位置にメモリセルｍ
２が配置され、メモリアレイ１３においてワード線Ｗｍ
とビット線Ｂ３ｎの格子位置にメモリセルｍ３が配置さ
れ、メモリアレイ１４においてワード線Ｗｍとビット線
Ｂ４ｎの格子位置にメモリセルｍ４が配置されている。
セルが単ビットデジタル情報を記録するメモリセルｍ１
およびｍ２を配置したメモリアレイ１１および１２より
構成される第１のメモリアレイ領域１０ａと、それぞれ
のメモリセルが２ビットデジタル情報を記録するメモリ
セルｍ３およびｍ４を配置したメモリアレイ１３および
１４より構成される第２のメモリアレイ領域１０ｂとに
より構成されている。各メモリアレイは、マトリクス状
に配線したワード線とビット線の格子位置にメモリセル
が配置される。図４の例においては、メモリアレイ１１
においてワード線Ｗｍとビット線Ｂ１ｎの格子位置にメ
モリセルｍ１が配置され、メモリアレイ１２においてワ
ード線Ｗｍとビット線Ｂ２ｎの格子位置にメモリセルｍ
２が配置され、メモリアレイ１３においてワード線Ｗｍ
とビット線Ｂ３ｎの格子位置にメモリセルｍ３が配置さ
れ、メモリアレイ１４においてワード線Ｗｍとビット線
Ｂ４ｎの格子位置にメモリセルｍ４が配置されている。
【００２０】ここで、［ＭＳＢ＝Ｄ１, …, ＬＳＢ
＝Ｄ６］を記録する場合、メモリセルｍ１にビットデー
タＤ１を記録し、メモリセルｍ２にビットデータＤ２を
記録し、メモリセルｍ３にビットデータＤ３およびＤ４
を記録し、メモリセルｍ４にビットデータＤ５およびＤ
６を記録する。すなわち、デジタルデータをＭＳＢ側の
ビットデータとＬＳＢ側のビットデータに分割し、より
高い信頼性の要求されるＭＳＢ側のビットデータを、記
録密度が低いが信頼性の高い第１のメモリアレイ領域１
０ａのメモリセルに記録し、ある程度低い信頼性でも許
容されるＬＳＢ側のビットデータを、記録密度が高いが
信頼性の低い第２のメモリアレイ領域１０ｂのメモリセ
ルに記録する。
＝Ｄ６］を記録する場合、メモリセルｍ１にビットデー
タＤ１を記録し、メモリセルｍ２にビットデータＤ２を
記録し、メモリセルｍ３にビットデータＤ３およびＤ４
を記録し、メモリセルｍ４にビットデータＤ５およびＤ
６を記録する。すなわち、デジタルデータをＭＳＢ側の
ビットデータとＬＳＢ側のビットデータに分割し、より
高い信頼性の要求されるＭＳＢ側のビットデータを、記
録密度が低いが信頼性の高い第１のメモリアレイ領域１
０ａのメモリセルに記録し、ある程度低い信頼性でも許
容されるＬＳＢ側のビットデータを、記録密度が高いが
信頼性の低い第２のメモリアレイ領域１０ｂのメモリセ
ルに記録する。
【００２１】ローデコーダ２０は、ＸアドレスＸ１〜Ｘ
ａをデコードして例えば１本のワード線Ｗｍを選択し、
読み出し時に読み出し電圧Ｖｒｅａｄを印加し、プログ
ラム時にプログラム電圧ＶＰを印加する。カラム選択部
群３０は、それぞれのメモリアレイに応じてカラム選択
部３１〜３４に分割され、ＹアドレスＹ１〜Ｙｂをデコ
ードして、例えばメモリアレイ１１においてビット線Ｂ
１ｎを選択し、メモリアレイ１２においてビット線Ｂ２
ｎを選択し、メモリアレイ１３においてビット線Ｂ３ｎ
を選択し、メモリアレイ１４においてビット線Ｂ４ｎを
選択し、読み出し時に選択ビット線を読み出し判定回路
群４０に接続し、またプログラム時に選択ビット線にプ
ログラム電圧を印加する。
ａをデコードして例えば１本のワード線Ｗｍを選択し、
読み出し時に読み出し電圧Ｖｒｅａｄを印加し、プログ
ラム時にプログラム電圧ＶＰを印加する。カラム選択部
群３０は、それぞれのメモリアレイに応じてカラム選択
部３１〜３４に分割され、ＹアドレスＹ１〜Ｙｂをデコ
ードして、例えばメモリアレイ１１においてビット線Ｂ
１ｎを選択し、メモリアレイ１２においてビット線Ｂ２
ｎを選択し、メモリアレイ１３においてビット線Ｂ３ｎ
を選択し、メモリアレイ１４においてビット線Ｂ４ｎを
選択し、読み出し時に選択ビット線を読み出し判定回路
群４０に接続し、またプログラム時に選択ビット線にプ
ログラム電圧を印加する。
【００２２】読み出し判定回路群４０は、それぞれのメ
モリアレイに応じて読み出し判定回路Ｃ１〜Ｃ４に分割
され、読み出し判定回路Ｃ１はメモリアレイ１１におい
て単ビットデジタル情報を記録したメモリセルｍ１が接
続されたビット線ｂ１ｎの読み出し電圧よりデータＤ１
を判定し、読み出し判定回路Ｃ２はメモリアレイ１２に
おいて単ビットデジタル情報を記録したメモリセルｍ２
が接続されたビット線ｂ２ｎの読み出し電圧よりデータ
Ｄ２を判定し、読み出し判定回路Ｃ３はメモリアレイ１
３において２ビットデジタル情報を記録したメモリセル
ｍ３が接続されたビット線ｂ３ｎの読み出し電圧よりデ
ータＤ３およびＤ４を判定し、読み出し判定回路Ｃ４は
メモリアレイ１４において２ビットデジタル情報を記録
したメモリセルｍ４が接続されたビット線ｂ４ｎの読み
出し電圧よりデータＤ５およびＤ６を判定する。
モリアレイに応じて読み出し判定回路Ｃ１〜Ｃ４に分割
され、読み出し判定回路Ｃ１はメモリアレイ１１におい
て単ビットデジタル情報を記録したメモリセルｍ１が接
続されたビット線ｂ１ｎの読み出し電圧よりデータＤ１
を判定し、読み出し判定回路Ｃ２はメモリアレイ１２に
おいて単ビットデジタル情報を記録したメモリセルｍ２
が接続されたビット線ｂ２ｎの読み出し電圧よりデータ
Ｄ２を判定し、読み出し判定回路Ｃ３はメモリアレイ１
３において２ビットデジタル情報を記録したメモリセル
ｍ３が接続されたビット線ｂ３ｎの読み出し電圧よりデ
ータＤ３およびＤ４を判定し、読み出し判定回路Ｃ４は
メモリアレイ１４において２ビットデジタル情報を記録
したメモリセルｍ４が接続されたビット線ｂ４ｎの読み
出し電圧よりデータＤ５およびＤ６を判定する。
【００２３】Ｄ／Ａ変換部５０は、読み出しデータＤ１
〜Ｄ６をＤ／Ａ変換して、アナログデータの出力を行
う。またＡ／Ｄ変換部６０は、入力アナログデータをＡ
／Ｄ変換して、プログラムすべきデジタルデータｄ１〜
ｄ６の出力を行う。なお、Ｄ／Ａ変換部５０およびＡ／
Ｄ変換部６０は本半導体不揮発性記憶装置の内部に置く
必要はなく、外部においてもよい。
〜Ｄ６をＤ／Ａ変換して、アナログデータの出力を行
う。またＡ／Ｄ変換部６０は、入力アナログデータをＡ
／Ｄ変換して、プログラムすべきデジタルデータｄ１〜
ｄ６の出力を行う。なお、Ｄ／Ａ変換部５０およびＡ／
Ｄ変換部６０は本半導体不揮発性記憶装置の内部に置く
必要はなく、外部においてもよい。
【００２４】プログラム電圧発生回路群７０は、それぞ
れのメモリアレイに応じてプログラム電圧発生回路Ｐ１
〜Ｐ４に分割され、プログラム電圧発生回路Ｐ１はメモ
リアレイ１１においてメモリセルｍ１に単ビットデジタ
ル情報ｄ１を記録するためのプログラム電圧ＶＰ１を発
生し、プログラム電圧発生回路Ｐ２はメモリアレイ１２
においてメモリセルｍ２に単ビットデジタル情報ｄ２を
記録するためのプログラム電圧ＶＰ２を発生し、プログ
ラム電圧発生回路Ｐ３はメモリアレイ１３においてメモ
リセルｍ３に２ビットデジタル情報ｄ３およびｄ４を記
録するためのプログラム電圧ＶＰ３を発生し、プログラ
ム電圧発生回路Ｐ４はメモリアレイ１４においてメモリ
セルｍ４に２ビットデジタル情報ｄ５およびｄ６を記録
するためのプログラム電圧ＶＰ４を発生し、当該プログ
ラム電圧Ｖｐ１〜Ｖｐ４を順次ローデコーダ２０に供給
する。
れのメモリアレイに応じてプログラム電圧発生回路Ｐ１
〜Ｐ４に分割され、プログラム電圧発生回路Ｐ１はメモ
リアレイ１１においてメモリセルｍ１に単ビットデジタ
ル情報ｄ１を記録するためのプログラム電圧ＶＰ１を発
生し、プログラム電圧発生回路Ｐ２はメモリアレイ１２
においてメモリセルｍ２に単ビットデジタル情報ｄ２を
記録するためのプログラム電圧ＶＰ２を発生し、プログ
ラム電圧発生回路Ｐ３はメモリアレイ１３においてメモ
リセルｍ３に２ビットデジタル情報ｄ３およびｄ４を記
録するためのプログラム電圧ＶＰ３を発生し、プログラ
ム電圧発生回路Ｐ４はメモリアレイ１４においてメモリ
セルｍ４に２ビットデジタル情報ｄ５およびｄ６を記録
するためのプログラム電圧ＶＰ４を発生し、当該プログ
ラム電圧Ｖｐ１〜Ｖｐ４を順次ローデコーダ２０に供給
する。
【００２５】図５は、図４の半導体不揮発性記憶装置に
おいて読み出し判定回路４０の詳細を示す図であって、
図５（ａ）は読み出し判定回路Ｃ１の詳細を示す図であ
り、図５（ｂ）は読み出し判定回路Ｃ２の詳細を示す図
である。
おいて読み出し判定回路４０の詳細を示す図であって、
図５（ａ）は読み出し判定回路Ｃ１の詳細を示す図であ
り、図５（ｂ）は読み出し判定回路Ｃ２の詳細を示す図
である。
【００２６】図５（ａ）において、ＣＭＰ２ａは比較器
を示し、比較器ＣＭＰ２ａは単ビットデジタル情報を記
録したメモリセルｍ１が接続されたビット線ｂ１ｎの読
み出し電圧と比較電圧ＶＲ２’（図１（ｂ）のＶＲ２に
対応するビット線電圧）との比較結果により、データＤ
１を判定する。
を示し、比較器ＣＭＰ２ａは単ビットデジタル情報を記
録したメモリセルｍ１が接続されたビット線ｂ１ｎの読
み出し電圧と比較電圧ＶＲ２’（図１（ｂ）のＶＲ２に
対応するビット線電圧）との比較結果により、データＤ
１を判定する。
【００２７】図５（ｂ）において、ＣＭＰ１ｂ、ＣＭＰ
２ｂ、ＣＭＰ３ｂは比較器、ＯＲ１ｂ、ＯＲ２ｂはＯＲ
ゲート、ＩＮＶ１ｂはインバータ、ＡＤ１ｂはＡＮＤゲ
ートをそれぞれ示しており、２ビットデジタル情報を記
録したメモリセルｍ３が接続されたビット線ｂ３ｎの読
み出し電圧と比較電圧ＶＲ１’、ＶＲ２’、ＶＲ３’
（図１（ａ）のＶＲ１、ＶＲ２、ＶＲ３に対応するビッ
ト線電圧）との比較結果により、データＤ３およびＤ４
を判定する。
２ｂ、ＣＭＰ３ｂは比較器、ＯＲ１ｂ、ＯＲ２ｂはＯＲ
ゲート、ＩＮＶ１ｂはインバータ、ＡＤ１ｂはＡＮＤゲ
ートをそれぞれ示しており、２ビットデジタル情報を記
録したメモリセルｍ３が接続されたビット線ｂ３ｎの読
み出し電圧と比較電圧ＶＲ１’、ＶＲ２’、ＶＲ３’
（図１（ａ）のＶＲ１、ＶＲ２、ＶＲ３に対応するビッ
ト線電圧）との比較結果により、データＤ３およびＤ４
を判定する。
【００２８】図６は、図４の半導体不揮発性記憶装置に
おいてプログラム電圧発生回路７０の詳細を示す図であ
る。
おいてプログラム電圧発生回路７０の詳細を示す図であ
る。
【００２９】図６において、プログラム電圧発生回路群
７０は、それぞれのメモリアレイに応じてプログラム電
圧発生回路Ｐ１〜Ｐ４に分割され、プログラム電圧発生
回路Ｐ１はメモリアレイ１１に供給するプログラム電圧
ＶＰ１を発生し、プログラム電圧発生回路Ｐ２はメモリ
アレイ１２に供給するプログラム電圧ＶＰ２を発生し、
プログラム電圧発生回路Ｐ３はメモリアレイ１３に供給
するプログラム電圧ＶＰ３を発生し、プログラム電圧発
生回路Ｐ４はメモリアレイ１４に供給するプログラム電
圧ＶＰ４を発生する。７０ａはレベル変換部でありＬＩ
Ｆ１〜ＬＩＦ１２より構成され、データｄ1〜ｄ６のデ
コード出力を入力しＶＣＣ系（電源電圧）からＶＰＰ系
（高電圧系）に変換してプログラム電圧選択信号ＳＬ1
〜ＳＬ１２を出力する。７０ｂはプログラム電圧選択部
でありプログラム電圧選択信号ＳＬ１〜Ｓｌ１２に応じ
て、ＶＰＷ１（５Ｖ）、ＶＰＷ２（１０Ｖ）、ＶＰＷ３
（１１Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に
応じた最適のプログラム電圧Ｖｐ１〜Ｖｐ４を選択し
て、順次ローデコーダ２０に供給する。
７０は、それぞれのメモリアレイに応じてプログラム電
圧発生回路Ｐ１〜Ｐ４に分割され、プログラム電圧発生
回路Ｐ１はメモリアレイ１１に供給するプログラム電圧
ＶＰ１を発生し、プログラム電圧発生回路Ｐ２はメモリ
アレイ１２に供給するプログラム電圧ＶＰ２を発生し、
プログラム電圧発生回路Ｐ３はメモリアレイ１３に供給
するプログラム電圧ＶＰ３を発生し、プログラム電圧発
生回路Ｐ４はメモリアレイ１４に供給するプログラム電
圧ＶＰ４を発生する。７０ａはレベル変換部でありＬＩ
Ｆ１〜ＬＩＦ１２より構成され、データｄ1〜ｄ６のデ
コード出力を入力しＶＣＣ系（電源電圧）からＶＰＰ系
（高電圧系）に変換してプログラム電圧選択信号ＳＬ1
〜ＳＬ１２を出力する。７０ｂはプログラム電圧選択部
でありプログラム電圧選択信号ＳＬ１〜Ｓｌ１２に応じ
て、ＶＰＷ１（５Ｖ）、ＶＰＷ２（１０Ｖ）、ＶＰＷ３
（１１Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に
応じた最適のプログラム電圧Ｖｐ１〜Ｖｐ４を選択し
て、順次ローデコーダ２０に供給する。
【００３０】すわなちプログラム電圧発生回路Ｐ１にお
いては、データｄ１は直接およびインバータＩＮＶ７１
を介しデコード信号としてレベル変換部ＬＩＦ１、ＬＩ
Ｆ２に供給され、レベル変換部ＬＩＦ１、ＬＩＦ２がプ
ログラム電圧選択信号ＳＬ１、ＳＬ２を出力し、それぞ
れ選択トランジスタＴＲ１、ＴＲ２によりＶＰＷ１（５
Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に応じた
最適のプログラム電圧Ｖｐ１を選択して、ローデコーダ
に供給する。またプログラム電圧発生回路Ｐ２において
は、データｄ２は直接およびインバータＩＮＶ７２を介
しデコード信号としてレベル変換部ＬＩＦ３、ＬＩＦ４
に供給され、レベル変換部ＬＩＦ３、ＬＩＦ４がプログ
ラム電圧選択信号ＳＬ３、ＳＬ４を出力し、それぞれ選
択トランジスタＴＲ３、ＴＲ４によりＶＰＷ１（５
Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に応じた
最適のプログラム電圧Ｖｐ２を選択して、ローデコーダ
に供給する。またプログラム電圧発生回路Ｐ３において
は、データｄ３およびｄ４はＡＮＤゲートＡＤ７１〜Ａ
Ｄ７４を介しデコード信号としてレベル変換部ＬＩＦ５
〜ＬＩＦ８に供給され、レベル変換部ＬＩＦ５〜ＬＩＦ
８はプログラム電圧選択信号ＳＬ５〜ＳＬ８を出力し、
それぞれ選択トランジスタＴＲ５〜ＴＲ８によりＶＰＷ
１（５Ｖ）、ＶＰＷ２（１０Ｖ）、ＶＰＷ３（１１
Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に応じた
最適のプログラム電圧Ｖｐ３を選択して、ローデコーダ
に供給する。またプログラム電圧発生回路Ｐ４において
は、データｄ５およびｄ６はＡＮＤゲートＡＤ７５〜Ａ
Ｄ７８を介しデコード信号としてレベル変換部ＬＩＦ９
〜ＬＩＦ１２に供給され、レベル変換部ＬＩＦ９〜ＬＩ
Ｆ１２はプログラム電圧選択信号ＳＬ９〜ＳＬ１２を出
力し、それぞれ選択トランジスタＴＲ９〜ＴＲ１２によ
りＶＰＷ１（５Ｖ）、ＶＰＷ２（１０Ｖ）、ＶＰＷ３
（１１Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に
応じた最適のプログラム電圧Ｖｐ４を選択して、ローデ
コーダに供給する。
いては、データｄ１は直接およびインバータＩＮＶ７１
を介しデコード信号としてレベル変換部ＬＩＦ１、ＬＩ
Ｆ２に供給され、レベル変換部ＬＩＦ１、ＬＩＦ２がプ
ログラム電圧選択信号ＳＬ１、ＳＬ２を出力し、それぞ
れ選択トランジスタＴＲ１、ＴＲ２によりＶＰＷ１（５
Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に応じた
最適のプログラム電圧Ｖｐ１を選択して、ローデコーダ
に供給する。またプログラム電圧発生回路Ｐ２において
は、データｄ２は直接およびインバータＩＮＶ７２を介
しデコード信号としてレベル変換部ＬＩＦ３、ＬＩＦ４
に供給され、レベル変換部ＬＩＦ３、ＬＩＦ４がプログ
ラム電圧選択信号ＳＬ３、ＳＬ４を出力し、それぞれ選
択トランジスタＴＲ３、ＴＲ４によりＶＰＷ１（５
Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に応じた
最適のプログラム電圧Ｖｐ２を選択して、ローデコーダ
に供給する。またプログラム電圧発生回路Ｐ３において
は、データｄ３およびｄ４はＡＮＤゲートＡＤ７１〜Ａ
Ｄ７４を介しデコード信号としてレベル変換部ＬＩＦ５
〜ＬＩＦ８に供給され、レベル変換部ＬＩＦ５〜ＬＩＦ
８はプログラム電圧選択信号ＳＬ５〜ＳＬ８を出力し、
それぞれ選択トランジスタＴＲ５〜ＴＲ８によりＶＰＷ
１（５Ｖ）、ＶＰＷ２（１０Ｖ）、ＶＰＷ３（１１
Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に応じた
最適のプログラム電圧Ｖｐ３を選択して、ローデコーダ
に供給する。またプログラム電圧発生回路Ｐ４において
は、データｄ５およびｄ６はＡＮＤゲートＡＤ７５〜Ａ
Ｄ７８を介しデコード信号としてレベル変換部ＬＩＦ９
〜ＬＩＦ１２に供給され、レベル変換部ＬＩＦ９〜ＬＩ
Ｆ１２はプログラム電圧選択信号ＳＬ９〜ＳＬ１２を出
力し、それぞれ選択トランジスタＴＲ９〜ＴＲ１２によ
りＶＰＷ１（５Ｖ）、ＶＰＷ２（１０Ｖ）、ＶＰＷ３
（１１Ｖ）、ＶＰＷ４（１２Ｖ）の中からデータ内容に
応じた最適のプログラム電圧Ｖｐ４を選択して、ローデ
コーダに供給する。
【００３１】次に、上記構成による動作を説明する。
【００３２】まず、アナログデータを書き込む場合につ
いて説明する。Ａ／Ｄ変換部６０に入力されたアナログ
データがＡ／Ｄ変換され、プログラムすべきデジタルデ
ータｄ１〜ｄ６としてプログラム電圧発生回路群７０に
出力される。プログラム電圧発生回路群７０では、プロ
グラム電圧発生回路Ｐ１でメモリアレイ１１においてメ
モリセルｍ１に単ビットデジタル情報ｄ１を記録するた
めのプログラム電圧ＶＰ１が発生される。同様に、プロ
グラム電圧発生回路Ｐ２でメモリアレイ１２においてメ
モリセルｍ２に単ビットデジタル情報ｄ２を記録するた
めのプログラム電圧ＶＰ２が発生され、プログラム電圧
発生回路Ｐ３でメモリアレイ１３においてメモリセルｍ
３に２ビットデジタル情報ｄ３およびｄ４を記録するた
めのプログラム電圧ＶＰ３が発生され、プログラム電圧
発生回路Ｐ４でメモリアレイ１４においてメモリセルｍ
４に２ビットデジタル情報ｄ５およびｄ６を記録するた
めのプログラム電圧ＶＰ４が発生され、これらプログラ
ム電圧Ｖｐ１〜Ｖｐ４が順次ローデコーダ２０に供給さ
れる。
いて説明する。Ａ／Ｄ変換部６０に入力されたアナログ
データがＡ／Ｄ変換され、プログラムすべきデジタルデ
ータｄ１〜ｄ６としてプログラム電圧発生回路群７０に
出力される。プログラム電圧発生回路群７０では、プロ
グラム電圧発生回路Ｐ１でメモリアレイ１１においてメ
モリセルｍ１に単ビットデジタル情報ｄ１を記録するた
めのプログラム電圧ＶＰ１が発生される。同様に、プロ
グラム電圧発生回路Ｐ２でメモリアレイ１２においてメ
モリセルｍ２に単ビットデジタル情報ｄ２を記録するた
めのプログラム電圧ＶＰ２が発生され、プログラム電圧
発生回路Ｐ３でメモリアレイ１３においてメモリセルｍ
３に２ビットデジタル情報ｄ３およびｄ４を記録するた
めのプログラム電圧ＶＰ３が発生され、プログラム電圧
発生回路Ｐ４でメモリアレイ１４においてメモリセルｍ
４に２ビットデジタル情報ｄ５およびｄ６を記録するた
めのプログラム電圧ＶＰ４が発生され、これらプログラ
ム電圧Ｖｐ１〜Ｖｐ４が順次ローデコーダ２０に供給さ
れる。
【００３３】ローデコーダ２０では、ＸアドレスＸ１〜
Ｘａがデコードされ例えば１本のワード線Ｗｍが選択さ
れ、この選択ワード線にプログラム電圧ＶＰが印加され
る。また、ＹアドレスＹ１〜Ｙｂがデコードされ、例え
ばメモリアレイ１１においてビット線Ｂ１ｎが選択さ
れ、メモリアレイ１２においてビット線Ｂ２ｎが選択さ
れ、メモリアレイ１３においてビット線Ｂ３ｎが選択さ
れ、メモリアレイ１４においてビット線Ｂ４ｎが選択さ
れ、選択ビット線にプログラム電圧が印加される。
Ｘａがデコードされ例えば１本のワード線Ｗｍが選択さ
れ、この選択ワード線にプログラム電圧ＶＰが印加され
る。また、ＹアドレスＹ１〜Ｙｂがデコードされ、例え
ばメモリアレイ１１においてビット線Ｂ１ｎが選択さ
れ、メモリアレイ１２においてビット線Ｂ２ｎが選択さ
れ、メモリアレイ１３においてビット線Ｂ３ｎが選択さ
れ、メモリアレイ１４においてビット線Ｂ４ｎが選択さ
れ、選択ビット線にプログラム電圧が印加される。
【００３４】これにより、メモリセルｍ１にビットデー
タＤ１が記録され、メモリセルｍ２にビットデータＤ２
が記録され、メモリセルｍ３にビットデータＤ３および
Ｄ４が記録され、メモリセルｍ４にビットデータＤ５お
よびＤ６が記録される。すなわち、より高い信頼性の要
求されるＭＳＢ側のビットデータが記録密度が低いが信
頼性の高い第１のメモリアレイ領域１０ａのメモリセル
に記録され、ある程度低い信頼性でも許容されるＬＳＢ
側のビットデータが、記録密度が高いが信頼性の低い第
２のメモリアレイ領域１０ｂのメモリセルに記録され
る。
タＤ１が記録され、メモリセルｍ２にビットデータＤ２
が記録され、メモリセルｍ３にビットデータＤ３および
Ｄ４が記録され、メモリセルｍ４にビットデータＤ５お
よびＤ６が記録される。すなわち、より高い信頼性の要
求されるＭＳＢ側のビットデータが記録密度が低いが信
頼性の高い第１のメモリアレイ領域１０ａのメモリセル
に記録され、ある程度低い信頼性でも許容されるＬＳＢ
側のビットデータが、記録密度が高いが信頼性の低い第
２のメモリアレイ領域１０ｂのメモリセルに記録され
る。
【００３５】次に、読み出し動作について説明する。ロ
ーデコーダ２０において、ＸアドレスＸ１〜Ｘａがデコ
ードされ例えば１本のワード線Ｗｍが選択され、読み出
し電圧Ｖｒｅａｄが印加される。また、カラム選択部群
３０において、ＹアドレスＹ１〜Ｙｂがデコードされ、
例えばメモリアレイ１１においてビット線Ｂ１ｎが選択
され、メモリアレイ１２においてビット線Ｂ２ｎが選択
され、メモリアレイ１３においてビット線Ｂ３ｎが選択
され、メモリアレイ１４においてビット線Ｂ４ｎが選択
され、読み出し時に選択ビット線が読み出し判定回路群
４０に接続される。
ーデコーダ２０において、ＸアドレスＸ１〜Ｘａがデコ
ードされ例えば１本のワード線Ｗｍが選択され、読み出
し電圧Ｖｒｅａｄが印加される。また、カラム選択部群
３０において、ＹアドレスＹ１〜Ｙｂがデコードされ、
例えばメモリアレイ１１においてビット線Ｂ１ｎが選択
され、メモリアレイ１２においてビット線Ｂ２ｎが選択
され、メモリアレイ１３においてビット線Ｂ３ｎが選択
され、メモリアレイ１４においてビット線Ｂ４ｎが選択
され、読み出し時に選択ビット線が読み出し判定回路群
４０に接続される。
【００３６】読み出し判定回路群４０においては、読み
出し判定回路Ｃ１でメモリアレイ１１において単ビット
デジタル情報を記録したメモリセルｍ１が接続されたビ
ット線ｂ１ｎの読み出し電圧よりデータＤ１が判定され
る。同様に、読み出し判定回路Ｃ２でメモリアレイ１２
において単ビットデジタル情報を記録したメモリセルｍ
２が接続されたビット線ｂ２ｎの読み出し電圧よりデー
タＤ２が判定され、読み出し判定回路Ｃ３でメモリアレ
イ１３において２ビットデジタル情報を記録したメモリ
セルｍ３が接続されたビット線ｂ３ｎの読み出し電圧よ
りデータＤ３およびＤ４が判定され、読み出し判定回路
Ｃ４でメモリアレイ１４において２ビットデジタル情報
を記録したメモリセルｍ４が接続されたビット線ｂ４ｎ
の読み出し電圧よりデータＤ５およびＤ６が判定され、
各判定デジタルデータがＤ／Ａ変換部５０に出力され
る。そして、Ｄ／Ａ変換部５０で、読み出しデータＤ１
〜Ｄ６がＤ／Ａ変換され、アナログデータとして出力さ
れる。
出し判定回路Ｃ１でメモリアレイ１１において単ビット
デジタル情報を記録したメモリセルｍ１が接続されたビ
ット線ｂ１ｎの読み出し電圧よりデータＤ１が判定され
る。同様に、読み出し判定回路Ｃ２でメモリアレイ１２
において単ビットデジタル情報を記録したメモリセルｍ
２が接続されたビット線ｂ２ｎの読み出し電圧よりデー
タＤ２が判定され、読み出し判定回路Ｃ３でメモリアレ
イ１３において２ビットデジタル情報を記録したメモリ
セルｍ３が接続されたビット線ｂ３ｎの読み出し電圧よ
りデータＤ３およびＤ４が判定され、読み出し判定回路
Ｃ４でメモリアレイ１４において２ビットデジタル情報
を記録したメモリセルｍ４が接続されたビット線ｂ４ｎ
の読み出し電圧よりデータＤ５およびＤ６が判定され、
各判定デジタルデータがＤ／Ａ変換部５０に出力され
る。そして、Ｄ／Ａ変換部５０で、読み出しデータＤ１
〜Ｄ６がＤ／Ａ変換され、アナログデータとして出力さ
れる。
【００３７】以上説明したように、本発明の第１実施形
態の半導体不揮発性記憶装置によれば、アナログデータ
をデジタル変換したデジタルデータをＭＳＢ側のビット
データをＬＳＢ側のビットデータに分割し、より高い信
頼性の要求されるＭＳＢ側のビットデータを、記録密度
が低いが信頼性の高い第１のメモリアレイ領域のメモリ
セルに記録し、ある程度低い信頼性でも許容されるＬＳ
Ｂ側のビットデータを、記録密度が高いが信頼性の低い
第２のメモリアレイ領域のメモリセルに記録するように
した。したがって、１個のメモリセルに２ビット以上の
多ビットデジタル情報を記録できる半導体不揮発性記憶
装置を用いてオーディオ信号データまたはビデオ信号デ
ータ等のアナログデータをデジタル変換したデジタルデ
ータを記録する場合に、メモリの記録効率を大きく犠牲
にすることなしに、大幅に信頼性の向上を図ることがで
きる。
態の半導体不揮発性記憶装置によれば、アナログデータ
をデジタル変換したデジタルデータをＭＳＢ側のビット
データをＬＳＢ側のビットデータに分割し、より高い信
頼性の要求されるＭＳＢ側のビットデータを、記録密度
が低いが信頼性の高い第１のメモリアレイ領域のメモリ
セルに記録し、ある程度低い信頼性でも許容されるＬＳ
Ｂ側のビットデータを、記録密度が高いが信頼性の低い
第２のメモリアレイ領域のメモリセルに記録するように
した。したがって、１個のメモリセルに２ビット以上の
多ビットデジタル情報を記録できる半導体不揮発性記憶
装置を用いてオーディオ信号データまたはビデオ信号デ
ータ等のアナログデータをデジタル変換したデジタルデ
ータを記録する場合に、メモリの記録効率を大きく犠牲
にすることなしに、大幅に信頼性の向上を図ることがで
きる。
【００３８】第２実施形態 図７は、本発明に係る半導体不揮発性記憶装置（この場
合はメモリシステム）についての第２の実施形態を示す
図である。図７の第２の実施形態は基本的に図４の第１
の実施形態と基本的に同じ構成であるが、単ビットデジ
タル情報を記録するメモリセルと２ビットデジタル情報
を記録するメモリセルが、同一チップ内の別のメモリア
レイ領域ではなく、それぞれ別の半導体メモリチップに
在する点が異なる。図７において、１００ａは第１の半
導体メモリチップ、１００ｂは第２の半導体メモリチッ
プ、２０はローデコーダ、３０はカラム選択部群、４０
は読み出し判定回路群、５０はＤ／Ａ変換部、６０はＡ
／Ｄ変換部、７０はプログラム電圧発生回路群をそれぞ
れ示している。
合はメモリシステム）についての第２の実施形態を示す
図である。図７の第２の実施形態は基本的に図４の第１
の実施形態と基本的に同じ構成であるが、単ビットデジ
タル情報を記録するメモリセルと２ビットデジタル情報
を記録するメモリセルが、同一チップ内の別のメモリア
レイ領域ではなく、それぞれ別の半導体メモリチップに
在する点が異なる。図７において、１００ａは第１の半
導体メモリチップ、１００ｂは第２の半導体メモリチッ
プ、２０はローデコーダ、３０はカラム選択部群、４０
は読み出し判定回路群、５０はＤ／Ａ変換部、６０はＡ
／Ｄ変換部、７０はプログラム電圧発生回路群をそれぞ
れ示している。
【００３９】第１の半導体メモリチップ１００ａは、そ
れぞれのメモリセルが単ビットデジタル情報を記録する
メモリセルｍ１およびｍ２を配置したメモリアレイ１１
ａおよび１２ａより構成され、専用のローデコーダａ２
０ａおよびカラム選択部ａ３０ａを備えている。第２の
半導体メモリチップ２００ａは、それぞれのメモリセル
が２ビットデジタル情報を記録するメモリセルｍ３およ
びｍ４を配置したメモリアレイ１３ｂおよび１４ｂより
構成され、専用のローデコーダｂ２０ｂおよびカラム選
択部ｂ３０ｂを備えている。
れぞれのメモリセルが単ビットデジタル情報を記録する
メモリセルｍ１およびｍ２を配置したメモリアレイ１１
ａおよび１２ａより構成され、専用のローデコーダａ２
０ａおよびカラム選択部ａ３０ａを備えている。第２の
半導体メモリチップ２００ａは、それぞれのメモリセル
が２ビットデジタル情報を記録するメモリセルｍ３およ
びｍ４を配置したメモリアレイ１３ｂおよび１４ｂより
構成され、専用のローデコーダｂ２０ｂおよびカラム選
択部ｂ３０ｂを備えている。
【００４０】ここで、［ＭＳＢ＝Ｄ１, …, ＬＳＢ
＝Ｄ６］を記録する場合、メモリセルｍ１にビットデー
タＤ１を記録し、メモリセルｍ２にビットデータＤ２を
記録し、メモリセルｍ３にビットデータＤ３およびＤ４
を記録し、メモリセルｍ４に美とデータＤ５およびＤ６
を記録する。すわなち、デジタルデータをＭＳＢ側のビ
ットデータとＬＳＢ側のビットデータに分割し、より高
い信頼性の要求されるＭＳＢ側のビットデータを、記録
密度が低いが信頼性の高い第１の半導体メモリチップの
メモリセルに記録し、ある程度低い信頼性でも許容され
るＬＳＢ側のビットデータを、記録密度が高い信頼性の
低い第２に半導体メモリチップのメモリセルに記録す
る。
＝Ｄ６］を記録する場合、メモリセルｍ１にビットデー
タＤ１を記録し、メモリセルｍ２にビットデータＤ２を
記録し、メモリセルｍ３にビットデータＤ３およびＤ４
を記録し、メモリセルｍ４に美とデータＤ５およびＤ６
を記録する。すわなち、デジタルデータをＭＳＢ側のビ
ットデータとＬＳＢ側のビットデータに分割し、より高
い信頼性の要求されるＭＳＢ側のビットデータを、記録
密度が低いが信頼性の高い第１の半導体メモリチップの
メモリセルに記録し、ある程度低い信頼性でも許容され
るＬＳＢ側のビットデータを、記録密度が高い信頼性の
低い第２に半導体メモリチップのメモリセルに記録す
る。
【００４１】第２の実施形態における他の部分の構成、
動作については、第１の実施形態と同様であるから、再
度の説明を省略する。以上説明したように、本発明の第
２実施形態の半導体不揮発性記憶装置（メモリーシステ
ム）によれば、アナログデータをデジタル変換したデジ
タルデータをＭＳＢ側のビットデータとＬＳＢ側のビッ
トデータに分割し、より高い信頼性の要求されるＭＳＢ
側のビットデータを、記録密度が低いが信頼性の高い第
１の半導体メモリチップのメモリセルに記録し、ある程
度低い信頼性でも許容されるＬＳＢ側のビットデータ
を、記録密度が高い信頼性の低い第２の半導体メモリチ
ップのメモリセルに記録するようにした。したがって、
１個のメモリセルに２ビット以上の多ビットデジタル情
報を記録できる半導体メモリチップを用いてオーディオ
信号データまたはビデオ信号データ等のアナログデータ
をデジタル変換したデジタルデータを記録する場合に、
メモリの記録効率を大きく犠牲にすることなしに、大幅
に信頼性の向上を図ることができる。
動作については、第１の実施形態と同様であるから、再
度の説明を省略する。以上説明したように、本発明の第
２実施形態の半導体不揮発性記憶装置（メモリーシステ
ム）によれば、アナログデータをデジタル変換したデジ
タルデータをＭＳＢ側のビットデータとＬＳＢ側のビッ
トデータに分割し、より高い信頼性の要求されるＭＳＢ
側のビットデータを、記録密度が低いが信頼性の高い第
１の半導体メモリチップのメモリセルに記録し、ある程
度低い信頼性でも許容されるＬＳＢ側のビットデータ
を、記録密度が高い信頼性の低い第２の半導体メモリチ
ップのメモリセルに記録するようにした。したがって、
１個のメモリセルに２ビット以上の多ビットデジタル情
報を記録できる半導体メモリチップを用いてオーディオ
信号データまたはビデオ信号データ等のアナログデータ
をデジタル変換したデジタルデータを記録する場合に、
メモリの記録効率を大きく犠牲にすることなしに、大幅
に信頼性の向上を図ることができる。
【００４２】なお、本願発明において、便宜上ＮＯＲ型
フラッシュメモリを中心に説明を行ったが、本願発明が
ＮＡＮＤ型フラッシュメモリ等の他の半導体不揮発性記
憶装置に適用できることはいうまでもないことである。
また、本願発明においては、便宜上アナログデータを直
接にデジタル変換したデジタルデータの場合を中心に説
明を行ったが、本願発明におけるデジタルデータには、
直接にデジタル変換したデジタルデータに限られず、Ｍ
ＰＥＧ等の圧縮技術によりデジタル変換したデジタルデ
ータ等も含まれることはいうまでもないことである。
フラッシュメモリを中心に説明を行ったが、本願発明が
ＮＡＮＤ型フラッシュメモリ等の他の半導体不揮発性記
憶装置に適用できることはいうまでもないことである。
また、本願発明においては、便宜上アナログデータを直
接にデジタル変換したデジタルデータの場合を中心に説
明を行ったが、本願発明におけるデジタルデータには、
直接にデジタル変換したデジタルデータに限られず、Ｍ
ＰＥＧ等の圧縮技術によりデジタル変換したデジタルデ
ータ等も含まれることはいうまでもないことである。
【００４３】
【発明の効果】以上説明したように本発明によれば、１
個のメモリセルに２ビット以上の多ビットデジタル情報
を記録できる半導体不揮発性記憶装置にオーディオ信号
データまたはビデオ信号データ等のアナログデータをデ
ジタル変換したデジタルデータを記録する場合に、メモ
リの記録効率を大きく犠牲にすることなしに、大幅に信
頼性の向上を図ることができる。
個のメモリセルに２ビット以上の多ビットデジタル情報
を記録できる半導体不揮発性記憶装置にオーディオ信号
データまたはビデオ信号データ等のアナログデータをデ
ジタル変換したデジタルデータを記録する場合に、メモ
リの記録効率を大きく犠牲にすることなしに、大幅に信
頼性の向上を図ることができる。
【図１】ＮＯＲ型フラッシュメモリの各メモリセルに２
ビットデジタル情報および１ビットデジタル情報を記録
した場合の、スレッショルド電圧Ｖｔｈ分布を示す図で
ある。
ビットデジタル情報および１ビットデジタル情報を記録
した場合の、スレッショルド電圧Ｖｔｈ分布を示す図で
ある。
【図２】ＮＯＲ型フラッシュメモリのデータプログラム
時の等価回路図、および各メモリセルに２ビットデジタ
ル情報をプログラムする場合の、各データ内容に応じた
Ｖｔｈ狙い目、およびバイアス条件の設定を示す表であ
る。
時の等価回路図、および各メモリセルに２ビットデジタ
ル情報をプログラムする場合の、各データ内容に応じた
Ｖｔｈ狙い目、およびバイアス条件の設定を示す表であ
る。
【図３】アナログデータをｎビットのデジタルデータに
デジタル変換した場合に、ＬＳＢのビットデータ誤変化
した場合およびＭＳＢのビットデータ誤変化した場合の
データ波形である。
デジタル変換した場合に、ＬＳＢのビットデータ誤変化
した場合およびＭＳＢのビットデータ誤変化した場合の
データ波形である。
【図４】本発明に係る半導体不揮発性記憶装置について
の第１の実施形態を示す図である。
の第１の実施形態を示す図である。
【図５】図４の半導体不揮発性記憶装置において、読み
出し判定回路４０の詳細を示す図である。
出し判定回路４０の詳細を示す図である。
【図６】図４の半導体不揮発性記憶装置において、プロ
グラム電圧発生回路７０の詳細を示す図である。
グラム電圧発生回路７０の詳細を示す図である。
【図７】本発明に係る半導体不揮発性記憶装置（この場
合はメモリシステム）についての第２の実施形態を示す
図である。
合はメモリシステム）についての第２の実施形態を示す
図である。
１０・・・メモリアレイ部、２０・・・ローデコーダ、
３０・・・カラム選択部群、４０・・・読み出し判定回
路群、５０・・・Ｄ／Ａ変換部、６０・・・Ａ／Ｄ変換
部、７０・・・プログラム電圧発生回路群、７０ａ・・
・レベル変換部、７０ｂ・・・プログラム電圧選択部、
１００ａ・・・第１の半導体メモリチップ、１００ｂ・
・・第２の半導体メモリチップ。
３０・・・カラム選択部群、４０・・・読み出し判定回
路群、５０・・・Ｄ／Ａ変換部、６０・・・Ａ／Ｄ変換
部、７０・・・プログラム電圧発生回路群、７０ａ・・
・レベル変換部、７０ｂ・・・プログラム電圧選択部、
１００ａ・・・第１の半導体メモリチップ、１００ｂ・
・・第２の半導体メモリチップ。
Claims (10)
- 【請求項１】アナログデータをデジタル変換したデジタ
ルデータを記録する半導体不揮発性記憶装置であって、 各メモリセルがｊビット（ｊ≧１）の単ビットデジタル
情報または多ビットデジタル情報を記録するメモリアレ
イを少なくとも１個備えた第１のメモリアレイ領域と、 各メモリセルがｋビット（ｋ＞ｊ）の多ビットデジタル
情報を記録するメモリアレイを少なくとも１個備えた第
２のメモリアレイ領域と、 上記デジタルデータを、ＭＳＢ側のビットデータとＬＳ
Ｂ側のビットデータに分割する手段と、 上記デジタルデータのうち、上記ＭＳＢ側のビットデー
タを上記第１のメモリアレイ領域の対応するメモリセル
に記録する手段と、 上記デジタルデータのうち、上記ＬＳＢ側のビットデー
タを上記第２のメモリアレイ領域の対応するメモリセル
に記録する手段とを備えた半導体不揮発性記憶装置。 - 【請求項２】上記アナログデータは、オーディオ信号デ
ータまたはビデオ信号データである請求項１記載の半導
体不揮発性記憶装置。 - 【請求項３】上記第２のメモリアレイ領域のメモリセル
にｋビットの多ビットデジタル情報をプログラムする手
段は、当該多ビットデジタル情報に応じて設定された複
数のプログラム電圧のうち任意の一のプログラムをデー
タ内容に応じて選択することによりプログラムを行う請
求項１記載の半導体不揮発性記憶装置。 - 【請求項４】上記第２のメモリアレイ領域のメモリセル
に記録されたｋビットの多ビットデジタル情報を読み出
す手段は、メモリセルの読み出しビット線電圧と上記該
多ビットデジタル情報に応じて設定された複数の基準電
圧の比較により読み出しを行う請求項１記載の半導体不
揮発性記憶装置。 - 【請求項５】アナログデータをデジタル変換したデジタ
ルデータを記録する半導体不揮発性記憶装置であって、 各メモリセルが１ビットの単ビットデジタル情報を記録
するメモリアレイを少なくとも１個備えた第１のメモリ
アレイ領域と、 各メモリセルが２ビットのビットデジタル情報を記録す
るメモリアレイを少なくとも１個備えた第２のメモリア
レイ領域と、 上記デジタルデータを、ＭＳＢ側のビットデータとＬＳ
Ｂ側のビットデータに分割する手段と、 上記デジタルデータのうち、上記ＭＳＢ側のビットデー
タを上記第１のメモリアレイ領域の対応するメモリセル
に記録する手段と、 上記デジタルデータのうち、上記ＬＳＢ側のビットデー
タを上記第２のメモリアレイ領域の対応するメモリセル
に記録する手段とを備えた半導体不揮発性記憶装置。 - 【請求項６】アナログデータをデジタル変換したデジタ
ルデータを記録するメモリシステムであって、 各メモリセルがｊビット（ｊ≧１）の単ビットデジタル
情報または多ビットデジタル情報を記録するメモリアレ
イを少なくとも１個備えた第１の半導体メモリチップ
と、 各メモリセルがｋビット（ｋ＞ｊ）の多ビットデジタル
情報を記録するメモリアレイを少なくとも１個備えた第
２の半導体メモリチップと、 上記デジタルデータを、ＭＳＢ側のビットデータとＬＳ
Ｂ側のビットデータに分割する手段と、 上記デジタルデータのうち、上記ＭＳＢ側のビットデー
タを上記第１の半導体メモリチップの対応するメモリセ
ルに記録する手段と、 上記デジタルデータのうち、上記ＬＳＢ側のビットデー
タを上記第２の半導体メモリチップの対応するメモリセ
ルに記録する手段とを備えたメモリシステム。 - 【請求項７】上記アナログデータは、オーディオ信号デ
ータまたはビデオ信号データである請求項６記載のメモ
リシステム。 - 【請求項８】上記第２の半導体メモリチップのメモリセ
ルにｋビットの多ビットデジタル情報をプログラムする
手段は、当該多ビットデジタル情報に応じて設定された
複数のプログラム電圧のうち任意の一のプログラムをデ
ータ内容に応じて選択することにより行う請求項６記載
のメモリシステム。 - 【請求項９】上記第２の半導体メモリチップのメモリセ
ルに記録されたｋビットの多ビットデジタル情報を読み
出す手段は、メモリセルの読み出しビット線電圧と当該
多ビットデジタル情報に応じて設定された複数の基準電
圧の比較により行う請求項６記載のメモリシステム。 - 【請求項１０】アナログデータをデジタル変換したデジ
タルデータを記録するメモリシステムであって、 各メモリセルが１ビットの単ビットデジタル情報を記録
するメモリアレイを少なくとも１個備えた第１の半導体
メモリチップと、 各メモリセルが２ビットの多ビットデジタル情報を記録
するメモリアレイを少なくとも１個備えた第２の半導体
メモリチップと、 上記デジタルデータを、ＭＳＢ側のビットデータとＬＳ
Ｂ側のビットデータに分割する手段と、 上記デジタルデータのうち、上記ＭＳＢ側のビットデー
タを上記第１の半導体メモリチップの対応するメモリセ
ルに記録する手段と、 上記デジタルデータのうち、上記ＬＳＢ側のビットデー
タを上記第２の半導体メモリチップの対応するメモリセ
ルに記録する手段とを備えたメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35564097A JPH11185491A (ja) | 1997-12-24 | 1997-12-24 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35564097A JPH11185491A (ja) | 1997-12-24 | 1997-12-24 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11185491A true JPH11185491A (ja) | 1999-07-09 |
Family
ID=18445015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35564097A Pending JPH11185491A (ja) | 1997-12-24 | 1997-12-24 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11185491A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669351B1 (ko) | 2005-07-29 | 2007-01-16 | 삼성전자주식회사 | 멀티 레벨 셀 플래시 메모리의 프로그램 방법 및 장치 |
| WO2007067768A1 (en) * | 2005-12-09 | 2007-06-14 | Micron Technology, Inc. | Single level cell programming in a multiple level cell non-volatile memory device |
| KR100769258B1 (ko) | 2006-10-23 | 2007-10-22 | 삼성전자주식회사 | 문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치 |
| JP2009134799A (ja) * | 2007-11-29 | 2009-06-18 | Toshiba Corp | メモリシステム |
| US7643340B2 (en) | 2006-06-16 | 2010-01-05 | Samsung Electronics Co., Ltd. | Method and apparatus for programming multi level cell flash memory device |
| JP2014142986A (ja) * | 2012-12-26 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2020237026A1 (en) | 2019-05-23 | 2020-11-26 | Hefei Reliance Memory Limited | Mixed digital-analog memory devices and circuits for secure storage and computing |
-
1997
- 1997-12-24 JP JP35564097A patent/JPH11185491A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669351B1 (ko) | 2005-07-29 | 2007-01-16 | 삼성전자주식회사 | 멀티 레벨 셀 플래시 메모리의 프로그램 방법 및 장치 |
| WO2007067768A1 (en) * | 2005-12-09 | 2007-06-14 | Micron Technology, Inc. | Single level cell programming in a multiple level cell non-volatile memory device |
| US7529129B2 (en) | 2005-12-09 | 2009-05-05 | Micron Technology, Inc. | Single level cell programming in a multiple level cell non-volatile memory device |
| US7643340B2 (en) | 2006-06-16 | 2010-01-05 | Samsung Electronics Co., Ltd. | Method and apparatus for programming multi level cell flash memory device |
| KR100769258B1 (ko) | 2006-10-23 | 2007-10-22 | 삼성전자주식회사 | 문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치 |
| US7468924B2 (en) | 2006-10-23 | 2008-12-23 | Samsung Electronics Co., Ltd. | Non-volatile memory device capable of reducing threshold voltage distribution |
| JP2009134799A (ja) * | 2007-11-29 | 2009-06-18 | Toshiba Corp | メモリシステム |
| JP2014142986A (ja) * | 2012-12-26 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2020237026A1 (en) | 2019-05-23 | 2020-11-26 | Hefei Reliance Memory Limited | Mixed digital-analog memory devices and circuits for secure storage and computing |
| EP3973529A4 (en) * | 2019-05-23 | 2023-04-05 | Hefei Reliance Memory Limited | MIXED DIGITAL-ANALOG STORAGE DEVICES AND CIRCUITS FOR SECURE STORAGE AND COMPUTATION |
| US11694744B2 (en) | 2019-05-23 | 2023-07-04 | Hefei Reliance Memory Limited | Mixed digital-analog memory devices and circuits for secure storage and computing |
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