JPH11186301A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11186301A
JPH11186301A JP35746697A JP35746697A JPH11186301A JP H11186301 A JPH11186301 A JP H11186301A JP 35746697 A JP35746697 A JP 35746697A JP 35746697 A JP35746697 A JP 35746697A JP H11186301 A JPH11186301 A JP H11186301A
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  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 実装したときの有効面積率を向上でき、コス
トダウンが可能な半導体装置の製造方法を提供する。 【解決手段】 少なくともアイランド３３とリード端子
３４を有する共通基板３０を準備する。共通基板３０に
対して半導体チップ３９ダイボンド、ワイヤボンドし、
更に樹脂５２を滴下して全ての半導体チップ３９を共通
に封止する。樹脂５２の湾曲した表面を削って平坦面に
加工し、その後樹脂５２と共通基板３０とを同時に切断
して個々の半導体装置を切り出す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、実装面積を縮小して実装効率を向上できる半導体
装置の製造方法に関する。
【０００２】
【従来の技術】ＩＣ、ディスクリート素子等の半導体装
置は、図６（Ａ）に示すような封止技術が用いられる。
１はシリコン基板、２はシリコン半導体チップ１が固着
されるアイランド、３はリード端子、４はボンディング
ワイヤ、５は封止用の樹脂である。
【０００３】例えばＮＰＮ型トランジスタ素子を形成し
た半導体チップ１は、アイランド２の上に半田等のろう
材６を介して固着され、半導体チップ１の周辺に配置し
たリード端子３とトランジスタ素子のベース電極、エミ
ッタ電極とがそれぞれボンディングワイヤー４で電気的
に接続されている。アイランド２がコレクタ電極とな
る。
【０００４】半導体チップ１をアイランド上に実装した
後、エポキシ樹脂等の熱硬化型樹脂４によりトランスフ
ァーモールドによって、半導体チップ１とリード端子３
の一部を完全に被覆保護し、３端子構造の半導体装置が
提供される。樹脂５の外部に導出されたリード端子３は
Ｚ字型に折り曲げられる。上記の半導体装置の製造工程
にあっては、アイランド２とリード端子３は、銅素材ま
たは鉄素材からなるフープ状あるいは短冊状のリードフ
レームの状態で供給され、該リードフレームには例えば
半導体装置２０個分のアイランド２とリード端子３が形
成されている。
【０００５】そして、図６（Ｂ）を参照して、上金型７
及び下金型８によって個々の半導体装置の外形形状に合
致した空間であるキャビティ９を構成し、該キャビティ
の内部にダイボンド及びワイヤボンドを施したリードフ
レームを設置し、この状態でキャビティ９内に樹脂を注
入することによりトランスファーモールドが行われる。
更に、樹脂封止した後に前記リードフレームからリード
部分他を切断することで半導体装置を個々の素子に分離
している。
【０００６】
【発明が解決しようとする課題】第１の課題：樹脂モー
ルドされた半導体装置は、通常、ガラスエポキシ基板等
のプリント基板に実装され、同じくプリント基板上に実
装された他の素子と電気的に接続することにより、所望
の回路網を構成する。この時、リード端子３が樹脂５の
外部に導出された半導体装置では、リード端子３の先端
から先端までの距離１０を実装面積として占有するの
で、実装面積が大きいという欠点がある。
【０００７】第２の課題：トランスファーモールド技術
は、上下金型が形成する空間（キャビティ）内に樹脂を
注入することによって半導体チップを封止する技術であ
るが、従来は製造する半導体装置１個毎にキャビティを
設け、該キャビティ毎に前記樹脂を注入するための通路
を前記金型表面に設けている。封止は、キャビティ及び
樹脂を注入する通路を樹脂で充満した状態で樹脂を硬化
させることにより行われる。通常の封止技術に用いられ
るエポキシ樹脂は熱硬化性であり、再利用が不可能であ
るので、前記樹脂を注入する通路等に残ったままで硬化
した樹脂は製品として使用されることなく廃棄処分とな
る。その為、特に小型化したパッケージの製造において
は、半導体製品となる樹脂の量よりは前記廃棄処分にな
る樹脂の量が多く、その利用効率が悪いという欠点があ
った。
【０００８】
【課題を解決するための手段】本発明は、上記従来の欠
点に鑑み成されたもので、素子搭載部を多数有する共通
基板上に半導体チップを搭載する工程と、全体を共通の
樹脂層で被覆する工程と、共通の樹脂層の上部を平坦面
に加工する工程と、前記樹脂層を素子搭載部毎に、共通
基板と共に切断する工程と、を具備するものである。
【０００９】
【発明の実施の形態】以下に本発明の製造方法を詳細に
説明する。 第１工程：図１ 先ず、共通基板３０を準備し、半導体チップのダイボン
ドとワイヤボンドを行う。第１の形態として金属製リー
ドフレームを示した。図１（Ａ）は共通基板３０の平面
図であり、図１（Ｂ）は図１（Ａ）のＡＡ断面図であ
る。
【００１０】本発明で用いた共通基板３０は、半導体チ
ップを搭載するための多数の素子搭載部３１、３１
Ａ．．．．が行・列方向（又はそれらの一方方向にの
み）に複数個繰り返しパターンで配置されており、該多
数個の素子搭載部３１は、それらの周囲を取り囲む様に
配置した枠体部３２によって保持されている。素子搭載
部３１は、半導体チップを固着するアイランド３３と、
外部接続用電極となる複数のリード端子３４を少なくと
も具備する。この時、特定のアイランド３３に対して
は、その隣に隣接するアイランド３３Ａに連結するリー
ド端子３４が対応して１つの素子搭載部３１を構成す
る。アイランド３３とリード端子３４との連結部分近傍
のリード端子３４には、部分的に線幅を細く加工した凹
部３６を形成している。この様に素子搭載部３１を行・
列方向に複数配置することで、１本の短冊状の共通基板
３０に例えば１００個の素子搭載部３１を配置する。図
中Ｄ１〜Ｄ６は後の工程でダイシングする切断ラインを
示し、該切断ラインで囲まれた領域が素子搭載部３１で
ある。
【００１１】上記の共通基板３０は、例えば、約０．４
ｍｍ厚の銅系の金属材料で形成された帯状あるいは矩形
状のリードフレーム用金属薄板を用意し、このリードフ
レーム用金属薄板を０．２ｍｍ程掘り下げるようにエッ
チングすることによって得ることができる。裏面側のエ
ッチングされていない箇所を裏板５０と定義する。ま
た、１枚の板状材料を裏板５０として別に準備し、図１
（Ａ）に図示したのと同様のパターンに開口したリード
フレームとを張り合わせて形成しても良い。
【００１２】次に、ダイボンド工程とワイヤボンド工程
を行う。各アイランド３３、３３Ａの一主面上にＡｇペ
ースト、半田等の導電ペーストを塗布し、その導電ペー
ストを介して各アイランド３３、３３Ａ上に半導体チッ
プ３９を固着する。更に、半導体チップ３９の表面に形
成されたボンディングパッドと、これに対応するリード
端子３４とをワイヤ４０でワイヤボンディングする。ワ
イヤ４０は例えば直径が２０μの金線から成る。ここ
で、ワイヤ４０は各アイランド３３上に固着した半導体
チップ３９の表面電極と、その隣に隣接した他のアイラ
ンド３３Ａから延在するリード端子３４とを接続する。
【００１３】半導体チップ３９が固着されたアイランド
３３の裏面は、係る半導体チップ３９の外部接続用の電
極として用いることができる。アイランド３３の裏面を
接続用端子の１つとして用いる形態は、半導体チップ３
９として例えばトランジスタ、パワーＭＯＳＦＥＴ等
の、電流経路が垂直方向になる半導体デバイス素子に適
している。
【００１４】第２工程：図２（Ａ）（Ｂ） 次に、全体を樹脂モールドする。ダイボンドとワイヤボ
ンドを終了した共通基板３０を作業台上に設置し、基板
３０上方からディスペンサー５１により所定量の液体樹
脂５２を滴下（ポッティング）する。樹脂５２として例
えばＣＶ５７６ＡＮ（松下電工製）を用いた。滴下した
液体樹脂５２は表面張力を有しているので、基板３０全
体を被覆するように供給すると、その表面が図２（Ｂ）
に示すように湾曲面を構成する。樹脂５２は、各半導体
チップ３９．．．を個別にパッケージングするものでは
なく、全ての半導体チップ３９を共通に被うように形成
する。尚、図２（Ｃ）に示すように、共通基板３０の枠
体部３２に高さ数ｍｍ、幅数ｍｍの環状のダム５３を形
成しておき、該ダム５３で囲まれた領域を満たすように
液状の樹脂５２を充填するような方法も考えられる。
【００１５】この様にして半導体チップ３９を封止した
後に、１００〜２００度、数時間の熱処理（キュア）に
て樹脂５２を硬化させる。 第３工程：図２（Ｄ） 次に、樹脂５２の湾曲した表面を削って平坦面を形成す
る。ダイシング装置を用い、ダイシングブレード５４に
よって樹脂５２の表面が共通基板３０から一定の高さに
揃うように、樹脂５２を削る。平坦面は、少なくとも最
も外側に位置する半導体チップ３９を個別半導体装置に
分離したときに、規格化したパッケージサイズの樹脂外
形を構成できるように、その端部まで拡張する。前記ブ
レードには様々な板厚のものが準備されており、用いる
ブレードの板厚に応じて、複数回繰り返すことで全体を
平坦面に形成する。尚、ダイシングブレードの他に砥石
による研磨等でも平坦面を形成することが可能である。
【００１６】第４工程：図２（Ｅ） 次に、素子搭載部３１毎に樹脂５２を切断して各々の素
子Ａ、素子Ｂ、素子Ｃ．．．．を分離する。分離に先立
ち、図１に示したリードフレームの場合は、あらかじめ
裏板５０を除去する。裏板５０が張り合わせの場合は裏
板５０を剥がし、一枚の板状材料からハーフエッチング
によって形成したものでは、裏板５０に相当する箇所を
削って、アイランド３３とリード端子３４のパターンが
裏面側からも目視できる状態に形成する。裏板５０を削
る手法としては、第３工程と同様にダイシングブレード
によるダイシングや、他にもエッチング、砥石研磨等が
あげられる。
【００１７】そして、アイランド３３とこの上に固着さ
れた半導体チップ３９に接続されたリード端子３４を囲
む領域で分離するような切断ラインＤ１〜Ｄ６で切断す
ることにより、素子搭載部３１毎に分割した半導体装置
を形成する。切断にはダイシング装置が用いられ、ダイ
シング装置のブレードによって樹脂５２と共通基板３０
とを同時に切断する。また、切断したリード端子３４の
他方はアイランド３３に連続する突起部として残存す
る。切断されたリード端子３４及び突起部の切断面は、
樹脂５２の切断面と同一平面を形成し、該同一平面に露
出する。ダイシング工程においては裏面側にブルーシー
ト（たとえば、商品名：ＵＶシート、リンテック株式会
社製）を貼り付け、前記ダイシングブレードがブルーシ
ートの表面に到達するような切削深さで切断する。この
時に、枠体３２にあらかじめ形成した合わせマーク３７
をダイシング装置側で自動認識し、これを位置基準とし
て用いてダイシングする。更に、ダイシングブレードが
リード端子３３の凹部３６上を通過するようにダイシン
グした。これで、切断後のリード端子３３の先端部が先
細りの形状となり、樹脂５２から容易には抜け落ちない
形状に加工できる。
【００１８】図３は斯かる製造方法によって形成した完
成後の半導体装置を裏面側からみたときの斜視図であ
る。半導体チップ３９とボンディングワイヤ４０を含め
て、アイランド３３とリード端子３４が樹脂５２でモー
ルドされて、大略直方体のパッケージ形状を形成する。
樹脂４１の外形寸法は、縦×横×高さが、約０．７ｍｍ
×１．０ｍｍ×０．６ｍｍである。直方体のパッケージ
外形を形成する６面のうち、少なくとも４つの側面は樹
脂５２を切断した（第４工程参照）切断面で構成され
る。該切断面に沿ってリード端子３４の切断面３４ａが
露出する。アイランド３３には切断されたリード端子３
４の名残である突起部３３ａを有し、これらの突起部の
切断面も露出する。リード端子３４とアイランド３３の
裏面側は、樹脂５２の表面に露出する。
【００１９】そして、この半導体装置はプリント基板上
に半田付けされて実装される。自動実装（チップマウン
ター）においては、個別に切断した半導体装置を真空吸
着コレットにて吸着し、該吸着した半導体装置をプリン
ト基板上の所望箇所に設置するという作業を行う。この
時、半導体装置の上側表面（アイランドが露出する面と
は反対の表面）が、上記真空吸着コレットの表面に当接
するような形で吸着される。そのため、吸着される側の
半導体装置には規格化された寸法と精度を維持すること
が望まれる。本発明では、ポッティングよって湾曲した
樹脂５２の表面を平坦化する工程（第３工程）を具備す
るので、吸着される樹脂５２表面の寸法と精度を維持で
き、自動実装に関してその作業性を損なうことがない。
【００２０】プリント基板上に実装した状態を図４に示
す。実装基板２４上に形成した素子間接続用のプリント
配線２５に対して裏面に露出したリード端子３４とアイ
ランド３３の突起部３３ａを位置合わせし、半田２６等
によって両者を接続する。以下に本発明の第２の実施の
形態を説明する。先の実施の形態では支持基板として金
属製リードフレームを用いたが、本実施の形態では支持
基板としてセラミックやガラスエポキシような絶縁性基
板を用いた。
【００２１】図５（Ａ）は、あらかじめ用意した共通基
板３０の表面に半導体チップ３９をダイボンド、ワイヤ
ボンドした状態を示す平面図である。共通基板３０の表
面には金メッキからなる導電パターンが形成されてお
り、図中Ｄ１〜Ｄ７はダイシングによって分離する切断
ラインを示している。切断ラインＤ１〜Ｄ７で囲まれた
矩形エリアが素子搭載部３１となる。
【００２２】金メッキのパターンは、半導体チップ３９
を搭載する為のアイランド部６０と、ボンディングワイ
ヤ４０のセカンドボンドエリアとなるリード部６１とを
有しており、素子搭載部３１内のアイランド部６０とリ
ード部６１は連続せず、切断ラインＤ１〜Ｄ７で分離さ
れる箇所ではアイランド部６０とリード部６１とが連続
している。更に、切断ラインＤ１〜Ｄ７の交差する箇所
（素子搭載部の４隅に相当する）には共通基板３０を貫
通するスルーホール６２が形成され、共通基板３０の裏
面に形成した、後に表面電極となる導電パターンに接続
されている。これにより、アイランド部６０とリード部
６１が各々裏面側の表面電極に電気的に接続される。
【００２３】斯かる共通基板３０に対して、ポッティン
グにより全ての半導体チップ３９を樹脂５２で被覆する
工程、樹脂５２の表面を平坦化する工程、素子毎に樹脂
５２と共通基板とを同時に切断する工程、を経ることに
より図５（Ｂ）に示したような半導体装置を得る。同図
は完成後の半導体装置を示す断面図であり、同じ箇所に
同じ符号を伏して説明を省略する。尚、スルーホールを
通して共通基板３０の表面側のアイランド部６０及びリ
ード部６１と共通基板３０裏面側の表面電極６３とが接
続されている。表面電極６３は金メッキからなる導電パ
ターンである。プリント基板上への実装は、先の実施の
形態と同様である。
【００２４】以上の方法によって製造された半導体装置
は、以下のメリットを有する。本発明の製造方法によっ
て製造した半導体装置は、金属製リード端子がパッケー
ジから突出しないので、実装面積を半導体装置のパッケ
ージの大きさと同じ程度の大きさにすることができる。
従って、半導体装置の実装面積に対する能動部分（半導
体チップ３９のチップサイズを意味する）の比である実
装有効面積を、図６のものに比べて大幅に増大し、電子
機器の軽薄短小化に寄与することができる。
【００２５】トランスファーモールド技術を用いて個々
にパッケージングする場合に比べて、無駄にする樹脂を
少なくすることができ、材料費の低減につながる。パッ
ケージの外形をダイシング装置のブレードで切断するこ
とにより構成したので、パッケージ外形の寸法精度を向
上でき、これによって小型パッケージを精度良く生産す
ることができる。このことは、共通基板３０としてリー
ドフレームを用いた場合、アイランド３３の面積を増大
できることを意味する。即ち、トランスファーモールド
技術によるモールド金型とリードフレームとの合わせ精
度がプラス・マイナス５０μ程度であるのに対して、ダ
イシング装置によるダイシングブレードとリードフレー
ムとの合わせ精度はプラス・マイナス１０μ程度に小さ
くできる。合わせ精度を小さくできることは、アイラン
ド３３の面積を増大して、搭載可能な半導体チップ３９
のチップ面積を増大できることを意味し、これも上記有
効実装面積効率を向上させる。
【００２６】尚、上述した実施形態では、３端子型の半
導体装置について説明をしたが、リード端子を３本以上
具備するような装置にも適用が可能である。また、上述
した実施の形態では、各アイランドに１つの半導体チッ
プ３９を固着したが、１つのアイランドに、例えばトラ
ンジスタを複数個固着すること、及び、トタンジスタと
縦型パワーＭＯＳＦＥＴ等の他の素子との複合固着も可
能である。
【００２７】さらに、上述した実施の形態では、半導体
チップ３９にトランジスタを形成したが、例えば、パワ
ーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを形成
した半導体チップであっても、本発明に応用できること
は説明するまでもない。加えて、リード端子の本数を増
大することでＢＩＰ、ＭＯＳ型等の集積回路等にも応用
することができる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
リード端子３４がパッケージから突出しない半導体装置
を得ることができる。従って、半導体装置を実装したと
きのデッドスペースを削減し、高密度実装に適した半導
体装置を得ることができる。パッケージの外形をダイシ
ングブレードによる切断面で構成することにより、アイ
ランド３３と樹脂５２の端面との寸法精度を向上でき
る。従って、アイランド３３の面積を増大して、収納可
能な半導体チップ３９のチップサイズを増大できる。
【００２９】トランスファーモールド技術を用いて個々
にパッケージングする場合に比べて、無駄にする樹脂を
少なくすることができ、材料費の低減につながる。ポッ
ティング技術によって被覆した樹脂５２の歪曲表面を平
坦化する加工を行った後にダイシングして個々の半導体
装置に切り出すので、パッケージ外形の寸法精度を維持
することができる。そのため、自動実装に適した半導体
装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。
【図２】本発明の製造方法を説明する為の断面図であ
る。
【図３】本発明の製造方法を説明する為の斜視図であ
る。
【図４】本発明の製造方法を説明する為の断面図であ
る。
【図５】本発明の第２の実施の形態を説明する為の
（Ａ）平面図、（Ｂ）断面図である。
【図６】従来の半導体装置を説明する図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップを固着する為の複数個の素
    子搭載部を有する共通基板を準備する工程と、 前記素子搭載部毎に半導体チップを固着する工程と、 前記共通基板の上方から樹脂を供給して、前記半導体チ
    ップを含めて複数個の素子搭載部を連続した樹脂層で被
    覆する工程と、 前記連続した樹脂層の上面を平坦面に加工する工程と、 前記連続した樹脂層を、前記素子搭載部毎に、前記共通
    基板と共に切断して個々の半導体装置に分離する工程
    と、を具備することを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】 前記共通基板がリードフレームであるこ
    とを特徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記共通基板が絶縁基板であることを特
    徴とする請求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記平坦面に加工する工程が、ダイシン
    グブレードによるものであることを特徴とする請求項１
    記載の半導体装置の製造方法。
  5. 【請求項５】 前記個々の半導体装置に分離する工程が
    ダイシングブレードによるものであることを特徴とする
    請求項１記載の半導体装置の製造方法。
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US09/219,508 US6080602A (en) 1997-12-25 1998-12-23 Method of producing a semiconductor device using a reduced mounting area
KR1019980058668A KR100284459B1 (ko) 1997-12-25 1998-12-24 반도체 장치의 제조 방법
US09/584,076 US6451628B1 (en) 1997-12-25 2000-06-01 Method fabricating a semiconductor device with a decreased mounting area

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020031716A (ko) * 2000-10-23 2002-05-03 마이클 디. 오브라이언 반도체 패키지의 싱귤레이션 방법
US6495379B2 (en) * 2000-08-03 2002-12-17 Sanyo Electric Co., Ltd. Semiconductor device manufacturing method
US6582991B1 (en) 2000-12-14 2003-06-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
EP1028459A3 (en) * 1999-02-09 2003-10-22 SANYO ELECTRIC Co., Ltd. Method of fabricating semiconductor device
US7125751B2 (en) 1999-12-27 2006-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for the fabrication thereof grinding frame portion such that plural electrode constituent portions
WO2011077962A1 (ja) * 2009-12-24 2011-06-30 株式会社 村田製作所 電子部品の製造方法
JP2011249530A (ja) * 2010-05-26 2011-12-08 Murata Mfg Co Ltd モジュール基板の製造方法
WO2014115644A1 (ja) * 2013-01-22 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3877401B2 (ja) * 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
MY122101A (en) * 1997-03-28 2006-03-31 Rohm Co Ltd Lead frame and semiconductor device made by using it
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
US6284570B1 (en) * 1998-12-28 2001-09-04 Semiconductor Components Industries Llc Method of manufacturing a semiconductor component from a conductive substrate containing a plurality of vias
US6434365B1 (en) * 1998-12-29 2002-08-13 Thomson Licensing Sa Providing initial power estimate to wireless telephone handsets
US6267282B1 (en) * 1999-04-01 2001-07-31 Agere Systems Optoelectronics Guardian Corp. Method and apparatus for handling laser bars
JP3339838B2 (ja) 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
US6338980B1 (en) * 1999-08-13 2002-01-15 Citizen Watch Co., Ltd. Method for manufacturing chip-scale package and manufacturing IC chip
KR100324283B1 (ko) * 2000-02-23 2002-02-21 구본준, 론 위라하디락사 테이프 캐리어 패키지 및 그 제조방법
JP3741935B2 (ja) * 2000-05-11 2006-02-01 シャープ株式会社 光結合素子
JP2002026182A (ja) * 2000-07-07 2002-01-25 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3958532B2 (ja) * 2001-04-16 2007-08-15 ローム株式会社 チップ抵抗器の製造方法
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
US6951980B2 (en) * 2001-09-29 2005-10-04 Texas Instruments Incorporated Package for an electrical device
US6884663B2 (en) * 2002-01-07 2005-04-26 Delphon Industries, Llc Method for reconstructing an integrated circuit package using lapping
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
TW544894B (en) * 2002-04-10 2003-08-01 Siliconware Precision Industries Co Ltd Chip carrier with dam bar
US20110005667A1 (en) * 2002-05-10 2011-01-13 Delphon Industries LLC Multiple segment vacuum release handling device
US20030209847A1 (en) * 2002-05-10 2003-11-13 Allison Claudia Leigh Handling device comprising multiple immobilization segments
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
US7282321B2 (en) 2003-03-26 2007-10-16 Fujifilm Corporation Lithographic printing method and presensitized plate
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
JP2005028774A (ja) 2003-07-07 2005-02-03 Fuji Photo Film Co Ltd 平版印刷版用原版および平版印刷方法
JP4152855B2 (ja) * 2003-10-01 2008-09-17 リンテック株式会社 樹脂封止型の電子デバイスの製造方法。
US20070144384A1 (en) 2004-05-19 2007-06-28 Fuji Photo Film Co., Ltd Image recording method
JP2006021396A (ja) 2004-07-07 2006-01-26 Fuji Photo Film Co Ltd 平版印刷版原版および平版印刷方法
US7146909B2 (en) 2004-07-20 2006-12-12 Fuji Photo Film Co., Ltd. Image forming material
US7425406B2 (en) 2004-07-27 2008-09-16 Fujifilm Corporation Lithographic printing plate precursor and lithographic printing method
JP2006068963A (ja) 2004-08-31 2006-03-16 Fuji Photo Film Co Ltd 重合性組成物、それを用いた親水性膜、及び、平版印刷版原版
JP2006181838A (ja) 2004-12-27 2006-07-13 Fuji Photo Film Co Ltd 平版印刷版原版
US7910286B2 (en) 2005-01-26 2011-03-22 Fujifilm Corporation Lithographic printing plate precursor, lithographic printing method and packaged body of lithographic printing plate precursors
JP4815270B2 (ja) 2005-08-18 2011-11-16 富士フイルム株式会社 平版印刷版の作製方法及び作製装置
JP4759343B2 (ja) 2005-08-19 2011-08-31 富士フイルム株式会社 平版印刷版原版および平版印刷方法
US8771924B2 (en) 2006-12-26 2014-07-08 Fujifilm Corporation Polymerizable composition, lithographic printing plate precursor and lithographic printing method
JP4945432B2 (ja) 2006-12-28 2012-06-06 富士フイルム株式会社 平版印刷版の作製方法
EP2447780B1 (en) 2007-01-17 2013-08-28 Fujifilm Corporation Method for preparation of lithographic printing plate
JP4881756B2 (ja) 2007-02-06 2012-02-22 富士フイルム株式会社 感光性組成物、平版印刷版原版、平版印刷方法、及び新規シアニン色素
JP2008230028A (ja) 2007-03-20 2008-10-02 Fujifilm Corp 機上現像可能な平版印刷版原版
JP2008230024A (ja) 2007-03-20 2008-10-02 Fujifilm Corp 平版印刷版原版および平版印刷版の作製方法
ATE471812T1 (de) 2007-03-23 2010-07-15 Fujifilm Corp Negativ-lithografiedruckplattenvorläufer und lithografiedruckverfahren damit
EP1974914B1 (en) 2007-03-29 2014-02-26 FUJIFILM Corporation Method of preparing lithographic printing plate
EP1975710B1 (en) 2007-03-30 2013-10-23 FUJIFILM Corporation Plate-making method of lithographic printing plate precursor
EP1975706A3 (en) 2007-03-30 2010-03-03 FUJIFILM Corporation Lithographic printing plate precursor
JP5046744B2 (ja) 2007-05-18 2012-10-10 富士フイルム株式会社 平版印刷版原版、及びそれを用いた印刷方法
WO2008152701A1 (ja) * 2007-06-13 2008-12-18 Fujitsu Limited キャリアテープから電子部品を取り出す方法
EP2006738B1 (en) 2007-06-21 2017-09-06 Fujifilm Corporation Lithographic printing plate precursor
EP2006091B1 (en) 2007-06-22 2010-12-08 FUJIFILM Corporation Lithographic printing plate precursor and plate making method
ATE484386T1 (de) 2007-07-02 2010-10-15 Fujifilm Corp Flachdruckplattenvorläufer und flachdruckverfahren damit
JP2009069761A (ja) 2007-09-18 2009-04-02 Fujifilm Corp 平版印刷版の製版方法
JP2009098688A (ja) 2007-09-28 2009-05-07 Fujifilm Corp 平版印刷版原版、平版印刷版の作製方法および平版印刷方法
JP5055077B2 (ja) 2007-09-28 2012-10-24 富士フイルム株式会社 画像形成方法および平版印刷版原版
JP5244518B2 (ja) 2007-09-28 2013-07-24 富士フイルム株式会社 平版印刷版原版及び平版印刷版の作製方法
JP5002399B2 (ja) 2007-09-28 2012-08-15 富士フイルム株式会社 平版印刷版原版の処理方法
JP5322537B2 (ja) 2007-10-29 2013-10-23 富士フイルム株式会社 平版印刷版原版
JP2009139852A (ja) 2007-12-10 2009-06-25 Fujifilm Corp 平版印刷版の作製方法及び平版印刷版原版
JP2009186997A (ja) 2008-01-11 2009-08-20 Fujifilm Corp 平版印刷版原版、平版印刷版の作製方法及び平版印刷版方法
JP5155677B2 (ja) 2008-01-22 2013-03-06 富士フイルム株式会社 平版印刷版原版、およびその製版方法
JP2009184188A (ja) 2008-02-05 2009-08-20 Fujifilm Corp 平版印刷版原版および印刷方法
JP5150287B2 (ja) 2008-02-06 2013-02-20 富士フイルム株式会社 平版印刷版の作製方法及び平版印刷版原版
JP5175582B2 (ja) 2008-03-10 2013-04-03 富士フイルム株式会社 平版印刷版の作製方法
JP5020871B2 (ja) 2008-03-25 2012-09-05 富士フイルム株式会社 平版印刷版の製造方法
JP2009236942A (ja) 2008-03-25 2009-10-15 Fujifilm Corp 平版印刷版原版及びその製版方法
JP5422146B2 (ja) 2008-03-25 2014-02-19 富士フイルム株式会社 平版印刷版作成用処理液および平版印刷版原版の処理方法
US7923197B2 (en) 2008-03-25 2011-04-12 Fujifilm Corporation Lithographic printing plate precursor
JP5183268B2 (ja) 2008-03-27 2013-04-17 富士フイルム株式会社 平版印刷版原版
JP2009244421A (ja) 2008-03-28 2009-10-22 Fujifilm Corp 平版印刷版の製版方法
JP4914864B2 (ja) 2008-03-31 2012-04-11 富士フイルム株式会社 平版印刷版の作製方法
KR100991226B1 (ko) 2008-06-25 2010-11-01 주식회사 씨엠아이 금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법
JP5296434B2 (ja) 2008-07-16 2013-09-25 富士フイルム株式会社 平版印刷版用原版
JP5444933B2 (ja) 2008-08-29 2014-03-19 富士フイルム株式会社 ネガ型平版印刷版原版及びそれを用いる平版印刷方法
JP5364513B2 (ja) 2008-09-12 2013-12-11 富士フイルム株式会社 平版印刷版原版用現像液及び平版印刷版の製造方法
JP5449898B2 (ja) 2008-09-22 2014-03-19 富士フイルム株式会社 平版印刷版原版、及びそれを用いた印刷方法
JP2010102330A (ja) 2008-09-24 2010-05-06 Fujifilm Corp 平版印刷版の作製方法
US20110168044A1 (en) 2008-09-24 2011-07-14 Fujifilm Corporation Method of preparing lithographic printing plate
JP5433351B2 (ja) 2008-09-25 2014-03-05 富士フイルム株式会社 平版印刷版原版及び平版印刷版の製造方法
JP2010102322A (ja) 2008-09-26 2010-05-06 Fujifilm Corp 平版印刷版の製版方法
JP5140540B2 (ja) 2008-09-30 2013-02-06 富士フイルム株式会社 平版印刷版原版および平版印刷版の作製方法
BRPI0921394A8 (pt) 2008-11-26 2019-01-15 Fujifilm Corp processo para fabricação de placa de impressão litográfica, revelador para precursor de placa de impressão litográfica e reforçador para revelação de precursor de placa de impressão litográfica
JPWO2010140604A1 (ja) * 2009-06-05 2012-11-22 先端フォトニクス株式会社 サブマウント、これを備えた光モジュール、及びサブマウントの製造方法
JP5252007B2 (ja) * 2011-03-08 2013-07-31 株式会社村田製作所 電子部品の製造方法
CN103000768A (zh) * 2011-09-09 2013-03-27 展晶科技(深圳)有限公司 发光二极管封装结构的制造方法
CN103165765A (zh) * 2011-12-17 2013-06-19 展晶科技(深圳)有限公司 发光二极管制造方法
US9355945B1 (en) * 2015-09-02 2016-05-31 Freescale Semiconductor, Inc. Semiconductor device with heat-dissipating lead frame
CN113937049B (zh) * 2020-06-29 2025-02-18 重庆康佳光电科技有限公司 微流控芯片及其制作方法、转移头及其制作方法
KR102793856B1 (ko) * 2024-05-20 2025-04-11 주식회사 에이치이엠씨 반도체 패키지 기판 제조방법, 반도체 패키지 기판

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE619636C (de) * 1934-03-03 1935-10-04 Siemens Ag Selbsttaetige Umschaltvorrichtung fuer elektrisch beheizte Geraete, deren Heizwicklung zwecks schnellen Anheizens voruebergehend an eine hohe Spannung gelegt wird
JPS56135984A (en) * 1980-03-27 1981-10-23 Matsushita Electric Ind Co Ltd Manufacture of leadless light emitting diode chip
DE3619636A1 (de) 1986-06-11 1987-12-17 Bosch Gmbh Robert Gehaeuse fuer integrierte schaltkreise
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JP3270214B2 (ja) * 1993-09-29 2002-04-02 日本碍子株式会社 直交磁心限流器
JPH07240366A (ja) * 1994-03-02 1995-09-12 Nikon Corp 露光装置
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
JP3127195B2 (ja) * 1994-12-06 2001-01-22 シャープ株式会社 発光デバイスおよびその製造方法
US5652185A (en) * 1995-04-07 1997-07-29 National Semiconductor Corporation Maximized substrate design for grid array based assemblies
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
JP3146452B2 (ja) * 1995-08-11 2001-03-19 スタンレー電気株式会社 面実装型ｌｅｄ素子及びその製造方法
JP3507251B2 (ja) * 1995-09-01 2004-03-15 キヤノン株式会社 光センサｉｃパッケージおよびその組立方法
JP3170199B2 (ja) * 1996-03-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法及び基板フレーム
JP3656316B2 (ja) * 1996-04-09 2005-06-08 日亜化学工業株式会社 チップタイプｌｅｄ及びその製造方法
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
JPH10135254A (ja) * 1996-11-01 1998-05-22 Sony Corp 半導体装置の製造方法及び半導体装置
US5830800A (en) * 1997-04-11 1998-11-03 Compeq Manufacturing Company Ltd. Packaging method for a ball grid array integrated circuit without utilizing a base plate
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
JPH11204555A (ja) * 1998-01-19 1999-07-30 Sony Corp 半導体パッケージおよびその製造方法
JP3877454B2 (ja) * 1998-11-27 2007-02-07 三洋電機株式会社 半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1028459A3 (en) * 1999-02-09 2003-10-22 SANYO ELECTRIC Co., Ltd. Method of fabricating semiconductor device
US7125751B2 (en) 1999-12-27 2006-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for the fabrication thereof grinding frame portion such that plural electrode constituent portions
US7309624B2 (en) 1999-12-27 2007-12-18 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for the fabrication thereof including grinding a major portion of the frame
US6495379B2 (en) * 2000-08-03 2002-12-17 Sanyo Electric Co., Ltd. Semiconductor device manufacturing method
KR20020031716A (ko) * 2000-10-23 2002-05-03 마이클 디. 오브라이언 반도체 패키지의 싱귤레이션 방법
US7154189B2 (en) 2000-12-14 2006-12-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6905912B2 (en) 2000-12-14 2005-06-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6582991B1 (en) 2000-12-14 2003-06-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
WO2011077962A1 (ja) * 2009-12-24 2011-06-30 株式会社 村田製作所 電子部品の製造方法
JP5672242B2 (ja) * 2009-12-24 2015-02-18 株式会社村田製作所 電子部品の製造方法
US9005736B2 (en) 2009-12-24 2015-04-14 Murata Manufacturing Co., Ltd. Electronic component manufacturing method
JP2011249530A (ja) * 2010-05-26 2011-12-08 Murata Mfg Co Ltd モジュール基板の製造方法
WO2014115644A1 (ja) * 2013-01-22 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法

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