JPH11186416A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JPH11186416A JPH11186416A JP9350738A JP35073897A JPH11186416A JP H11186416 A JPH11186416 A JP H11186416A JP 9350738 A JP9350738 A JP 9350738A JP 35073897 A JP35073897 A JP 35073897A JP H11186416 A JPH11186416 A JP H11186416A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- side wall
- region
- conductive
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 トンネルウインドウの小さなＥＥＰＲＯＭを
提供する。 【解決手段】 フローティングゲート電極１１は、トン
ネルウインドウ１３ａの上に位置する導電性サイドウォ
ール２３、トンネルウインドウ１３ａ近隣でかつチャネ
ル領域１０の上方に位置する本体部電極９、および接続
部２５を有する。接続部２５は、導電性サイドウォール
２３と本体部電極９との間に位置し、導電性サイドウォ
ール２３と本体部電極９を電気的に接続する。トンネル
ウインドウとして実質的に機能する領域は、導電性サイ
ドウォール２３の幅Ｗによって決定される。
提供する。 【解決手段】 フローティングゲート電極１１は、トン
ネルウインドウ１３ａの上に位置する導電性サイドウォ
ール２３、トンネルウインドウ１３ａ近隣でかつチャネ
ル領域１０の上方に位置する本体部電極９、および接続
部２５を有する。接続部２５は、導電性サイドウォール
２３と本体部電極９との間に位置し、導電性サイドウォ
ール２３と本体部電極９を電気的に接続する。トンネル
ウインドウとして実質的に機能する領域は、導電性サイ
ドウォール２３の幅Ｗによって決定される。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関するものであり、特に、一部薄膜部を有す
るトンネル酸化膜および電極の形成に関する。
記憶装置に関するものであり、特に、一部薄膜部を有す
るトンネル酸化膜および電極の形成に関する。
【０００２】
【従来技術】従来、一部薄膜部を有するトンネル酸化膜
を介して電荷を授受して、書込み状態または非書込み状
態を切換え可能な不揮発性半導体記憶装置として、ＥＥ
ＰＲＯＭが知られている。ＥＥＰＲＯＭの製造方法につ
いて、図５を用いて説明する。
を介して電荷を授受して、書込み状態または非書込み状
態を切換え可能な不揮発性半導体記憶装置として、ＥＥ
ＰＲＯＭが知られている。ＥＥＰＲＯＭの製造方法につ
いて、図５を用いて説明する。
【０００３】図５Ａに示す様に、レジスト（図示せず）
を用いて、半導体基板２内に、Ｎ+領域５、７を形成す
る。
を用いて、半導体基板２内に、Ｎ+領域５、７を形成す
る。
【０００４】つぎに、熱酸化した後、選択的にエッチン
グし、図５Ｂに示す様に、薄膜部であるトンネルウイン
ドウ３ａを形成する。ＣＶＤ法を用いて、全面にポリシ
リコン層を堆積させた後、レジストを用いて、図５Ｃに
示す様に、浮遊型電極であるフローティングゲート電極
９およびセレクトゲート電極１９を形成する。全面にＯ
ＮＯ膜およびポリシリコン層を形成させた後、レジスト
を用いて図６Ａに示す様に、ＯＮＯ膜１４およびコント
ロールゲート電極２９を形成する。図６Ｂに示す様に、
セレクトゲート電極１９およびコントロールゲート電極
２９をマスクとして、不純物を打込む。これにより、半
導体基板２内に、メモリトランジスタおよびセレクトト
ランジスタのソース３、６、ドレイン４が形成される。
グし、図５Ｂに示す様に、薄膜部であるトンネルウイン
ドウ３ａを形成する。ＣＶＤ法を用いて、全面にポリシ
リコン層を堆積させた後、レジストを用いて、図５Ｃに
示す様に、浮遊型電極であるフローティングゲート電極
９およびセレクトゲート電極１９を形成する。全面にＯ
ＮＯ膜およびポリシリコン層を形成させた後、レジスト
を用いて図６Ａに示す様に、ＯＮＯ膜１４およびコント
ロールゲート電極２９を形成する。図６Ｂに示す様に、
セレクトゲート電極１９およびコントロールゲート電極
２９をマスクとして、不純物を打込む。これにより、半
導体基板２内に、メモリトランジスタおよびセレクトト
ランジスタのソース３、６、ドレイン４が形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記製
造方法においては、次の様な問題があった。第１に、Ｎ
+領域５、トンネルウインドウ３ａ、フローティングゲ
ート電極９の形成について各々別々のマスクを用いてい
る為、マスクずれを見込んだ寸法だけ、セルサイズが大
きくなる。すなわち、従来の製造方法では、露光装置の
性能によって、微細化化に限界があった。
造方法においては、次の様な問題があった。第１に、Ｎ
+領域５、トンネルウインドウ３ａ、フローティングゲ
ート電極９の形成について各々別々のマスクを用いてい
る為、マスクずれを見込んだ寸法だけ、セルサイズが大
きくなる。すなわち、従来の製造方法では、露光装置の
性能によって、微細化化に限界があった。
【０００６】また、トンネルウインドウ３ａの大きさを
小さくすることができれば、性能を落とすことなくセル
サイズをより微細化することができる。なぜなら、トン
ネルウインドウ３ａの大きさを小さくできれば、カップ
リングレシオを保ったまま、フローティングゲート電極
９を小さくすることができる。これにより、コントロー
ルゲート電極２９に印加される電圧に対してトンネル酸
化膜に印加される分圧を保ちつつ、セルサイズを小さく
することができる。すなわち、書込み速度等を維持した
まま、セルサイズを微細化できるからである。
小さくすることができれば、性能を落とすことなくセル
サイズをより微細化することができる。なぜなら、トン
ネルウインドウ３ａの大きさを小さくできれば、カップ
リングレシオを保ったまま、フローティングゲート電極
９を小さくすることができる。これにより、コントロー
ルゲート電極２９に印加される電圧に対してトンネル酸
化膜に印加される分圧を保ちつつ、セルサイズを小さく
することができる。すなわち、書込み速度等を維持した
まま、セルサイズを微細化できるからである。
【０００７】この発明は、上記のような問題点を解決
し、トンネル窓の実効寸法を小さくすることができ、こ
れにより性能を低下させることなく微細化が可能な不揮
発性半導体記憶装置およびその製造方法を提供すること
を目的とする。
し、トンネル窓の実効寸法を小さくすることができ、こ
れにより性能を低下させることなく微細化が可能な不揮
発性半導体記憶装置およびその製造方法を提供すること
を目的とする。
【０００８】
【課題を解決するための手段および発明の効果】本発明
にかかる不揮発性半導体記憶装置においては、前記浮遊
型電極は、前記薄膜部の上に位置する導電性側壁および
前記薄膜部近隣でかつ電路形成可能領域の上方に位置す
る本体部を有しており、前記導電性側壁は、前記本体部
と電気的に接続されている。したがって、前記薄膜部と
前記浮遊型電極の当接面積は、前記薄膜部と前記導電性
側壁の当接面積によって決定される。これにより、電荷
を授受する薄膜部の実効面積は、前記導電性側壁の大き
さによって決定される。よって、微細化が可能となる。
にかかる不揮発性半導体記憶装置においては、前記浮遊
型電極は、前記薄膜部の上に位置する導電性側壁および
前記薄膜部近隣でかつ電路形成可能領域の上方に位置す
る本体部を有しており、前記導電性側壁は、前記本体部
と電気的に接続されている。したがって、前記薄膜部と
前記浮遊型電極の当接面積は、前記薄膜部と前記導電性
側壁の当接面積によって決定される。これにより、電荷
を授受する薄膜部の実効面積は、前記導電性側壁の大き
さによって決定される。よって、微細化が可能となる。
【０００９】本発明にかかる不揮発性半導体記憶装置に
おいては、前記浮遊型電極は、前記薄膜部の上に位置す
る導電性側壁、および、前記薄膜部近隣でかつ前記薄膜
部以外のトンネル酸化膜の上に位置し前記導電性側壁と
電気的に接続された本体部を有している。したがって、
前記薄膜部と前記浮遊型電極の当接面積は、前記薄膜部
と前記導電性側壁の当接面積によって決定される。これ
により、電荷を授受する薄膜部の実効面積は、前記導電
性側壁の大きさによって決定される。よって、微細化が
可能となる。
おいては、前記浮遊型電極は、前記薄膜部の上に位置す
る導電性側壁、および、前記薄膜部近隣でかつ前記薄膜
部以外のトンネル酸化膜の上に位置し前記導電性側壁と
電気的に接続された本体部を有している。したがって、
前記薄膜部と前記浮遊型電極の当接面積は、前記薄膜部
と前記導電性側壁の当接面積によって決定される。これ
により、電荷を授受する薄膜部の実効面積は、前記導電
性側壁の大きさによって決定される。よって、微細化が
可能となる。
【００１０】本発明にかかる不揮発性半導体記憶装置の
製造方法においては、基板上に形成された絶縁膜の上
に、電荷を蓄える浮遊型電極の本体部を形成し、前記浮
遊型電極をマスクとして前記浮遊型電極の側壁周辺の前
記絶縁膜を一部除去する。前記絶縁膜が除去された基板
表面に所定の厚みの酸化膜を形成して、これにより、薄
膜部を有するトンネル酸化膜を形成する。前記本体部の
側壁でかつ前記薄膜部の上に導電体側壁を形成し、前記
本体部と前記導電体側壁とを電気的に接続する。前記薄
膜部と前記浮遊型電極の当接面積は、前記薄膜部と前記
導電性側壁の当接面積によって決定される。すなわち、
前記トンネル酸化膜の実効面積は、前記導電性側壁の大
きさによって決定される。よって、微細化が可能とな
る。
製造方法においては、基板上に形成された絶縁膜の上
に、電荷を蓄える浮遊型電極の本体部を形成し、前記浮
遊型電極をマスクとして前記浮遊型電極の側壁周辺の前
記絶縁膜を一部除去する。前記絶縁膜が除去された基板
表面に所定の厚みの酸化膜を形成して、これにより、薄
膜部を有するトンネル酸化膜を形成する。前記本体部の
側壁でかつ前記薄膜部の上に導電体側壁を形成し、前記
本体部と前記導電体側壁とを電気的に接続する。前記薄
膜部と前記浮遊型電極の当接面積は、前記薄膜部と前記
導電性側壁の当接面積によって決定される。すなわち、
前記トンネル酸化膜の実効面積は、前記導電性側壁の大
きさによって決定される。よって、微細化が可能とな
る。
【００１１】本発明にかかる不揮発性半導体記憶装置の
製造方法においては、前記導電体側壁は、全面に導電体
層を形成した後、異方性エッチングを行なうことによ
り、前記本体部の側壁でかつ前記薄膜部の上に形成され
る。したがって、前記導電性側壁の大きさを前記導電体
層の厚みで決定することができる。これにより、微細な
電荷授受用窓を有する不揮発性半導体記憶装置を製造す
ることができる。
製造方法においては、前記導電体側壁は、全面に導電体
層を形成した後、異方性エッチングを行なうことによ
り、前記本体部の側壁でかつ前記薄膜部の上に形成され
る。したがって、前記導電性側壁の大きさを前記導電体
層の厚みで決定することができる。これにより、微細な
電荷授受用窓を有する不揮発性半導体記憶装置を製造す
ることができる。
【００１２】本発明にかかる不揮発性半導体記憶装置の
製造方法においては、前記浮遊型電極の側壁周辺の前記
絶縁膜を一部除去する際、前記浮遊型電極をマスクとし
て、第１導電型の不純物を前記基板内に注入する。した
がって、前記第１導電型の不純物注入領域を前記基板内
に形成するためのマスクが不要となるとともに、セルフ
アラインで、第１導電型の不純物注入領域と前記本体部
との位置関係を決定することができる。
製造方法においては、前記浮遊型電極の側壁周辺の前記
絶縁膜を一部除去する際、前記浮遊型電極をマスクとし
て、第１導電型の不純物を前記基板内に注入する。した
がって、前記第１導電型の不純物注入領域を前記基板内
に形成するためのマスクが不要となるとともに、セルフ
アラインで、第１導電型の不純物注入領域と前記本体部
との位置関係を決定することができる。
【００１３】本発明にかかる不揮発性半導体記憶装置の
製造方法においては、前記本体部の側面と前記導電体側
壁との電気的な接続は、前記本体部の側面と前記導電体
側壁の間の絶縁膜を一部取り除いた後、導電体層を堆積
させることにより行なう。したがって、両者の電気的接
続の為の配線を別途行なう必要がなくなる。
製造方法においては、前記本体部の側面と前記導電体側
壁との電気的な接続は、前記本体部の側面と前記導電体
側壁の間の絶縁膜を一部取り除いた後、導電体層を堆積
させることにより行なう。したがって、両者の電気的接
続の為の配線を別途行なう必要がなくなる。
【００１４】
【発明の実施の形態】図面を用いて、本発明にかかるＥ
ＥＰＲＯＭ１の構造について説明する。
ＥＰＲＯＭ１の構造について説明する。
【００１５】ＥＥＰＲＯＭ１は、メモリトランジスタ１
ａおよび選択トランジスタ１ｂを有する。基板２内に
は、メモリトランジスタの第１領域であるドレイン４、
第２領域であるソース３、選択トランジスタのソース６
が形成されている。なお、メモリトランジスタと選択ト
ランジスタとはそれぞれドレインを供用している。本実
施形態においては、Ｐ型の基板２を採用し、ドレイン
４、ソース３、６をＮ+領域とした。なお、ドレイン４
は、やや不純物濃度の薄いＮ+領域５を有する。
ａおよび選択トランジスタ１ｂを有する。基板２内に
は、メモリトランジスタの第１領域であるドレイン４、
第２領域であるソース３、選択トランジスタのソース６
が形成されている。なお、メモリトランジスタと選択ト
ランジスタとはそれぞれドレインを供用している。本実
施形態においては、Ｐ型の基板２を採用し、ドレイン
４、ソース３、６をＮ+領域とした。なお、ドレイン４
は、やや不純物濃度の薄いＮ+領域５を有する。
【００１６】ドレイン３、ソース４の間は、電路形成可
能領域であるチャネル形成領域１０である。
能領域であるチャネル形成領域１０である。
【００１７】ドレイン４およびチャネル領域１０の上に
は第１の絶縁膜であるトンネル酸化膜１３が形成されて
いる。トンネル酸化膜１３は、ドレイン４の上にチャネ
ル領域１０の上の膜厚よりも薄い薄膜部であるトンネル
ウインドウ１３ａを有する。
は第１の絶縁膜であるトンネル酸化膜１３が形成されて
いる。トンネル酸化膜１３は、ドレイン４の上にチャネ
ル領域１０の上の膜厚よりも薄い薄膜部であるトンネル
ウインドウ１３ａを有する。
【００１８】トンネル酸化膜１３の上には、浮遊型電極
であるフローティングゲート電極１１が形成されてい
る。フローティングゲート電極１１は、トンネルウイン
ドウ１３ａの上に位置する導電性サイドウォール２３、
トンネルウインドウ１３ａ近隣でかつチャネル領域１０
の上方に位置する本体部電極９、および接続部２５を有
する。接続部２５は、導電性サイドウォール２３と本体
部電極９との間に位置し、導電性サイドウォール２３と
本体部電極９を電気的に接続する。
であるフローティングゲート電極１１が形成されてい
る。フローティングゲート電極１１は、トンネルウイン
ドウ１３ａの上に位置する導電性サイドウォール２３、
トンネルウインドウ１３ａ近隣でかつチャネル領域１０
の上方に位置する本体部電極９、および接続部２５を有
する。接続部２５は、導電性サイドウォール２３と本体
部電極９との間に位置し、導電性サイドウォール２３と
本体部電極９を電気的に接続する。
【００１９】フローティングゲート電極１１の上には、
第２の絶縁膜であるＯＮＯ膜１４が形成されている。Ｏ
ＮＯ膜１４の上には、制御用電極であるコントロールゲ
ート電極２９が形成されている。
第２の絶縁膜であるＯＮＯ膜１４が形成されている。Ｏ
ＮＯ膜１４の上には、制御用電極であるコントロールゲ
ート電極２９が形成されている。
【００２０】選択トランジスタ１ｂのゲート電極１９
も、メモリトランジスタと同様に、その両側壁に導電性
サイドウォール３３が形成されており、導電性サイドウ
ォール３３とは、接続部３５で電気的に接続されてい
る。
も、メモリトランジスタと同様に、その両側壁に導電性
サイドウォール３３が形成されており、導電性サイドウ
ォール３３とは、接続部３５で電気的に接続されてい
る。
【００２１】つぎに、ＥＥＰＲＯＭ１の製造方法につい
て説明する。まず、図２Ａに示すように、基板２の表面
に厚み約３５０オングストロームの酸化膜（ＳｉＯ2）
１３を形成するとともに、ＣＶＤ法およびレジスト（図
示せず）を用いて、本体部電極９およびセレクトゲート
電極１９を形成する。
て説明する。まず、図２Ａに示すように、基板２の表面
に厚み約３５０オングストロームの酸化膜（ＳｉＯ2）
１３を形成するとともに、ＣＶＤ法およびレジスト（図
示せず）を用いて、本体部電極９およびセレクトゲート
電極１９を形成する。
【００２２】つぎに、Ｎ+領域５および薄膜部であるト
ンネルウインドウ１３ａを形成するために、図２Ｂに示
す様に、レジスト４１を本体部電極９から距離Ｗ’離し
て形成し、一旦、トンネル酸化膜１３を一部取り除く。
また、この状態でレジスト４１および本体電極部９をマ
スクとして、Ｎ型不純物をイオン注入する。その後、レ
ジスト４１を除去し、膜厚８０〜１００オングストロー
ムのシリコン酸化膜を形成する。これにより、図３Ｄに
示す様に薄膜酸化膜であるトンネルウインドウ１３ａが
形成される。この際、本体部電極９およびセレクトゲー
ト電極１９の表面にもシリコン酸化膜５１が形成され
る。
ンネルウインドウ１３ａを形成するために、図２Ｂに示
す様に、レジスト４１を本体部電極９から距離Ｗ’離し
て形成し、一旦、トンネル酸化膜１３を一部取り除く。
また、この状態でレジスト４１および本体電極部９をマ
スクとして、Ｎ型不純物をイオン注入する。その後、レ
ジスト４１を除去し、膜厚８０〜１００オングストロー
ムのシリコン酸化膜を形成する。これにより、図３Ｄに
示す様に薄膜酸化膜であるトンネルウインドウ１３ａが
形成される。この際、本体部電極９およびセレクトゲー
ト電極１９の表面にもシリコン酸化膜５１が形成され
る。
【００２３】つぎに、ＣＶＤ法により、図３Ａに示すよ
うに厚み０．２μｍのポリシリコン層５５を堆積させ
る。この状態から、リアクティブイオンエッチング（Ｒ
ＩＥ）を用いた異方性エッチングにより、図３Ｂに示す
ように導電性サイドウォール２３が残るようにポリシリ
コン層５５のエッチバックを行う。なお、エッチバック
を長く行なっても、エッチングは垂直方向にのみ進行す
る為、導電性サイドウォール２３の幅Ｗは、ほとんど影
響を受けない。したがって、導電性サイドウォール２３
の幅Ｗを精密に制御することが可能となる。すなわち、
導電性サイドウォール２３の幅Ｗは、精密に制御するこ
とができるポリシリコン層５５の厚みによって決定され
るので、マスクを用いた場合よりも正確に導電性サイド
ウォール２３を形成することができる。
うに厚み０．２μｍのポリシリコン層５５を堆積させ
る。この状態から、リアクティブイオンエッチング（Ｒ
ＩＥ）を用いた異方性エッチングにより、図３Ｂに示す
ように導電性サイドウォール２３が残るようにポリシリ
コン層５５のエッチバックを行う。なお、エッチバック
を長く行なっても、エッチングは垂直方向にのみ進行す
る為、導電性サイドウォール２３の幅Ｗは、ほとんど影
響を受けない。したがって、導電性サイドウォール２３
の幅Ｗを精密に制御することが可能となる。すなわち、
導電性サイドウォール２３の幅Ｗは、精密に制御するこ
とができるポリシリコン層５５の厚みによって決定され
るので、マスクを用いた場合よりも正確に導電性サイド
ウォール２３を形成することができる。
【００２４】つぎに、シリコン酸化膜５１をウエットエ
ッチングし、図３Ｃに示す様に、本体部電極９と導電性
サイドウォール２３との間に位置するシリコン酸化膜を
一部除去する。これにより、図３Ｄに示すように、空隙
２８が形成される。なお、セレクトトランジスタのゲー
ト電極１９についても、同様に、空隙が形成される。
ッチングし、図３Ｃに示す様に、本体部電極９と導電性
サイドウォール２３との間に位置するシリコン酸化膜を
一部除去する。これにより、図３Ｄに示すように、空隙
２８が形成される。なお、セレクトトランジスタのゲー
ト電極１９についても、同様に、空隙が形成される。
【００２５】つぎに、図４Ａに示すように、全面に、厚
み約５００オングストームのポリシリコン層７１を形成
する。この状態から、リアクティブイオンエッチング
（ＲＩＥ）を用いた異方性エッチングを行なう。これに
より、図４Ｂに示すように、空隙２８にポリシリコンの
接続部２５が形成され、この接続部２５によって導電性
サイドウォール２３と本体部電極９とが電気的に接続さ
れる。
み約５００オングストームのポリシリコン層７１を形成
する。この状態から、リアクティブイオンエッチング
（ＲＩＥ）を用いた異方性エッチングを行なう。これに
より、図４Ｂに示すように、空隙２８にポリシリコンの
接続部２５が形成され、この接続部２５によって導電性
サイドウォール２３と本体部電極９とが電気的に接続さ
れる。
【００２６】以降は、従来と同様に、導電性サイドウォ
ール２３、本体部電極９、セレクトゲート電極１９をマ
スクとしてＮ型不純物をイオン注入する。これにより、
メモリトランジスタ１ａ，セレクトトランジスタ１ｂの
ソース及びドレインが形成される（図４Ｃ参照）。その
後、ＯＮＯ膜、コントロールゲート電極、および層間絶
縁膜を形成し、必要な配線を行なうことにより、図１に
示すＥＥＰＲＯＭ１が完成する。
ール２３、本体部電極９、セレクトゲート電極１９をマ
スクとしてＮ型不純物をイオン注入する。これにより、
メモリトランジスタ１ａ，セレクトトランジスタ１ｂの
ソース及びドレインが形成される（図４Ｃ参照）。その
後、ＯＮＯ膜、コントロールゲート電極、および層間絶
縁膜を形成し、必要な配線を行なうことにより、図１に
示すＥＥＰＲＯＭ１が完成する。
【００２７】このように、ＥＥＰＲＯＭ１においては、
トンネルウインドウ１３ａの上に本体部電極９と電気的
に接続される導電性サイドウォール２３を形成してい
る。したがって、電荷の授受を行なうトンネルウインド
ウ１３ａの実効幅Ｗを、導電性サイドウォール２３の幅
によって決定することができる。導電性サイドウォール
２３の幅はシリコン酸化膜５５（図３Ａ参照）によって
決定できるので、レジストによって決定されるトンネル
ウインドウ１３ａの幅Ｗ２（図２Ｃ参照）にかかわら
ず、正確にトンネルウインドウ１３ａの幅Ｗを決定する
ことができる。これによりトンネルウインドウとして実
質的に機能する領域の大きさ（幅）を小さくすることが
できる。すなわち、カップリングレートを保ったまま、
微細化が可能となる。
トンネルウインドウ１３ａの上に本体部電極９と電気的
に接続される導電性サイドウォール２３を形成してい
る。したがって、電荷の授受を行なうトンネルウインド
ウ１３ａの実効幅Ｗを、導電性サイドウォール２３の幅
によって決定することができる。導電性サイドウォール
２３の幅はシリコン酸化膜５５（図３Ａ参照）によって
決定できるので、レジストによって決定されるトンネル
ウインドウ１３ａの幅Ｗ２（図２Ｃ参照）にかかわら
ず、正確にトンネルウインドウ１３ａの幅Ｗを決定する
ことができる。これによりトンネルウインドウとして実
質的に機能する領域の大きさ（幅）を小さくすることが
できる。すなわち、カップリングレートを保ったまま、
微細化が可能となる。
【００２８】本実施形態においては、セレクトトランジ
スタを有するＥＥＰＲＯＭに適用した場合について説明
したが、セレクトトランジスタを有しない不揮発性メモ
リであるフラッシュメモリにも同様に適用することがで
きる。すなわち、トンネル酸化膜の薄膜部を介して、浮
遊型電極と基板の不純物領域との間で、電荷を授受し
て、書込み状態または非書込み状態を切換え可能な不揮
発性半導体記憶装置であればどの様なものでも適用する
ことができる。
スタを有するＥＥＰＲＯＭに適用した場合について説明
したが、セレクトトランジスタを有しない不揮発性メモ
リであるフラッシュメモリにも同様に適用することがで
きる。すなわち、トンネル酸化膜の薄膜部を介して、浮
遊型電極と基板の不純物領域との間で、電荷を授受し
て、書込み状態または非書込み状態を切換え可能な不揮
発性半導体記憶装置であればどの様なものでも適用する
ことができる。
【００２９】本実施形態においては、本体部電極９と導
電性サイドウォール２３との間のシリコン酸化膜（絶縁
物）を一部削除してその空隙にポリシリコンを形成し
て、両者を電気的に接続するようにしたが、これに限定
されず、本体部電極９と導電性サイドウォール２３とを
電気的に接続するものであればどの様なものでもよい。
電性サイドウォール２３との間のシリコン酸化膜（絶縁
物）を一部削除してその空隙にポリシリコンを形成し
て、両者を電気的に接続するようにしたが、これに限定
されず、本体部電極９と導電性サイドウォール２３とを
電気的に接続するものであればどの様なものでもよい。
【図１】本発明にかかるＥＥＰＲＯＭ１の要部断面図で
ある。
ある。
【図２】本発明にかかるＥＥＰＲＯＭ１の製造工程を示
す図である。
す図である。
【図３】本発明にかかるＥＥＰＲＯＭ１の製造工程を示
す図である。
す図である。
【図４】本発明にかかるＥＥＰＲＯＭ１の製造工程を示
す図である。
す図である。
【図５】従来のＥＥＰＲＯＭの製造方法を示す図であ
る。
る。
【図６】従来のＥＥＰＲＯＭの製造方法を示す図であ
る。
る。
２・・・・・・基板 ９・・・・・・本体部電極 １１・・・・・フローティングゲート電極 １３・・・・・トンネル酸化膜 １３ａ・・・・トンネルウインドウ ２３・・・・・導電性サイドウォール ２５・・・・・接続部 ２９・・・・・コントロールゲート電極
Claims (6)
- 【請求項１】半導体基板中に設けられた第１領域、 前記第１領域との間に電路形成可能領域を形成するよう
に設けられた第２領域、 前記第１領域および前記電路形成可能領域の上に設けら
れた第１の絶縁膜であって、前記第１領域の上に前記電
路形成可能領域の上の膜厚よりも薄い薄膜部を有する第
１の絶縁膜、 前記第１の絶縁膜の上に設けられ、電荷を蓄える浮遊型
電極、 前記浮遊型電極の上に設けられた第２の絶縁膜、 前記第２の絶縁膜の上に設けられた制御用電極、 を備えた不揮発性半導体記憶装置であって、 前記浮遊型電極は、前記薄膜部の上に位置する導電性側
壁および前記薄膜部近隣でかつ電路形成可能領域の上方
に位置する本体部を有しており、前記導電性側壁は、前
記本体部と電気的に接続されていること、 を特徴とする不揮発性半導体記憶装置。 - 【請求項２】トンネル酸化膜の薄膜部を介して、浮遊型
電極と第１導電型基板の第２導電型領域との間で、電荷
を授受して、書込み状態または非書込み状態を切換え可
能な不揮発性半導体記憶装置において、 前記浮遊型電極は、 1)前記薄膜部の上に位置する導電性側壁、 2)前記薄膜部近隣でかつ前記薄膜部以外のトンネル酸化
膜の上に位置する本体部であって、前記導電性側壁と電
気的に接続された本体部、 を有していることを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】トンネル酸化膜の薄膜部を介して、浮遊型
電極と第１導電型基板の第２導電型領域との間で、電荷
を授受して、書込み状態または非書込み状態を切換え可
能な不揮発性半導体記憶装置の製造方法において、 1)基板上に形成された絶縁膜の上に、電荷を蓄える浮遊
型電極の本体部を形成し、 2)前記浮遊型電極をマスクとして前記浮遊型電極の側壁
周辺の前記絶縁膜を一部除去し、 3)前記絶縁膜が除去された基板表面に所定の厚みの酸化
膜を形成して、これにより、薄膜部を有するトンネル酸
化膜を形成し、 4)前記本体部の側壁でかつ前記薄膜部の上に導電体側壁
を形成し、 5)前記本体部と前記導電体側壁とを電気的に接続するこ
と、 を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項４】請求項３の不揮発性半導体記憶装置の製造
方法において、 前記導電体側壁は、全面に導電体層を形成した後、異方
性エッチングを行なうことにより、前記本体部の側壁で
かつ前記薄膜部の上に形成されること、 を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項５】請求項３または請求項４の不揮発性半導体
記憶装置の製造方法において、 前記浮遊型電極の側壁周辺の前記絶縁膜を一部除去する
際、前記浮遊型電極をマスクとして、第１導電型の不純
物を前記基板内に注入すること、 を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項６】請求項３、４または５の不揮発性半導体記
憶装置の製造方法において、 前記本体部の側面と前記導電体側壁との電気的な接続
は、前記本体部の側面と前記導電体側壁の間の絶縁膜を
一部取り除いた後、導電体層を堆積させることにより行
なうこと、 を特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350738A JPH11186416A (ja) | 1997-12-19 | 1997-12-19 | 不揮発性半導体記憶装置およびその製造方法 |
| US09/216,292 US6255691B1 (en) | 1997-12-19 | 1998-12-18 | Nonvolatile semiconductor memory device and manufacturing process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350738A JPH11186416A (ja) | 1997-12-19 | 1997-12-19 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186416A true JPH11186416A (ja) | 1999-07-09 |
Family
ID=18412527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9350738A Pending JPH11186416A (ja) | 1997-12-19 | 1997-12-19 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6255691B1 (ja) |
| JP (1) | JPH11186416A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045176A1 (en) * | 2000-11-30 | 2002-06-06 | Atmel Corporation | Self-aligned non-volatile memory cell |
| US6624029B2 (en) | 2000-11-30 | 2003-09-23 | Atmel Corporation | Method of fabricating a self-aligned non-volatile memory cell |
| US6831325B2 (en) | 2002-12-20 | 2004-12-14 | Atmel Corporation | Multi-level memory cell with lateral floating spacers |
| US7098106B2 (en) | 2004-07-01 | 2006-08-29 | Atmel Corporation | Method of making mirror image memory cell transistor pairs featuring poly floating spacers |
| JP2019071396A (ja) * | 2017-10-11 | 2019-05-09 | ローム株式会社 | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492231B2 (en) * | 2000-06-09 | 2002-12-10 | Winbond Electronics Corporation | Method of making triple self-aligned split-gate non-volatile memory device |
| JP2002093154A (ja) * | 2000-09-11 | 2002-03-29 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
| US8099783B2 (en) * | 2005-05-06 | 2012-01-17 | Atmel Corporation | Security method for data protection |
| JP2009206418A (ja) * | 2008-02-29 | 2009-09-10 | Elpida Memory Inc | 不揮発性メモリ装置及びその製造方法 |
| JP6053474B2 (ja) * | 2012-11-27 | 2016-12-27 | 株式会社フローディア | 不揮発性半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021848A (en) * | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| JPH0567790A (ja) | 1991-09-09 | 1993-03-19 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
-
1997
- 1997-12-19 JP JP9350738A patent/JPH11186416A/ja active Pending
-
1998
- 1998-12-18 US US09/216,292 patent/US6255691B1/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045176A1 (en) * | 2000-11-30 | 2002-06-06 | Atmel Corporation | Self-aligned non-volatile memory cell |
| US6479351B1 (en) | 2000-11-30 | 2002-11-12 | Atmel Corporation | Method of fabricating a self-aligned non-volatile memory cell |
| US6624029B2 (en) | 2000-11-30 | 2003-09-23 | Atmel Corporation | Method of fabricating a self-aligned non-volatile memory cell |
| USRE40486E1 (en) | 2000-11-30 | 2008-09-09 | Atmel Corporation | Self-aligned non-volatile memory cell |
| US6831325B2 (en) | 2002-12-20 | 2004-12-14 | Atmel Corporation | Multi-level memory cell with lateral floating spacers |
| US7098106B2 (en) | 2004-07-01 | 2006-08-29 | Atmel Corporation | Method of making mirror image memory cell transistor pairs featuring poly floating spacers |
| JP2019071396A (ja) * | 2017-10-11 | 2019-05-09 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6255691B1 (en) | 2001-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7652322B2 (en) | Split gate flash memory device having self-aligned control gate and method of manufacturing the same | |
| US5640032A (en) | Non-volatile semiconductor memory device with improved rewrite speed | |
| JP5806439B2 (ja) | メモリセルおよびその製造方法 | |
| JPH0621469A (ja) | 多結晶シリコンスペーサトンネル領域を使用した非揮発性メモリセル | |
| JP2001189439A (ja) | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 | |
| US20040077144A1 (en) | Method to form self-aligned split gate flash with L-shaped wordline spacers | |
| KR20070073620A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US6087230A (en) | Method of fabricating an SOI device having a channel with variable thickness | |
| JP2005129942A (ja) | 不揮発性メモリ素子の製造方法 | |
| JP2005524994A (ja) | 高結合比浮遊ゲートメモリセル | |
| JPH07115143A (ja) | 不揮発性メモリの製造方法 | |
| KR20030057560A (ko) | 자기-정렬식 비휘발성 메모리 셀 | |
| JPH11186416A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR20040060491A (ko) | 엔드형 플래쉬 메모리 소자의 제조방법 | |
| JP2002538608A (ja) | 自己整列ゲートを有するフラッシュメモリセル及び製造方法 | |
| US6380584B1 (en) | Semiconductor memory device with single and double sidewall spacers | |
| JPH11154712A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH07226449A (ja) | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法ならびにその記憶認識方法 | |
| JP2001057394A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US20030013254A1 (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| JP2980171B2 (ja) | スプリットゲート型フラッシュメモリセルの製造方法 | |
| US20080116531A1 (en) | Semiconductor Device | |
| CN100505219C (zh) | 制造非易失存储器件的方法和由此获得的存储器件 | |
| US20060006453A1 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| JPH1140780A (ja) | 半導体集積回路装置およびその製造方法 |