JPH11186419A

JPH11186419A - 不揮発性半導体記憶装置

Info

Publication number: JPH11186419A
Application number: JP35646197A
Authority: JP
Inventors: Shinji Sato; 信司佐藤; Riichiro Shirata; 理一郎白田; Seiichi Aritome; 誠一有留
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-25
Filing date: 1997-12-25
Publication date: 1999-07-09
Also published as: US6310374B1

Abstract

(57)【要約】【課題】誤書き込みマージンを広げることが可能である
一方、メモリセルアレイの微細化にも適した不揮発性半
導体記憶装置の提供。【解決手段】ゲート１６とソース、ドレイン１９及び電
荷蓄積層１４を有する電気的に書換え可能な複数のメモ
リセルがそのソース、ドレインを隣接するもの同士で共
有しながら接続されてなるセルユニットと、前記セルユ
ニットの一方の端部のソースまたはドレインに接続され
るビット線１８と、前記セルユニットの他方の端部のド
レインまたはソースに接続されるソース線と、前記セル
ユニット中の少なくとも１つのソース、ドレインにコン
タクトした引き出し電極２０と、前記引き出し電極２０
と絶縁膜２１を介して対向配置された対向電極２２とを
具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特にチャネルフローティング書き込み方
式によりデータの書き込みを行なう不揮発性半導体記憶
装置に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、電源を切っ
てもデータが消えない等の利点があるため、近年大幅に
需要が増大している。電気的に一括消去可能な不揮発性
半導体記憶装置であるフラッシュメモリは、２トランジ
スタ型のバイト型不揮発性半導体記憶装置と異なり、１
トランジスタでメモリセルを構成することができる。こ
の結果、メモリセルを小さくすることが可能となり、大
容量の磁気ディスクの代替用途等が期待されている。

【０００３】こうしたフラッシュメモリの中でも、特に
高集積化に有利なものとしてＮＡＮＤ型ＥＥＰＲＯＭが
知られている。これは、次のような構造を有する。すな
わち、複数のメモリセルを例えばカラム方向に並べ、こ
れらのセルのうちの互いに隣り合うセル同士のソースと
ドレインを順次直列に接続する。このような接続によ
り、複数のメモリセルが直列接続された単位セル群（Ｎ
ＡＮＤセル）を構成し、こうした単位セル群を一単位と
してビット線に接続する。

【０００４】一方メモリセルは、通常電荷蓄積層となる
浮遊ゲートと制御ゲートとが積層された積層ゲート構造
を有する。メモリセルは、ｐ型基板またはｎ型基板に形
成されたｐ型ウェル内にマトリックス状に集積形成され
る。ＮＡＮＤセルのドレイン側は、選択ゲートを介して
ビット線に接続される。ＮＡＮＤセルのソース側は、選
択ゲートを介してソース線（基準電位配線）に接続され
る。各メモリセルの制御ゲートは、ロウ方向に配設され
たワード線に接続されている。

【０００５】ＮＡＮＤセルへのデータ書き込み及び消去
は、メモリセルの浮遊ゲートに電子を注入し、あるいは
浮遊ゲートの電子を放出する動作を利用する。まずデー
タ消去は、例えばメモリセルアレイ全体について、全て
のワード線を０Ｖ、基板あるいはウェルに２０Ｖ程度の
消去電圧Ｖｅｅを印加して、全メモリセルで浮遊ゲート
の電荷を基板側に放出させる。これにより、全メモリセ
ルはしきい値が負のデータ“１”状態に消去される。な
おメモリセルアレイが複数ブロックある場合には、ブロ
ック単位でデータ消去を行なうこともある。この場合に
は、選択ブロックについては上述したような条件を与
え、非選択ブロックではワード線を全てフローティング
とすればよい。

【０００６】一方データの書き込みに関しては、データ
書き込みを行なうメモリセルが接続されている選択ワー
ド線に２０Ｖ程度の書き込み電圧Ｖｐｐを印加し、ＮＡ
ＮＤセル内の残りの非選択ワード線を中間電圧Ｖｐａｓ
ｓとし、かつ書き込みデータが“０”か“１”かに応じ
て選択ワード線に接続されたメモリセルのチャネル電位
を制御する。すなわち“０”データ書き込みのときは、
ビット線の０Ｖがメモリセルのチャネルまで転送され
て、浮遊ゲートにトンネル電流により電子が注入される
ようにする。これにより、メモリセルはしきい値が正の
状態となる。これに対し“１”データ書き込みのとき
は、ビット線を通じてメモリセルのチャネル電位がトン
ネル注入が起こらない程度の中間電位となるように設定
する。これにより、メモリセルはしきい値が低い負の状
態に保たれる。

【０００７】データ読み出しは、選択されたワード線に
０Ｖ、ＮＡＮＤセル内の残りのワード線にはデータ
“０”，“１”に拘わらずメモリセルがオンする中間電
圧を印加して、ＮＡＮＤセルが導通するか否かをビット
線で検出することにより行なわれる。

【０００８】ところで、このようなＮＡＮＤ型ＥＥＰＲ
ＯＭへのデータの書き込み動作に当っては、低電圧駆動
を実現することで、例えばビット線に接続されているカ
ラム系の周辺回路をＶｃｃ系のトランジスタで構成する
ことができ、周辺回路の面積を小さくすることが可能と
なる。こうした点に鑑みて、“１”データを書き込むメ
モリセルのチャネル電位のみを、容量結合を利用して十
分に電位上昇させるチャネルフローティング書き込み方
式が提案され、すでに実用化に至っている。以下、チャ
ネルフローティング書き込み方式による書き込み動作を
説明する。

【０００９】図２２は、従来のＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセル部の等価回路を示すものである。なお、Ｂ
Ｌはビット線、ＳＧは選択ゲート線、ＣＧはワード線、
ＳＬはソース線である。

【００１０】ロウ方向の複数のメモリセルへ一括して行
なわれるデータ書き込みにおいて、通常の書き込み動作
ではビット線ＢＬから最も遠いメモリセルから順次デー
タが書き込まれ、ランダム書き込み動作の場合はビット
線ＢＬとソース線ＳＬの間の任意のメモリセルに対し、
書き込みが行なわれる。

【００１１】いずれの場合であっても、まずソース線Ｓ
Ｌ側の選択ゲート線ＳＧ２に０V を印加して選択ゲート
トランジスタを非導通状態とさせたうえで、“０”デー
タを書き込むメモリセルを有するＮＡＮＤセルが接続さ
れているビット線ＢＬは０Ｖの書き込み選択の電位と
し、“１”データを書き込むメモリセルを有するＮＡＮ
Ｄセルが接続されているビット線ＢＬは書き込み非選択
の電位、具体的にはビット線ＢＬ側の選択ゲート線ＳＧ
１以上の電圧、あるいはビット線ＢＬ側の選択ゲート線
ＳＧ１より小さくても選択ゲートトランジスタがカット
オフされる電圧に設定する。なおソース線ＳＬには、ソ
ース線ＳＬ側の選択ゲートトランジスタを十分にカット
オフさせるために、所定の正電圧が供給される。

【００１２】この状態において、選択ブロックのワード
線ＣＧに書き込み電圧Ｖｐｐや中間電圧Ｖｐａｓｓが印
加されると、その電圧パルスの立ち上がりの過程でメモ
リセルがオンする結果、書き込み選択の電位である０Ｖ
に設定されたビット線ＢＬに接続されたＮＡＮＤセルの
チャネルには０Ｖが転送される。これにより、選択ワー
ド線に接続されたメモリセルの浮遊ゲートにはトンネル
電流により電子が注入されるようになり、“０”データ
が書き込まれる。

【００１３】一方、書き込み非選択の電位に設定された
ビット線ＢＬに接続されたＮＡＮＤセルでは、ビット線
ＢＬから選択ゲートトランジスタを介して、ビット線Ｂ
Ｌの電位から選択ゲートトランジスタのしきい値分だけ
差し引いた初期電位がＮＡＮＤセルのチャネルに転送さ
れた後、ビット線側の選択ゲートトランジスタがカット
オフされてＮＡＮＤセルのチャネルはフローティングと
なっている。従って、選択ブロックのワード線ＣＧに書
き込み電圧Ｖｐｐや中間電圧Ｖｐａｓｓが印加されるこ
とで、これらワード線とＮＡＮＤセルのチャネルの容量
結合により、ＮＡＮＤセルのチャネル電位は上述したよ
うな初期電位からブートされ、選択ワード線に接続され
たメモリセルの浮遊ゲートにもトンネル注入が起こらな
い程度の書き込み禁止電圧となる。すなわち、メモリセ
ルのしきい値を負の状態に保つ“１”データ書き込みが
行なわれる。

【００１４】ここで、チャネルフローティング書き込み
方式による書き込み動作のタイミングを踏まえたうえ
で、チャネルフローティング書き込み方式で具体的に得
られる書き込み禁止電圧を算出する。まず、ビット線Ｂ
Ｌの電位は書き込みデータに応じて０Ｖあるいは電源電
圧Ｖｃｃ（例えば３．３Ｖ）に設定され、ソース線ＳＬ
及びビット線ＢＬ側の選択ゲート線ＳＧ１にはＶｃｃ、
ソース線ＳＬ側の選択ゲート線ＳＧ２には０Ｖが供給さ
れる場合で考える。この後、選択ブロックの選択ワード
線ＣＧに書き込み電圧Ｖｐｐ（例えば２０Ｖ）、非選択
ワード線に中間電圧Ｖｐａｓｓ（例えば１０Ｖ）が印加
されると、フローティングとなっているＮＡＮＤセルの
チャネルが書き込み禁止電圧Ｖｃｈにまでブートされ
る。このとき書き込み禁止電圧Ｖｃｈは、次式で表され
る。

【００１５】Ｖｃｈ＝Ｖｓｇ−Ｖｓｇｔｈ（Ｖｃｈｉｎｉｔ）＋Ｃｒ１（Ｖｐａｓｓ−Ｖｐａｓｓｔｈ（Ｖｃｈｉｎｉｔ））＋Ｃｒ２（Ｖｐｐ−Ｖｐａｓｓｔｈ（Ｖｃｈｉｎｉｔ））（ただし式中、Ｖｓｇはビット線ＢＬ側の選択ゲート線
ＳＧ１の電位、Ｖｓｇｔｈ（Ｖｃｈｉｎｉｔ）はＮＡＮ
Ｄセルのチャネルの初期電位がＶｃｈｉｎｉｔであると
きのビット線ＢＬ側の選択ゲートトランジスタのしきい
値、Ｃｒ１、Ｃｒ２はともにチャネルのブート比で、Ｃ
ｒ１は非選択ワード線に接続されるメモリセル全てにつ
いてゲート〜チャネル間容量に対するチャネルの全容量
の比の値、Ｃｒ２は選択ワード線に接続されるメモリセ
ルについてゲート〜チャネル間容量に対するチャネルの
全容量の比の値、Ｖｐａｓｓｔｈ（Ｖｃｈｉｎｉｔ）は
ＮＡＮＤセルのチャネル電位がＶｃｈｉｎｉｔであると
きメモリセルがオンするために必要なゲート電位を示
す。）上式より、チャネルフローティング書き込み方式におけ
る書き込み禁止電圧Ｖｃｈは、メモリセルや選択ゲート
トランジスタを形成する際の条件に多大な影響を受ける
ことが判る。すなわち、上式中のＮＡＮＤセルのチャネ
ルの初期電位Ｖｃｈｉｎｉｔやチャネルのブート比Ｃｒ
１、Ｃｒ２は、メモリセルや選択ゲートトランジスタの
ソース・ドレイン拡散層の濃度プロファイルや基板ある
いはウェルの不純物濃度プロファイル、さらにはメモリ
セル及び選択ゲートトランジスタのチャネル部に対し行
なわれるイオン・インプラのプロファイルに大きく依存
する。従ってこれらプロファイル等が変化すると、
“１”データが書き込まれるメモリセルで十分な書き込
み禁止電圧Ｖｃｈが得られないことがあり、この結果
“１”データを書き込むメモリセルのしきい値が変動し
て誤書き込みを招くことになる。

【００１６】このようにチャネルフローティング書き込
み方式においては、不純物プロファイルを始めとするメ
モリセルや選択ゲートトランジスタの各種特性の変動が
メモリセルの誤書き込み特性を悪化させるという問題点
がある。これに対し、ブースタープレート電極なる導電
体を用いることで“１”データが書き込まれるメモリセ
ルのチャネル電位を十分に電位上昇させ、ひいてはメモ
リセルの誤書き込み特性を改善させる技術が、Symp. VL
SI Technology Dig. Tec. Papers, June 1996,pp.236-2
37 、同pp.238-239等の文献で最近報告されている。

【００１７】図２３は、こうしたブースタープレート電
極を有するＮＡＮＤ型ＥＥＰＲＯＭの構成を一部切り欠
いて示す斜視図である。図示されるように、このＮＡＮ
Ｄ型ＥＥＰＲＯＭにおいては、基板７０面にゲート絶縁
膜７１、ＯＮＯ膜７３を介して浮遊ゲート７２及び制御
ゲート７４を設けた積層ゲート構造上に、さらにプレー
ト酸化膜７５を介してブースタープレート電極７６が形
成される点が特徴的である。具体的な書き込み、消去、
読み出しの各動作は、概ね上述したようなＮＡＮＤ型Ｅ
ＥＰＲＯＭの動作と同様であるが、ブースタープレート
電極７６は書き込み時選択ワード線と同じ書き込み電圧
Ｖｐｐに設定され、消去時には０Ｖが供給される。

【００１８】ここで上述した文献には、ブースタープレ
ート電極を有するＮＡＮＤ型ＥＥＰＲＯＭでは、書き込
み時に選択ブロックの選択ワード線と非選択ワード線に
印加する書き込み電圧Ｖｐｐや中間電圧Ｖｐａｓｓを、
それぞれ１３Ｖ、Ｖｃｃに低減できることが示されてい
る。これは、ブースタープレート電極がプレート酸化膜
を介して制御ゲートと容量結合するので、書き込みの際
の実質的な容量カップリング比が増大すること、及びブ
ースタープレート電極がプレート酸化膜を介してＮＡＮ
Ｄセル中の各メモリセルのソース、ドレインとも容量結
合するため、ブースタープレート電極によりフローティ
ングとなっているＮＡＮＤセルのチャネル電位がブート
されることに基づく。

【００１９】すなわち、ブースタープレート電極を有す
るＮＡＮＤ型ＥＥＰＲＯＭでは、制御ゲート及びブース
タープレート電極とＮＡＮＤセルのチャネルとの容量結
合を利用しているので、“１”データが書き込まれるメ
モリセルのチャネル電位を十分な書き込み禁止電圧Ｖｃ
ｈまで電位上昇させることができる。従って、“１”デ
ータを書き込むメモリセルのしきい値の変動を抑え、チ
ャネルフローティング書き込み方式におけるメモリセル
の誤書き込み特性の悪化を回避し得る。またこのため、
書き込み時に選択ブロックの非選択ワード線の中間電圧
Ｖｐａｓｓを過度に高めなくても、“１”データを書き
込むメモリセルで十分な書き込み禁止電圧Ｖｃｈが得ら
れ、結果的にビット線ＢＬからチャネルに０Ｖが転送さ
れるＮＡＮＤセル側で非選択ワード線に接続されるメモ
リセルについても、誤書き込みを有効に防止することが
可能となる。

【００２０】しかしながらこうしたＮＡＮＤ型ＥＥＰＲ
ＯＭは、ブースタープレート電極をプレート酸化膜を介
してＮＡＮＤセル中の各メモリセルのソース、ドレイン
と容量結合させるために、メモリセルの形成後に積層ゲ
ート構造を有する各メモリセル間でソース、ドレインに
ごく近接させて、ブースタープレート電極となる導電体
層を埋め込む必要がある。従って、ＮＡＮＤセルにおけ
る複数のワード線の間隔が狭められ、積層ゲート構造を
有するメモリセルのアスペクト比が高められると、各メ
モリセル間でブースタープレート電極となる導電体層を
埋め込むことが極めて困難となってしまい、メモリセル
アレイの微細化にとっては著しく不向きであった。

【００２１】

【発明が解決しようとする課題】上述したように、ブー
スタープレート電極を有するＮＡＮＤ型ＥＥＰＲＯＭに
おいては、十分な書き込み禁止電圧Ｖｃｈが得られると
ともに選択ブロックの非選択ワード線の中間電圧Ｖｐａ
ｓｓを低減できるので、チャネルフローティング書き込
み方式での問題点であった誤書き込み特性の悪化を回避
して、誤書き込みマージンを広げることが可能であるも
のの、メモリセルアレイの微細化には全く向いていない
という難点があった。本発明はこうした問題に鑑み、誤
書き込みマージンを広げることが可能である一方、メモ
リセルアレイの微細化にも適した不揮発性半導体記憶装
置を提供することを目的としている。

【００２２】

【課題を解決するための手段】上記目的を達成するため
になされた本願第１の発明は、ゲートとソースとドレイ
ン及び電荷蓄積層を有する電気的に書換え可能なメモリ
セルと、前記メモリセルのソース、ドレインの少なくと
も一方に電気的に接続した引き出し電極と、前記引き出
し電極と実質的に容量結合した対向電極とを具備する不
揮発性半導体記憶装置であり、またゲートとソースとド
レイン及び電荷蓄積層を有する電気的に書換え可能な複
数のメモリセルがそのソース、ドレインを隣接するもの
同士で共有しながら接続されてなるセルユニットと、前
記セルユニット中の少なくとも１つのソース、ドレイン
にコンタクトした引き出し電極と、前記引き出し電極と
実質的に容量結合した対向電極とを具備する不揮発性半
導体記憶装置であり、さらにはゲートとソースとドレイ
ン及び電荷蓄積層を有する電気的に書換え可能な複数の
メモリセルがそのソース、ドレインを隣接するもの同士
で共有しながら接続されてなるセルユニットと、前記セ
ルユニットの一方の端部のソースまたはドレインに接続
されるビット線と、前記セルユニットの他方の端部のド
レインまたはソースに接続されるソース線と、前記セル
ユニット中の少なくとも１つのソース、ドレインにコン
タクトした引き出し電極と、前記引き出し電極と絶縁膜
を介して対向配置された対向電極とを具備する不揮発性
半導体記憶装置である。

【００２３】すなわち本願第１の発明は、メモリセルあ
るいは複数のメモリセルからなるセルユニットのチャネ
ルと電気的に接続した引き出し電極と、この引き出し電
極に対向配置された対向電極との容量結合を利用するこ
とを特徴とするものである。従って本願第１の発明で
は、メモリセルまたはセルユニットの少なくとも１つの
ソース、ドレインに引き出し電極をコンタクトさせれば
よく、カラム方向に並ぶメモリセルの全ての隣接メモリ
セル間に導電体を近接配置する場合に比べ、複数のメモ
リセルまたはセルユニットがマトリクス状に集積された
メモリセルアレイを微細化するうえで非常に有利とな
る。

【００２４】本願第１の発明においては、例えば引き出
し電極はセルユニット毎に１つ、一方対向電極はワード
線を共有するロウ方向の複数のセルユニットで共通に形
成される。このように引き出し電極及び対向電極を配置
した場合、書き込み動作時選択ブロックの選択ワード線
及び非選択ワード線にそれぞれ書き込み電圧Ｖｐｐ、中
間電圧Ｖｐａｓｓを供給し、かつ選択ブロック毎に１つ
設けられた対向電極に高電圧を印加するだけで、書き込
みデータが“０”か“１”かに応じてメモリセルのチャ
ネル電位を制御することが可能になる。

【００２５】さらに本願第１の発明では、メモリセル上
に堆積される層間絶縁膜とのエッチング選択比を有する
絶縁膜で各メモリセルのゲートの上面及び側面を被覆し
たうえで、引き出し電極のソース、ドレインへのコンタ
クト部をメモリセルのゲートと自己整合的に形成するこ
とが好ましい。すなわち、こうして引き出し電極のコン
タクト部をメモリセルのゲートと自己整合的に形成すれ
ば、引き出し電極のコンタクト部における隣接メモリセ
ル間隔を縮小することが容易となり、さらなるメモリセ
ルアレイの微細化が実現できる。

【００２６】一方、上記目的を達成するためになされた
本願第２の発明は、ゲートとソースとドレイン及び電荷
蓄積層を有する電気的に書換え可能なメモリセルと、前
記メモリセルのソース、ドレインの少なくとも一方に電
気的に接続するとともに前記ゲートと実質的に容量結合
した引き出し電極とを具備する不揮発性半導体記憶装置
であり、またゲートとソースとドレイン及び電荷蓄積層
を有する電気的に書換え可能な複数のメモリセルがその
ソース、ドレインを隣接するもの同士で共有しながら接
続されてなるセルユニットと、前記セルユニット中の少
なくとも１つのソース、ドレインにコンタクトするとと
もに前記ゲートと実質的に容量結合した引き出し電極と
を具備する不揮発性半導体記憶装置であり、さらにはゲ
ートとソースとドレイン及び電荷蓄積層を有する電気的
に書換え可能な複数のメモリセルがそのソース、ドレイ
ンを隣接するもの同士で共有しながら接続されてなるセ
ルユニットと、前記セルユニットの一方の端部のソース
またはドレインに接続されるビット線と、前記セルユニ
ットの他方の端部のドレインまたはソースに接続される
ソース線と、前記セルユニット中の少なくとも１つのソ
ース、ドレインにコンタクトするとともに前記ゲートと
絶縁膜を介して対向配置された引き出し電極とを具備す
る不揮発性半導体記憶装置である。

【００２７】すなわち本願第２の発明は、メモリセルあ
るいは複数のメモリセルからなるセルユニットのチャネ
ルと電気的に接続した引き出し電極と、メモリセルのゲ
ートとの容量結合を利用することを特徴とするものであ
る。従って本願第２の発明でも、メモリセルまたはセル
ユニットの少なくとも１つのソース、ドレインに引き出
し電極をコンタクトさせればよく、カラム方向に並ぶメ
モリセルの全ての隣接メモリセル間に導電体を近接配置
する場合に比べ、複数のメモリセルまたはセルユニット
がマトリクス状に集積されたメモリセルアレイを微細化
するうえで非常に有利となる。

【００２８】本願第２の発明においては、引き出し電極
は例えばセルユニット毎に１つ形成される。このように
引き出し電極を配置した場合、書き込み動作時選択ブロ
ックの選択ワード線及び非選択ワード線にそれぞれ書き
込み電圧Ｖｐｐ、中間電圧Ｖｐａｓｓを供給するだけ
で、書き込みデータが“０”か“１”かに応じてメモリ
セルのチャネル電位を制御することが可能になる。

【００２９】また本願第２の発明では、好ましくは引き
出し電極をセルユニット内の全メモリセルのゲートの上
面と絶縁膜を介して対向させ、さらには前記ソース、ド
レインへのコンタクト部で前記ゲートの側面と実質的に
容量結合させる。これにより、引き出し電極とメモリセ
ルのゲート間の容量が増大して、メモリセルのチャネル
電位を効率よくブートさせて十分な書き込み禁止電圧Ｖ
ｃｈを得ることができる。すなわち、フローティングと
なっているチャネルに対するブート効率を高めるために
は、引き出し電極をソース、ドレインへのコンタクト部
とメモリセルの上方へ引き出された引き出し部とから形
成することが有利であり、この点は上述したような本願
第１の発明についても全く同様である。

【００３０】本発明の不揮発性半導体記憶装置は、例え
ばセルユニットのビット線に接続される一方の端部側に
第１の選択ゲートトランジスタ、ソース線に接続される
他方の端部側に第２の選択ゲートトランジスタを備え
る。こうして、第２の選択ゲートトランジスタを非導通
状態としながら、ビット線に第１の選択ゲートトランジ
スタが導通状態となる第１の電圧を与えることで選択ワ
ード線に接続されたメモリセルを書き込み選択とし、第
２の選択ゲートトランジスタを非導通状態としながら、
ビット線に第１の選択ゲートトランジスタが非導通状態
となる第２の電圧を与えることで選択ワード線に接続さ
れたメモリセルを書き込み非選択とするチャネルフロー
ティング書き込み方式を採用することができる。従って
本発明は、ワード線を共有するメモリセル単位で一括し
て書き込みが行なわれる例えばＮＡＮＤ型ＥＥＰＲＯＭ
等に特に有効に適用され得る。

【００３１】

【発明の実施の形態】以下、図面に基づき本発明の実施
形態を説明する。図１は、本発明の不揮発性半導体記憶
装置の全体構成を概略的に示すブロック図である。図１
に示されるように本発明の不揮発性半導体記憶装置にお
いては、アドレスレジスタ６の出力がワード線駆動回路
７、ロウデコーダ４、カラムデコーダ９の入力に接続さ
れており、ワード線駆動回路７の出力はロウデコーダ４
の入力に、カラムデコーダ９の出力はビット線制御回路
５及びＩ／Ｏバッファ１０の入力にそれぞれ接続されて
いる。一方、コマンドレジスタ８の出力は、ワード線駆
動回路７、ロウデコーダ４、Ｉ／Ｏバッファ１０、ビッ
ト線制御回路５、ウェル電圧制御回路２、ソース線駆動
回路３の入力にそれぞれ接続されており、ビット線制御
回路５とＩ／Ｏバッファ１０は相互に接続されている。
ロウデコーダ４、ウェル電圧制御回路２、ソース線駆動
回路３、ビット線制御回路５の出力はメモリセルアレイ
１の入力にそれぞれ接続されている。なおメモリセルア
レイ１は、複数のＮＡＮＤセルがマトリクス状に集積さ
れて構成されている。

【００３２】このような構成においてメモリセルアレイ
１は、データの書き込み、読み出しまたは消去を行なう
ためのものである。ビット線制御回路５は、書き込み時
にメモリセルアレイ１のメモリセルに書き込まれるデー
タをラッチし、あるいは読み出し時にビット線に読み出
せるデータをセンスし、ラッチする。Ｉ／Ｏバッファ１
０は、書き込み時に不揮発性半導体記憶装置の外部から
データを入力し、ビット線制御回路５に出力する。カラ
ムデコーダ９は、複数のビット線制御回路５と１つのＩ
／Ｏバッファ１０を相互に接続させるものである。ロウ
デコーダ４は、メモリセルアレイ１の中から入力された
アドレスのブロックを選択する。ワード線駆動回路７
は、選択されたブロックにおけるメモリセルのワード線
に供給する電圧を出力する。アドレスレジスタ６は、外
部より入力されたアドレスデータをラッチし、選択され
た特定のメモリセルのワード線とビット線を、カラムデ
コーダ９、ロウデコーダ４、ワード線駆動回路７を介し
て選択する。ウェル電圧制御回路２とソース線駆動回路
３は、データの読み出しや書き込み等の動作モードに応
じてメモリセルアレイ１のウェルとソースの電位を制御
する。コマンドレジスタ８は、入力されたコマンドで決
定される読み出し、書き込み、消去の動作モードに応じ
て、不揮発性半導体記憶装置の各制御回路に所定の信号
を出力する。

【００３３】図２、図３は、本発明の第１の実施形態の
不揮発性半導体記憶装置としてＮＡＮＤ型ＥＥＰＲＯＭ
を示す図であり、図２（ａ）はＮＡＮＤセルの平面図、
図２（ｂ）はＮＡＮＤセルの回路図、図３（ａ）は図２
（ａ）中のＡ−Ａ´線断面図、図３（ｂ）は図２（ａ）
中のＢ−Ｂ´線断面図、図３（ｃ）は図２（ａ）中のＣ
−Ｃ´線断面図である。また図４は、ＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルアレイの部分回路図を示す。図示さ
れる通り、ここでは８個のメモリセルが直列に接続され
て１つのセルユニット、すなわちＮＡＮＤセルを構成し
ているが、他の任意の整数、例えば４個あるいは１６個
のメモリセルを直列に接続してＮＡＮＤセルを構成して
もよい。

【００３４】各メモリセルは、シリコン半導体基板（図
示せず）のｐ型ウェル１１内において、素子分離領域１
２で区画された素子形成領域上に電荷蓄積層となる浮遊
ゲート１４（１４₁ ，１４₂ ，…，１４₈ ）と制御ゲー
ト１６（１６₁ ，１６₂ ，…，１６₈ ）とが積層された
積層ゲート構造を有する。こうした積層ゲート構造にお
いて、半導体基板１１と浮遊ゲート１４の間の第１のゲ
ート絶縁膜１３が電子を浮遊ゲート１４に注入または引
き抜く際のトンネル酸化膜となり、浮遊ゲート１４と制
御ゲート１６は第２のゲート絶縁膜１５を介して容量結
合している。また各ｎ型拡散層１９は、隣接する二つの
メモリセルの一方ではソースとして、他方ではドレイン
として共用され、これにより各メモリセルが直列に接続
されることになる。

【００３５】このようなＮＡＮＤセルのドレイン側とソ
ース側には、それぞれメモリセルの浮遊ゲート１４、制
御ゲート１６と同じプロセスによって形成された選択ゲ
ート１４₉ ，１６₉ 及び１４₁₀，１６₁₀が設けられてい
る。これら選択ゲート１４₉，１６₉ 及び１４₁₀，１６
₁₀は、ともに図示されない所望部分で１層目と２層目と
が導通接続されている。さらに、こうして素子形成され
た半導体基板の上方は、第１の層間絶縁膜１７により覆
われている。なおここでは、ＮＡＮＤセルのドレイン側
とソース側にそれぞれ、選択ゲート１４₉ ，１６₉ 及び
１４₁₀，１６₁₀を有する選択ゲートトランジスタが１つ
ずつ設けられているが、ＮＡＮＤセルのドレイン側また
はソース側に複数の選択ゲートトランジスタを設けても
よい。

【００３６】また、行方向に並ぶ複数のＮＡＮＤセルの
同一行の制御ゲート１６は、共通に接続され、行方向に
走る制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配
設されており、これら制御ゲート線はいわゆるワード線
となっている。一方、選択ゲート１４₉ ，１６₉ 及び１
４₁₀，１６₁₀も、それぞれ行方向に走る選択ゲート線Ｓ
Ｇ１，ＳＧ２として配設されている。

【００３７】さらに、第１の実施形態のＮＡＮＤ型ＥＥ
ＰＲＯＭにおいては、第１の層間絶縁膜１７の上にＮＡ
ＮＤセル中の任意のｎ型拡散層１９とコンタクトする引
き出し電極２０が形成され、引き出し電極２０上にはキ
ャパシタ絶縁膜２１を介して引き出し電極２０と容量結
合する対向電極２２が形成されている。この対向電極２
２の上方は第２の層間絶縁膜２３で覆われ、第２の層間
絶縁膜２３の上にＮＡＮＤセルの一端のドレイン側ｎ型
拡散層１９にコンタクトするビット線１８が配設され
る。

【００３８】ここで図２、図３に示される通り、引き出
し電極２０はｎ型拡散層１９と直接コンタクトするコン
タクト部２０₁ と、ＮＡＮＤセルのメモリセルの積層ゲ
ート構造上に引き出された引き出し部２０₂ とから形成
され、各ＮＡＮＤセルに対応して１つ設けられる。一
方、キャパシタ絶縁膜２１及び対向電極２２は、ワード
線としての制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８を
共有するロウ方向の複数のＮＡＮＤセルで共通化された
うえで、対向電極２２は端子ＰＬ０，ＰＬ１，…のいず
れかに接続されている。換言すれば、対向電極２２及び
対向電極２２への電圧供給用の端子ＰＬ０，ＰＬ１，…
は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイのブロ
ック単位で設けられる。

【００３９】こうして、引き出し電極２０の引き出し部
２０₂ 、キャパシタ絶縁膜２１及び対向電極２２からな
るキャパシタ構造が、メモリセルアレイのそれぞれのブ
ロック内で各カラム毎に１つずつ形成される。なおこの
ようなキャパシタ構造は、必ずしもメモリセルアレイの
ブロック内でカラム方向の全範囲に亘って形成されなく
てもよい。ただし、キャパシタの面積を広げて引き出し
電極２０と対向電極２２間の容量を増大させる観点か
ら、少なくともＮＡＮＤセルの全てのメモリセルの積層
ゲート構造上に至る程度にキャパシタ構造を形成するこ
とが好ましい。またキャパシタ絶縁膜２１は、引き出し
電極２０と同様各ＮＡＮＤセル毎に別個に形成されても
よい。

【００４０】メモリセルアレイの構成は、図４に示す通
りである。１ページは、例えば２５６バイト（２５６×
８）個のメモリセルからなる。１ページ分のメモリセル
は、実質的に同時に書き込みが行なわれる。１ブロック
は、例えば２０４８バイト（２０８４×８）個のメモリ
セルからなる。１ブロック分のメモリセルのデータは、
実質的に同時に消去される。

【００４１】また図５、図６に、第１の実施形態のＮＡ
ＮＤ型ＥＥＰＲＯＭの変形例を示す。図５（ａ）はＮＡ
ＮＤセルの平面図、図５（ｂ）はＮＡＮＤセルの回路
図、図６は図５（ａ）中のＡ−Ａ´線断面図である。図
２、図３に示されるＮＡＮＤ型ＥＥＰＲＯＭにおいて
は、引き出し電極２０のコンタクト部２０₁ が、ＮＡＮ
Ｄセルのビット線側の選択ゲートトランジスタ及びこの
選択ゲートトランジスタと隣接するメモリセルの間のｎ
型拡散層１９にコンタクトしていたが、このＮＡＮＤ型
ＥＥＰＲＯＭでは、ビット線側から４番目のメモリセル
と５番目のメモリセルとの間のｎ型拡散層１９を他のｎ
型拡散層１９より広めに設定し、ここに引き出し電極２
０のコンタクト部２０₁ がコンタクトする。

【００４２】すなわち、引き出し電極２０のコンタクト
部２０₁ がコンタクトするｎ型拡散層１９は、ＮＡＮＤ
セルにおけるビット線側及びソース線側の選択ゲートト
ランジスタの間で任意に設定することができる。また、
引き出し電極２０のコンタクト部２０₁ がコンタクトす
るｎ型拡散層１９は必ずしも１つに限らず、同一ＮＡＮ
Ｄセル内の複数箇所のｎ型拡散層１９にコンタクトさせ
てもよく、かつＮＡＮＤセル内の複数箇所のｎ型拡散層
１９上にこうしたコンタクト部２０₁ がコンタクトする
場合、各コンタクト部２０₁ に対応して引き出し電極２
０が複数形成されても構わない。ただし、複数箇所のｎ
型拡散層１９を広めに設定して、それらに引き出し電極
２０のコンタクト部２０₁ をコンタクトさせるのは、メ
モリセルアレイの微細化の点で不利であり、引き出し電
極２０のコンタクト部２０₁ はＮＡＮＤセル内で最小限
に設けられることが好ましい。

【００４３】さらに図７には、第１の実施形態のＮＡＮ
Ｄ型ＥＥＰＲＯＭの他の変形例を示す。図７は、図２
（ａ）のＣ−Ｃ´線断面図に相当しており、図２、図３
に示されるＮＡＮＤ型ＥＥＰＲＯＭのＬＯＣＯＳ構造の
素子分離領域１２を、ＳＴＩ（Shallow Trench Isolati
on）構造のものに変えた例を示している。

【００４４】また、以上のＮＡＮＤ型ＥＥＰＲＯＭは全
て、引き出し電極のコンタクト部がコンタクトするｎ型
拡散層が、同一ＮＡＮＤセル内の他のｎ型拡散層より広
めに設定されているが、コンタクト部がコンタクトする
ｎ型拡散層を特に広めに設定することなく、ｎ型拡散層
へのコンタクト部をメモリセルや選択ゲートトランジス
タのゲートと自己整合的に形成することも可能である。
図８、図９に、こうしたセルフアラインコンタクト技術
を利用したＮＡＮＤ型ＥＥＰＲＯＭを示す。なお、図８
はこのようなＮＡＮＤセルの平面図、図９（ａ）は図８
中のＡ−Ａ´線断面図、図９（ｂ）は図８中のＢ−Ｂ´
線断面図である。

【００４５】ここでは、図９（ａ）に示される通り、メ
モリセルの制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８及
び選択ゲートトランジスタの選択ゲート線ＳＧ１，ＳＧ
２上に、例えば膜厚２００ｎｍのマスク膜２４がゲート
と自己整合的に形成されているとともに、メモリセルア
レイ全体が例えば膜厚１００ｎｍの絶縁薄膜２５で覆わ
れている。ただし、マスク膜２４及び絶縁薄膜２５に
は、第１の層間絶縁膜１７とのエッチング選択比を有す
るシリコン窒化膜等を用いる。

【００４６】すなわち、第１の層間絶縁膜１７とのエッ
チング選択比を有するマスク膜２４及び絶縁薄膜２５を
形成することで、コンタクト部２０₁ のｎ型拡散層１９
へのコンタクト孔開口時にこれらマスク膜２４及び絶縁
薄膜２５は殆どエッチングされないため、メモリセルや
選択ゲートトランジスタのゲートが露出されず、かつ隣
接するＮＡＮＤセル間の素子分離領域１２が削られるこ
ともない。従って、コンタクト部２０₁ がコンタクトす
るｎ型拡散層１９を特に広めに設定することなく、コン
タクト部２０₁ をメモリセル及び選択ゲートトランジス
タのゲート並びに素子分離領域１２に対し自己整合的に
形成でき、制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８と
選択ゲート線ＳＧ１，ＳＧ２のピッチを最小デザインル
ールにまで微細化することが可能となる。

【００４７】さらにこのとき、マスク膜２４をシリコン
酸化膜とシリコン窒化膜の積層構造とすれば、コンタク
ト孔開口後にコンタクト孔底面の絶縁薄膜２５を除去す
る際ゲート上面のマスク膜２４もエッチング除去され、
ひいてはコンタクト孔に埋め込まれるプラグ材とゲート
が短絡するおそれを防止することができる。またこうし
たＮＡＮＤ型ＥＥＰＲＯＭの場合、図８、図９（ａ）に
示されるように、ＮＡＮＤセルの一端のドレイン側ｎ型
拡散層１９へのビット線コンタクトについても、隣接す
る１対の選択ゲート線ＳＧ１，ＳＧ２及び素子分離領域
１２と自己整合的に形成され得る。

【００４８】第１の実施形態のＮＡＮＤ型ＥＥＰＲＯＭ
の動作は、基本的には従来のブースタープレート電極を
有するＮＡＮＤ型ＥＥＰＲＯＭと同様である。表１は、
書き込み、消去、読み出しの各動作時における具体的な
バイアス状態を示している。表１に示されるように、選
択ブロックにおける対向電極への電圧供給用の端子ＰＬ
は、書き込み時選択ワード線と同じ書き込み電圧Ｖｐｐ
（例えば１８Ｖ）に設定され、消去時には０Ｖ、読み出
し時には電源電圧Ｖｃｃ（例えば３．３Ｖ）がそれぞれ
供給される。なお書き込み時、対向電極への電圧供給用
の端子ＰＬに書き込み電圧Ｖｐｐとは異なる高電圧Ｖｐ
ｌを印加してもよい。

【００４９】

【表１】

【００５０】さらに図１０に、第１の実施形態のＮＡＮ
Ｄ型ＥＥＰＲＯＭへのデータ書き込み時のタイミングチ
ャートを示し、書き込み動作について詳細に説明する。
なおここでは、図２（ｂ）に示されるＮＡＮＤセルの回
路中の制御ゲート線ＣＧ１に接続される２つのメモリセ
ルのうち、ビット線ＢＬｎに接続されるメモリセルに
“０”データ、ビット線ＢＬｎ＋１に接続されるメモリ
セルに“１”データを書き込む場合を例示するが、ＮＡ
ＮＤセルの他の制御ゲート線ＣＧ２，…，ＣＧ８が選択
ワード線であっても、同様にデータ書き込みが行なわれ
る。

【００５１】まず、ソース線ＳＬ側の選択ゲート線ＳＧ
２に０Ｖを供給し、選択ゲート線ＳＧ２に接続される選
択ゲートトランジスタをいずれも非導通状態とする。ま
たこのとき、ソース線ＳＬは電源電圧Ｖｃｃ（例えば
３．３Ｖ）に設定して、選択ゲートトランジスタのリー
ク電流を抑える。

【００５２】一方、ビット線ＢＬｎ，ＢＬｎ＋１側の選
択ゲート線ＳＧ１にはＶｃｃを供給するとともに、ビッ
ト線ＢＬｎから０Ｖ、ビット線ＢＬｎ＋１からＶｃｃを
それぞれＮＡＮＤセルに向けて転送する。ここで、ビッ
ト線ＢＬｎのカラムについては、ＮＡＮＤセルに０Ｖが
転送された後もビット線ＢＬｎ側の選択ゲートトランジ
スタは導通状態であるのに対し、ビット線ＢＬｎ＋１の
カラムでは、Ｖｃｃからビット線ＢＬｎ＋１側の選択ゲ
ートトランジスタのしきい値分だけ差し引いた初期電位
がＮＡＮＤセルに転送されたうえで、選択ゲートトラン
ジスタがカットオフされて非導通状態となる。

【００５３】この段階で、制御ゲート線ＣＧ１，ＣＧ
２，…，ＣＧ８の電位は０Ｖであり、各制御ゲート線に
接続されたメモリセルはそのデータに応じてオンまたは
オフし、ソース線ＳＬ側の選択ゲートトランジスタは上
述した通り非導通状態となっている。従ってビット線Ｂ
Ｌｎ＋１のカラムでは、ビット線ＢＬｎ＋１側の選択ゲ
ートトランジスタから最もビット線ＢＬｎ＋１よりでオ
フ状態にあるメモリセルまたはソース線ＳＬ側の選択ゲ
ートトランジスタまでの間で、ＮＡＮＤセルのチャネル
及びｎ型拡散層が初期電位Ｖｃｈｉｎｉｔに充電された
後フローティングとなる。

【００５４】次に、対向電極への電圧供給用の端子ＰＬ
ｎに書き込み電圧Ｖｐｐ（例えば１８Ｖ）等の高電圧を
印加する。これにより、ビット線ＢＬｎ＋１のカラムに
おいてフローティングとなっているＮＡＮＤセルのチャ
ネル及びｎ型拡散層の電位Ｖｃｈｐｒ１がＶｃｈｐｒ１＝Ｖｃｈｉｎｉｔ＋Ｃｃａｐａ・Ｖｐｐ／
（Ｃｃａｐａ＋Ｃｃｈｐｒ）まで選択的にブートされる。ただし式中、Ｃｃａｐａは
対向電極と引き出し電極間の容量、Ｃｃｈｐｒはフロー
ティングとなっているＮＡＮＤセルのチャネル及びｎ型
拡散層の空乏層容量とジャンクション容量の和である。

【００５５】この後、非選択ワード線である制御ゲート
線ＣＧ２，…，ＣＧ８に中間電圧Ｖｐａｓｓ（例えば６
Ｖ）が供給されると、ビット線ＢＬｎ＋１のカラムで
は、ビット線ＢＬｎ＋１側の選択ゲートトランジスタと
ソース線ＳＬ側の選択ゲートトランジスタがともに非導
通状態で、かつＮＡＮＤセルの全てのメモリセルがオン
することになるので、フローティングであるＮＡＮＤセ
ルの全チャネルがブートした書き込み禁止電圧となる。
引き続いて、選択ワード線である制御ゲート線ＣＧ１に
書き込み電圧Ｖｐｐ（例えば１８Ｖ）を印加すると、制
御ゲート線ＣＧ１に接続されるメモリセルのうち、チャ
ネルに０Ｖが転送されたビット線ＢＬｎのカラムの書き
込み選択のメモリセルでは、浮遊ゲートに電子が注入さ
れて“０”データが書き込まれる。これに対し、チャネ
ルを書き込み禁止電圧まで高く電位上昇させたビット線
ＢＬｎ＋１のカラムの書き込み非選択のメモリセルは、
浮遊ゲートに電子は実質的に注入されず、しきい値を負
の状態に保つ“１”データ書き込みが行なわれる。

【００５６】さらに、第１の実施形態のＮＡＮＤ型ＥＥ
ＰＲＯＭへのデータ書き込み時のタイミングは、大いに
任意性を有する。例えば図１０のタイミングチャートの
変形例として、非選択ワード線へＶｐａｓｓを供給する
タイミングを変えた例を図１１に示す。

【００５７】この例では、ビット線ＢＬｎのカラムにつ
いてＮＡＮＤセルのチャネルに０Ｖを転送し、またビッ
ト線ＢＬｎ＋１のカラムはＮＡＮＤセルのチャネルを初
期電位に充電したうえでフローティングにした後、非選
択ワード線である制御ゲート線ＣＧ２，…，ＣＧ８にＶ
ｐａｓｓを供給し、続いて対向電極への電圧供給用の端
子ＰＬｎにＶｐｐを印加する点が図１０に示したタイミ
ングチャートと異なり、それ以外は同様である。こうし
たタイミングを採用した場合、制御ゲート線ＣＧ２，
…，ＣＧ８にＶｐａｓｓを供給した時点で、ビット線Ｂ
Ｌｎ＋１のカラムのＮＡＮＤセルのチャネル電位は、一
般的なチャネルフローティング書き込み方式における書
き込み禁止電圧Ｖｃｈ、すなわちＶｃｈ＝Ｖｓｇ−Ｖｓｇｔｈ（Ｖｃｈｉｎｉｔ）＋Ｃｒ１（Ｖｐａｓｓ−Ｖｐａｓｓｔｈ（Ｖｃｈｉｎｉｔ））＋Ｃｒ２（Ｖｐｐ−Ｖｐａｓｓｔｈ（Ｖｃｈｉｎｉｔ））にまでブートされる。ただし式中、Ｖｓｇはビット線Ｂ
Ｌ側の選択ゲート線ＳＧ１の電位、Ｖｓｇｔｈ（Ｖｃｈ
ｉｎｉｔ）はＮＡＮＤセルのチャネルの初期電位がＶｃ
ｈｉｎｉｔであるときのビット線ＢＬｎ＋１側の選択ゲ
ートトランジスタのしきい値、Ｃｒ１、Ｃｒ２はともに
チャネルのブート比で、Ｃｒ１は制御ゲート線ＣＧ２，
…，ＣＧ８に接続されるメモリセル全てについてゲート
〜チャネル間容量に対するチャネルの全容量の比の値、
Ｃｒ２は制御ゲート線ＣＧ１に接続されるメモリセルに
ついてゲート〜チャネル間容量に対するチャネルの全容
量の比の値、Ｖｐａｓｓｔｈ（Ｖｃｈｉｎｉｔ）はＮＡ
ＮＤセルのチャネル電位がＶｃｈｉｎｉｔであるときメ
モリセルがオンするために必要なゲート電位を示す。

【００５８】次いで、上述したように対向電極への電圧
供給用の端子ＰＬｎに例えばＶｐｐを印加すると、ＮＡ
ＮＤセルのチャネル電位Ｖｃｈｐｒ２はＶｃｈｐｒ２＝Ｖｃｈ＋Ｃｃａｐａ・Ｖｐｐ／（Ｃｃａ
ｐａ＋Ｃｃｈ）までさらにブートされる。ただし式中、Ｃｃｈはビット
線ＢＬｎ＋１側の選択ゲートトランジスタとソース線Ｓ
Ｌ側の選択ゲートトランジスタの間におけるＮＡＮＤセ
ルのチャネル及びｎ型拡散層の空乏層容量とジャンクシ
ョン容量の総和である。こうしてこの例でも、ビット線
ＢＬｎ＋１のカラムの書き込み非選択のメモリセルのチ
ャネルを、十分に高い書き込み禁止電圧まで電位上昇さ
せることができる。

【００５９】次に、第１の実施形態のＮＡＮＤ型ＥＥＰ
ＲＯＭの製造方法について説明する。図１２及び図１３
は、第１の実施形態のＮＡＮＤ型ＥＥＰＲＯＭの製造方
法の工程を示す縦断面図である。

【００６０】まず、シリコン半導体基板（図示せず）の
少なくともメモリセルアレイが形成される領域に、ｐ型
の不純物を注入してｐ型ウェル１１を形成する。ここで
ｐ型ウェル１１は、ｎ型シリコン半導体基板、あるいは
ｐ型シリコン半導体基板のｎ型ウェル内のいずれに形成
してもよい。続いて、ｐ型ウェル１１内の素子分離領域
に、例えば選択酸化法でＬＯＣＯＳ構造のフィールド酸
化膜（図示せず）、あるいはＳＴＩ構造の埋め込み酸化
膜を形成し、また必要に応じてｐ型の不純物を注入す
る。

【００６１】次いで図１２（ａ）に示されるように、メ
モリセルの第１のゲート絶縁膜１３となる膜厚９ｎｍの
熱酸化膜をｐ型ウェル１１の全面に形成する。なおここ
では、メモリセルのトンネル酸化膜及び選択ゲートトラ
ンジスタのゲート絶縁膜として、互いに異なる膜厚の熱
酸化膜を形成してもよい。この場合、図１２（ｂ）に示
される通りまず選択ゲートトランジスタのゲート絶縁膜
１３₁ となる膜厚１６ｎｍの熱酸化膜を形成した後、フ
ォトリソグラフィー技術を利用して選択ゲートトランジ
スタが形成される領域のみを覆うレジストパターン（図
示せず）を形成し、メモリセルが形成される領域の熱酸
化膜をフッ化アンモニウム水溶液等で除去する。引き続
いてレジストパターンを除去してから、メモリセルが形
成される領域にトンネル酸化膜１３₂ となる膜厚９ｎｍ
の熱酸化膜を形成し、メモリセルが形成される領域と選
択ゲートトランジスタが形成される領域とで、互いに異
なる膜厚のゲート酸化膜を得る。また、メモリセルが形
成される領域と選択ゲートトランジスタが形成される領
域にゲート酸化膜を形成する前に、基板の全面に周辺回
路用のＭＯＳトランジスタのゲート酸化膜を形成したう
えで、メモリセルアレイが形成されるｐ型ウェル１１上
のゲート酸化膜を選択的に除去しておいてもよい。

【００６２】次に、第１のゲート絶縁膜１３の上に膜厚
１５０ｎｍの第１のポリシリコン層１４´を堆積させ
る。ただしここでの第１のポリシリコン層１４´は、通
常例えばＰＯＣｌ₃ を用いてＰを１×１０²⁰〜４×１０
²⁰ｃｍ^-3程度ドープすることで低抵抗化する。次いで、
フォトリソグラフィー技術を利用してこの上に形成した
レジストパターン（図示せず）をマスクとして、第１の
ポリシリコン層１４´をＲＩＥ法等によりエッチング
し、浮遊ゲート１４となる第１のポリシリコン層１４´
をロウ方向で分離するためのスリットを形成する。な
お、図７に示したように素子分離領域をＳＴＩ構造とす
る場合は、こうしたスリットの形成後にさらに基板まで
エッチングしてトレンチを設け、得られたトレンチ内に
絶縁膜を埋め込んで浮遊ゲート１４と自己整合的に素子
分離領域を形成することもできる。

【００６３】この後、熱酸化法あるいはＣＶＤ法等で第
２のゲート酸化膜１５となるシリコン酸化膜、シリコン
窒化膜及びシリコン酸化膜、すなわちＯＮＯ膜１５´を
順次積層し、さらに図１２（ｃ）に示される通り、第１
のポリシリコン層１４´の場合と同様にＰ等が１×１０
²⁰〜４×１０²⁰ｃｍ^-3程度ドープされた膜厚１００ｎｍ
の第２のポリシリコン層、及びＷＳｉ等からなる膜厚１
５０ｎｍの高融点金属シリサイド膜の積層膜１７´を堆
積させる。なお、図８及び図９に示したようなＮＡＮＤ
型ＥＥＰＲＯＭを製造する場合では、高融点金属シリサ
イド膜の上にシリコン窒化膜等からなるマスク膜が適宜
堆積される。またＯＮＯ膜１５´形成後に、周辺回路と
なる領域のＯＮＯ膜１５´、第１のポリシリコン層１４
´及び基板上の酸化膜を選択的に除去し、ここで周辺回
路用のＭＯＳトランジスタのゲート酸化膜を形成するこ
とも可能である。

【００６４】次いで、フォトリソグラフィー技術を利用
してこの上に形成したレジストパターン（図示せず）を
マスクとして、第１のポリシリコン層１４´、ＯＮＯ膜
１５´、第２のポリシリコン層及び高融点金属シリサイ
ド膜を自己整合的にエッチングする。こうして図１２
（ｄ）に示されるように、浮遊ゲート１４、第２のゲー
ト絶縁膜１５及び制御ゲート１６の積層ゲート構造がｐ
型ウェル１１上に得られる。ここでは、メモリセルアレ
イが形成される領域を覆うレジストパターンを形成し、
これをマスクとして周辺回路となる領域の第２のポリシ
リコン層、高融点金属シリサイド膜等を加工すること
で、周辺回路用のＭＯＳトランジスタのゲート電極を形
成しても構わない。

【００６５】続いてレジストパターンを除去してから、
得られた積層ゲート構造や周辺回路用のＭＯＳトランジ
スタのゲート電極をマスクとして、イオン注入法等で基
板内にＰ、Ａｓ等のｎ型不純物をドープする。さらに、
必要に応じて後酸化及び不純物活性化のための熱処理を
施し、図１３（ａ）に示される通り、メモリセルのトラ
ンジスタあるいは周辺回路用のＭＯＳトランジスタのソ
ース及びドレイン領域となるｎ型拡散層１９を設ける。
さらに、図８及び図９に示すＮＡＮＤ型ＥＥＰＲＯＭを
製造する場合は、この後メモリセルアレイ全体をシリコ
ン窒化膜等からなる膜厚１００ｎｍの絶縁薄膜で覆う。
また、積層ゲート構造の側面には側壁が設けられてもよ
い。

【００６６】次いで、基板全面にＣＶＤ法等で膜厚５０
０ｎｍのＢＰＳＧ膜からなる第１の層間絶縁膜１７を堆
積し、第１の層間絶縁膜１７に対しフォトリソグラフィ
ー技術を利用して、引き出し電極２０のコンタクト部２
０₁ のコンタクト用のコンタクト孔を所望のｎ型拡散層
１９上でエッチング開口する。なおコンタクト孔開口時
の合わせずれを考慮し、こうしてコンタクト孔を開口
後、適宜コンタクト孔の底面へのｎ型不純物のイオン注
入を行なってもよい。一方、図８及び図９に示すＮＡＮ
Ｄ型ＥＥＰＲＯＭを製造する場合は、メモリセルアレイ
全体が第１の層間絶縁膜１７とのエッチング選択比を有
する絶縁薄膜で覆われているので、セルフアラインコン
タクト技術を利用して第１の層間絶縁膜１７にコンタク
ト孔を開口した後、コンタクト孔底部の絶縁薄膜をエッ
チング除去する必要がある。

【００６７】次に図１３（ｂ）に示されるように、ＣＶ
Ｄ法等で引き出し電極２０となる膜厚１００ｎｍの導電
性ポリシリコン層を堆積し、ＮＡＮＤセルの平面パター
ンに対応したパターンにエッチング加工して引き出し電
極２０を得る。ここでは、導電性ポリシリコン層にｎ型
不純物をドープしておくことで、後工程での熱処理時に
ｎ型不純物を導電性ポリシリコン層からコンタクト孔の
底面下に固相拡散させることも可能である。次いで引き
出し電極２０上に、熱酸化法あるいはＣＶＤ法等でキャ
パシタ絶縁膜２１となる膜厚２０ｎｍのシリコン酸化膜
を形成し、シリコン酸化膜上には対向電極２２となる導
電性ポリシリコン層及びＷＳｉ等からなる高融点金属シ
リサイド膜が、それぞれ１５０ｎｍ、２００ｎｍの膜厚
で堆積される。さらにフォトリソグラフィー技術を利用
して、対向電極２２となる導電性ポリシリコン層及び高
融点金属シリサイド膜を、カラム方向で各ＮＡＮＤセル
毎に分離されるように分離して対向電極２２とする。

【００６８】引き続いて、特に図示しないが、基板全面
にＣＶＤ法等で例えばシリコン酸化膜あるいはＢＰＳＧ
膜からなる第２の層間絶縁膜２３を堆積し、得られた第
２の層間絶縁膜２３にビット線コンタクト用のコンタク
ト孔をＮＡＮＤセルの一端のドレイン側ｎ型拡散層１９
上に対応して開口し、このコンタクト孔を通じてｎ型拡
散層１９と電気的に接続されるビット線１８を形成す
る。具体的には、例えばコンタクト孔内にＷ等からなる
プラグを埋め込んで平坦化した後、第２の層間絶縁膜２
３上に堆積したＡｌをカラム方向に沿った配線状にパタ
ーニングする。なお、引き出し電極２０のコンタクト部
２０₁ と同様こうしたコンタクト孔の底面下には、必要
に応じてｎ型不純物がイオン注入あるいはプラグからの
固相拡散によりドープされる。また、メモリセルアレイ
全体が第２の層間絶縁膜２３とのエッチング選択比を有
する絶縁薄膜で覆われている場合は、ここでもコンタク
ト孔底部の絶縁薄膜を別途エッチング除去する。こうし
て、例えば図２及び図３に示したようなＮＡＮＤ型ＥＥ
ＰＲＯＭが製造される。

【００６９】上述したような第１の実施形態のＮＡＮＤ
型ＥＥＰＲＯＭにおいては、ＮＡＮＤセル中のｎ型拡散
層とコンタクトする引き出し電極と対向電極間の容量結
合を利用することで、“１”データが書き込まれるメモ
リセルのチャネル電位を十分な書き込み禁止電圧まで電
位上昇させることができる。従って、“１”データを書
き込むメモリセルのしきい値の変動を抑え、チャネルフ
ローティング書き込み方式におけるメモリセルの誤書き
込み特性の悪化を回避し得る。またこのため、書き込み
時に選択ブロックの非選択ワード線の中間電圧Ｖｐａｓ
ｓを過度に高めなくても、“１”データを書き込むメモ
リセルで十分な書き込み禁止電圧が得られ、結果的にビ
ット線からチャネルに０Ｖが転送されるＮＡＮＤセル側
で非選択ワード線に接続されるメモリセルについても、
誤書き込みが有効に防止される。

【００７０】しかも、ここでの引き出し電極をＮＡＮＤ
セルの上方へ引き出したうえで、引き出し電極と対向電
極とがＮＡＮＤセル上で対向するプレーナ形状のキャパ
シタ構造を形成すれば、従来のブースタープレート電極
とｎ型拡散層との間の容量に比べ、得られるキャパシタ
構造の容量Ｃｃａｐａは極めて大きく、結果的に書き込
み禁止電圧を著しく高め誤書き込みの発生が有効に抑制
され得る。また引き出し電極は、ＮＡＮＤセル中の少な
くとも１つのｎ型拡散層とコンタクトさせればよく、Ｎ
ＡＮＤセル中の全ての隣接メモリセル間にブースタープ
レート電極を埋め込む必要がないため、メモリセルアレ
イの微細化が阻害されることもない。さらに、プレーナ
形状のキャパシタ構造を形成できるので、ＮＡＮＤセル
中の隣接メモリセル間で絶縁膜を介してブースタープレ
ート電極を対向させる場合より、容量部となる絶縁膜の
膜厚制御性が非常に良好で、各キャパシタ構造の容量を
揃え、“１”データを書き込むメモリセルのチャネル電
位を全て同程度にブートさせることが可能となり、メモ
リセルのしきい値ばらつきの低減をも図ることができ
る。

【００７１】次に、図１４乃至図１６を参照して、本発
明の第２の実施形態の不揮発性半導体記憶装置としての
ＮＡＮＤ型ＥＥＰＲＯＭを示す。ここで、図１４はＮＡ
ＮＤセルの平面図、図１５はＮＡＮＤセルの回路図、図
１６（ａ）は図１４中のＡ−Ａ´線断面図、図１６
（ｂ）は図１４中のＢ−Ｂ´線断面図、図１６（ｃ）は
図１４中のＣ−Ｃ´線断面図である。この第２の実施形
態のＮＡＮＤ型ＥＥＰＲＯＭは、ＮＡＮＤセル中の任意
のｎ型拡散層１９とコンタクトする引き出し電極２０を
ＮＡＮＤセルのメモリセルの各ゲートと実質的に容量結
合させ、かつ引き出し電極２０上にキャパシタ絶縁膜や
対向電極を形成しない点以外は、基本的に第１の実施形
態のＮＡＮＤ型ＥＥＰＲＯＭと同じである。従って図１
４乃至図１６において、第１の実施形態のＮＡＮＤ型Ｅ
ＥＰＲＯＭと同一部分については、図２及び図３と同一
符号を付し、説明を省略するものとする。

【００７２】図示される通り、第２の実施形態のＮＡＮ
Ｄ型ＥＥＰＲＯＭでは、ＮＡＮＤセル中の任意のｎ型拡
散層１９と直接コンタクトするコンタクト部２０₁ と第
１の層間絶縁膜１７の上に引き出された引き出し部２０
₂ とからなる引き出し電極２０が形成され、引き出し電
極２０の引き出し部２０₂ が容量部を成す誘電膜２６を
介してＮＡＮＤセルの制御ゲート１６（１６₁ ，１６
₂ ，…，１６₈ ）と対向する。また引き出し電極２０
は、第１の実施形態のＮＡＮＤ型ＥＥＰＲＯＭと同様各
ＮＡＮＤセルに対応して１つ設けられている。ただし、
第１の実施形態のＮＡＮＤ型ＥＥＰＲＯＭと同様に、引
き出し電極２０のコンタクト部２０₁ や引き出し電極２
０自体が複数設けられてもよい。

【００７３】このように第２の実施形態のＮＡＮＤ型Ｅ
ＥＰＲＯＭは、ＮＡＮＤセル中の任意のｎ型拡散層１９
とコンタクトした引き出し電極２０が、その引き出し部
２０₂ でＮＡＮＤセルにおけるメモリセルのゲートの上
面と容量結合し、さらに好ましくは、コンタクト部２０
₁ においてカラム方向に隣接するゲート、ここでは制御
ゲート１６₄ ，１６₅ の側面とも容量結合する。なお引
き出し電極２０は、必ずしも選択ゲート１４₉ ，１６₉
及び１４₁₀，１６₁₀の上方に至るまでＮＡＮＤセルのカ
ラム方向の全範囲に亘って形成されなくてもよいが、引
き出し電極２０とメモリセルのゲートとの容量を増大さ
せる観点から、少なくともＮＡＮＤセルの全てのメモリ
セルの積層ゲート構造上に至る程度に形成されることが
好ましい。

【００７４】また図１７に、第２の実施形態のＮＡＮＤ
型ＥＥＰＲＯＭの変形例を示す。図１７は、図１４のＣ
−Ｃ´線断面図に相当しており、図１４及び図１６に示
されるＮＡＮＤ型ＥＥＰＲＯＭのＬＯＣＯＳ構造の素子
分離領域１２を、ＳＴＩ構造のものに変えた例を示して
いる。

【００７５】第２の実施形態のＮＡＮＤ型ＥＥＰＲＯＭ
は、具体的に表２のバイアス状態で書き込み、消去、読
み出しが行なわれる。さらに図１８に、第２の実施形態
のＮＡＮＤ型ＥＥＰＲＯＭへのデータ書き込み時のタイ
ミングチャートを示し、書き込み動作について特に説明
する。なおここでは、図１５に示されるＮＡＮＤセルの
回路中の制御ゲート線ＣＧ１に接続される２つのメモリ
セルのうち、ビット線ＢＬｎに接続されるメモリセルに
“０”データ、ビット線ＢＬｎ＋１に接続されるメモリ
セルに“１”データを書き込む場合を例示するが、ＮＡ
ＮＤセルの他の制御ゲート線ＣＧ２，…，ＣＧ８が選択
ワード線であっても、同様にデータ書き込みが行なわれ
る。

【００７６】

【表２】

【００７７】すなわち、第２の実施形態のＮＡＮＤ型Ｅ
ＥＰＲＯＭへのデータ書き込みは、基本的には従来のチ
ャネルフローティング書き込み方式と同様に行なわれ
る。まず、ソース線ＳＬ側の選択ゲート線ＳＧ２に０Ｖ
を供給し、選択ゲート線ＳＧ２に接続される選択ゲート
トランジスタをいずれも非導通状態とする。またこのと
き、ソース線ＳＬは電源電圧Ｖｃｃ（例えば３．３Ｖ）
に設定して、選択ゲートトランジスタのリーク電流を抑
える。

【００７８】一方、ビット線ＢＬｎ，ＢＬｎ＋１側の選
択ゲート線ＳＧ１にはＶｃｃを供給するとともに、ビッ
ト線ＢＬｎから０Ｖ、ビット線ＢＬｎ＋１からＶｃｃを
それぞれＮＡＮＤセルに向けて転送する。ここで、ビッ
ト線ＢＬｎのカラムについては、ＮＡＮＤセルに０Ｖが
転送された後もビット線ＢＬｎ側の選択ゲートトランジ
スタは導通状態であるのに対し、ビット線ＢＬｎ＋１の
カラムでは、Ｖｃｃからビット線ＢＬｎ＋１側の選択ゲ
ートトランジスタのしきい値分だけ差し引いた初期電位
がＮＡＮＤセルに転送されたうえで、選択ゲートトラン
ジスタがカットオフされて非導通状態となる。

【００７９】この段階で、制御ゲート線ＣＧ１，ＣＧ
２，…，ＣＧ８の電位は０Ｖであり、各制御ゲート線に
接続されたメモリセルはそのデータに応じてオンまたは
オフし、ソース線ＳＬ側の選択ゲートトランジスタは上
述した通り非導通状態となっている。従ってビット線Ｂ
Ｌｎ＋１のカラムでは、ビット線ＢＬｎ＋１側の選択ゲ
ートトランジスタから最もビット線ＢＬｎ＋１よりでオ
フ状態にあるメモリセルまたはソース線ＳＬ側の選択ゲ
ートトランジスタまでの間で、ＮＡＮＤセルのチャネル
及びｎ型拡散層が初期電位Ｖｃｈｉｎｉｔに充電された
後フローティングとなる。

【００８０】次に、非選択ワード線である制御ゲート線
ＣＧ２，…，ＣＧ８に中間電圧Ｖｐａｓｓ（例えば６
Ｖ）が供給されると、ビット線ＢＬｎ＋１のカラムで
は、ビット線ＢＬｎ＋１側の選択ゲートトランジスタと
ソース線ＳＬ側の選択ゲートトランジスタがともに非導
通状態で、かつＮＡＮＤセルの全てのメモリセルがオン
することになるので、制御ゲート線ＣＧ２，…，ＣＧ８
とＮＡＮＤセルのチャネルの容量結合により、フローテ
ィングであるＮＡＮＤセルのチャネルがブートされて書
き込み禁止電圧となる。引き続いて、選択ワード線であ
る制御ゲート線ＣＧ１に書き込み電圧Ｖｐｐ（例えば１
８Ｖ）を印加すると、制御ゲート線ＣＧ１に接続される
メモリセルのうち、チャネルに０Ｖが転送されたビット
線ＢＬｎのカラムの書き込み選択のメモリセルでは、浮
遊ゲートに電子が注入されて“０”データが書き込まれ
る。これに対し、チャネルを書き込み禁止電圧まで高く
電位上昇させたビット線ＢＬｎ＋１のカラムの書き込み
非選択のメモリセルは、浮遊ゲートに電子は実質的に注
入されず、しきい値を負の状態に保つ“１”データ書き
込みが行なわれる。

【００８１】ここで、第２の実施形態のＮＡＮＤ型ＥＥ
ＰＲＯＭにおけるチャネルのブート比Ｃｒは、Ｃｒ＝（Ｃｃｅｌｌ＋Ｃａｓ）／［（Ｃｃｅｌｌ＋Ｃａ
ｓ）＋Ｃｃｈ］で表される。ただし式中、Ｃｃｅｌｌはビット線ＢＬｎ
＋１側の選択ゲートトランジスタとソース線ＳＬ側の選
択ゲートトランジスタの間におけるＮＡＮＤセルの全メ
モリセルのゲート〜チャネル間容量、ＣａｓはこのＮＡ
ＮＤセル中のゲートと引き出し電極間の総容量、Ｃｃｈ
はＮＡＮＤセルのチャネル及びｎ型拡散層の空乏層容量
とジャンクション容量の総和である。一方、引き出し電
極が形成されない場合の一般的なチャネルフローティン
グ書き込み方式におけるチャネルのブート比Ｃｒ´は、Ｃｒ´＝Ｃｃｅｌｌ／（Ｃｃｅｌｌ＋Ｃｃｈ）であるので、上述したような引き出し電極を設けた第２
の実施形態のＮＡＮＤ型ＥＥＰＲＯＭでは、チャネルの
ブート比Ｃｒが高められており、ビット線ＢＬｎ＋１の
カラムの書き込み非選択のメモリセルのチャネルを十分
な書き込み禁止電圧までブートできることが判る。

【００８２】次に、第２の実施形態のＮＡＮＤ型ＥＥＰ
ＲＯＭの製造方法について説明する。図１９は、第２の
実施形態のＮＡＮＤ型ＥＥＰＲＯＭの製造方法の工程を
示す縦断面図である。

【００８３】まず、メモリセルのトランジスタあるいは
周辺回路用のＭＯＳトランジスタのソース及びドレイン
領域となるｎ型拡散層１９の形成までを、制御ゲート１
６となる第２のポリシリコン層及び高融点金属シリサイ
ド膜の膜厚をともに２００ｎｍとする以外は第１の実施
形態のＮＡＮＤ型ＥＥＰＲＯＭの製造方法と同様に行な
い、図１９（ａ）に示される構造を得る。この図１９
（ａ）は、第１の実施形態のＮＡＮＤ型ＥＥＰＲＯＭの
製造方法における図１３（ａ）と対応している。

【００８４】次いで、基板全面にＣＶＤ法等で膜厚８０
０ｎｍのＢＰＳＧ膜からなる第１の層間絶縁膜１７を堆
積した後、ＣＭＰ（Chemical Mechanical Polishing ）
法で第１の層間絶縁膜１７を平坦化させ、積層ゲート構
造における制御ゲート１６の上面を露出させる。さら
に、ＲＩＥ法等により第１の層間絶縁膜１７を３３０ｎ
ｍ程度エッチバックして、図１９（ｂ）に示されるよう
に制御ゲート１６の側面の一部を露出させる。なおここ
では、ＣＭＰ法による平坦化を省略して、第１の層間絶
縁膜１７の堆積後直ちにＲＩＥ法で制御ゲート１６の上
面及び側面を露出させることも可能であり、また制御ゲ
ート１６の側面は全部露出させてもよい。

【００８５】続いて、制御ゲート１６の露出面の清浄化
処理を施したうえで、制御ゲート１６及び第１の層間絶
縁膜１７上に誘電膜２６としての膜厚３０ｎｍのＴＥＯ
Ｓ膜を堆積させる。誘電膜２６としては、ＴＥＯＳ膜以
外にも高誘電率を有するシリコン窒化膜等を用いること
もできる。この後、図１９（ｃ）に示されるようなレジ
ストパターン２７をフォトリソグラフィー技術を利用し
て形成し、これをマスクとして引き出し電極２０のコン
タクト用のコンタクト孔２８を所望のｎ型拡散層１９上
に対応して開口する。

【００８６】次にレジストパターン２７を除去してか
ら、図１９（ｄ）に示されるように、引き出し電極２０
となるＰ等が１×１０²⁰〜４×１０²⁰ｃｍ^-3程度ドープ
された導電性ポリシリコン層をＣＶＤ法等で堆積し、フ
ォトリソグラフィー技術を利用してＮＡＮＤセルの平面
パターンに対応したパターンにエッチング加工して引き
出し電極２０を得る。なおここでは、ロウ方向に隣接す
る引き出し電極２０間の誘電膜２６が引き出し電極２０
の加工時に全て除去されると、誘電膜２６下の制御ゲー
ト１６がエッチングされてしまうので、引き出し電極２
０間でも誘電膜２６が残留する程度に導電性ポリシリコ
ン層の膜厚を設定する。

【００８７】引き続いて、特に図示しないが、基板全面
にＣＶＤ法等で例えばシリコン酸化膜あるいはＢＰＳＧ
膜からなる第２の層間絶縁膜２３を堆積し、得られた第
２の層間絶縁膜２３にビット線コンタクト用のコンタク
ト孔をＮＡＮＤセルの一端のドレイン側ｎ型拡散層１９
上に対応して開口し、このコンタクト孔を通じてｎ型拡
散層１９と電気的に接続されるビット線１８を形成す
る。具体的には、例えばコンタクト孔内にＷ等からなる
プラグを埋め込んで平坦化した後、第２の層間絶縁膜２
３上に堆積したＡｌをカラム方向に沿った配線状にパタ
ーニングする。こうして、例えば図１４及び図１６に示
したようなＮＡＮＤ型ＥＥＰＲＯＭが製造される。な
お、第２の実施形態のＮＡＮＤ型ＥＥＰＲＯＭについて
も、引き出し電極２０のコンタクト用のコンタクト孔２
８やビット線コンタクト用のコンタクト孔の底面下に、
必要に応じてｎ型不純物がイオン注入あるいはプラグか
らの固相拡散によりドープされる。

【００８８】上述したような第２の実施形態のＮＡＮＤ
型ＥＥＰＲＯＭにおいては、ＮＡＮＤセル中のｎ型拡散
層とコンタクトする引き出し電極とＮＡＮＤセル内のメ
モリセルのゲートとの容量結合を利用することで、
“１”データが書き込まれるメモリセルのチャネル電位
を十分な書き込み禁止電圧まで電位上昇させることがで
きる。従って、“１”データを書き込むメモリセルのし
きい値の変動を抑え、チャネルフローティング書き込み
方式におけるメモリセルの誤書き込み特性の悪化を回避
し得る。またこのため、書き込み時に選択ブロックの非
選択ワード線の中間電圧Ｖｐａｓｓを過度に高めなくて
も、“１”データを書き込むメモリセルで十分な書き込
み禁止電圧が得られ、結果的にビット線からチャネルに
０Ｖが転送されるＮＡＮＤセル側で非選択ワード線に接
続されるメモリセルについても、誤書き込みが有効に防
止される。

【００８９】しかも第２の実施形態のＮＡＮＤ型ＥＥＰ
ＲＯＭでは、引き出し電極に電位が供給されるわけでは
ないので、従来のブースタープレート電極を用いる場合
とは異なり新たな端子は別段必要なく、回路設計上非常
に有利である。また引き出し電極は、ＮＡＮＤセル中の
少なくとも１つのｎ型拡散層とコンタクトさせればよ
く、ＮＡＮＤセル中の全ての隣接メモリセル間にブース
タープレート電極を埋め込む必要がないため、メモリセ
ルアレイの微細化が阻害されることもない。

【００９０】さらに上述した通り、第２の実施形態のＮ
ＡＮＤ型ＥＥＰＲＯＭにおけるチャネルのブート比Ｃｒ
は、Ｃｒ＝（Ｃｃｅｌｌ＋Ｃａｓ）／［（Ｃｃｅｌｌ＋Ｃａ
ｓ）＋Ｃｃｈ］で表されるので、ＮＡＮＤセル中のゲートと引き出し電
極間の総容量Ｃａｓが大きいほど、ＮＡＮＤセルのチャ
ネル電位が電位上昇されて高い書き込み禁止電圧が得ら
れることが判る。ここで図２０に、図１４及び図１６に
おける引き出し電極２０のコンタクト部２０₁ 近傍を示
すと、式中のＣａｓはＣａｓ＝ε０・εｓ・Ｗ（Ｌ＋２Ｈ）Ｎ／ｄ（ただし式中、ε０は真空の誘電率、εｓは誘電膜２６
の比誘電率、Ｗは引き出し電極２０の引き出し部２０₂
のロウ方向の幅、Ｌは制御ゲート１６のライン幅（チャ
ネル長方向の長さ）、Ｈは引き出し電極２０のコンタク
ト部２０₁ と実質的に容量結合する制御ゲート１６側面
の高さ、Ｎは１つのＮＡＮＤセル内のメモリセル数、ｄ
は誘電膜２６の膜厚を示す。）に近似できる。

【００９１】従って、メモリセルアレイの微細化が進む
と上式におけるＷ、Ｌはデザインルールに対応して縮小
され、チャネルのブート比ＣｒのパラメータであるＮＡ
ＮＤセルの全メモリセルのゲート〜チャネル間容量Ｃｃ
ｅｌｌや、ＮＡＮＤセルのチャネル及びｎ型拡散層の空
乏層容量とジャンクション容量の総和Ｃｃｈがそれに連
れて小さくなるのに対し、パラメータＣａｓについては
Ｈを高くすることで相対的に増大させることができる。
すなわち、第２の実施形態のＮＡＮＤ型ＥＥＰＲＯＭに
おいては、メモリセルのゲート側面を利用してこれを上
述したような引き出し電極と容量結合させることで、今
後メモリセルアレイの微細化が一段と進行した際に、書
き込み禁止電圧を十分に高め誤書き込みの発生を抑える
うえで非常に有効である。

【００９２】さらに本発明は、第１、第２の実施形態で
説明したＮＡＮＤ型ＥＥＰＲＯＭに限らず、例えば各メ
モリセルに記憶されるデータを多値化した多値メモリ等
に好適に応用することが可能である。ここで図２１に、
多値ＥＥＰＲＯＭにおけるメモリセルのしきい値分布を
示す。

【００９３】多値メモリセルにおいては、図２１に示さ
れる“００”，“０１”データが２値メモリセルの
“０”データに比べ高いしきい値に設定されるため、書
き込み動作時にしきい値の低い“１１”データや“１
０”データの書き込みが行なわれるメモリセルに大きな
ストレスが与えられて、誤書き込みが発生しやすい傾向
がある。従って、書き込み禁止電圧を著しく高め誤書き
込みの発生を有効に抑制し得る本発明は、多値メモリを
実現するうえでも非常に有用である。このように本発明
は、本発明の要旨を逸脱しない範囲内で種々変形して実
施することが可能である。

【００９４】

【発明の効果】以上詳述したように本発明によれば、十
分な書き込み禁止電圧を得ることができ誤書き込みマー
ジンを広げることが可能で、しかもメモリセルアレイの
微細化にも適した不揮発性半導体記憶装置が提供され、
その工業的価値は大なるものがある。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の全体構成を
概略的に示すブロック図である。

【図２】（ａ）は第１の実施形態のＮＡＮＤ型ＥＥＰＲ
ＯＭにおけるＮＡＮＤセルを示す平面図、（ｂ）は回路
図である。

【図３】（ａ）は図２（ａ）に示したＮＡＮＤセルのＡ
−Ａ´線断面図、（ｂ）はＢ−Ｂ´線断面図、（ｃ）は
Ｃ−Ｃ´線断面図である。

【図４】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの
部分回路図である。

【図５】（ａ）は第１の実施形態の変形例のＮＡＮＤ型
ＥＥＰＲＯＭにおけるＮＡＮＤセルを示す平面図、
（ｂ）は回路図である。

【図６】図５（ａ）に示したＮＡＮＤセルのＡ−Ａ´線
断面図である。

【図７】第１の実施形態の他の変形例を示す図２（ａ）
のＣ−Ｃ´線断面図である。

【図８】第１の実施形態において、セルフアラインコン
タクト技術を利用したＮＡＮＤ型ＥＥＰＲＯＭのＮＡＮ
Ｄセルを示す平面図である。

【図９】（ａ）は図８に示したＮＡＮＤセルのＡ−Ａ´
線断面図、（ｂ）はＢ−Ｂ´線断面図である。

【図１０】第１の実施形態のＮＡＮＤ型ＥＥＰＲＯＭへ
のデータ書き込み時のタイミングチャートを示す図であ
る。

【図１１】図１０のタイミングチャートの変形例を示す
図である。

【図１２】（ａ）〜（ｄ）は第１の実施形態のＮＡＮＤ
型ＥＥＰＲＯＭの製造方法の工程を示す縦断面図であ
る。

【図１３】（ａ）、（ｂ）は第１の実施形態のＮＡＮＤ
型ＥＥＰＲＯＭの製造方法の工程を示す縦断面図であ
る。

【図１４】第２の実施形態のＮＡＮＤ型ＥＥＰＲＯＭに
おけるＮＡＮＤセルを示す平面図である。

【図１５】図１４に示したＮＡＮＤセルの回路図であ
る。

【図１６】（ａ）は図１４に示したＮＡＮＤセルのＡ−
Ａ´線断面図、（ｂ）はＢ−Ｂ´線断面図、（ｃ）はＣ
−Ｃ´線断面図である。

【図１７】第２の実施形態の変形例を示す図１４のＣ−
Ｃ´線断面図である。

【図１８】第２の実施形態のＮＡＮＤ型ＥＥＰＲＯＭへ
のデータ書き込み時のタイミングチャートを示す図であ
る。

【図１９】（ａ）〜（ｄ）は第２の実施形態のＮＡＮＤ
型ＥＥＰＲＯＭの製造方法の工程を示す縦断面図であ
る。

【図２０】図１４及び図１６における引き出し電極のコ
ンタクト部近傍を一部切り欠いて示す斜視図である。

【図２１】多値ＥＥＰＲＯＭにおけるメモリセルのしき
い値分布を示す図である。

【図２２】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
部の等価回路図である。

【図２３】ブースタープレート電極を有するＮＡＮＤ型
ＥＥＰＲＯＭの構成を一部切り欠いて示す斜視図であ
る。

【符号の説明】

１…メモリセルアレイ２…ウェル電圧制御回路３…ソース線駆動回路４…ロウデコーダ５…ビット線制御回路６…アドレスレジスタ７…ワード線駆動回路８…コマンドレジスタ９…カラムデコーダ１０…Ｉ／Ｏバッファ１１…ｐ型ウェル１２…素子分離領域１３…第１のゲート絶縁膜１４…浮遊ゲート１５…第２のゲート絶縁膜１６…制御ゲート１７…第１の層間絶縁膜１８…ビット線１９…ｎ型拡散層２０…引き出し電極２０１…コンタクト部２０２…引き出し部２１…キャパシタ絶縁膜２２…対向電極２３…第２の層間絶縁膜２４…マスク膜２５…絶縁薄膜２６…誘電膜

Claims

【特許請求の範囲】

【請求項１】ゲートとソースとドレイン及び電荷蓄積層
を有する電気的に書換え可能なメモリセルと、前記メモリセルのソース、ドレインの少なくとも一方に
電気的に接続した引き出し電極と、前記引き出し電極と実質的に容量結合した対向電極とを
具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】ゲートとソースとドレイン及び電荷蓄積層
を有する電気的に書換え可能なメモリセルと、前記メモリセルのソース、ドレインの少なくとも一方に
電気的に接続するとともに前記ゲートと実質的に容量結
合した引き出し電極とを具備することを特徴とする不揮
発性半導体記憶装置。
【請求項３】ゲートとソースとドレイン及び電荷蓄積層
を有する電気的に書換え可能な複数のメモリセルがその
ソース、ドレインを隣接するもの同士で共有しながら接
続されてなるセルユニットと、前記セルユニット中の少なくとも１つのソース、ドレイ
ンにコンタクトした引き出し電極と、前記引き出し電極と実質的に容量結合した対向電極とを
具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】ゲートとソースとドレイン及び電荷蓄積層
を有する電気的に書換え可能な複数のメモリセルがその
ソース、ドレインを隣接するもの同士で共有しながら接
続されてなるセルユニットと、前記セルユニット中の少なくとも１つのソース、ドレイ
ンにコンタクトするとともに前記ゲートと実質的に容量
結合した引き出し電極とを具備することを特徴とする不
揮発性半導体記憶装置。
【請求項５】ゲートとソースとドレイン及び電荷蓄積層
を有する電気的に書換え可能な複数のメモリセルがその
ソース、ドレインを隣接するもの同士で共有しながら接
続されてなるセルユニットと、前記セルユニットの一方の端部のソースまたはドレイン
に接続されるビット線と、前記セルユニットの他方の端部のドレインまたはソース
に接続されるソース線と、前記セルユニット中の少なくとも１つのソース、ドレイ
ンにコンタクトした引き出し電極と、前記引き出し電極と絶縁膜を介して対向配置された対向
電極とを具備することを特徴とする不揮発性半導体記憶
装置。
【請求項６】ゲートとソースとドレイン及び電荷蓄積層
を有する電気的に書換え可能な複数のメモリセルがその
ソース、ドレインを隣接するもの同士で共有しながら接
続されてなるセルユニットと、前記セルユニットの一方の端部のソースまたはドレイン
に接続されるビット線と、前記セルユニットの他方の端部のドレインまたはソース
に接続されるソース線と、前記セルユニット中の少なくとも１つのソース、ドレイ
ンにコンタクトするとともに前記ゲートと絶縁膜を介し
て対向配置された引き出し電極とを具備することを特徴
とする不揮発性半導体記憶装置。
【請求項７】前記セルユニットは、複数個マトリクス状
に集積されてメモリセルアレイを形成し、前記引き出し
電極は、前記セルユニット毎に設けられていることを特
徴とする請求項３または請求項５に記載の不揮発性半導
体記憶装置。
【請求項８】前記対向電極は、ワード線を共有する複数
のセルユニットで共通に形成されていることを特徴とす
る請求項７に記載の不揮発性半導体記憶装置。
【請求項９】前記メモリセルのゲートは、前記メモリセ
ル上に堆積された層間絶縁膜とのエッチング選択比を有
する絶縁膜でその上面及び側面が被覆され、前記引き出
し電極は、前記ソース、ドレインへのコンタクト部が前
記メモリセルのゲートと自己整合的に形成されているこ
とを特徴とする請求項３または請求項５に記載の不揮発
性半導体記憶装置。
【請求項１０】前記セルユニットは、複数個マトリクス
状に集積されてメモリセルアレイを形成し、前記引き出
し電極は、前記セルユニット毎に設けられていることを
特徴とする請求項４または請求項６に記載の不揮発性半
導体記憶装置。
【請求項１１】前記引き出し電極は、前記セルユニット
内の全メモリセルのゲートの上面と絶縁膜を介して対向
配置されていることを特徴とする請求項１０に記載の不
揮発性半導体記憶装置。
【請求項１２】前記引き出し電極は、前記ソース、ドレ
インへのコンタクト部で前記ゲートの側面と実質的に容
量結合したことを特徴とする請求項１０に記載の不揮発
性半導体記憶装置。
【請求項１３】前記引き出し電極は、前記セルユニット
中の少なくとも１つのソース、ドレインへのコンタクト
部と前記メモリセルの上方へ引き出された引き出し部を
有することを特徴とする請求項３乃至請求項１２のいず
れか１項に記載の不揮発性半導体記憶装置。
【請求項１４】前記セルユニットは、ビット線に接続さ
れる一方の端部側に設けられた第１の選択ゲートトラン
ジスタ、及びソース線に接続される他方の端部側に設け
られた第２の選択ゲートトランジスタを具備することを
特徴とする請求項３乃至請求項１３のいずれか１項に記
載の不揮発性半導体記憶装置。
【請求項１５】前記メモリセルは、前記第２の選択ゲー
トトランジスタを非導通状態としながら、前記ビット線
には前記第１の選択ゲートトランジスタが導通状態とな
る第１の電圧を与えることで書き込み選択となり、前記
第２の選択ゲートトランジスタを非導通状態としなが
ら、前記ビット線に前記第１の選択ゲートトランジスタ
が非導通状態となる第２の電圧を与えることで書き込み
非選択となることを特徴とする請求項１４に記載の不揮
発性半導体記憶装置。
【請求項１６】前記メモリセルは、ワード線を共有する
もの同士について一括して書き込みが行なわれることを
特徴とする請求項１５に記載の不揮発性半導体記憶装
置。
【請求項１７】前記セルユニットは、複数のメモリセル
がそのソース、ドレインを隣接するもの同士で共有しな
がら直列接続されてなるＮＡＮＤセルであることを特徴
とする請求項３乃至請求項１６のいずれか１項に記載の
不揮発性半導体記憶装置。