JPH11186439A - 半導体パッケージ用基板及びその製造方法 - Google Patents
半導体パッケージ用基板及びその製造方法Info
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- JPH11186439A JPH11186439A JP9352867A JP35286797A JPH11186439A JP H11186439 A JPH11186439 A JP H11186439A JP 9352867 A JP9352867 A JP 9352867A JP 35286797 A JP35286797 A JP 35286797A JP H11186439 A JPH11186439 A JP H11186439A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/01—Manufacture or treatment
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- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
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Abstract
(57)【要約】
【課題】 目合わせパターンと外部電極パターンが同時
形成していないため、外形に対する位置精度が悪い。単個
でボール付けは生産性が低い、生産コストが高くなる。 【解決手段】 集合半導体用基板作成時、ダイシング目
合わせパターンと外部電極パターンを同時形成する事
で、パッケージ外形に対する外部端子位置精度の良い半
導体パッケージが出来る。マザーボードへの搭載性及び
生産性の優れた半導体パッケージを提供できる。
形成していないため、外形に対する位置精度が悪い。単個
でボール付けは生産性が低い、生産コストが高くなる。 【解決手段】 集合半導体用基板作成時、ダイシング目
合わせパターンと外部電極パターンを同時形成する事
で、パッケージ外形に対する外部端子位置精度の良い半
導体パッケージが出来る。マザーボードへの搭載性及び
生産性の優れた半導体パッケージを提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に係わり、更に詳しくは外部接続用の突起電極
を有する半導体パッケージの製造方法に関するものであ
る。
製造方法に係わり、更に詳しくは外部接続用の突起電極
を有する半導体パッケージの製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、半導体パッケージの小型化、高密
度化に伴いベア・チップを直接フェイスダウンで、基板
上に実装するフリップチップボンディングが開発されて
いる。カメラ一体型ＶＴＲや携帯電話機等の登場によ
り、ベア・チップと略同じ寸法の小型パッケージ、所謂
ＣＳＰ（チップサイズ／スケール・パッケージ）を載せ
た携帯機器が相次いで登場してきている。最近ＣＳＰの
開発は急速に進み、その市場要求が本格化している。
度化に伴いベア・チップを直接フェイスダウンで、基板
上に実装するフリップチップボンディングが開発されて
いる。カメラ一体型ＶＴＲや携帯電話機等の登場によ
り、ベア・チップと略同じ寸法の小型パッケージ、所謂
ＣＳＰ（チップサイズ／スケール・パッケージ）を載せ
た携帯機器が相次いで登場してきている。最近ＣＳＰの
開発は急速に進み、その市場要求が本格化している。
【０００３】図６は、多数個取りし、高密度実装化した
従来技術が特開平８−１５３８１９号公報に開示されて
いる。以下図面に基づいてその概要を説明する。
従来技術が特開平８−１５３８１９号公報に開示されて
いる。以下図面に基づいてその概要を説明する。
【０００４】図６において、短冊状の回路基板１にスル
ーホール２を形成後、銅メッキ層を施す工程と、全ての
回路パターンと接続する共通電極１４を含む複数個、例
えば２個のＢＧＡを構成する回路パターンを形成する回
路パターン形成工程と、前記回路基板１の上下両面に感
光性樹脂皮膜を施した後、エッチングにより、共通電極
１４及びＩＣチップ、ボンディングワイヤ、半田バンプ
の各接続部を除くようにドライフイルムを形成するドラ
イフイルムラミネート工程と、前記共通電極１４を利用
して前記回路基板１の上下両面の露出している電極の銅
メッキ層の表面に、Ｎｉ−Ａｕメッキ層を形成する。
ーホール２を形成後、銅メッキ層を施す工程と、全ての
回路パターンと接続する共通電極１４を含む複数個、例
えば２個のＢＧＡを構成する回路パターンを形成する回
路パターン形成工程と、前記回路基板１の上下両面に感
光性樹脂皮膜を施した後、エッチングにより、共通電極
１４及びＩＣチップ、ボンディングワイヤ、半田バンプ
の各接続部を除くようにドライフイルムを形成するドラ
イフイルムラミネート工程と、前記共通電極１４を利用
して前記回路基板１の上下両面の露出している電極の銅
メッキ層の表面に、Ｎｉ−Ａｕメッキ層を形成する。
【０００５】次に、共通電極１４と回路パターンとを分
離するパターン分離工程は、製品分離ライン１５の四辺
に沿って、その四隅に回路基板１と連結する連結部１５
ａを残すように、ルータ加工により長穴１６を穴明けす
る。その後、ワイヤーボンディング及びトランスファー
モールドにより樹脂封止し、回路基板１の下面に半田バ
ンプを形成する。
離するパターン分離工程は、製品分離ライン１５の四辺
に沿って、その四隅に回路基板１と連結する連結部１５
ａを残すように、ルータ加工により長穴１６を穴明けす
る。その後、ワイヤーボンディング及びトランスファー
モールドにより樹脂封止し、回路基板１の下面に半田バ
ンプを形成する。
【０００６】製品分離工程は、前記四隅に残した連結部
は狭隘なため、プレス抜き等の切り離し手段で余分な負
荷をかけることなく極めて容易に分離することにより、
単個のＢＧＡを製造することができる。
は狭隘なため、プレス抜き等の切り離し手段で余分な負
荷をかけることなく極めて容易に分離することにより、
単個のＢＧＡを製造することができる。
【０００７】しかしながら、前述した短冊状の複数個取
りする半導体パッケージの製造方法は、単個の半導体パ
ッケージの製造方法に比較して生産性は若干向上する
が、小型パッケージであるＣＳＰにおいては、回路基板
製造時の基板取り個数が少なく、生産コストが高くな
る。また、前記ＣＳＰのように、前記回路基板の外縁か
ら最外周に位置するボール電極の中心までの距離が差が
無くなると、製品分離工程でプレス抜き等の切り離し手
段で分離する時の金型押さえ代が無くなる等の問題があ
った。
りする半導体パッケージの製造方法は、単個の半導体パ
ッケージの製造方法に比較して生産性は若干向上する
が、小型パッケージであるＣＳＰにおいては、回路基板
製造時の基板取り個数が少なく、生産コストが高くな
る。また、前記ＣＳＰのように、前記回路基板の外縁か
ら最外周に位置するボール電極の中心までの距離が差が
無くなると、製品分離工程でプレス抜き等の切り離し手
段で分離する時の金型押さえ代が無くなる等の問題があ
った。
【０００８】そこで、小型携帯機器等に搭載するＣＳＰ
の従来の半導体パッケージの製造方法について以下その
概要を説明する。
の従来の半導体パッケージの製造方法について以下その
概要を説明する。
【０００９】図３は半導体用パッケージ基板製造工程で
ある。両面銅張りされた集合回路基板１Ａにスルーホー
ル２１を形成した後、無電解銅メッキ及び電解銅メッキ
により銅メッキ層２２を形成し、スルーホールを樹脂な
どの穴埋め材２３で穴埋めし、エッチングレジストをラ
ミネートし、露光現像してパターンマスクを形成した
後、エッチング液を用いてパターンエッチングを行うこ
とにより、前記集合回路基板１Ａの上面側には複数個分
配列したＩＣ接続用電極３、下面側にパッド電極である
外部接続用電極４を形成する。次にソルダーレジスト処
理を行い、所定の部分にレジスト膜を形成することによ
り、前記集合回路基板１Ａの下面側には外部接続用電極
４を露呈するよう形成し、更に露出したＩＣ接続用電極
３及び外部接続用電極４上に金メッキを行い、多数個取
りする集合回路基板１Ａが完成される。
ある。両面銅張りされた集合回路基板１Ａにスルーホー
ル２１を形成した後、無電解銅メッキ及び電解銅メッキ
により銅メッキ層２２を形成し、スルーホールを樹脂な
どの穴埋め材２３で穴埋めし、エッチングレジストをラ
ミネートし、露光現像してパターンマスクを形成した
後、エッチング液を用いてパターンエッチングを行うこ
とにより、前記集合回路基板１Ａの上面側には複数個分
配列したＩＣ接続用電極３、下面側にパッド電極である
外部接続用電極４を形成する。次にソルダーレジスト処
理を行い、所定の部分にレジスト膜を形成することによ
り、前記集合回路基板１Ａの下面側には外部接続用電極
４を露呈するよう形成し、更に露出したＩＣ接続用電極
３及び外部接続用電極４上に金メッキを行い、多数個取
りする集合回路基板１Ａが完成される。
【００１０】図４（ａ）は図３詳細を説明した多数個取
りする回路基板形成工程であり、集合回路基板１Ａの上
面側に複数個分配列したＩＣ接続用電極３、下面側にマ
トリックス状に多数の同一形状の半田付け可能な外部接
続用電極４を形成してある。２はＸ、Ｙ方向に直交する
カットラインである。
りする回路基板形成工程であり、集合回路基板１Ａの上
面側に複数個分配列したＩＣ接続用電極３、下面側にマ
トリックス状に多数の同一形状の半田付け可能な外部接
続用電極４を形成してある。２はＸ、Ｙ方向に直交する
カットラインである。
【００１１】図４（ｂ）に示すＩＣチップ実装工程は、
先ず、ＩＣウエハーをバンプ工程に流して前記ＩＣウエ
ハーのパッド電極面に半田バンプ５を形成する。前記半
田バンプ５の形成方法には、一般に、スタッドバンプ方
式、ボールバンプ方式、及びメッキバンプ方式等がある
が、その中で、パッド電極位置にレジストにて窓を形成
し半田浴槽中に浸漬してメッキにて半田バンプを形成す
るメッキバンプ方式は、パッド電極間の狭い配列でバン
プを形成することが可能で、ＩＣチップの小型化には有
効な半田バンプの形成手段である。
先ず、ＩＣウエハーをバンプ工程に流して前記ＩＣウエ
ハーのパッド電極面に半田バンプ５を形成する。前記半
田バンプ５の形成方法には、一般に、スタッドバンプ方
式、ボールバンプ方式、及びメッキバンプ方式等がある
が、その中で、パッド電極位置にレジストにて窓を形成
し半田浴槽中に浸漬してメッキにて半田バンプを形成す
るメッキバンプ方式は、パッド電極間の狭い配列でバン
プを形成することが可能で、ＩＣチップの小型化には有
効な半田バンプの形成手段である。
【００１２】前記半田バンプ５を形成後、前記ＩＣウエ
ハーを粘着テープ等で貼着した状態で、所定のチップサ
イズにダイシングソー等の装置でウエハーの厚みをフル
カット方式でＸ、Ｙ方向に切断した後、ＩＣチップ６を
単体に分割する。
ハーを粘着テープ等で貼着した状態で、所定のチップサ
イズにダイシングソー等の装置でウエハーの厚みをフル
カット方式でＸ、Ｙ方向に切断した後、ＩＣチップ６を
単体に分割する。
【００１３】前記半田バンプ付きＩＣチップ６、又は前
述した集合回路基板１Ａの前記配線バターンの所定位置
にフラックスを塗布して、単体に分割した前記ＩＣチッ
プ６を１個づつ複数個分配列した集合回路基板１Ａの個
々の回路基板１上の所定位置に搭載した後、半田リフロ
ー工程を経て、フリップチップ実装を行う。
述した集合回路基板１Ａの前記配線バターンの所定位置
にフラックスを塗布して、単体に分割した前記ＩＣチッ
プ６を１個づつ複数個分配列した集合回路基板１Ａの個
々の回路基板１上の所定位置に搭載した後、半田リフロ
ー工程を経て、フリップチップ実装を行う。
【００１４】図４（ｃ）に示す封止工程は、熱硬化性の
封止樹脂７で前記隣接する複数個のＩＣチップ５に跨が
った状態で、サイドポッティングにより一体的に樹脂封
止することにより、ＩＣチップ６はフェイスダウンで集
合回路基板１Ａの個々の回路基板１上に固定される。
封止樹脂７で前記隣接する複数個のＩＣチップ５に跨が
った状態で、サイドポッティングにより一体的に樹脂封
止することにより、ＩＣチップ６はフェイスダウンで集
合回路基板１Ａの個々の回路基板１上に固定される。
【００１５】さらに、ＩＣチップ６を実装した集合回路
基板１Ａの下面側に形成された外部接続用電極４の位置
に、半田ボールを配置してリフローすることによりボー
ル電極９を形成する。
基板１Ａの下面側に形成された外部接続用電極４の位置
に、半田ボールを配置してリフローすることによりボー
ル電極９を形成する。
【００１６】図５（ａ）に示す基準部材張り付け工程
は、ＩＣチップ６を実装した集合回路基板１Ａの下面側
に形成された外部接続用電極４を、基準部材８上に接着
剤又は粘着テープ等の固定手段で張り付ける。
は、ＩＣチップ６を実装した集合回路基板１Ａの下面側
に形成された外部接続用電極４を、基準部材８上に接着
剤又は粘着テープ等の固定手段で張り付ける。
【００１７】図５（ｂ）は、タイシング工程で、前述の
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソー
等の切削手段で、図７（ａ）示すような集合回路基板１
Ａの下面側に形成された切削用目合わせマーク１１を基
準に、単個に切削、分割した後、熱等により基準部材８
より剥離する。
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソー
等の切削手段で、図７（ａ）示すような集合回路基板１
Ａの下面側に形成された切削用目合わせマーク１１を基
準に、単個に切削、分割した後、熱等により基準部材８
より剥離する。
【００１８】図７（ａ）は、集合回路基板１Ａの下面側
の平面図であり、製品内に外部接続用電極４製品外に切
削用目合わせマーク１１が形成されている。
の平面図であり、製品内に外部接続用電極４製品外に切
削用目合わせマーク１１が形成されている。
【００１９】図７（ｂ）は、図７（ａ）の切削用目合わ
せマーク１１のＥ−Ｅ‘断面図であり、銅パターンによ
り形成されている。
せマーク１１のＥ−Ｅ‘断面図であり、銅パターンによ
り形成されている。
【００２０】図７（ｃ）は、図７（ａ）の外部接続用電
極４のＦ−Ｆ‘断面図であり、銅パターン上に形成され
たソルダーレジストにより形成されている。つまり、外
部接続用電極４ａは銅パターンによってその表面が形成
されるが、電極の外径、位置はソルダーレジストの開口
部によって決定されている。
極４のＦ−Ｆ‘断面図であり、銅パターン上に形成され
たソルダーレジストにより形成されている。つまり、外
部接続用電極４ａは銅パターンによってその表面が形成
されるが、電極の外径、位置はソルダーレジストの開口
部によって決定されている。
【００２１】
【発明が解決しようとする課題】しかしながら、前述し
た半導体パッケージの製造方法には次のような問題点が
ある。即ち、ダイシング工程で基準となる切削用目合わ
せパターンと外部接続用電極が同一でないため、単個に
切削、分割されたとき、製品の外形基準でみた外部端子
の位置精度が悪い等の問題があった。即ち、切削用目合
わせパターンは銅パターンによってその外径と位置が決
まるのに対し、外部接続用電極の外径と位置は銅パター
ンではなく、ソルダーレジストの開口部によって決まる
ので、両者の位置を完全に一致させるのは難しかった。
た半導体パッケージの製造方法には次のような問題点が
ある。即ち、ダイシング工程で基準となる切削用目合わ
せパターンと外部接続用電極が同一でないため、単個に
切削、分割されたとき、製品の外形基準でみた外部端子
の位置精度が悪い等の問題があった。即ち、切削用目合
わせパターンは銅パターンによってその外径と位置が決
まるのに対し、外部接続用電極の外径と位置は銅パター
ンではなく、ソルダーレジストの開口部によって決まる
ので、両者の位置を完全に一致させるのは難しかった。
【００２２】製品の外形基準でみた外部端子の位置精度
は、切削用目合わせパターンを形成する銅パターンに対
する外部接続用電極を形成するソルダーの位置公差±１
００ミクロンとダイシング公差±５０ミクロンを合わせ
た±１５０ミクロンとなる。
は、切削用目合わせパターンを形成する銅パターンに対
する外部接続用電極を形成するソルダーの位置公差±１
００ミクロンとダイシング公差±５０ミクロンを合わせ
た±１５０ミクロンとなる。
【００２３】本発明は、上記従来の課題に鑑みなされた
ものであり、その目的は、小型携帯機器等に搭載する外
形基準に対する外部端子の位置精度の良い半導体用基板
及び半導体パッケージを提供するものである。
ものであり、その目的は、小型携帯機器等に搭載する外
形基準に対する外部端子の位置精度の良い半導体用基板
及び半導体パッケージを提供するものである。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＩＣチップ実装用のボンディングパター
ンと外部接続用電極を形成するための電極パターンとを
集合回路基板面に複数個分配列して形成した回路基板
に、複数のＩＣチップを電気的に接続し、該ＩＣチップ
を樹脂封止したパッケージ集合体を切削して単個の完成
半導体パッケージを形成する半導体パッケージ用基板に
おいて、前記パッケージ集合体の回路基板は、切削位置
を示す位置合わせパターンを有しており、該位置合わせ
パターンは外部接続電極の構成部材と同一部材で構成さ
れていることを特徴とするものである。
に、本発明は、ＩＣチップ実装用のボンディングパター
ンと外部接続用電極を形成するための電極パターンとを
集合回路基板面に複数個分配列して形成した回路基板
に、複数のＩＣチップを電気的に接続し、該ＩＣチップ
を樹脂封止したパッケージ集合体を切削して単個の完成
半導体パッケージを形成する半導体パッケージ用基板に
おいて、前記パッケージ集合体の回路基板は、切削位置
を示す位置合わせパターンを有しており、該位置合わせ
パターンは外部接続電極の構成部材と同一部材で構成さ
れていることを特徴とするものである。
【００２５】また、一方の面に設けられたＩＣチップ実
装用のボンディングパターンと、他方の面に設けられた
外部接続用電極を形成するための電極パターンとを集合
回路基板面に複数個分配列して形成する回路基板形成工
程と、前記ボンディングパターンにＩＣチップを電気的
に接続するＩＣチップ実装工程と、該ＩＣチップを樹脂
封止してパッケージ集合体を形成する封止工程と、該パ
ッケージ集合体のＩＣチップ実装面側を基準部材に固定
する保持工程と、保持されたパッケージ集合体の回路基
板に切削位置である位置合わせパターンを形成する位置
合わせパターン形成工程と、前記位置合わせパターンに
基づいて前記回路基板を切削して単個の完成半導体パッ
ケージを形成する切削工程とからなる半導体パッケージ
用基板において、前記位置合わせパターンは前記回路基
板形成工程で形成される外部接続電極の構成部材と同一
部材で、且つ同一工程で形成されていることを特徴とす
るものである。
装用のボンディングパターンと、他方の面に設けられた
外部接続用電極を形成するための電極パターンとを集合
回路基板面に複数個分配列して形成する回路基板形成工
程と、前記ボンディングパターンにＩＣチップを電気的
に接続するＩＣチップ実装工程と、該ＩＣチップを樹脂
封止してパッケージ集合体を形成する封止工程と、該パ
ッケージ集合体のＩＣチップ実装面側を基準部材に固定
する保持工程と、保持されたパッケージ集合体の回路基
板に切削位置である位置合わせパターンを形成する位置
合わせパターン形成工程と、前記位置合わせパターンに
基づいて前記回路基板を切削して単個の完成半導体パッ
ケージを形成する切削工程とからなる半導体パッケージ
用基板において、前記位置合わせパターンは前記回路基
板形成工程で形成される外部接続電極の構成部材と同一
部材で、且つ同一工程で形成されていることを特徴とす
るものである。
【００２６】また、前記外部接続電極の構成部材が電極
パターンと同じ金属配線部材であることを特徴とするも
のである。
パターンと同じ金属配線部材であることを特徴とするも
のである。
【００２７】また、前記外部接続電極の構成部材が電極
パターンを部分的に覆って外部接続電極の位置を規制す
るソルダーレジストであることを特徴とするものであ
る。
パターンを部分的に覆って外部接続電極の位置を規制す
るソルダーレジストであることを特徴とするものであ
る。
【００２８】また、前記切削工程は、ダイシングソーに
よる切削で行うことを特徴とするものである。
よる切削で行うことを特徴とするものである。
【００２９】
【発明の実施の形態】以下図面に基づいて本発明におけ
る半導体パッケージ用基板及びその製造方法について説
明する。図１及び図２は本発明の実施の形態で、半導体
パッケージ用基板の説明図である。図３は半導体用パッ
ケージ基板の製造工程を示す説明図である。図４及び図
５は突起電極付きの半導体パッケージの製造工程を示す
説明図である。従来技術と同一部材は同一符号で示す。
る半導体パッケージ用基板及びその製造方法について説
明する。図１及び図２は本発明の実施の形態で、半導体
パッケージ用基板の説明図である。図３は半導体用パッ
ケージ基板の製造工程を示す説明図である。図４及び図
５は突起電極付きの半導体パッケージの製造工程を示す
説明図である。従来技術と同一部材は同一符号で示す。
【００３０】先ず、図３は半導体パッケージ用基板形成
工程の説明図であるが、前述の従来技術と同様であるの
で、説明は省略する。
工程の説明図であるが、前述の従来技術と同様であるの
で、説明は省略する。
【００３１】図１（ａ）は、本発明の半導体用パッケー
ジ基板を示す平面図である。製品外部にソルダーレジス
トで形成された切削用目合わせマーク１１がある。製品
側の銅パターン上には、ソルダーレジストによって外径
と位置が決定された外部接続用電極４ｂがある。即ち本
実施形態では、銅パターンの外径がソルダーレジスト開
口部の開口径より大きい場合を示しており、切削用目合
わせマーク１１が外部接続用電極４ｂの外径と位置を決
定するソルダーレジストによって形成されているので、
製品外形に対する電極の位置精度が良くなるものであ
る。
ジ基板を示す平面図である。製品外部にソルダーレジス
トで形成された切削用目合わせマーク１１がある。製品
側の銅パターン上には、ソルダーレジストによって外径
と位置が決定された外部接続用電極４ｂがある。即ち本
実施形態では、銅パターンの外径がソルダーレジスト開
口部の開口径より大きい場合を示しており、切削用目合
わせマーク１１が外部接続用電極４ｂの外径と位置を決
定するソルダーレジストによって形成されているので、
製品外形に対する電極の位置精度が良くなるものであ
る。
【００３２】図１（ｂ）は図１（ａ）のＡ−Ａ‘断面図
である。
である。
【００３３】図１（ｃ）は図１（ａ）のＢ−Ｂ‘断面図
である。
である。
【００３４】図２（ａ）は、本発明の半導体用パッケー
ジ基板のもう一つの例である。製品外部に、銅パターンで
形成された切削用目合わせマーク１１がある。製品側の
ソルダーレジストを開口した部分には、銅パターンで形
成した外部接続用電極４ｂがある。本実施の形態では、
銅パターンの外径がソルダーレジスト開口部の開口径よ
り小さい場合を示しており、切削用目合わせマーク１１
が、外部接続用電極４ｂの外径と位置を決定する銅パタ
ーンで構成されているので、製品外形に対する電極の位
置精度が良くなるものである。
ジ基板のもう一つの例である。製品外部に、銅パターンで
形成された切削用目合わせマーク１１がある。製品側の
ソルダーレジストを開口した部分には、銅パターンで形
成した外部接続用電極４ｂがある。本実施の形態では、
銅パターンの外径がソルダーレジスト開口部の開口径よ
り小さい場合を示しており、切削用目合わせマーク１１
が、外部接続用電極４ｂの外径と位置を決定する銅パタ
ーンで構成されているので、製品外形に対する電極の位
置精度が良くなるものである。
【００３５】図２（ｂ）は図２（ａ）のＣ−Ｃ‘断面図
である。
である。
【００３６】図２（ｃ）は図２（ａ）のＤ−Ｄ‘断面図
である。
である。
【００３７】図４（ａ）の回路基板形成工程、図４
（ｂ）のＩＣ実装工程、図４（ｃ）の樹脂封止工程は、
前述の従来技術と同様であるので、説明は省略する。
（ｂ）のＩＣ実装工程、図４（ｃ）の樹脂封止工程は、
前述の従来技術と同様であるので、説明は省略する。
【００３８】図５（ａ）に示す基準部材張り付け工程
は、ボール電極９ａ及び半田ボール突起部９ｂを基準部
材８に接着剤、例えば、日東電工（株）製の熱剥離テー
プ「エレップホルダー感圧型ダイシングテープ、ＳＰＶ
−２２４」等の固定手段により張りつけることで、基準
部材８上に固定する。
は、ボール電極９ａ及び半田ボール突起部９ｂを基準部
材８に接着剤、例えば、日東電工（株）製の熱剥離テー
プ「エレップホルダー感圧型ダイシングテープ、ＳＰＶ
−２２４」等の固定手段により張りつけることで、基準
部材８上に固定する。
【００３９】図２（ｄ）はタイシング工程で、前述の
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソ
ー、例えば、ディスコ製のダイシング機「ＤＦＤ−６４
０」、使用ブレード「ＮＢＣ−ＺＢ１０９０Ｓ３、０．
１ｍｍ幅」等を使用した切削手段で製品外部にソルダー
レジストで形成された切削用目合わせマーク１１を基準
にして、単個に切削、分割した後、熱により前述剥離テ
ープの接着力を低下させた後、基準部材８より剥離す
る。以上の工程により単個のフリップチップＢＧＡ１０
が完成される。
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソ
ー、例えば、ディスコ製のダイシング機「ＤＦＤ−６４
０」、使用ブレード「ＮＢＣ−ＺＢ１０９０Ｓ３、０．
１ｍｍ幅」等を使用した切削手段で製品外部にソルダー
レジストで形成された切削用目合わせマーク１１を基準
にして、単個に切削、分割した後、熱により前述剥離テ
ープの接着力を低下させた後、基準部材８より剥離す
る。以上の工程により単個のフリップチップＢＧＡ１０
が完成される。
【００４０】
【発明の効果】以上説明したように、本発明の半導体パ
ッケージ基板を使った半導体パッケージでは、ダイシン
グ工程で基準となる目合わせパターンと外部端子パター
ンの外径と位置を決定する外部接続電極の構成部材とを
同一部材、同一工程で形成したので、パッケージ外形に
対する外部端子の位置精度が良く、半導体パッケージの
マザーボードへの搭載性及び生産性の優れた半導体パッ
ケージを提供することが可能である。
ッケージ基板を使った半導体パッケージでは、ダイシン
グ工程で基準となる目合わせパターンと外部端子パター
ンの外径と位置を決定する外部接続電極の構成部材とを
同一部材、同一工程で形成したので、パッケージ外形に
対する外部端子の位置精度が良く、半導体パッケージの
マザーボードへの搭載性及び生産性の優れた半導体パッ
ケージを提供することが可能である。
【００４１】製品の外形基準でみた外部端子の位置精度
は、切削用目合わせパターンと外部接続用電極を形成す
る工程が同じなため、銅パターンまたはソルダーレジス
トの位置公差±１０ミクロンとダイシング公差±５０ミ
クロンを合わせた±６０ミクロンとなる。
は、切削用目合わせパターンと外部接続用電極を形成す
る工程が同じなため、銅パターンまたはソルダーレジス
トの位置公差±１０ミクロンとダイシング公差±５０ミ
クロンを合わせた±６０ミクロンとなる。
【図１】本発明の実施の形態に係わる半導体用基板の説
明図である。
明図である。
【図２】本発明の実施の形態に係わる半導体用基板の別
の説明図である。
の説明図である。
【図３】半導体用基板の製造工程を示す説明図である。
【図４】ＢＧＡ半導体パッケージの製造工程で、回路基
板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図
である。
板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図
である。
【図５】ＢＧＡ半導体パッケージの製造工程で、回路基
板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図
である。
板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図
である。
【図６】従来の短冊状のＢＧＡの平面図である。
【図７】従来の半導体用基板の説明図である。
１ 回路基板 １Ａ 集合回路基板 ２ カットライン ３ ＩＣ接続用電極 ４ａ 外部接続用電極 ４ｂ 突起形成パッド ５ 半田ボール ６ ＩＣチップ ７ 封止樹脂 ８ 基準部材 ９ ボール電極（突起電極) １０ フリップチップＢＧＡ １１ 切削用目合わせパターン
Claims (5)
- 【請求項１】 ＩＣチップ実装用のボンディングパター
ンと外部接続用電極を形成するための電極パターンとを
集合回路基板面に複数個分配列して形成した回路基板
に、複数のＩＣチップを電気的に接続し、該ＩＣチップ
を樹脂封止したパッケージ集合体を切削して単個の完成
半導体パッケージを形成する半導体パッケージ用基板に
おいて、前記パッケージ集合体の回路基板は、切削位置
を示す位置合わせパターンを有しており、該位置合わせ
パターンは外部接続電極の構成部材と同一部材で構成さ
れていることを特徴とする半導体パッケージ用基板。 - 【請求項２】 一方の面に設けられたＩＣチップ実装用
のボンディングパターンと、他方の面に設けられた外部
接続用電極を形成するための電極パターンとを集合回路
基板面に複数個分配列して形成する回路基板形成工程
と、前記ボンディングパターンにＩＣチップを電気的に
接続するＩＣチップ実装工程と、該ＩＣチップを樹脂封
止してパッケージ集合体を形成する封止工程と、該パッ
ケージ集合体のＩＣチップ実装面側を基準部材に固定す
る保持工程と、保持されたパッケージ集合体の回路基板
に切削位置である位置合わせパターンを形成する位置合
わせパターン形成工程と、前記位置合わせパターンに基
づいて前記回路基板を切削して単個の完成半導体パッケ
ージを形成する切削工程とからなる半導体パッケージ用
基板において、前記位置合わせパターンは前記回路基板
形成工程で形成される外部接続電極の構成部材と同一部
材で、且つ同一工程で形成されていることを特徴とする
半導体パッケージ用基板の製造方法。 - 【請求項３】 前記外部接続電極の構成部材が電極パタ
ーンと同じ金属配線部材であることを特徴とする請求項
２記載の半導体パッケージ用基板の製造法。 - 【請求項４】 前記外部接続電極の構成部材が電極パタ
ーンを部分的に覆って外部接続電極の位置を規制するソ
ルダーレジストであることを特徴とする請求項１記載の
半導体パッケージ用基板。 - 【請求項５】 前記切削工程は、ダイシングソーによる
切削で行うことを特徴とする請求項２記載の半導体パッ
ケージ用基板の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP35286797A JP3850967B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体パッケージ用基板及びその製造方法 |
| TW087120893A TW421980B (en) | 1997-12-22 | 1998-12-16 | Electronic component device, its manufacturing process, and collective circuits |
| US09/216,932 US6219912B1 (en) | 1997-12-22 | 1998-12-21 | Method for manufacture electronic component device |
| KR1019980056724A KR100589530B1 (ko) | 1997-12-22 | 1998-12-21 | 전자 부품 장치, 그 제조 방법 및 집합 회로 기판 |
| US09/569,310 US6324068B1 (en) | 1997-12-22 | 2000-05-11 | Electronic component device, and main board for circuit boards |
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|---|---|---|---|
| JP35286797A JP3850967B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体パッケージ用基板及びその製造方法 |
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|---|---|
| JPH11186439A true JPH11186439A (ja) | 1999-07-09 |
| JP3850967B2 JP3850967B2 (ja) | 2006-11-29 |
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|---|---|
| JP (1) | JP3850967B2 (ja) |
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-
1997
- 1997-12-22 JP JP35286797A patent/JP3850967B2/ja not_active Expired - Fee Related
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