JPH11186516A - 半導体メモリ装置及び半導体メモリ装置の試験方法 - Google Patents
半導体メモリ装置及び半導体メモリ装置の試験方法Info
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- JPH11186516A JPH11186516A JP9348081A JP34808197A JPH11186516A JP H11186516 A JPH11186516 A JP H11186516A JP 9348081 A JP9348081 A JP 9348081A JP 34808197 A JP34808197 A JP 34808197A JP H11186516 A JPH11186516 A JP H11186516A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭのメモリ・キャパシタの電極間の誘
電体層について高電圧試験を行う際に、他の回路部分へ
の不必要な高電圧ストレスの印加を回避する。 【解決手段】 本発明に係る半導体メモリ装置は、ＭＯ
Ｓトランジスタ及びメモリ・キャパシタからなるメモリ
セルに対し、ＭＯＳトランジスタのソース及びメモリ・
キャパシタの一方側電極の接続ノードであるメモリノー
ドの電位とビット線の電位とを同電位に設定するメモリ
ノード電位設定手段と、メモリ・キャパシタの他方側電
極の電位であるメモリセル・プレート電位をビット線及
びメモリノードの電位より高い任意の電位に設定するメ
モリセル・プレート電位設定手段とを備えたものであ
る。本発明に係る半導体メモリ装置の試験方法は、同様
のメモリセルについて、同様の電位設定を行うものであ
る。
電体層について高電圧試験を行う際に、他の回路部分へ
の不必要な高電圧ストレスの印加を回避する。 【解決手段】 本発明に係る半導体メモリ装置は、ＭＯ
Ｓトランジスタ及びメモリ・キャパシタからなるメモリ
セルに対し、ＭＯＳトランジスタのソース及びメモリ・
キャパシタの一方側電極の接続ノードであるメモリノー
ドの電位とビット線の電位とを同電位に設定するメモリ
ノード電位設定手段と、メモリ・キャパシタの他方側電
極の電位であるメモリセル・プレート電位をビット線及
びメモリノードの電位より高い任意の電位に設定するメ
モリセル・プレート電位設定手段とを備えたものであ
る。本発明に係る半導体メモリ装置の試験方法は、同様
のメモリセルについて、同様の電位設定を行うものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
び半導体メモリ装置の試験方法に係り、特に、ＭＯＳト
ランジスタとメモリ・キャパシタとからなるＤＲＡＭ及
び当該ＤＲＡＭのメモリ・キャパシタを構成する誘電体
層の信頼性保証の試験方法に関する。
び半導体メモリ装置の試験方法に係り、特に、ＭＯＳト
ランジスタとメモリ・キャパシタとからなるＤＲＡＭ及
び当該ＤＲＡＭのメモリ・キャパシタを構成する誘電体
層の信頼性保証の試験方法に関する。
【０００２】
【従来の技術】ＬＳＩの信頼性を保証するために通常の
動作条件の下で信頼性試験を行うと、長時間の寿命を確
認するためには非常に多くの個数のデバイスと非常に長
い時間と費用とを要する。しかしながら、信頼性試験が
不十分であったために、ＬＳＩを使用したシステムが故
障した場合、大きな損害が生ずることもある。そこで、
比較的短い期間（１日乃至２ケ月程度）で寿命を測定す
るために通常の動作条件よりも高いストレスを加える動
作条件の下で試験を行う加速試験法が用いられている。
動作条件の下で信頼性試験を行うと、長時間の寿命を確
認するためには非常に多くの個数のデバイスと非常に長
い時間と費用とを要する。しかしながら、信頼性試験が
不十分であったために、ＬＳＩを使用したシステムが故
障した場合、大きな損害が生ずることもある。そこで、
比較的短い期間（１日乃至２ケ月程度）で寿命を測定す
るために通常の動作条件よりも高いストレスを加える動
作条件の下で試験を行う加速試験法が用いられている。
【０００３】加速試験法では、電圧、温度、湿度、電
流、温度サイクルの各条件について、通常の動作条件よ
りも高いストレスを加える。電圧及び温度のストレスは
酸化膜の耐圧又はＭＯＳトランジスタの劣化、湿度のス
トレスは配線の腐蝕、電流及び温度のストレスはエレク
トロ・マイグレーション等の配線の信頼性の低下、温度
サイクルのストレスは機械的な故障をそれぞれ加速す
る。
流、温度サイクルの各条件について、通常の動作条件よ
りも高いストレスを加える。電圧及び温度のストレスは
酸化膜の耐圧又はＭＯＳトランジスタの劣化、湿度のス
トレスは配線の腐蝕、電流及び温度のストレスはエレク
トロ・マイグレーション等の配線の信頼性の低下、温度
サイクルのストレスは機械的な故障をそれぞれ加速す
る。
【０００４】特に、温度又は電圧のストレスを変える試
験は実際によく行われており、例えば、通常動作状態で
５Ｖの電圧が印加されるデバイスの場合はそれよりも高
い電圧（例えば、６Ｖ乃至８Ｖ）を印加したり、通常動
作状態における温度よりも高い温度（例えば、１００℃
乃至３００℃）の下におく。これらの電圧、温度をパラ
メータとしてデバイスを動作させ又は放置して、これら
の加速係数を求め、実際の使用状態での寿命を予測す
る。
験は実際によく行われており、例えば、通常動作状態で
５Ｖの電圧が印加されるデバイスの場合はそれよりも高
い電圧（例えば、６Ｖ乃至８Ｖ）を印加したり、通常動
作状態における温度よりも高い温度（例えば、１００℃
乃至３００℃）の下におく。これらの電圧、温度をパラ
メータとしてデバイスを動作させ又は放置して、これら
の加速係数を求め、実際の使用状態での寿命を予測す
る。
【０００５】図４は、１トランジスタ＋１キャパシタ形
ＤＲＡＭセルを用いたダイナミックＲＡＭ（ＤＲＡＭ）
セル、及び、昇圧された電圧をＤＲＡＭセルのワードラ
インに印加するブートストラップワード回路の構成を示
したブロック図である（参考文献：「ＣＭＯＳ超ＬＳＩ
の設計」 菅野卓雄監修 飯塚哲哉編 培風館 １９８
９年４月２５日初版 ｐ．１５８（図５．３ １トラン
ジスタ＋１キャパシタ形ＤＲＡＭセル）、ｐ．１９１
（図５．４２ ブートストラップワード回路））。
ＤＲＡＭセルを用いたダイナミックＲＡＭ（ＤＲＡＭ）
セル、及び、昇圧された電圧をＤＲＡＭセルのワードラ
インに印加するブートストラップワード回路の構成を示
したブロック図である（参考文献：「ＣＭＯＳ超ＬＳＩ
の設計」 菅野卓雄監修 飯塚哲哉編 培風館 １９８
９年４月２５日初版 ｐ．１５８（図５．３ １トラン
ジスタ＋１キャパシタ形ＤＲＡＭセル）、ｐ．１９１
（図５．４２ ブートストラップワード回路））。
【０００６】図４の回路は、ＤＲＡＭセル４１と、ＤＲ
ＡＭセル４１のワード線ＷＬの昇圧を行うワード線昇圧
回路４２と、アドレス信号に応じてデコード出力信号を
出力するワード線アドレス・デコーダ４３と、昇圧電圧
パルス信号を発生する昇圧電圧パルス発生回路４５と、
ノードＲＥＦにメモリセル・プレート基準電位ＶＲＥＦ
を発生するメモリセル・プレート基準電位発生回路４４
とから構成されている。
ＡＭセル４１のワード線ＷＬの昇圧を行うワード線昇圧
回路４２と、アドレス信号に応じてデコード出力信号を
出力するワード線アドレス・デコーダ４３と、昇圧電圧
パルス信号を発生する昇圧電圧パルス発生回路４５と、
ノードＲＥＦにメモリセル・プレート基準電位ＶＲＥＦ
を発生するメモリセル・プレート基準電位発生回路４４
とから構成されている。
【０００７】ＤＲＡＭセル４１は、オン／オフ制御に使
用されるワード線ＷＬにゲートが接続され、データの書
込み／読出しに使用されるビット線ＢＬにドレインが接
続され、接地電位ＶSSがバックゲートに与えられたＮチ
ャネル型ＭＯＳトランジスタＴＮ１と、Ｎチャネル型Ｍ
ＯＳトランジスタＴＮ１のソースに一方側電極が接続さ
れ、メモリセル・プレート基準電位ＶＲＥＦが他方側電
極に与えられて、データの記憶に用いられるメモリ・キ
ャパシタＣｓとから構成されている。メモリ・キャパシ
タＣｓの他方側電極メモリセル・プレート・ノードＲＥ
Ｆとし、Ｎチャネル型ＭＯＳトランジスタＮＴ１の閾値
電圧をＶthとする。また、Ｎチャネル型ＭＯＳトランジ
スタＮＴ１のソースとメモリ・キャパシタＣｓの一方側
電極との接続ノードをメモリノードＭＥＭとし、その電
位をＶＭとする。
用されるワード線ＷＬにゲートが接続され、データの書
込み／読出しに使用されるビット線ＢＬにドレインが接
続され、接地電位ＶSSがバックゲートに与えられたＮチ
ャネル型ＭＯＳトランジスタＴＮ１と、Ｎチャネル型Ｍ
ＯＳトランジスタＴＮ１のソースに一方側電極が接続さ
れ、メモリセル・プレート基準電位ＶＲＥＦが他方側電
極に与えられて、データの記憶に用いられるメモリ・キ
ャパシタＣｓとから構成されている。メモリ・キャパシ
タＣｓの他方側電極メモリセル・プレート・ノードＲＥ
Ｆとし、Ｎチャネル型ＭＯＳトランジスタＮＴ１の閾値
電圧をＶthとする。また、Ｎチャネル型ＭＯＳトランジ
スタＮＴ１のソースとメモリ・キャパシタＣｓの一方側
電極との接続ノードをメモリノードＭＥＭとし、その電
位をＶＭとする。
【０００８】ワード線昇圧回路４２は、電源電位ＶDDが
ゲートに与えられ、ワード線アドレス・デコーダ４３か
らのデコード出力信号がドレインに入力されるＮチャネ
ル型ＭＯＳトランジスタＴＮ３と、Ｎチャネル型ＭＯＳ
トランジスタＴＮ３のソースにゲートが接続され、昇圧
電圧パルス信号Ｖbootがドレインに印加され、ワード線
ＷＬにソースが接続されたＮチャネル型ＭＯＳトランジ
スタＴＮ２と、ワード線アドレス・デコーダ４３からの
デコード出力信号がインバータＩＮＶ１を介してゲート
に入力され、Ｎチャネル型ＭＯＳトランジスタＴＮ２の
ソースにドレインが接続され、接地電位ＶSSがソースに
与えられたＮチャネル型ＭＯＳトランジスタＴＮ４とか
ら構成されている。尚、ワード線アドレス・デコーダ４
３の出力ノードをノードＤＬ、ノードＤＬに出力される
出力信号をデコード出力信号ＤＬ、Ｎチャネル型ＭＯＳ
トランジスタＴＮ２のゲートをノードＤＬＢとする。ま
た、Ｎチャネル型ＭＯＳトランジスタＴＮ２のゲート・
ソース間寄生容量をＣB とする。
ゲートに与えられ、ワード線アドレス・デコーダ４３か
らのデコード出力信号がドレインに入力されるＮチャネ
ル型ＭＯＳトランジスタＴＮ３と、Ｎチャネル型ＭＯＳ
トランジスタＴＮ３のソースにゲートが接続され、昇圧
電圧パルス信号Ｖbootがドレインに印加され、ワード線
ＷＬにソースが接続されたＮチャネル型ＭＯＳトランジ
スタＴＮ２と、ワード線アドレス・デコーダ４３からの
デコード出力信号がインバータＩＮＶ１を介してゲート
に入力され、Ｎチャネル型ＭＯＳトランジスタＴＮ２の
ソースにドレインが接続され、接地電位ＶSSがソースに
与えられたＮチャネル型ＭＯＳトランジスタＴＮ４とか
ら構成されている。尚、ワード線アドレス・デコーダ４
３の出力ノードをノードＤＬ、ノードＤＬに出力される
出力信号をデコード出力信号ＤＬ、Ｎチャネル型ＭＯＳ
トランジスタＴＮ２のゲートをノードＤＬＢとする。ま
た、Ｎチャネル型ＭＯＳトランジスタＴＮ２のゲート・
ソース間寄生容量をＣB とする。
【０００９】１トランジスタ＋１キャパシタ形ＤＲＡＭ
セル４１の読出し／書込み動作は、以下の通りである。
セル４１の読出し／書込み動作は、以下の通りである。
【００１０】書込み時においては、ワード線ＷＬの電位
を上述のように高電位ＶbootにしてＮチャネル型ＭＯＳ
トランジスタＴＮ１を導通させ、ビット線ＢＬの電位を
電源電位ＶDD又は接地電位ＶSSにすることにより、Ｎチ
ャネル型ＭＯＳトランジスタＴＮ１を介してメモリノー
ドＭＥＭの電位ＶＭを当該電位に設定する。その後、ワ
ード線ＷＬの電位を接地電位ＶSSにおとして、Ｎチャネ
ル型ＭＯＳトランジスタＴＮ１を非導通状態とし、メモ
リ・キャパシタＣｓに蓄えられた電荷として記憶を保持
する。
を上述のように高電位ＶbootにしてＮチャネル型ＭＯＳ
トランジスタＴＮ１を導通させ、ビット線ＢＬの電位を
電源電位ＶDD又は接地電位ＶSSにすることにより、Ｎチ
ャネル型ＭＯＳトランジスタＴＮ１を介してメモリノー
ドＭＥＭの電位ＶＭを当該電位に設定する。その後、ワ
ード線ＷＬの電位を接地電位ＶSSにおとして、Ｎチャネ
ル型ＭＯＳトランジスタＴＮ１を非導通状態とし、メモ
リ・キャパシタＣｓに蓄えられた電荷として記憶を保持
する。
【００１１】一方、読出し時においては、あらかじめビ
ット線ＢＬの電位を一定の電位（例えば、電源電位ＶDD
やＶＲＥＦ／２）に設定（プリチャージ）した後、高イ
ンピーダンス状態に保持し、ワード線ＷＬの電位を高電
位Ｖbootに上げ、Ｎチャネル型ＭＯＳトランジスタＴＮ
１を導通させることにより、Ｎチャネル型ＭＯＳトラン
ジスタＴＮ１を介してメモリノードＭＥＭとビット線Ｂ
Ｌとの間で電荷再配分が行われ、メモリ・キャパシタＣ
ｓに記憶保持されていた論理「０」又は「１」が、ビッ
ト線ＢＬの電位変化ΔＶBLとして読み出される。
ット線ＢＬの電位を一定の電位（例えば、電源電位ＶDD
やＶＲＥＦ／２）に設定（プリチャージ）した後、高イ
ンピーダンス状態に保持し、ワード線ＷＬの電位を高電
位Ｖbootに上げ、Ｎチャネル型ＭＯＳトランジスタＴＮ
１を導通させることにより、Ｎチャネル型ＭＯＳトラン
ジスタＴＮ１を介してメモリノードＭＥＭとビット線Ｂ
Ｌとの間で電荷再配分が行われ、メモリ・キャパシタＣ
ｓに記憶保持されていた論理「０」又は「１」が、ビッ
ト線ＢＬの電位変化ΔＶBLとして読み出される。
【００１２】以上の１トランジスタ＋１キャパシタ形Ｄ
ＲＡＭセル４１の読出し／書込み動作においては、メモ
リセル・プレート基準電位発生回路４４の出力であるメ
モリセル・プレート基準電位ＶＲＥＦは、接地電位ＶSS
やＶDD／２に設定される。
ＲＡＭセル４１の読出し／書込み動作においては、メモ
リセル・プレート基準電位発生回路４４の出力であるメ
モリセル・プレート基準電位ＶＲＥＦは、接地電位ＶSS
やＶDD／２に設定される。
【００１３】図４の回路において、ワード線ＷＬに昇圧
された電圧を印加する際における動作は、以下の通りで
ある。
された電圧を印加する際における動作は、以下の通りで
ある。
【００１４】アドレス信号に応じてワード線アドレス・
デコーダ４３から出力されたデコード出力信号ＤＬは、
ワード線昇圧回路４２に入力される。これにより、ノー
ドＤＬの電位が低電位レベルからＶDD−Ｖth以上に上が
ると、ノードＤＬＢの電位はＶDD−Ｖthとなり、Ｎチャ
ネル型ＭＯＳトランジスタＴＮ２が導通状態になる。一
方、昇圧電圧パルス発生回路４５は、電源電圧ＶDDより
も高い所定の昇圧電圧値のパルス信号Ｖbootを出力す
る。すると、ノードＷＬの電位もＶbootまで上昇し、ノ
ードＤＬＢの電位は、Ｎチャネル型ＭＯＳトランジスタ
ＴＮ２のゲート・ソース間寄生容量ＣB のカップリング
により、初期のＶDD−Ｖthという電位を保持したままノ
ードＷＬの電位によって、Ｖboot＋ＶDD−Ｖthまで上昇
する。これによりノードＷＬの電位は閾値電圧Ｖth分の
電圧降下もなく、電圧Ｖbootに等しい電圧まで駆動で
き、ワード線昇圧回路４２は、出力ノード（ワード線）
ＷＬに昇圧電圧パルスＶbootを電圧降下なく伝達する。
即ち、ワード線昇圧回路４２からＮチャネル型ＭＯＳト
ランジスタＴＮ１のゲートに昇圧電圧値のパルス信号Ｖ
bootを印加してＮチャネル型ＭＯＳトランジスタＴＮ１
を導通状態にすることにより、Ｎチャネル型ＭＯＳトラ
ンジスタＴＮ１の閾値電圧Ｖthによるワード線ＷＬの電
圧降下を防止することができる。
デコーダ４３から出力されたデコード出力信号ＤＬは、
ワード線昇圧回路４２に入力される。これにより、ノー
ドＤＬの電位が低電位レベルからＶDD−Ｖth以上に上が
ると、ノードＤＬＢの電位はＶDD−Ｖthとなり、Ｎチャ
ネル型ＭＯＳトランジスタＴＮ２が導通状態になる。一
方、昇圧電圧パルス発生回路４５は、電源電圧ＶDDより
も高い所定の昇圧電圧値のパルス信号Ｖbootを出力す
る。すると、ノードＷＬの電位もＶbootまで上昇し、ノ
ードＤＬＢの電位は、Ｎチャネル型ＭＯＳトランジスタ
ＴＮ２のゲート・ソース間寄生容量ＣB のカップリング
により、初期のＶDD−Ｖthという電位を保持したままノ
ードＷＬの電位によって、Ｖboot＋ＶDD−Ｖthまで上昇
する。これによりノードＷＬの電位は閾値電圧Ｖth分の
電圧降下もなく、電圧Ｖbootに等しい電圧まで駆動で
き、ワード線昇圧回路４２は、出力ノード（ワード線）
ＷＬに昇圧電圧パルスＶbootを電圧降下なく伝達する。
即ち、ワード線昇圧回路４２からＮチャネル型ＭＯＳト
ランジスタＴＮ１のゲートに昇圧電圧値のパルス信号Ｖ
bootを印加してＮチャネル型ＭＯＳトランジスタＴＮ１
を導通状態にすることにより、Ｎチャネル型ＭＯＳトラ
ンジスタＴＮ１の閾値電圧Ｖthによるワード線ＷＬの電
圧降下を防止することができる。
【００１５】上述のように、ワード線ＷＬに出力された
ワード信号ＷＬは、ＤＲＡＭセル４１内のＮチャネル型
ＭＯＳトランジスタＴＮ１のゲートに印加され、ワード
信号ＷＬが高電位レベルＶbootのときにＮチャネル型Ｍ
ＯＳトランジスタＴＮ１を導通状態にする。高電圧レベ
ルＶbootはＶDD＋Ｖthよりも高いので、ビット線ＢＬと
ＤＲＡＭセル４１内のメモリノードＭＥＭは、Ｎチャネ
ル型ＭＯＳトランジスタＴＮ１の閾値電圧Ｖthによる電
圧降下なく接続される。即ち、ビット線ＢＬの高電位レ
ベルＶDDは電圧降下なくメモリノードＭＥＭに伝達され
る。また、ビット線ＢＬの低電位レベル（０Ｖ）は電圧
上昇なくメモリノードＭＥＭに伝達される。
ワード信号ＷＬは、ＤＲＡＭセル４１内のＮチャネル型
ＭＯＳトランジスタＴＮ１のゲートに印加され、ワード
信号ＷＬが高電位レベルＶbootのときにＮチャネル型Ｍ
ＯＳトランジスタＴＮ１を導通状態にする。高電圧レベ
ルＶbootはＶDD＋Ｖthよりも高いので、ビット線ＢＬと
ＤＲＡＭセル４１内のメモリノードＭＥＭは、Ｎチャネ
ル型ＭＯＳトランジスタＴＮ１の閾値電圧Ｖthによる電
圧降下なく接続される。即ち、ビット線ＢＬの高電位レ
ベルＶDDは電圧降下なくメモリノードＭＥＭに伝達され
る。また、ビット線ＢＬの低電位レベル（０Ｖ）は電圧
上昇なくメモリノードＭＥＭに伝達される。
【００１６】図５は、１トランジスタ＋１キャパシタ形
ＤＲＡＭセルを用いたダイナミックＲＡＭ（ＤＲＡＭ）
セル、及び、電圧をＤＲＡＭセルのワードラインに印加
する信号バッファ回路の構成を示したブロック図であ
る。図５のＤＲＡＭセルは、ワード線を電源電圧ＶDDよ
りも高い昇圧電圧Ｖbootに昇圧しないタイプのＤＲＡＭ
セルである。
ＤＲＡＭセルを用いたダイナミックＲＡＭ（ＤＲＡＭ）
セル、及び、電圧をＤＲＡＭセルのワードラインに印加
する信号バッファ回路の構成を示したブロック図であ
る。図５のＤＲＡＭセルは、ワード線を電源電圧ＶDDよ
りも高い昇圧電圧Ｖbootに昇圧しないタイプのＤＲＡＭ
セルである。
【００１７】図５の回路は、ＤＲＡＭセル５１と、ＤＲ
ＡＭセル５１のワード線ＷＬに信号電圧を印加する信号
バッファ回路５２と、アドレス信号に応じてデコード出
力信号を出力するワード線アドレス・デコーダ５３と、
ノードＲＥＦにメモリセル・プレート基準電位ＶＲＥＦ
を発生するメモリセル・プレート基準電位発生回路５４
とから構成されている。
ＡＭセル５１のワード線ＷＬに信号電圧を印加する信号
バッファ回路５２と、アドレス信号に応じてデコード出
力信号を出力するワード線アドレス・デコーダ５３と、
ノードＲＥＦにメモリセル・プレート基準電位ＶＲＥＦ
を発生するメモリセル・プレート基準電位発生回路５４
とから構成されている。
【００１８】ＤＲＡＭセル５１は、図４のＤＲＡＭセル
４１と同様の構成である。即ち、オン／オフ制御に使用
されるワード線ＷＬにゲートが接続され、データの書込
み／読出しに使用されるビット線ＢＬにドレインが接続
され、接地電位ＶSSがバックゲートに与えられたＮチャ
ネル型ＭＯＳトランジスタＴＮ１と、Ｎチャネル型ＭＯ
ＳトランジスタＴＮ１のソースに一方側電極が接続さ
れ、メモリセル・プレート基準電位ＶＲＥＦが他方側電
極に与えられて、データの記憶に用いられるメモリ・キ
ャパシタＣｓとから構成されている。メモリ・キャパシ
タＣｓの他方側電極メモリセル・プレート・ノードＲＥ
Ｆとし、Ｎチャネル型ＭＯＳトランジスタＮＴ１の閾値
電圧をＶthとする。また、Ｎチャネル型ＭＯＳトランジ
スタＮＴ１のソースとメモリ・キャパシタＣｓの一方側
電極との接続ノードをメモリノードＭＥＭとし、その電
位をＶＭとする。
４１と同様の構成である。即ち、オン／オフ制御に使用
されるワード線ＷＬにゲートが接続され、データの書込
み／読出しに使用されるビット線ＢＬにドレインが接続
され、接地電位ＶSSがバックゲートに与えられたＮチャ
ネル型ＭＯＳトランジスタＴＮ１と、Ｎチャネル型ＭＯ
ＳトランジスタＴＮ１のソースに一方側電極が接続さ
れ、メモリセル・プレート基準電位ＶＲＥＦが他方側電
極に与えられて、データの記憶に用いられるメモリ・キ
ャパシタＣｓとから構成されている。メモリ・キャパシ
タＣｓの他方側電極メモリセル・プレート・ノードＲＥ
Ｆとし、Ｎチャネル型ＭＯＳトランジスタＮＴ１の閾値
電圧をＶthとする。また、Ｎチャネル型ＭＯＳトランジ
スタＮＴ１のソースとメモリ・キャパシタＣｓの一方側
電極との接続ノードをメモリノードＭＥＭとし、その電
位をＶＭとする。
【００１９】信号バッファ回路５２は、インバータＩＮ
Ｖ２と、インバータＩＮＶ２の出力ノードがそれぞれゲ
ートに接続されたＰチャネル型ＭＯＳトランジスタＴＰ
１及びＮチャネル型ＭＯＳトランジスタＴＮ４からなる
ＣＭＯＳインバータとから構成されている。Ｐチャネル
型ＭＯＳトランジスタＴＰ１のソースには電源電圧ＶD
D、Ｎチャネル型ＭＯＳトランジスタＴＮ４のソースに
は接地電位ＶSSがそれぞれ印加されており、Ｐチャネル
型ＭＯＳトランジスタＴＰ１及びＮチャネル型ＭＯＳト
ランジスタＴＮ４の共通接続されたドレインは、ワード
線ＷＬに接続されている。尚、インバータＩＮＶ２の出
力ノードをノードＤＬ、ノードＤＬに出力される出力信
号をデコード出力信号ＤＬとする。
Ｖ２と、インバータＩＮＶ２の出力ノードがそれぞれゲ
ートに接続されたＰチャネル型ＭＯＳトランジスタＴＰ
１及びＮチャネル型ＭＯＳトランジスタＴＮ４からなる
ＣＭＯＳインバータとから構成されている。Ｐチャネル
型ＭＯＳトランジスタＴＰ１のソースには電源電圧ＶD
D、Ｎチャネル型ＭＯＳトランジスタＴＮ４のソースに
は接地電位ＶSSがそれぞれ印加されており、Ｐチャネル
型ＭＯＳトランジスタＴＰ１及びＮチャネル型ＭＯＳト
ランジスタＴＮ４の共通接続されたドレインは、ワード
線ＷＬに接続されている。尚、インバータＩＮＶ２の出
力ノードをノードＤＬ、ノードＤＬに出力される出力信
号をデコード出力信号ＤＬとする。
【００２０】図５に示したワード線を昇圧しないタイプ
のＤＲＡＭセル５１の場合、図４における昇圧電圧パル
ス発生回路４５は備えられておらず、ワード線昇圧回路
４２は単なる信号バッファ回路５２に置き換えられてい
る。
のＤＲＡＭセル５１の場合、図４における昇圧電圧パル
ス発生回路４５は備えられておらず、ワード線昇圧回路
４２は単なる信号バッファ回路５２に置き換えられてい
る。
【００２１】図５の回路の場合、ワード線ＷＬの高電位
レベルは電源電位ＶDDであるので、ビット線ＢＬの高電
位レベルＶDDは電圧降下してメモリノードＭＥＭに伝達
され、メモリノードＭＥＭの電位ＶＭの高電位レベルは
ＶDD−Ｖthとなる。一方、ビット線ＢＬの低電位レベル
（０Ｖ）は電圧上昇なくメモリノードＭＥＭに伝達され
る。メモリセル・プレート基準電位発生回路５４の出力
であるメモリセル・プレート基準電位ＶＲＥＦは、接地
電位ＶSSやＶDD／２に設定される。
レベルは電源電位ＶDDであるので、ビット線ＢＬの高電
位レベルＶDDは電圧降下してメモリノードＭＥＭに伝達
され、メモリノードＭＥＭの電位ＶＭの高電位レベルは
ＶDD−Ｖthとなる。一方、ビット線ＢＬの低電位レベル
（０Ｖ）は電圧上昇なくメモリノードＭＥＭに伝達され
る。メモリセル・プレート基準電位発生回路５４の出力
であるメモリセル・プレート基準電位ＶＲＥＦは、接地
電位ＶSSやＶDD／２に設定される。
【００２２】図６は、従来のＤＲＡＭの回路構成を示し
たブロック図であり、図７は、図６のＤＲＡＭの通常動
作における各信号のタイミングチャートである（参考文
献：「大容量半導体メモリ：ＤＲＡＭ」 高田 正日出
電子情報通信学会誌１１／’９６ ｖｏｌ．７９ Ｎ
ｏ．１１ ｐ．１１２９ 図３）。
たブロック図であり、図７は、図６のＤＲＡＭの通常動
作における各信号のタイミングチャートである（参考文
献：「大容量半導体メモリ：ＤＲＡＭ」 高田 正日出
電子情報通信学会誌１１／’９６ ｖｏｌ．７９ Ｎ
ｏ．１１ ｐ．１１２９ 図３）。
【００２３】図６のＤＲＡＭは、ワード線ＷＬｉ（１≦
ｉ≦ｎ）及びビット線ＢＬj 若しくは／ＢＬj （１≦j
≦ｍ）（信号名又は信号線名の前に付された記号“／”
は論理反転を意味するものとする。）に接続されたメモ
リセルＭij（１≦i ≦ｎ，１≦j ≦ｍ）を備えたセルア
レー６０と、ワード線ＷＬi を選択するＸアドレス信号
が入力されるＸアドレスバッファ６１と、Ｘアドレスバ
ッファ６１から出力されるＸアドレス信号をデコードす
るＸデコーダ６２と、ビット線ＢＬj 及び／ＢＬj を選
択するＹアドレス信号が入力されるＹアドレスバッファ
６３と、Ｙアドレスバッファ６３から出力されるＹアド
レス信号をデコードするＹデコーダ６４と、ビット線Ｂ
Ｌj 及び／ＢＬj の入出力データが一時的に保持される
入出力データバッファ６５と、ビット線ＢＬj 及び／Ｂ
Ｌj の電位を所定のプリチャージ電位ＶＲＥＦに設定す
るプリチャージ回路６６と、ビット線ＢＬj 及び／ＢＬ
jの電位レベルを増幅するセンスアンプ６７と、ノード
ＲＥＦにメモリセル・プレート基準電位ＶＲＥＦを発生
し出力するメモリセル・プレート基準電位出力回路６８
とから構成されている。
ｉ≦ｎ）及びビット線ＢＬj 若しくは／ＢＬj （１≦j
≦ｍ）（信号名又は信号線名の前に付された記号“／”
は論理反転を意味するものとする。）に接続されたメモ
リセルＭij（１≦i ≦ｎ，１≦j ≦ｍ）を備えたセルア
レー６０と、ワード線ＷＬi を選択するＸアドレス信号
が入力されるＸアドレスバッファ６１と、Ｘアドレスバ
ッファ６１から出力されるＸアドレス信号をデコードす
るＸデコーダ６２と、ビット線ＢＬj 及び／ＢＬj を選
択するＹアドレス信号が入力されるＹアドレスバッファ
６３と、Ｙアドレスバッファ６３から出力されるＹアド
レス信号をデコードするＹデコーダ６４と、ビット線Ｂ
Ｌj 及び／ＢＬj の入出力データが一時的に保持される
入出力データバッファ６５と、ビット線ＢＬj 及び／Ｂ
Ｌj の電位を所定のプリチャージ電位ＶＲＥＦに設定す
るプリチャージ回路６６と、ビット線ＢＬj 及び／ＢＬ
jの電位レベルを増幅するセンスアンプ６７と、ノード
ＲＥＦにメモリセル・プレート基準電位ＶＲＥＦを発生
し出力するメモリセル・プレート基準電位出力回路６８
とから構成されている。
【００２４】メモリセルＭijは、オン／オフ制御に使用
されるワード線ＷＬi にゲートが接続され、データの書
込み／読出しに使用されるビット線ＢＬj にドレインが
接続され、接地電位ＶSSがバックゲートに与えられたＮ
チャネル型ＭＯＳトランジスタＴＮijと、Ｎチャネル型
ＭＯＳトランジスタＴＮijのソースに一方側電極が接続
され、メモリセル・プレート基準電位ＶＲＥＦが他方側
電極に与えられて、データの記憶に用いられるメモリ・
キャパシタＣｓijとから構成されている。
されるワード線ＷＬi にゲートが接続され、データの書
込み／読出しに使用されるビット線ＢＬj にドレインが
接続され、接地電位ＶSSがバックゲートに与えられたＮ
チャネル型ＭＯＳトランジスタＴＮijと、Ｎチャネル型
ＭＯＳトランジスタＴＮijのソースに一方側電極が接続
され、メモリセル・プレート基準電位ＶＲＥＦが他方側
電極に与えられて、データの記憶に用いられるメモリ・
キャパシタＣｓijとから構成されている。
【００２５】入出力データバッファ６５の入出力データ
は、データ線ＤＬ，／ＤＬに出力され、データ線ＤＬ，
／ＤＬは、ビット線スイッチトランジスタＴＮ６５，Ｔ
Ｎ６６を介してビット線ＢＬｊ，／ＢＬｊに接続されて
いる。
は、データ線ＤＬ，／ＤＬに出力され、データ線ＤＬ，
／ＤＬは、ビット線スイッチトランジスタＴＮ６５，Ｔ
Ｎ６６を介してビット線ＢＬｊ，／ＢＬｊに接続されて
いる。
【００２６】プリチャージ回路６６は、プリチャージ信
号線Φｐｒにそれぞれゲートが接続され、ビット線ＢＬ
j ，／ＢＬj にそれぞれソースが接続され、電位ＶＲＥ
Ｆがそれぞれドレインに与えられたＮチャネル型ＭＯＳ
トランジスタＴＮ６３，ＴＮ６４により構成されてい
る。
号線Φｐｒにそれぞれゲートが接続され、ビット線ＢＬ
j ，／ＢＬj にそれぞれソースが接続され、電位ＶＲＥ
Ｆがそれぞれドレインに与えられたＮチャネル型ＭＯＳ
トランジスタＴＮ６３，ＴＮ６４により構成されてい
る。
【００２７】センスアンプ６７は、ビット線ＢＬj にド
レインが接続され、ビット線／ＢＬj にゲートが接続さ
れ、センス信号線ＳＥＮにソースが接続されたＮチャネ
ル型ＭＯＳトランジスタＴＮ６１と、ビット線／ＢＬj
にドレインが接続され、ビット線ＢＬj にゲートが接続
され、センス信号線ＳＥＮにソースが接続されたＮチャ
ネル型ＭＯＳトランジスタＴＮ６２と、ビット線ＢＬj
にドレインが接続され、ビット線／ＢＬj にゲートが接
続され、センス信号線ＳＥＰにソースが接続されたＰチ
ャネル型ＭＯＳトランジスタＴＰ６１と、ビット線／Ｂ
Ｌj にドレインが接続され、ビット線ＢＬj にゲートが
接続され、センス信号線ＳＥＰにソースが接続されたＰ
チャネル型ＭＯＳトランジスタＴＰ６２とから構成され
ている。
レインが接続され、ビット線／ＢＬj にゲートが接続さ
れ、センス信号線ＳＥＮにソースが接続されたＮチャネ
ル型ＭＯＳトランジスタＴＮ６１と、ビット線／ＢＬj
にドレインが接続され、ビット線ＢＬj にゲートが接続
され、センス信号線ＳＥＮにソースが接続されたＮチャ
ネル型ＭＯＳトランジスタＴＮ６２と、ビット線ＢＬj
にドレインが接続され、ビット線／ＢＬj にゲートが接
続され、センス信号線ＳＥＰにソースが接続されたＰチ
ャネル型ＭＯＳトランジスタＴＰ６１と、ビット線／Ｂ
Ｌj にドレインが接続され、ビット線ＢＬj にゲートが
接続され、センス信号線ＳＥＰにソースが接続されたＰ
チャネル型ＭＯＳトランジスタＴＰ６２とから構成され
ている。
【００２８】図６のＤＲＡＭの読出しモードのときは、
ワード線ＷＬi を選択するために必要なＸアドレス信号
は、／ＲＡＳ信号に応じてＸアドレスバッファ６１から
Ｘデコーダ６２に取り込まれ、Ｘデコーダ６２により１
本のワード線ＷＬi が選択され、所定の高電位レベル信
号が印加される。ワード線ＷＬi よりメモリセルＭij内
のＮチャネル型ＭＯＳトランジスタが選択され、メモリ
・キャパシタＣｓij内の電荷量に応じた電位がビット線
ＢＬj に現れる。センスアンプ６７によりビット線ＢＬ
j と結合されたビット線／ＢＬｊには、ダミー・メモリ
セル（図示せず）により決定される電位が現れる。ビッ
ト線ＢＬj 及び／ＢＬj の電位レベルは、センスアンプ
６７により増幅され接地電位ＶSS又は電源電位ＶDDにな
る。
ワード線ＷＬi を選択するために必要なＸアドレス信号
は、／ＲＡＳ信号に応じてＸアドレスバッファ６１から
Ｘデコーダ６２に取り込まれ、Ｘデコーダ６２により１
本のワード線ＷＬi が選択され、所定の高電位レベル信
号が印加される。ワード線ＷＬi よりメモリセルＭij内
のＮチャネル型ＭＯＳトランジスタが選択され、メモリ
・キャパシタＣｓij内の電荷量に応じた電位がビット線
ＢＬj に現れる。センスアンプ６７によりビット線ＢＬ
j と結合されたビット線／ＢＬｊには、ダミー・メモリ
セル（図示せず）により決定される電位が現れる。ビッ
ト線ＢＬj 及び／ＢＬj の電位レベルは、センスアンプ
６７により増幅され接地電位ＶSS又は電源電位ＶDDにな
る。
【００２９】一方、ビット線ペアＢＬj 及び／ＢＬj を
選択するために必要なＹアドレス信号は、／ＣＡＳ信号
に応じてＹアドレスバッファ６３からＹデコーダ６４に
取り込まれ、Ｙデコーダ６４により１組のビット線ペア
ＢＬj 及び／ＢＬj が選択され、ビット線ＢＬj ，／Ｂ
Ｌj の電位はそれぞれデータ線ＤＬ，／ＤＬに伝達され
る。データ線ＤＬのデータは入出力データバッファ６５
を介して出力される。
選択するために必要なＹアドレス信号は、／ＣＡＳ信号
に応じてＹアドレスバッファ６３からＹデコーダ６４に
取り込まれ、Ｙデコーダ６４により１組のビット線ペア
ＢＬj 及び／ＢＬj が選択され、ビット線ＢＬj ，／Ｂ
Ｌj の電位はそれぞれデータ線ＤＬ，／ＤＬに伝達され
る。データ線ＤＬのデータは入出力データバッファ６５
を介して出力される。
【００３０】書込みモードのときは、メモリセル選択ま
での動作は同様であるが、入出力データバッファ６５を
介して入力されたデータ信号がセンスアンプ６７で増幅
されたレベルでビット線ＢＬj に印加され、メモリ・キ
ャパシタＣｓijに書き込まれる。
での動作は同様であるが、入出力データバッファ６５を
介して入力されたデータ信号がセンスアンプ６７で増幅
されたレベルでビット線ＢＬj に印加され、メモリ・キ
ャパシタＣｓijに書き込まれる。
【００３１】ＤＲＡＭにおいては、電荷を蓄積するメモ
リ・キャパシタＣｓの電極間にある誘電体層、例えば、
シリコン酸化膜に膜質不良やピンホール等があると、メ
モリ・キャパシタＣｓにリーク電流が生じ、電荷保持機
能が損なわれ、動作不良が起こる。メモリ・キャパシタ
Ｃｓの誘電体層の品質を確認する方法としては、メモリ
・キャパシタＣｓに対する高電圧試験が有効である。こ
の場合、メモリ・キャパシタＣｓを形成する２つの電極
間に高電圧ストレスを印加する必要がある。
リ・キャパシタＣｓの電極間にある誘電体層、例えば、
シリコン酸化膜に膜質不良やピンホール等があると、メ
モリ・キャパシタＣｓにリーク電流が生じ、電荷保持機
能が損なわれ、動作不良が起こる。メモリ・キャパシタ
Ｃｓの誘電体層の品質を確認する方法としては、メモリ
・キャパシタＣｓに対する高電圧試験が有効である。こ
の場合、メモリ・キャパシタＣｓを形成する２つの電極
間に高電圧ストレスを印加する必要がある。
【００３２】メモリ・キャパシタＣｓに対する高電圧試
験は、ＤＲＡＭセル（図４，５におけるＤＲＡＭセル４
１，５１）の中のメモリノードＭＥＭの電位ＶＭを所定
の電位ＶDDH に設定し、メモリ・キャパシタＣｓを構成
する２つの電極間の電位差｜ＶDDH −ＶＲＥＦ｜（ＶＲ
ＥＦ：図４，５のＤＲＡＭセル４１，５１のノードＲＥ
Ｆにおける電位）を通常動作時より大きな値に設定する
ことにより行われる。メモリノードＭＥＭにはビット線
ＢＬの電位レベルが伝達されるので、高電圧試験を行う
ときには、ビット線ＢＬの高電位レベル、即ち電源電位
ＶDDのレベルを高くする。
験は、ＤＲＡＭセル（図４，５におけるＤＲＡＭセル４
１，５１）の中のメモリノードＭＥＭの電位ＶＭを所定
の電位ＶDDH に設定し、メモリ・キャパシタＣｓを構成
する２つの電極間の電位差｜ＶDDH −ＶＲＥＦ｜（ＶＲ
ＥＦ：図４，５のＤＲＡＭセル４１，５１のノードＲＥ
Ｆにおける電位）を通常動作時より大きな値に設定する
ことにより行われる。メモリノードＭＥＭにはビット線
ＢＬの電位レベルが伝達されるので、高電圧試験を行う
ときには、ビット線ＢＬの高電位レベル、即ち電源電位
ＶDDのレベルを高くする。
【００３３】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭにおいて高電圧試験を行う際には、以下のよう
な問題点があった。
ＤＲＡＭにおいて高電圧試験を行う際には、以下のよう
な問題点があった。
【００３４】図４に示したＤＲＡＭのように、電圧昇圧
手段及び昇圧電圧伝達手段を有するＤＲＡＭの場合、メ
モリノードＭＥＭにはビット線ＢＬのレベルが電圧降下
なく伝達されるので、電源電圧ＶDDを高くすればメモリ
・キャパシタＣｓの電極間に高電圧ストレスを印加する
ことができる。
手段及び昇圧電圧伝達手段を有するＤＲＡＭの場合、メ
モリノードＭＥＭにはビット線ＢＬのレベルが電圧降下
なく伝達されるので、電源電圧ＶDDを高くすればメモリ
・キャパシタＣｓの電極間に高電圧ストレスを印加する
ことができる。
【００３５】しかし、この高電圧試験の際には、昇圧電
圧パルス発生回路４５の回路内の一部及び出力ノードＶ
bootに、不必要な高電圧が印加される。また、ワード線
昇圧回路４２内のＮチャネル型ＭＯＳトランジスタＴＮ
２，ＴＮ３，ＴＮ４と、ＤＲＡＭセル４１内のＮチャネ
ル型ＭＯＳトランジスタＴＮ１についても同様の状態が
生じる。従って、メモリ・キャパシタＣｓに対する高電
圧試験の際に、本来意図したよりも高い電圧ストレスが
印加され一部の回路内の正常なトランジスタの品質を損
なったり、破壊してしまうことがあり得る。
圧パルス発生回路４５の回路内の一部及び出力ノードＶ
bootに、不必要な高電圧が印加される。また、ワード線
昇圧回路４２内のＮチャネル型ＭＯＳトランジスタＴＮ
２，ＴＮ３，ＴＮ４と、ＤＲＡＭセル４１内のＮチャネ
ル型ＭＯＳトランジスタＴＮ１についても同様の状態が
生じる。従って、メモリ・キャパシタＣｓに対する高電
圧試験の際に、本来意図したよりも高い電圧ストレスが
印加され一部の回路内の正常なトランジスタの品質を損
なったり、破壊してしまうことがあり得る。
【００３６】一方、図５に示したＤＲＡＭのように、電
圧昇圧手段及び昇圧電圧伝達手段を有しないＤＲＡＭの
場合、メモリノードＭＥＭにはビット線ＢＬの電位レベ
ルが電圧降下されて伝達されるので、メモリ・キャパシ
タに所定の電圧ストレスを印加するためには電源電圧Ｖ
DDを高くしなければならない。即ち、メモリノードＭＥ
Ｍに電位ＶDDH を与えるためには、電源電位の値をＶDD
H ＋Ｖthにする必要がある。
圧昇圧手段及び昇圧電圧伝達手段を有しないＤＲＡＭの
場合、メモリノードＭＥＭにはビット線ＢＬの電位レベ
ルが電圧降下されて伝達されるので、メモリ・キャパシ
タに所定の電圧ストレスを印加するためには電源電圧Ｖ
DDを高くしなければならない。即ち、メモリノードＭＥ
Ｍに電位ＶDDH を与えるためには、電源電位の値をＶDD
H ＋Ｖthにする必要がある。
【００３７】しかし、集積回路内の他のトランジスタに
もこの高電圧が電源電圧として印加されるので、メモリ
・キャパシタＣｓに対する高電圧試験の際に、本来意図
したよりも高い電圧ストレスが印加され回路内の他の正
常なトランジスタの品質を損なったり、破壊してしまう
ことがあり得る。
もこの高電圧が電源電圧として印加されるので、メモリ
・キャパシタＣｓに対する高電圧試験の際に、本来意図
したよりも高い電圧ストレスが印加され回路内の他の正
常なトランジスタの品質を損なったり、破壊してしまう
ことがあり得る。
【００３８】本発明は上記問題点に鑑みてなされたもの
で、その目的は、ＤＲＡＭのメモリ・キャパシタＣｓの
電極間にあるシリコン酸化膜等の誘電体層に対する信頼
性保証のための高電圧試験を行う際に、他の回路部分へ
の不必要な高電圧ストレスの印加を回避可能な構成の半
導体メモリ装置及び半導体メモリ装置の試験方法を提供
することである。
で、その目的は、ＤＲＡＭのメモリ・キャパシタＣｓの
電極間にあるシリコン酸化膜等の誘電体層に対する信頼
性保証のための高電圧試験を行う際に、他の回路部分へ
の不必要な高電圧ストレスの印加を回避可能な構成の半
導体メモリ装置及び半導体メモリ装置の試験方法を提供
することである。
【００３９】
【課題を解決するための手段】本発明の第１の構成に係
る半導体メモリ装置によれば、アドレス信号が入力され
るワード線にゲートが接続され、読出し／書込み信号が
伝送されるビット線にドレインが接続されたＭＯＳトラ
ンジスタ、及び、ＭＯＳトランジスタのソースに一方側
電極が接続され、メモリセル・プレート電位が他方側電
極に与えられたメモリ・キャパシタからなるメモリセル
と、メモリセルと同一基板上に備えられ、ＭＯＳトラン
ジスタのソース及びメモリ・キャパシタの一方側電極の
接続ノードであるメモリノードの電位とビット線の電位
とを同電位に設定するメモリノード電位設定手段と、メ
モリセルと同一基板上に備えられ、メモリセル・プレー
ト電位をビット線及びメモリノードの電位より高い任意
の電位に設定するメモリセル・プレート電位設定手段
と、を備えたことを特徴とし、この構成により、メモリ
・キャパシタの誘電体膜に任意の大きさの電圧ストレス
を印加することができ、正常に形成されている他の部分
を破壊することなく、誘電体膜の膜質不良やピンホール
があるメモリ・キャパシタの試験を行うことができ、不
良メモリセルを有するＩＣを検出し除去することができ
る。
る半導体メモリ装置によれば、アドレス信号が入力され
るワード線にゲートが接続され、読出し／書込み信号が
伝送されるビット線にドレインが接続されたＭＯＳトラ
ンジスタ、及び、ＭＯＳトランジスタのソースに一方側
電極が接続され、メモリセル・プレート電位が他方側電
極に与えられたメモリ・キャパシタからなるメモリセル
と、メモリセルと同一基板上に備えられ、ＭＯＳトラン
ジスタのソース及びメモリ・キャパシタの一方側電極の
接続ノードであるメモリノードの電位とビット線の電位
とを同電位に設定するメモリノード電位設定手段と、メ
モリセルと同一基板上に備えられ、メモリセル・プレー
ト電位をビット線及びメモリノードの電位より高い任意
の電位に設定するメモリセル・プレート電位設定手段
と、を備えたことを特徴とし、この構成により、メモリ
・キャパシタの誘電体膜に任意の大きさの電圧ストレス
を印加することができ、正常に形成されている他の部分
を破壊することなく、誘電体膜の膜質不良やピンホール
があるメモリ・キャパシタの試験を行うことができ、不
良メモリセルを有するＩＣを検出し除去することができ
る。
【００４０】上記第１の構成に係る半導体メモリ装置に
おいて、ビット線の電位は、接地電位と同電位であり、
ワード線の電位は、ＭＯＳトランジスタの閾値電圧より
高い電位であり、メモリセル・プレート電位は、通常動
作時には電源電位と同電位であり、高電圧試験時には電
源電位よりも高い電位であるものとするとよい。
おいて、ビット線の電位は、接地電位と同電位であり、
ワード線の電位は、ＭＯＳトランジスタの閾値電圧より
高い電位であり、メモリセル・プレート電位は、通常動
作時には電源電位と同電位であり、高電圧試験時には電
源電位よりも高い電位であるものとするとよい。
【００４１】本発明の第２の構成に係る半導体メモリ装
置によれば、アドレス信号が入力されるワード線にゲー
トが接続され、読出し／書込み信号が伝送されるビット
線にドレインが接続されたＭＯＳトランジスタ、及び、
ＭＯＳトランジスタのソースに一方側電極が接続され、
メモリセル・プレート電位が他方側電極に与えられたメ
モリ・キャパシタからなるメモリセルと、メモリセルと
同一基板上に備えられ、ＭＯＳトランジスタのソース及
びメモリ・キャパシタの一方側電極の接続ノードである
メモリノードの電位を所定の電源電位に設定するメモリ
ノード電位設定手段と、メモリセルと同一基板上に備え
られ、メモリセル・プレート電位を所定の電源電位の半
分未満に設定するメモリセル・プレート電位設定手段
と、を備えたことを特徴とし、この構成により、信頼性
保証試験における高電圧ストレス印加時に、メモリセル
・プレート電位を電源電位の半分未満にし、かつ、メモ
リセルに電源電位ＶDD（論理レベル“１”）の書き込み
をするだけで、メモリ・キャパシタの誘電体膜に電圧Ｖ
DDから電圧ＶDD／２までの任意の大きさの電圧ストレス
を印加することができ、正常に形成されている他の部分
を破壊することなく、誘電体膜の膜質不良やピンホール
があるメモリ・キャパシタの試験ができ、不良メモリセ
ルを有するＩＣを検出かつ除去できる。
置によれば、アドレス信号が入力されるワード線にゲー
トが接続され、読出し／書込み信号が伝送されるビット
線にドレインが接続されたＭＯＳトランジスタ、及び、
ＭＯＳトランジスタのソースに一方側電極が接続され、
メモリセル・プレート電位が他方側電極に与えられたメ
モリ・キャパシタからなるメモリセルと、メモリセルと
同一基板上に備えられ、ＭＯＳトランジスタのソース及
びメモリ・キャパシタの一方側電極の接続ノードである
メモリノードの電位を所定の電源電位に設定するメモリ
ノード電位設定手段と、メモリセルと同一基板上に備え
られ、メモリセル・プレート電位を所定の電源電位の半
分未満に設定するメモリセル・プレート電位設定手段
と、を備えたことを特徴とし、この構成により、信頼性
保証試験における高電圧ストレス印加時に、メモリセル
・プレート電位を電源電位の半分未満にし、かつ、メモ
リセルに電源電位ＶDD（論理レベル“１”）の書き込み
をするだけで、メモリ・キャパシタの誘電体膜に電圧Ｖ
DDから電圧ＶDD／２までの任意の大きさの電圧ストレス
を印加することができ、正常に形成されている他の部分
を破壊することなく、誘電体膜の膜質不良やピンホール
があるメモリ・キャパシタの試験ができ、不良メモリセ
ルを有するＩＣを検出かつ除去できる。
【００４２】上記第２の構成に係る半導体メモリ装置に
おいて、メモリ・キャパシタの誘電体層の膜厚は、ＭＯ
Ｓトランジスタのゲート酸化膜の膜厚よりも薄いものと
するとよい。
おいて、メモリ・キャパシタの誘電体層の膜厚は、ＭＯ
Ｓトランジスタのゲート酸化膜の膜厚よりも薄いものと
するとよい。
【００４３】本発明の第１の構成に係る半導体メモリ装
置の試験方法によれば、アドレス信号が入力されるワー
ド線にゲートが接続され、読出し／書込み信号が伝送さ
れるビット線にドレインが接続されたＭＯＳトランジス
タ、及び、ＭＯＳトランジスタのソースに一方側電極が
接続され、メモリセル・プレート電位が他方側電極に与
えられたメモリ・キャパシタからなるメモリセルについ
て、ＭＯＳトランジスタのソース及びメモリ・キャパシ
タの一方側電極の接続ノードであるメモリノードの電位
とビット線の電位とを同電位に設定し、かつ、メモリセ
ル・プレート電位をビット線及びメモリノードの電位よ
り高い任意の電位に設定することを特徴とし、この構成
により、メモリ・キャパシタの誘電体膜に任意の大きさ
の電圧ストレスを印加することができ、正常に形成され
ている他の部分を破壊することなく、誘電体膜の膜質不
良やピンホールがあるメモリ・キャパシタの試験を行う
ことができ、不良メモリセルを有するＩＣを検出し除去
することができる。
置の試験方法によれば、アドレス信号が入力されるワー
ド線にゲートが接続され、読出し／書込み信号が伝送さ
れるビット線にドレインが接続されたＭＯＳトランジス
タ、及び、ＭＯＳトランジスタのソースに一方側電極が
接続され、メモリセル・プレート電位が他方側電極に与
えられたメモリ・キャパシタからなるメモリセルについ
て、ＭＯＳトランジスタのソース及びメモリ・キャパシ
タの一方側電極の接続ノードであるメモリノードの電位
とビット線の電位とを同電位に設定し、かつ、メモリセ
ル・プレート電位をビット線及びメモリノードの電位よ
り高い任意の電位に設定することを特徴とし、この構成
により、メモリ・キャパシタの誘電体膜に任意の大きさ
の電圧ストレスを印加することができ、正常に形成され
ている他の部分を破壊することなく、誘電体膜の膜質不
良やピンホールがあるメモリ・キャパシタの試験を行う
ことができ、不良メモリセルを有するＩＣを検出し除去
することができる。
【００４４】上記第１の構成に係る半導体メモリ装置の
試験方法において、ビット線の電位は、接地電位と同電
位であり、ワード線の電位は、ＭＯＳトランジスタの閾
値電圧より高い電位であり、メモリセル・プレート電位
は、通常動作時には電源電位と同電位であり、高電圧試
験時には電源電位よりも高い電位であるものとするとよ
い。
試験方法において、ビット線の電位は、接地電位と同電
位であり、ワード線の電位は、ＭＯＳトランジスタの閾
値電圧より高い電位であり、メモリセル・プレート電位
は、通常動作時には電源電位と同電位であり、高電圧試
験時には電源電位よりも高い電位であるものとするとよ
い。
【００４５】本発明の第２の構成に係る半導体メモリ装
置の試験方法によれば、アドレス信号が入力されるワー
ド線にゲートが接続され、読出し／書込み信号が伝送さ
れるビット線にドレインが接続されたＭＯＳトランジス
タ、及び、ＭＯＳトランジスタのソースに一方側電極が
接続され、メモリセル・プレート電位が他方側電極に与
えられたメモリ・キャパシタからなるメモリセルについ
て、ＭＯＳトランジスタのソース及びメモリ・キャパシ
タの一方側電極の接続ノードであるメモリノードの電位
を所定の電源電位に設定し、かつ、メモリセル・プレー
ト電位を所定の電源電位の半分未満に設定することを特
徴とし、この構成により、信頼性保証試験における高電
圧ストレス印加時に、メモリセル・プレート電位を電源
電位の半分未満にし、かつ、メモリセルに電源電位ＶDD
（論理レベル“１”）の書き込みをするだけで、メモリ
・キャパシタの誘電体膜に電圧ＶDDから電圧ＶDD／２ま
での任意の大きさの電圧ストレスを印加することがで
き、正常に形成されている他の部分を破壊することな
く、誘電体膜の膜質不良やピンホールがあるメモリ・キ
ャパシタの試験ができ、不良メモリセルを有するＩＣを
検出かつ除去できる。
置の試験方法によれば、アドレス信号が入力されるワー
ド線にゲートが接続され、読出し／書込み信号が伝送さ
れるビット線にドレインが接続されたＭＯＳトランジス
タ、及び、ＭＯＳトランジスタのソースに一方側電極が
接続され、メモリセル・プレート電位が他方側電極に与
えられたメモリ・キャパシタからなるメモリセルについ
て、ＭＯＳトランジスタのソース及びメモリ・キャパシ
タの一方側電極の接続ノードであるメモリノードの電位
を所定の電源電位に設定し、かつ、メモリセル・プレー
ト電位を所定の電源電位の半分未満に設定することを特
徴とし、この構成により、信頼性保証試験における高電
圧ストレス印加時に、メモリセル・プレート電位を電源
電位の半分未満にし、かつ、メモリセルに電源電位ＶDD
（論理レベル“１”）の書き込みをするだけで、メモリ
・キャパシタの誘電体膜に電圧ＶDDから電圧ＶDD／２ま
での任意の大きさの電圧ストレスを印加することがで
き、正常に形成されている他の部分を破壊することな
く、誘電体膜の膜質不良やピンホールがあるメモリ・キ
ャパシタの試験ができ、不良メモリセルを有するＩＣを
検出かつ除去できる。
【００４６】
【発明の実施の形態】最初に、本発明の基本構成につい
て説明する。
て説明する。
【００４７】図１は、本発明の基本構成を説明するため
のＤＲＡＭセルの回路図（ａ）及び本発明の基本構成に
おけるＤＲＡＭセルの各部の電位を示したタイミングチ
ャート（（ｂ），（ｃ））である。
のＤＲＡＭセルの回路図（ａ）及び本発明の基本構成に
おけるＤＲＡＭセルの各部の電位を示したタイミングチ
ャート（（ｂ），（ｃ））である。
【００４８】図１（ａ）のＤＲＡＭセルは、オン／オフ
制御に使用されるワード線ＷＬにゲートが接続され、デ
ータの書込み／読出しに使用されるビット線ＢＬにドレ
インが接続され、接地電位ＶSSがバックゲートに与えら
れたＮチャネル型ＭＯＳトランジスタＴＮ１と、Ｎチャ
ネル型ＭＯＳトランジスタＴＮ１のソースに一方側電極
が接続され、メモリセル・プレート基準電位ＶＲＥＦが
他方側電極に与えられて、データの記憶に用いられるメ
モリ・キャパシタＣｓとから構成されている。メモリ・
キャパシタＣｓの他方側電極をメモリセル・プレ−ト・
ノードＲＥＦ（電位ＶＲＥＦ）とし、Ｎチャネル型ＭＯ
ＳトランジスタＮＴ１の閾値電圧をＶthとする。Ｎチャ
ネル型ＭＯＳトランジスタＮＴ１のソースとメモリ・キ
ャパシタＣｓの一方側電極との接続ノードをメモリノー
ドＭＥＭとし、その電位をＶＭとする。
制御に使用されるワード線ＷＬにゲートが接続され、デ
ータの書込み／読出しに使用されるビット線ＢＬにドレ
インが接続され、接地電位ＶSSがバックゲートに与えら
れたＮチャネル型ＭＯＳトランジスタＴＮ１と、Ｎチャ
ネル型ＭＯＳトランジスタＴＮ１のソースに一方側電極
が接続され、メモリセル・プレート基準電位ＶＲＥＦが
他方側電極に与えられて、データの記憶に用いられるメ
モリ・キャパシタＣｓとから構成されている。メモリ・
キャパシタＣｓの他方側電極をメモリセル・プレ−ト・
ノードＲＥＦ（電位ＶＲＥＦ）とし、Ｎチャネル型ＭＯ
ＳトランジスタＮＴ１の閾値電圧をＶthとする。Ｎチャ
ネル型ＭＯＳトランジスタＮＴ１のソースとメモリ・キ
ャパシタＣｓの一方側電極との接続ノードをメモリノー
ドＭＥＭとし、その電位をＶＭとする。
【００４９】図１（ｂ）に示すように、本発明の第１の
基本構成においては、メモリセルの高電圧試験の際に、
ビット線ＢＬには所定の電位ＨＶＢＬを与え、ワード線
ＷＬにはＨＶＢＬ＋Ｖth以上の電位ＨＶＷＬを与える。
従って、Ｎチャネル型ＭＯＳトランジスタＴＮ１は導通
状態となり、メモリノードＭＥＭの電位ＶＭは電位ＨＶ
ＢＬと等しくなる。さらに、メモリセル・プレ−ト・ノ
ードＲＥＦの電位ＶＲＥＦとして、電位ＨＶＢＬよりも
高い電位ＨＶＲＥＦを与え、メモリ・キャパシタＣｓの
電極間にＨＶＲＥＦ−ＨＶＢＬの電位差を印加する。
基本構成においては、メモリセルの高電圧試験の際に、
ビット線ＢＬには所定の電位ＨＶＢＬを与え、ワード線
ＷＬにはＨＶＢＬ＋Ｖth以上の電位ＨＶＷＬを与える。
従って、Ｎチャネル型ＭＯＳトランジスタＴＮ１は導通
状態となり、メモリノードＭＥＭの電位ＶＭは電位ＨＶ
ＢＬと等しくなる。さらに、メモリセル・プレ−ト・ノ
ードＲＥＦの電位ＶＲＥＦとして、電位ＨＶＢＬよりも
高い電位ＨＶＲＥＦを与え、メモリ・キャパシタＣｓの
電極間にＨＶＲＥＦ−ＨＶＢＬの電位差を印加する。
【００５０】例えば、電位ＨＶＢＬとして接地電位ＶS
S、電位ＨＶＷＬとして電源電位ＶDD（Ｖth以上の電
位）を与えたとき、メモリノードＭＥＭの電位ＶＭは電
位上昇なく接地電位ＶSSとなるので、メモリ・キャパシ
タＣｓの電極間にＨＶＲＥＦの電位差が印加される。従
って、電位ＨＶＲＥＦを所定の値に設定することにより
メモリ・キャパシタＣｓに所定の高電圧ストレスを印加
し、高電圧試験を行うことができる。ここで、通常動作
時に電位ＨＶＲＥＦを電源電位ＶDDに設定した場合、電
源電位ＶDDを高くすることにより高電圧試験が可能とな
る。
S、電位ＨＶＷＬとして電源電位ＶDD（Ｖth以上の電
位）を与えたとき、メモリノードＭＥＭの電位ＶＭは電
位上昇なく接地電位ＶSSとなるので、メモリ・キャパシ
タＣｓの電極間にＨＶＲＥＦの電位差が印加される。従
って、電位ＨＶＲＥＦを所定の値に設定することにより
メモリ・キャパシタＣｓに所定の高電圧ストレスを印加
し、高電圧試験を行うことができる。ここで、通常動作
時に電位ＨＶＲＥＦを電源電位ＶDDに設定した場合、電
源電位ＶDDを高くすることにより高電圧試験が可能とな
る。
【００５１】したがって、本発明の第１の基本構成の場
合、高電圧試験の際にワード線ＷＬに昇圧電圧を印加す
る必要がなく、必要以上の高電圧が回路の他の部分に印
加されることを回避することができる。
合、高電圧試験の際にワード線ＷＬに昇圧電圧を印加す
る必要がなく、必要以上の高電圧が回路の他の部分に印
加されることを回避することができる。
【００５２】次に、図１（ｃ）に示すように、本発明の
第２の基本構成においては、高電圧試験の際に、ビット
線ＢＬには所定の電位ＶＢＬを与え、ワード線ＷＬには
ＶＢＬ＋Ｖth以上の電位ＶＷＬを与える。従って、Ｎチ
ャネル型ＭＯＳトランジスタＴＮ１は導通状態となり、
メモリノードＭＥＭの電位ＶＭは電位ＶＢＬと等しくな
る。このときのメモリノードＭＥＭの電位ＶＭ、即ち、
ビット線の電位ＶＢＬは、例えば、電源電位ＶDDとす
る。さらに、メモリセル・プレート基準電位出力回路の
出力電位ＶＲＥＦを、ＶＲＥＦ＝ＶＢＬ／２（＝ＶDD／
２）ではなくＶＲＥＦ＜ＶＢＬ／２（＝ＶDD／２）と設
定し、その電位ＶＲＥＦをメモリセル・プレ−ト・ノー
ドＲＥＦに与えることにより、メモリ・キャパシタＣｓ
の電極間に通常動作時の電圧ストレスＶＢＬ／２（＝Ｖ
DD／２）よりも大きな電圧ストレスを印加する。
第２の基本構成においては、高電圧試験の際に、ビット
線ＢＬには所定の電位ＶＢＬを与え、ワード線ＷＬには
ＶＢＬ＋Ｖth以上の電位ＶＷＬを与える。従って、Ｎチ
ャネル型ＭＯＳトランジスタＴＮ１は導通状態となり、
メモリノードＭＥＭの電位ＶＭは電位ＶＢＬと等しくな
る。このときのメモリノードＭＥＭの電位ＶＭ、即ち、
ビット線の電位ＶＢＬは、例えば、電源電位ＶDDとす
る。さらに、メモリセル・プレート基準電位出力回路の
出力電位ＶＲＥＦを、ＶＲＥＦ＝ＶＢＬ／２（＝ＶDD／
２）ではなくＶＲＥＦ＜ＶＢＬ／２（＝ＶDD／２）と設
定し、その電位ＶＲＥＦをメモリセル・プレ−ト・ノー
ドＲＥＦに与えることにより、メモリ・キャパシタＣｓ
の電極間に通常動作時の電圧ストレスＶＢＬ／２（＝Ｖ
DD／２）よりも大きな電圧ストレスを印加する。
【００５３】本発明の第２の基本構成は、以下に述べる
ＤＲＡＭの構成に基づくものである。即ち、多くのＤＲ
ＡＭでは、メモリ・キャパシタＣｓを小さな半導体面積
で構成するために、メモリ・キャパシタＣｓの誘電体層
膜厚をＭＯＳトランジスタのゲート酸化膜厚よりも薄く
しているので、メモリ・キャパシタＣｓの誘電体層膜の
耐圧は、ＭＯＳトランジスタのゲート酸化膜の耐圧より
も低い。そこで、誘電体層膜の絶縁破壊を回避するため
に、通常動作時のメモリセル・プレート・ノードＲＥＦ
の電位をＶDD／２に設定している。即ち、通常動作時の
メモリ・キャパシタＣｓの電極間の電圧ストレスは、電
源電圧ＶDDの半分のＶDD／２である。
ＤＲＡＭの構成に基づくものである。即ち、多くのＤＲ
ＡＭでは、メモリ・キャパシタＣｓを小さな半導体面積
で構成するために、メモリ・キャパシタＣｓの誘電体層
膜厚をＭＯＳトランジスタのゲート酸化膜厚よりも薄く
しているので、メモリ・キャパシタＣｓの誘電体層膜の
耐圧は、ＭＯＳトランジスタのゲート酸化膜の耐圧より
も低い。そこで、誘電体層膜の絶縁破壊を回避するため
に、通常動作時のメモリセル・プレート・ノードＲＥＦ
の電位をＶDD／２に設定している。即ち、通常動作時の
メモリ・キャパシタＣｓの電極間の電圧ストレスは、電
源電圧ＶDDの半分のＶDD／２である。
【００５４】従って、高電圧試験時のメモリセル・プレ
ート基準電位ＶＲＥＦをＶＲＥＦ＜ＶDD／２とし、か
つ、論理レベル“１”の書込み時にメモリノードＭＥＭ
の電位ＶＭを電源電位ＶDDとすることにより、メモリ・
キャパシタＣｓの電極間にＶDD／２より大きい電圧スト
レスを印加することができるようになる。即ち、耐圧の
低いメモリ・キャパシタＣｓの誘電体層膜に対して、信
頼性保証試験として有効な電圧ストレスを印加すること
ができる。
ート基準電位ＶＲＥＦをＶＲＥＦ＜ＶDD／２とし、か
つ、論理レベル“１”の書込み時にメモリノードＭＥＭ
の電位ＶＭを電源電位ＶDDとすることにより、メモリ・
キャパシタＣｓの電極間にＶDD／２より大きい電圧スト
レスを印加することができるようになる。即ち、耐圧の
低いメモリ・キャパシタＣｓの誘電体層膜に対して、信
頼性保証試験として有効な電圧ストレスを印加すること
ができる。
【００５５】以下、本発明に係る半導体メモリ装置及び
半導体メモリ装置の試験方法の実施の形態について、図
面を参照しながら説明する。
半導体メモリ装置の試験方法の実施の形態について、図
面を参照しながら説明する。
【００５６】図２は、本発明の第１の実施の形態に係る
半導体メモリ装置の回路構成を示したブロック図であ
り、本発明の第１の実施の形態に係る半導体メモリ装置
は、上述の本発明の第１の基本構成に基づき構成された
ものである。
半導体メモリ装置の回路構成を示したブロック図であ
り、本発明の第１の実施の形態に係る半導体メモリ装置
は、上述の本発明の第１の基本構成に基づき構成された
ものである。
【００５７】本発明の第１の実施の形態に係る半導体メ
モリ装置は、ワード線ＨＷＬi （１≦ｉ≦ｎ）及びビッ
ト線ＨＢＬj 若しくは／ＨＢＬj （１≦j ≦ｍ）（信号
名又は信号線名の前に付された記号“／”は論理反転を
意味するものとする。）に接続されたメモリセルＭij
（１≦i ≦ｎ，１≦j ≦ｍ）を備えたセルアレー２０
と、ワード線ＨＷＬi を選択するＸアドレス信号が入力
されるＸアドレスバッファ２１と、Ｘアドレスバッファ
２１から出力されるＸアドレス信号をデコードするＸデ
コーダ２２と、ビット線ＨＢＬj 及び／ＨＢＬj を選択
するＹアドレス信号が入力されるＹアドレスバッファ２
３と、Ｙアドレスバッファ２３から出力されるＹアドレ
ス信号をデコードするＹデコーダ２４と、ビット線ＨＢ
Ｌj 及び／ＨＢＬj の入出力データが一時的に保持され
る入出力データバッファ２５と、ビット線ＨＢＬj 及び
／ＨＢＬj の電位を所定のプリチャージ電位に設定する
プリチャージ回路２６と、ビット線ＨＢＬj 及び／ＨＢ
Ｌj の電位レベルを増幅するセンスアンプ２７と、ノー
ドＨＲＥＦにメモリセル・プレート基準電位を発生し出
力するメモリセル・プレート基準電位出力回路２８とか
ら構成されている。
モリ装置は、ワード線ＨＷＬi （１≦ｉ≦ｎ）及びビッ
ト線ＨＢＬj 若しくは／ＨＢＬj （１≦j ≦ｍ）（信号
名又は信号線名の前に付された記号“／”は論理反転を
意味するものとする。）に接続されたメモリセルＭij
（１≦i ≦ｎ，１≦j ≦ｍ）を備えたセルアレー２０
と、ワード線ＨＷＬi を選択するＸアドレス信号が入力
されるＸアドレスバッファ２１と、Ｘアドレスバッファ
２１から出力されるＸアドレス信号をデコードするＸデ
コーダ２２と、ビット線ＨＢＬj 及び／ＨＢＬj を選択
するＹアドレス信号が入力されるＹアドレスバッファ２
３と、Ｙアドレスバッファ２３から出力されるＹアドレ
ス信号をデコードするＹデコーダ２４と、ビット線ＨＢ
Ｌj 及び／ＨＢＬj の入出力データが一時的に保持され
る入出力データバッファ２５と、ビット線ＨＢＬj 及び
／ＨＢＬj の電位を所定のプリチャージ電位に設定する
プリチャージ回路２６と、ビット線ＨＢＬj 及び／ＨＢ
Ｌj の電位レベルを増幅するセンスアンプ２７と、ノー
ドＨＲＥＦにメモリセル・プレート基準電位を発生し出
力するメモリセル・プレート基準電位出力回路２８とか
ら構成されている。
【００５８】メモリセルＭijは、オン／オフ制御に使用
されるワード線ＨＷＬi にゲートが接続され、データの
書込み／読出しに使用されるビット線ＨＢＬj にドレイ
ンが接続され、接地電位ＶSSがバックゲートに与えられ
たＮチャネル型ＭＯＳトランジスタＴＮijと、Ｎチャネ
ル型ＭＯＳトランジスタＴＮijのソースに一方側電極が
接続され、メモリセル・プレート基準電位出力ノードＨ
ＲＥＦが他方側電極に与えられて、データの記憶に用い
られるメモリ・キャパシタＣｓijとから構成されてい
る。
されるワード線ＨＷＬi にゲートが接続され、データの
書込み／読出しに使用されるビット線ＨＢＬj にドレイ
ンが接続され、接地電位ＶSSがバックゲートに与えられ
たＮチャネル型ＭＯＳトランジスタＴＮijと、Ｎチャネ
ル型ＭＯＳトランジスタＴＮijのソースに一方側電極が
接続され、メモリセル・プレート基準電位出力ノードＨ
ＲＥＦが他方側電極に与えられて、データの記憶に用い
られるメモリ・キャパシタＣｓijとから構成されてい
る。
【００５９】入出力データバッファ２５の入出力データ
は、データ線ＨＤＬ，／ＨＤＬに出力され、データ線Ｈ
ＤＬ，／ＨＤＬは、ビット線スイッチトランジスタＴＮ
２５，ＴＮ２６を介してビット線ＨＢＬｊ，／ＨＢＬj
に接続されている。
は、データ線ＨＤＬ，／ＨＤＬに出力され、データ線Ｈ
ＤＬ，／ＨＤＬは、ビット線スイッチトランジスタＴＮ
２５，ＴＮ２６を介してビット線ＨＢＬｊ，／ＨＢＬj
に接続されている。
【００６０】プリチャージ回路２６は、プリチャージ信
号線Φｐｒにそれぞれゲートが接続され、ビット線ＨＢ
Ｌj ，／ＨＢＬj にそれぞれソースが接続され、電位Ｈ
ＶＲＥＦがそれぞれドレインに与えられたＮチャネル型
ＭＯＳトランジスタＴＮ２３，ＴＮ２４により構成され
ている。
号線Φｐｒにそれぞれゲートが接続され、ビット線ＨＢ
Ｌj ，／ＨＢＬj にそれぞれソースが接続され、電位Ｈ
ＶＲＥＦがそれぞれドレインに与えられたＮチャネル型
ＭＯＳトランジスタＴＮ２３，ＴＮ２４により構成され
ている。
【００６１】センスアンプ２７は、ビット線ＨＢＬj に
ドレインが接続され、ビット線／ＨＢＬj にゲートが接
続され、センス信号線ＨＳＥＮにソースが接続されたＮ
チャネル型ＭＯＳトランジスタＴＮ２１と、ビット線／
ＨＢＬj にドレインが接続され、ビット線ＨＢＬj にゲ
ートが接続され、センス信号線ＨＳＥＮにソースが接続
されたＮチャネル型ＭＯＳトランジスタＴＮ２２と、ビ
ット線ＨＢＬj にドレインが接続され、ビット線／ＨＢ
Ｌj にゲートが接続され、センス信号線ＨＳＥＰにソー
スが接続されたＰチャネル型ＭＯＳトランジスタＴＰ２
１と、ビット線／ＨＢＬj にドレインが接続され、ビッ
ト線ＨＢＬj にゲートが接続され、センス信号線ＨＳＥ
Ｐにソースが接続されたＰチャネル型ＭＯＳトランジス
タＴＰ２２とから構成されている。
ドレインが接続され、ビット線／ＨＢＬj にゲートが接
続され、センス信号線ＨＳＥＮにソースが接続されたＮ
チャネル型ＭＯＳトランジスタＴＮ２１と、ビット線／
ＨＢＬj にドレインが接続され、ビット線ＨＢＬj にゲ
ートが接続され、センス信号線ＨＳＥＮにソースが接続
されたＮチャネル型ＭＯＳトランジスタＴＮ２２と、ビ
ット線ＨＢＬj にドレインが接続され、ビット線／ＨＢ
Ｌj にゲートが接続され、センス信号線ＨＳＥＰにソー
スが接続されたＰチャネル型ＭＯＳトランジスタＴＰ２
１と、ビット線／ＨＢＬj にドレインが接続され、ビッ
ト線ＨＢＬj にゲートが接続され、センス信号線ＨＳＥ
Ｐにソースが接続されたＰチャネル型ＭＯＳトランジス
タＴＰ２２とから構成されている。
【００６２】本発明の第１の実施の形態に係る半導体メ
モリ装置の構成は、以下のような制御により高電圧試験
を行うことが可能である。即ち、本発明の第１の実施の
形態に係る半導体メモリ装置の試験方法は以下のように
行われるものである。
モリ装置の構成は、以下のような制御により高電圧試験
を行うことが可能である。即ち、本発明の第１の実施の
形態に係る半導体メモリ装置の試験方法は以下のように
行われるものである。
【００６３】Ｘデコーダ２２に、高電圧試験時にアクテ
ィブになる制御信号ＨＶＸＤＥＣを入力する。制御信号
ＨＶＸＤＥＣがアクティブになると、Ｘデコーダ２２に
より総てのワード線ＨＷＬi （１≦i ≦ｎ）が所定の電
位ＨＶＷＬに設定される。また、Ｙデコーダ２４に、高
電圧試験時にアクティブになる制御信号ＨＶＹＤＥＣを
入力する。制御信号ＨＶＹＤＥＣがアクティブになる
と、Ｙデコーダ２４により総てのビット線ＨＢＬj 及び
／ＨＢＬj （１≦j ≦ｍ）が選択され、各ビット線ＨＢ
Ｌj 及び／ＨＢＬj は所定のデータ線ＨＤＬ又は／ＨＤ
Ｌに接続される。さらに、入出力データバッファ２５
に、高電圧試験時にアクティブになる制御信号ＨＶＤＡ
ＴＡを入力する。制御信号ＨＶＤＡＴＡがアクティブに
なると、入出力データバッファ２５によりデータ線ＨＤ
Ｌ及び／ＨＤＬは所定の電位ＨＶＢＬに設定される。従
って、電位ＨＶＢＬは総てのビット線ＨＢＬj 及び／Ｈ
ＢＬjに伝達され、さらには各メモリセルＭij内のメモ
リノードＭＥＭの電位ＶＭは電位ＨＶＢＬになる。
ィブになる制御信号ＨＶＸＤＥＣを入力する。制御信号
ＨＶＸＤＥＣがアクティブになると、Ｘデコーダ２２に
より総てのワード線ＨＷＬi （１≦i ≦ｎ）が所定の電
位ＨＶＷＬに設定される。また、Ｙデコーダ２４に、高
電圧試験時にアクティブになる制御信号ＨＶＹＤＥＣを
入力する。制御信号ＨＶＹＤＥＣがアクティブになる
と、Ｙデコーダ２４により総てのビット線ＨＢＬj 及び
／ＨＢＬj （１≦j ≦ｍ）が選択され、各ビット線ＨＢ
Ｌj 及び／ＨＢＬj は所定のデータ線ＨＤＬ又は／ＨＤ
Ｌに接続される。さらに、入出力データバッファ２５
に、高電圧試験時にアクティブになる制御信号ＨＶＤＡ
ＴＡを入力する。制御信号ＨＶＤＡＴＡがアクティブに
なると、入出力データバッファ２５によりデータ線ＨＤ
Ｌ及び／ＨＤＬは所定の電位ＨＶＢＬに設定される。従
って、電位ＨＶＢＬは総てのビット線ＨＢＬj 及び／Ｈ
ＢＬjに伝達され、さらには各メモリセルＭij内のメモ
リノードＭＥＭの電位ＶＭは電位ＨＶＢＬになる。
【００６４】センス信号ＨＳＥＮ及びＨＳＥＰは、高電
圧試験時には、電位ＨＶＢＬになるよう制御され、また
プリチャージ信号Φｐｒは接地電位ＶSSになるように制
御されＮチャネル型ＭＯＳトランジスタＴＮ２３及びＴ
Ｎ２４はオフする。また、メモリセル・プレート基準電
位出力回路２８に、高電圧試験時にアクティブになる制
御信号ＨＶＶＲを入力する。制御信号ＨＶＶＲがアクテ
ィブになると、メモリセル・プレート基準電位出力回路
２８の出力ノードＨＲＥＦは、電位ＨＶＢＬよりも高い
所定の電位ＨＶＲＥＦに設定される。
圧試験時には、電位ＨＶＢＬになるよう制御され、また
プリチャージ信号Φｐｒは接地電位ＶSSになるように制
御されＮチャネル型ＭＯＳトランジスタＴＮ２３及びＴ
Ｎ２４はオフする。また、メモリセル・プレート基準電
位出力回路２８に、高電圧試験時にアクティブになる制
御信号ＨＶＶＲを入力する。制御信号ＨＶＶＲがアクテ
ィブになると、メモリセル・プレート基準電位出力回路
２８の出力ノードＨＲＥＦは、電位ＨＶＢＬよりも高い
所定の電位ＨＶＲＥＦに設定される。
【００６５】以上の設定により総てのメモリセルＭij内
のキャパシタＣｓに電位差ＨＶＲＥＦ−ＨＶＢＬの電圧
ストレスを同時に印加することができる。例えば、前述
のように、電位ＨＶＢＬとして接地電位ＶSS、電位ＨＶ
ＷＬとしてＮチャネル型ＭＯＳトランジスタの閾値電圧
Ｖth以上の電位（例えば、電源電位ＶDD）を与えたと
き、メモリノードＭＥＭの電位ＶＭは接地電位ＶSSとな
るので、メモリ・キャパシタＣｓの電極間にＨＶＲＥＦ
の電位差が印加される。従って、電位ＨＶＲＥＦを所定
の値に設定することによりメモリ・キャパシタＣｓに所
定の高電圧ストレスを印加することができる。
のキャパシタＣｓに電位差ＨＶＲＥＦ−ＨＶＢＬの電圧
ストレスを同時に印加することができる。例えば、前述
のように、電位ＨＶＢＬとして接地電位ＶSS、電位ＨＶ
ＷＬとしてＮチャネル型ＭＯＳトランジスタの閾値電圧
Ｖth以上の電位（例えば、電源電位ＶDD）を与えたと
き、メモリノードＭＥＭの電位ＶＭは接地電位ＶSSとな
るので、メモリ・キャパシタＣｓの電極間にＨＶＲＥＦ
の電位差が印加される。従って、電位ＨＶＲＥＦを所定
の値に設定することによりメモリ・キャパシタＣｓに所
定の高電圧ストレスを印加することができる。
【００６６】電位ＨＶＲＥＦを電源電位ＶDDに設定した
場合、電源電位ＶDDを高くすることにより高電圧試験が
可能となる。従って、本発明の第１の実施の形態に係る
半導体メモリ装置においては、高電圧試験の際にワード
線ＷＬに昇圧電圧を印加する必要がなく、必要以上の高
電圧が回路に印加されることを回避することができる。
例えば、ビット線ＢＬの電位ＨＶＢＬに接地電位ＶSSを
与えたときには、ワード線ＷＬの電位ＨＶＷＬにＶth以
上の電位（例えば、ＶDD）を印加すると、メモリノード
ＭＥＭには接地電位ＶSSが電位上昇なく伝達される。
場合、電源電位ＶDDを高くすることにより高電圧試験が
可能となる。従って、本発明の第１の実施の形態に係る
半導体メモリ装置においては、高電圧試験の際にワード
線ＷＬに昇圧電圧を印加する必要がなく、必要以上の高
電圧が回路に印加されることを回避することができる。
例えば、ビット線ＢＬの電位ＨＶＢＬに接地電位ＶSSを
与えたときには、ワード線ＷＬの電位ＨＶＷＬにＶth以
上の電位（例えば、ＶDD）を印加すると、メモリノード
ＭＥＭには接地電位ＶSSが電位上昇なく伝達される。
【００６７】図３は、本発明の第２の実施の形態に係る
半導体メモリ装置の回路構成を示したブロック図であ
り、本発明の第２の実施の形態に係る半導体メモリ装置
は、上述の本発明の第２の基本構成に基づき構成された
ものである。
半導体メモリ装置の回路構成を示したブロック図であ
り、本発明の第２の実施の形態に係る半導体メモリ装置
は、上述の本発明の第２の基本構成に基づき構成された
ものである。
【００６８】本発明の第２の実施の形態に係る半導体メ
モリ装置は、ワード線ＷＬi （１≦ｉ≦ｎ）及びビット
線ＢＬj 若しくは／ＢＬj （１≦j ≦ｍ）に接続された
メモリセルＭij（１≦i ≦ｎ，１≦j ≦ｍ）を備えたセ
ルアレー３０と、ワード線ＷＬi を選択するＸアドレス
信号が入力されるＸアドレスバッファ３１と、Ｘアドレ
スバッファ３１から出力されるＸアドレス信号をデコー
ドするＸデコーダ３２と、ビット線ＢＬj 又は／ＢＬj
を選択するＹアドレス信号が入力されるＹアドレスバッ
ファ３３と、Ｙアドレスバッファ３３から出力されるＹ
アドレス信号をデコードするＹデコーダ３４と、ビット
線ＢＬj 及び／ＢＬj の入出力データが一時的に保持さ
れる入出力データバッファ３５と、ビット線ＢＬj 及び
／ＢＬjの電位を所定のプリチャージ電位に設定するプ
リチャージ回路３６と、ビット線ＢＬj 及び／ＢＬj の
電位レベルを増幅するセンスアンプ３７と、メモリセル
・プレート基準電位を発生し出力するメモリセル・プレ
ート基準電位出力回路３８とから構成されている。
モリ装置は、ワード線ＷＬi （１≦ｉ≦ｎ）及びビット
線ＢＬj 若しくは／ＢＬj （１≦j ≦ｍ）に接続された
メモリセルＭij（１≦i ≦ｎ，１≦j ≦ｍ）を備えたセ
ルアレー３０と、ワード線ＷＬi を選択するＸアドレス
信号が入力されるＸアドレスバッファ３１と、Ｘアドレ
スバッファ３１から出力されるＸアドレス信号をデコー
ドするＸデコーダ３２と、ビット線ＢＬj 又は／ＢＬj
を選択するＹアドレス信号が入力されるＹアドレスバッ
ファ３３と、Ｙアドレスバッファ３３から出力されるＹ
アドレス信号をデコードするＹデコーダ３４と、ビット
線ＢＬj 及び／ＢＬj の入出力データが一時的に保持さ
れる入出力データバッファ３５と、ビット線ＢＬj 及び
／ＢＬjの電位を所定のプリチャージ電位に設定するプ
リチャージ回路３６と、ビット線ＢＬj 及び／ＢＬj の
電位レベルを増幅するセンスアンプ３７と、メモリセル
・プレート基準電位を発生し出力するメモリセル・プレ
ート基準電位出力回路３８とから構成されている。
【００６９】メモリセルＭijは、オン／オフ制御に使用
されるワード線ＷＬi にゲートが接続され、データの書
込み／読出しに使用されるビット線ＢＬj にドレインが
接続され、接地電位ＶSSがバックゲートに与えられたＮ
チャネル型ＭＯＳトランジスタＴＮijと、Ｎチャネル型
ＭＯＳトランジスタＴＮijのソースに一方側電極が接続
され、メモリセル・プレート基準電位ノードＨＲＥＦ１
が他方側電極に与えられて、データの記憶に用いられる
メモリ・キャパシタＣｓijとから構成されている。
されるワード線ＷＬi にゲートが接続され、データの書
込み／読出しに使用されるビット線ＢＬj にドレインが
接続され、接地電位ＶSSがバックゲートに与えられたＮ
チャネル型ＭＯＳトランジスタＴＮijと、Ｎチャネル型
ＭＯＳトランジスタＴＮijのソースに一方側電極が接続
され、メモリセル・プレート基準電位ノードＨＲＥＦ１
が他方側電極に与えられて、データの記憶に用いられる
メモリ・キャパシタＣｓijとから構成されている。
【００７０】入出力データバッファ３５の入出力データ
は、データ線ＤＬ，／ＤＬに出力され、データ線ＤＬ，
／ＤＬは、ビット線スイッチトランジスタＴＮ３５，Ｔ
Ｎ３６を介してビット線ＢＬｊ，／ＢＬｊに接続されて
いる。
は、データ線ＤＬ，／ＤＬに出力され、データ線ＤＬ，
／ＤＬは、ビット線スイッチトランジスタＴＮ３５，Ｔ
Ｎ３６を介してビット線ＢＬｊ，／ＢＬｊに接続されて
いる。
【００７１】プリチャージ回路３６は、プリチャージ信
号線Φｐｒにそれぞれゲートが接続され、ビット線ＢＬ
j ，／ＢＬj にそれぞれソースが接続され、ノードＨＲ
ＥＦ１の電位がそれぞれドレインに与えられたＮチャネ
ル型ＭＯＳトランジスタＴＮ３３，ＴＮ３４により構成
されている。
号線Φｐｒにそれぞれゲートが接続され、ビット線ＢＬ
j ，／ＢＬj にそれぞれソースが接続され、ノードＨＲ
ＥＦ１の電位がそれぞれドレインに与えられたＮチャネ
ル型ＭＯＳトランジスタＴＮ３３，ＴＮ３４により構成
されている。
【００７２】センスアンプ３７は、ビット線ＢＬj にド
レインが接続され、ビット線／ＢＬj にゲートが接続さ
れ、センス信号線ＳＥＮにソースが接続されたＮチャネ
ル型ＭＯＳトランジスタＴＮ３１と、ビット線／ＢＬj
にドレインが接続され、ビット線ＢＬj にゲートが接続
され、センス信号線ＳＥＮにソースが接続されたＮチャ
ネル型ＭＯＳトランジスタＴＮ３２と、ビット線ＢＬj
にドレインが接続され、ビット線／ＢＬj にゲートが接
続され、センス信号線ＳＥＰにソースが接続されたＰチ
ャネル型ＭＯＳトランジスタＴＰ３１と、ビット線／Ｂ
Ｌj にドレインが接続され、ビット線ＢＬj にゲートが
接続され、センス信号線ＳＥＰソースが接続されたＰチ
ャネル型ＭＯＳトランジスタＴＰ３２とから構成されて
いる。
レインが接続され、ビット線／ＢＬj にゲートが接続さ
れ、センス信号線ＳＥＮにソースが接続されたＮチャネ
ル型ＭＯＳトランジスタＴＮ３１と、ビット線／ＢＬj
にドレインが接続され、ビット線ＢＬj にゲートが接続
され、センス信号線ＳＥＮにソースが接続されたＮチャ
ネル型ＭＯＳトランジスタＴＮ３２と、ビット線ＢＬj
にドレインが接続され、ビット線／ＢＬj にゲートが接
続され、センス信号線ＳＥＰにソースが接続されたＰチ
ャネル型ＭＯＳトランジスタＴＰ３１と、ビット線／Ｂ
Ｌj にドレインが接続され、ビット線ＢＬj にゲートが
接続され、センス信号線ＳＥＰソースが接続されたＰチ
ャネル型ＭＯＳトランジスタＴＰ３２とから構成されて
いる。
【００７３】本発明の第２の実施の形態に係る半導体メ
モリ装置は、通常動作時は、メモリ・キャパシタＣｓの
誘電体層膜の絶縁破壊を回避するために、メモリセル・
プレート電位はＶDD／２に設定され、メモリ・キャパシ
タＣｓの電極間の電圧ストレスがＶDD／２とされている
場合の構成である。
モリ装置は、通常動作時は、メモリ・キャパシタＣｓの
誘電体層膜の絶縁破壊を回避するために、メモリセル・
プレート電位はＶDD／２に設定され、メモリ・キャパシ
タＣｓの電極間の電圧ストレスがＶDD／２とされている
場合の構成である。
【００７４】本発明の第２の実施の形態に係る半導体メ
モリ装置の構成は、以下のような制御により高電圧試験
を行うことが可能である。即ち、本発明の第２の実施の
形態に係る半導体メモリ装置の試験方法は以下のように
行われるものである。
モリ装置の構成は、以下のような制御により高電圧試験
を行うことが可能である。即ち、本発明の第２の実施の
形態に係る半導体メモリ装置の試験方法は以下のように
行われるものである。
【００７５】メモリセル・プレート基準電位出力回路３
８に、高電圧試験時にアクティブになる制御信号ＨＶＶ
Ｒ１を入力する。制御信号ＨＶＶＲ１がアクティブにな
ると、メモリセル・プレート基準電位出力回路３８の出
力ノードＨＲＥＦ１の電位は、ＶDD／２未満の所定の電
位ＨＶＲＥＦ１に設定される。この状態の下で、本発明
の第２の実施の形態に係る半導体メモリ装置にＤＲＡＭ
としての通常動作をさせ、論理レベル“１”の書込み時
にメモリノードＭＥＭの電位ＶＭを電源電位ＶDDとする
ことにより、メモリ・キャパシタＣｓの電極間にＶDD／
２より大きい電圧ストレスを印加することができるよう
になる。従って、耐圧の低いメモリ・キャパシタＣｓの
誘電体層膜に対して、信頼性保証試験として有効な電圧
ストレスを印加することができる。
８に、高電圧試験時にアクティブになる制御信号ＨＶＶ
Ｒ１を入力する。制御信号ＨＶＶＲ１がアクティブにな
ると、メモリセル・プレート基準電位出力回路３８の出
力ノードＨＲＥＦ１の電位は、ＶDD／２未満の所定の電
位ＨＶＲＥＦ１に設定される。この状態の下で、本発明
の第２の実施の形態に係る半導体メモリ装置にＤＲＡＭ
としての通常動作をさせ、論理レベル“１”の書込み時
にメモリノードＭＥＭの電位ＶＭを電源電位ＶDDとする
ことにより、メモリ・キャパシタＣｓの電極間にＶDD／
２より大きい電圧ストレスを印加することができるよう
になる。従って、耐圧の低いメモリ・キャパシタＣｓの
誘電体層膜に対して、信頼性保証試験として有効な電圧
ストレスを印加することができる。
【００７６】
【発明の効果】本発明の第１の構成に係る半導体メモリ
装置によれば、アドレス信号が入力されるワード線にゲ
ートが接続され、読出し／書込み信号が伝送されるビッ
ト線にドレインが接続されたＭＯＳトランジスタ、及
び、ＭＯＳトランジスタのソースに一方側電極が接続さ
れ、メモリセル・プレート電位が他方側電極に与えられ
たメモリ・キャパシタからなるメモリセルに対し、ＭＯ
Ｓトランジスタのソース及びメモリ・キャパシタの一方
側電極の接続ノードであるメモリノードの電位とビット
線の電位とを同電位に設定するメモリノード電位設定手
段と、メモリセル・プレート電位をビット線及びメモリ
ノードの電位より高い任意の電位に設定するメモリセル
・プレート電位設定手段とを備えたので、メモリ・キャ
パシタの誘電体膜に任意の大きさの電圧ストレスを印加
することができ、正常に形成されている他の部分を破壊
することなく、誘電体膜の膜質不良やピンホールがある
メモリ・キャパシタの試験を行うことができ、不良メモ
リセルを有するＩＣを検出し除去することができる。ま
た、電源電圧を高くする従来の方法では昇圧回路の存在
によって電源電圧値が制限されたり信頼性保証試験に要
する時間が長くかかっていたが、本発明では任意の電位
差をメモリ・キャパシタの誘電体膜に印加できるので電
圧ストレスに対する加速試験ができ、信頼性保証試験に
要する時間を短縮できる。
装置によれば、アドレス信号が入力されるワード線にゲ
ートが接続され、読出し／書込み信号が伝送されるビッ
ト線にドレインが接続されたＭＯＳトランジスタ、及
び、ＭＯＳトランジスタのソースに一方側電極が接続さ
れ、メモリセル・プレート電位が他方側電極に与えられ
たメモリ・キャパシタからなるメモリセルに対し、ＭＯ
Ｓトランジスタのソース及びメモリ・キャパシタの一方
側電極の接続ノードであるメモリノードの電位とビット
線の電位とを同電位に設定するメモリノード電位設定手
段と、メモリセル・プレート電位をビット線及びメモリ
ノードの電位より高い任意の電位に設定するメモリセル
・プレート電位設定手段とを備えたので、メモリ・キャ
パシタの誘電体膜に任意の大きさの電圧ストレスを印加
することができ、正常に形成されている他の部分を破壊
することなく、誘電体膜の膜質不良やピンホールがある
メモリ・キャパシタの試験を行うことができ、不良メモ
リセルを有するＩＣを検出し除去することができる。ま
た、電源電圧を高くする従来の方法では昇圧回路の存在
によって電源電圧値が制限されたり信頼性保証試験に要
する時間が長くかかっていたが、本発明では任意の電位
差をメモリ・キャパシタの誘電体膜に印加できるので電
圧ストレスに対する加速試験ができ、信頼性保証試験に
要する時間を短縮できる。
【００７７】本発明の第１の構成に係る半導体メモリ装
置の試験方法によれば、同様のメモリセルについて、Ｍ
ＯＳトランジスタのソース及びメモリ・キャパシタの一
方側電極の接続ノードであるメモリノードの電位とビッ
ト線の電位とを同電位に設定し、かつ、メモリセル・プ
レート電位をビット線及びメモリノードの電位より高い
任意の電位に設定するので、上記同様の効果を得ること
ができる。
置の試験方法によれば、同様のメモリセルについて、Ｍ
ＯＳトランジスタのソース及びメモリ・キャパシタの一
方側電極の接続ノードであるメモリノードの電位とビッ
ト線の電位とを同電位に設定し、かつ、メモリセル・プ
レート電位をビット線及びメモリノードの電位より高い
任意の電位に設定するので、上記同様の効果を得ること
ができる。
【００７８】メモリノード及びビット線の電位を接地電
位とし、メモリセル・プレート電位ＨＶＲＥＦを、ＨＶ
ＲＥＦ＞ＶDD／２を満たす電位としたとき、最も効率的
にメモリ・キャパシタの誘電体膜に電圧ストレスを印加
することができる。さらに、この場合、メモリノード電
位設定手段として、ビット線に論理レベル“０”を書き
込むためにメモリに備えられている書込み手段を兼用す
ることができる。
位とし、メモリセル・プレート電位ＨＶＲＥＦを、ＨＶ
ＲＥＦ＞ＶDD／２を満たす電位としたとき、最も効率的
にメモリ・キャパシタの誘電体膜に電圧ストレスを印加
することができる。さらに、この場合、メモリノード電
位設定手段として、ビット線に論理レベル“０”を書き
込むためにメモリに備えられている書込み手段を兼用す
ることができる。
【００７９】本発明の第２の構成に係る半導体メモリ装
置によれば、アドレス信号が入力されるワード線にゲー
トが接続され、読出し／書込み信号が伝送されるビット
線にドレインが接続されたＭＯＳトランジスタ、及び、
ＭＯＳトランジスタのソースに一方側電極が接続され、
メモリセル・プレート電位が他方側電極に与えられたメ
モリ・キャパシタからなるメモリセルに対し、ＭＯＳト
ランジスタのソース及びメモリ・キャパシタの一方側電
極の接続ノードであるメモリノードの電位を所定の電源
電位に設定するメモリノード電位設定手段と、メモリセ
ル・プレート電位を所定の電源電位の半分未満に設定す
るメモリセル・プレート電位設定手段とを備えたので、
信頼性保証試験における高電圧ストレス印加時に、メモ
リセル・プレート電位を電源電位の半分未満にし、か
つ、メモリセルに電源電位ＶDD（論理レベル“１”）の
書き込みをするだけで、メモリ・キャパシタの誘電体膜
に電圧ＶDDから電圧ＶDD／２までの任意の大きさの電圧
ストレスを印加することができ、正常に形成されている
他の部分を破壊することなく、誘電体膜の膜質不良やピ
ンホールがあるメモリ・キャパシタの試験ができ、不良
メモリセルを有するＩＣを検出かつ除去できる。また、
電源電圧ＶDDを高くする方法による従来では昇圧回路の
存在によって電源電圧値が制限されたり信頼性保証試験
に長時間を要していたが、本発明ではＶDDからＶDD／２
までの任意の電位差をメモリ・キャパシタの誘電体膜に
印加できるので、電圧ストレスに対する加速試験を行う
ことができ、信頼性保証試験に要する時間を短縮するこ
とができる。
置によれば、アドレス信号が入力されるワード線にゲー
トが接続され、読出し／書込み信号が伝送されるビット
線にドレインが接続されたＭＯＳトランジスタ、及び、
ＭＯＳトランジスタのソースに一方側電極が接続され、
メモリセル・プレート電位が他方側電極に与えられたメ
モリ・キャパシタからなるメモリセルに対し、ＭＯＳト
ランジスタのソース及びメモリ・キャパシタの一方側電
極の接続ノードであるメモリノードの電位を所定の電源
電位に設定するメモリノード電位設定手段と、メモリセ
ル・プレート電位を所定の電源電位の半分未満に設定す
るメモリセル・プレート電位設定手段とを備えたので、
信頼性保証試験における高電圧ストレス印加時に、メモ
リセル・プレート電位を電源電位の半分未満にし、か
つ、メモリセルに電源電位ＶDD（論理レベル“１”）の
書き込みをするだけで、メモリ・キャパシタの誘電体膜
に電圧ＶDDから電圧ＶDD／２までの任意の大きさの電圧
ストレスを印加することができ、正常に形成されている
他の部分を破壊することなく、誘電体膜の膜質不良やピ
ンホールがあるメモリ・キャパシタの試験ができ、不良
メモリセルを有するＩＣを検出かつ除去できる。また、
電源電圧ＶDDを高くする方法による従来では昇圧回路の
存在によって電源電圧値が制限されたり信頼性保証試験
に長時間を要していたが、本発明ではＶDDからＶDD／２
までの任意の電位差をメモリ・キャパシタの誘電体膜に
印加できるので、電圧ストレスに対する加速試験を行う
ことができ、信頼性保証試験に要する時間を短縮するこ
とができる。
【００８０】本発明の第２の構成に係る半導体メモリ装
置の試験方法によれば、同様のメモリセルについて、Ｍ
ＯＳトランジスタのソース及びメモリ・キャパシタの一
方側電極の接続ノードであるメモリノードの電位を所定
の電源電位に設定し、かつ、メモリセル・プレート電位
を所定の電源電位の半分未満に設定するので、上記同様
の効果を得ることができる。
置の試験方法によれば、同様のメモリセルについて、Ｍ
ＯＳトランジスタのソース及びメモリ・キャパシタの一
方側電極の接続ノードであるメモリノードの電位を所定
の電源電位に設定し、かつ、メモリセル・プレート電位
を所定の電源電位の半分未満に設定するので、上記同様
の効果を得ることができる。
【図１】本発明の基本構成を説明するためのＤＲＡＭセ
ルの回路図（ａ）及び本発明の基本構成におけるＤＲＡ
Ｍセルの各部の電位を示したタイミングチャート
（（ｂ），（ｃ））。
ルの回路図（ａ）及び本発明の基本構成におけるＤＲＡ
Ｍセルの各部の電位を示したタイミングチャート
（（ｂ），（ｃ））。
【図２】本発明の第１の実施の形態に係る半導体メモリ
装置の回路構成を示したブロック図。
装置の回路構成を示したブロック図。
【図３】本発明の第２の実施の形態に係る半導体メモリ
装置の回路構成を示したブロック図。
装置の回路構成を示したブロック図。
【図４】１トランジスタ＋１キャパシタ形ＤＲＡＭセル
を用いたダイナミックＲＡＭ（ＤＲＡＭ）セル、及び、
昇圧された電圧をＤＲＡＭセルのワードラインに印加す
るブートストラップワード回路の構成を示したブロック
図。
を用いたダイナミックＲＡＭ（ＤＲＡＭ）セル、及び、
昇圧された電圧をＤＲＡＭセルのワードラインに印加す
るブートストラップワード回路の構成を示したブロック
図。
【図５】１トランジスタ＋１キャパシタ形ＤＲＡＭセル
を用いたダイナミックＲＡＭ（ＤＲＡＭ）セル、及び、
電圧をＤＲＡＭセルのワードラインに印加する信号バッ
ファ回路の構成を示したブロック図。
を用いたダイナミックＲＡＭ（ＤＲＡＭ）セル、及び、
電圧をＤＲＡＭセルのワードラインに印加する信号バッ
ファ回路の構成を示したブロック図。
【図６】従来のＤＲＡＭの回路構成を示したブロック
図。
図。
【図７】図６のＤＲＡＭの通常動作における各信号のタ
イミングチャート。
イミングチャート。
２１，３１，６１ Ｘアドレスバッファ ２２，３２，６２ Ｘデコーダ ２３，３３，６３ Ｙアドレスバッファ ２４，３４，６４ Ｙデコーダ ２５，３５，６５ 入出力データバッファ ２６，３６，６６ プリチャージ回路 ２７，３７，６７ センスアンプ ２８，３８，６８ メモリセル・プレート基準電位出力
回路 ４１，５１ ＤＲＡＭセル ４２ ワード線昇圧回路 ４３ ワード線アドレス・デコーダ ４４ メモリセル・プレート基準電位発生回路 ４５ 昇圧電圧パルス発生回路 ５２ 信号バッファ回路 ＴＮ Ｎチャネル型ＭＯＳトランジスタ ＴＰ Ｐチャネル型ＭＯＳトランジスタ Ｃｓ メモリ・キャパシタ ＢＬ ビット線 ＷＬ ワード線 ＩＮＶ インバータ Ｍ メモリセル
回路 ４１，５１ ＤＲＡＭセル ４２ ワード線昇圧回路 ４３ ワード線アドレス・デコーダ ４４ メモリセル・プレート基準電位発生回路 ４５ 昇圧電圧パルス発生回路 ５２ 信号バッファ回路 ＴＮ Ｎチャネル型ＭＯＳトランジスタ ＴＰ Ｐチャネル型ＭＯＳトランジスタ Ｃｓ メモリ・キャパシタ ＢＬ ビット線 ＷＬ ワード線 ＩＮＶ インバータ Ｍ メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 29/00 ６７１
Claims (7)
- 【請求項１】アドレス信号が入力されるワード線にゲー
トが接続され、読出し／書込み信号が伝送されるビット
線にドレインが接続されたＭＯＳトランジスタ、及び、
前記ＭＯＳトランジスタのソースに一方側電極が接続さ
れ、メモリセル・プレート電位が他方側電極に与えられ
たメモリ・キャパシタからなるメモリセルと、 前記メモリセルと同一基板上に備えられ、前記ＭＯＳト
ランジスタのソース及び前記メモリ・キャパシタの前記
一方側電極の接続ノードであるメモリノードの電位と前
記ビット線の電位とを同電位に設定するメモリノード電
位設定手段と、 前記メモリセルと同一基板上に備えられ、前記メモリセ
ル・プレート電位を前記ビット線及び前記メモリノード
の電位より高い任意の電位に設定するメモリセル・プレ
ート電位設定手段と、を備えたことを特徴とする半導体
メモリ装置。 - 【請求項２】請求項１に記載の半導体メモリ装置におい
て、 前記ビット線の電位は、接地電位と同電位であり、 前記ワード線の電位は、前記ＭＯＳトランジスタの閾値
電圧より高い電位であり、 前記メモリセル・プレート電位は、通常動作時には電源
電位と同電位であり、高電圧試験時には電源電位よりも
高い電位であることを特徴とする半導体メモリ装置。 - 【請求項３】アドレス信号が入力されるワード線にゲー
トが接続され、読出し／書込み信号が伝送されるビット
線にドレインが接続されたＭＯＳトランジスタ、及び、
前記ＭＯＳトランジスタのソースに一方側電極が接続さ
れ、メモリセル・プレート電位が他方側電極に与えられ
たメモリ・キャパシタからなるメモリセルと、 前記メモリセルと同一基板上に備えられ、前記ＭＯＳト
ランジスタのソース及び前記メモリ・キャパシタの前記
一方側電極の接続ノードであるメモリノードの電位を所
定の電源電位に設定するメモリノード電位設定手段と、 前記メモリセルと同一基板上に備えられ、前記メモリセ
ル・プレート電位を前記所定の電源電位の半分未満に設
定するメモリセル・プレート電位設定手段と、を備えた
ことを特徴とする半導体メモリ装置。 - 【請求項４】請求項３に記載の半導体メモリ装置におい
て、 前記メモリ・キャパシタの誘電体層の膜厚は、前記ＭＯ
Ｓトランジスタのゲート酸化膜の膜厚よりも薄いことを
特徴とする半導体メモリ装置。 - 【請求項５】アドレス信号が入力されるワード線にゲー
トが接続され、読出し／書込み信号が伝送されるビット
線にドレインが接続されたＭＯＳトランジスタ、及び、
前記ＭＯＳトランジスタのソースに一方側電極が接続さ
れ、メモリセル・プレート電位が他方側電極に与えられ
たメモリ・キャパシタからなるメモリセルについて、前
記ＭＯＳトランジスタのソース及び前記メモリ・キャパ
シタの前記一方側電極の接続ノードであるメモリノード
の電位と前記ビット線の電位とを同電位に設定し、か
つ、前記メモリセル・プレート電位を前記ビット線及び
前記メモリノードの電位より高い任意の電位に設定する
ことを特徴とする半導体メモリ装置の試験方法。 - 【請求項６】請求項５に記載の半導体メモリ装置の試験
方法において、 前記ビット線の電位は、接地電位と同電位であり、 前記ワード線の電位は、前記ＭＯＳトランジスタの閾値
電圧より高い電位であり、 前記メモリセル・プレート電位は、通常動作時には電源
電位と同電位であり、高電圧試験時には電源電位よりも
高い電位であることを特徴とする半導体メモリ装置の試
験方法。 - 【請求項７】アドレス信号が入力されるワード線にゲー
トが接続され、読出し／書込み信号が伝送されるビット
線にドレインが接続されたＭＯＳトランジスタ、及び、
前記ＭＯＳトランジスタのソースに一方側電極が接続さ
れ、メモリセル・プレート電位が他方側電極に与えられ
たメモリ・キャパシタからなるメモリセルについて、前
記ＭＯＳトランジスタのソース及び前記メモリ・キャパ
シタの前記一方側電極の接続ノードであるメモリノード
の電位を所定の電源電位に設定し、かつ、前記メモリセ
ル・プレート電位を前記所定の電源電位の半分未満に設
定することを特徴とする半導体メモリ装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9348081A JPH11186516A (ja) | 1997-12-17 | 1997-12-17 | 半導体メモリ装置及び半導体メモリ装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9348081A JPH11186516A (ja) | 1997-12-17 | 1997-12-17 | 半導体メモリ装置及び半導体メモリ装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186516A true JPH11186516A (ja) | 1999-07-09 |
Family
ID=18394622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9348081A Abandoned JPH11186516A (ja) | 1997-12-17 | 1997-12-17 | 半導体メモリ装置及び半導体メモリ装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843148B1 (ko) | 2006-12-22 | 2008-07-02 | 삼성전자주식회사 | 액정 표시 장치, 액정 표시 장치의 테스트용 커넥터 및이의 테스트 방법 |
-
1997
- 1997-12-17 JP JP9348081A patent/JPH11186516A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843148B1 (ko) | 2006-12-22 | 2008-07-02 | 삼성전자주식회사 | 액정 표시 장치, 액정 표시 장치의 테스트용 커넥터 및이의 테스트 방법 |
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