JPH11187002A - コード検出回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ヘッダバイトコード等のコード判定動作の高
速化を図ったコード検出回路を実現する。 【解決手段】 コード検出回路ＣＤＤＴを、受信クロッ
ク信号ＲＸＣに従って動作しかつ受信シリアルデータの
直前の所定ビットが検出対象のＣＯＭＭＡコードの対応
ビットと一致するとき選択的にその非反転出力信号Ｑが
ハイレベルとされるフリップフロップＦＦ４１〜ＦＦ４
９と、シリアルデータの先頭の２ビットがＣＯＭＭＡコ
ードの対応２ビットと一致し、あるいは前段のＦＦ４１
〜ＦＦ４８の非反転出力信号Ｑがハイレベルとされかつ
シリアルデータの次の１ビットがＣＯＭＭＡコードの対
応１ビットとの一致を識別してＦＦ４２〜ＦＦ４９に伝
達する２入力ナンドゲートＮＡ１〜ＮＡ９とを順次交互
に直列結合する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコード検出回路に
関し、例えば、ファイバチャネル規格の通信用ＬＳＩ
（大規模集積回路装置）の送受信マクロセルに含まれる
ヘッダバイトコード用の検出回路ならびにその高速化に
利用して特に有効な技術に関する。

【０００２】

【従来の技術】ＣＭＯＳ（相補型ＭＯＳ）回路を基本素
子とし、例えば１．０６２５Ｇｂｐｓ（ギガビット／
秒）の高速シリアル転送をサポートするファイバチャネ
ル規格対応の高速通信用ＬＳＩがある。また、このよう
な高速通信用ＬＳＩに搭載され、シリアル入力される受
信データをバイト単位のパラレルデータに変換する直並
列変換回路と、バイト単位でパラレル入力される送信デ
ータをシリアルデータに変換する並直列変換回路とを含
む送受信マクロセルがある。送受信マクロセルは、さら
に、シリアル入力される受信データの中から例えばバイ
トアライン用のヘッダバイトコードを検出するためのコ
ード検出回路を含む。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記コード検出回路を含み高速通信用
ＬＳＩに搭載される送受信マクロセルの開発に従事し、
次の問題点に気付いた。すなわち、この送受信マクロセ
ルのコード検出回路ＣＤＤＴは、図６に例示されるよう
に、受信シリアルデータＲＳＤの直並列変換用シフトレ
ジスタを構成するフリップフロップＦＦ６０〜ＦＦ６９
の非反転又は反転出力信号を所定の組み合わせで受ける
５入力のナンド（ＮＡＮＤ）ゲートＮＡ１０及びＮＡ１
１と、これらのナンドゲートＮＡ１０及びＮＡ１１の出
力信号を受けるノア（ＮＯＲ）ゲートＮＯ１とを含む。
ノアゲートＮＯ１の出力信号は、受信クロック信号ＲＸ
Ｃに従って動作するフリップフロップＦＦ７０に伝達さ
れ、フリップフロップＦＦ７０の非反転出力信号Ｑは、
反転受信バイトアライン信号ＲＡＢ（ここで、それが有
効とされるとき選択的にロウレベルとされるいわゆる反
転信号等については、その名称の末尾にＢを付して表
す。以下同様）に従って動作するフリップフロップＦＦ
７１を経た後、コード検出信号ＣＯＭＤとなる。

【０００４】ナンドゲートＮＡ１０及びＮＡ１１の出力
信号は、受信シリアルデータＲＳＤの連続する１０ビッ
トが例えば論理“００１１１１１０１０”つまりヘッダ
バイトコードであるＣＯＭＭＡ（コンマ）コードと一致
するとき同時にロウレベルとされ、これを受けてノアゲ
ートＮＯ１の出力信号がハイレベルとされる。また、ノ
アゲートＮＯ１の出力信号のハイレベルを受けるフリッ
プフロップＦＦ７０の非反転出力信号ＱつまりＦ７０Ｑ
は、受信クロック信号ＲＸＣの次のサイクルでハイレベ
ルとされ、反転受信バイトアライン信号ＲＡＢは、フリ
ップフロップＦＦ７０の非反転出力信号Ｆ７０Ｑのハイ
レベルを受けて受信クロック信号ＲＸＣの次のサイクル
でロウレベルとされる。この結果、コード検出信号ＣＯ
ＭＤは、受信クロック信号ＲＸＣの受信シリアルデータ
ＲＳＤの連続する１０ビットが論理“００１１１１１０
１０”となった次の次のサイクルでハイレベルとされ、
これを受けて受信シリアルデータＲＳＤのパラレル転送
が行われる。

【０００５】ところが、ＣＭＯＳ回路を基本素子とする
高速通信用ＬＳＩの場合、コード検出回路ＣＤＤＴのナ
ンドゲートＮＡ１０〜ＮＡ１１は、周知のように、直列
結合される５個のＮチャンネルＭＯＳＦＥＴ（金属酸化
物半導体型電界効果トランジスタ。この明細書では、Ｍ
ＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの
総称とする）をそれぞれ含み、その出力信号の論理レベ
ルが確定するまでには比較的大きな時間を必要とする。
このため、高速通信用ＬＳＩを含む通信システムの高速
化が進み、そのデータレートが例えば１．０６２５Ｇｂ
ｐｓ程度となって受信クロック信号ＲＸＣの周期が１ｎ
ｓ（ナノ秒）以下となると、ナンドゲートＮＡ１０〜Ｎ
Ａ１１ならびにノアゲートＮＯ１によるコード判定動作
が受信クロック信号ＲＸＣの１サイクル内で実現できな
くなり、これによって高速通信用ＬＳＩひいてはこれを
含む通信システムの高速化が制約を受ける。

【０００６】この発明の目的は、ヘッダバイトコード等
のコード判定動作の高速化を図ったコード検出回路を実
現することにある。この発明の他の目的は、コード検出
回路を含む送受信マクロセル等及びこれを含む高速通信
用ＬＳＩ等ならびにこれを含む通信システム等の高速化
を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ファイバチャネル規格対応の
通信用ＬＳＩの送受信マクロセル等を構成するコード検
出回路を、受信クロック信号に従って動作しかつこれに
同期してシリアル入力される入力データの直前の所定ビ
ットが検出対象となるコードの対応するビットと一致し
ているとき選択的にその出力信号が有効レベルとされる
フリップフロップと、入力データの先頭の所定ビットが
上記コードの対応するビットと一致し、あるいは前段の
フリップフロップの出力信号が有効レベルとされかつ入
力データの例えば次の１ビットが上記コードの対応する
ビットと一致していることを識別して後段のフリップフ
ロップに伝達する例えば２入力の論理ゲートとを順次交
互に直列結合することにより構成する。

【０００９】上記した手段によれば、高速レートでシリ
アル入力される入力データを１ビットずつ検出対象とな
るコードの対応するビットと比較照合し、その結果をフ
リップフロップにより保持し、順次伝達して、入力デー
タと上記コードとが一致したことを１サイクル内で判定
することができる。この結果、コード検出回路によるヘ
ッダバイトコード等のコード判定動作を高速化すること
ができ、これによってコード検出回路を含む送受信マク
ロセル等及びこれを含む高速通信用ＬＳＩ等ならびにこ
れを含む通信システム等の高速化を図ることができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
コード検出回路ＣＤＤＴを含む送受信マクロセルＴＲＭ
Ｃの一実施例のブロック図が示されている。同図をもと
に、まずこの実施例のコード検出回路ＣＤＤＴを含む送
受信マクロセルＴＲＭＣの構成及び動作の概要について
説明する。なお、この実施例の送受信マクロセルＴＲＭ
Ｃは、ＣＭＯＳ回路を基本素子とするファイバチャネル
規格対応の高速通信用ＬＳＩに搭載され、この高速通信
用ＬＳＩは、例えば１．０６２５Ｇｂｐｓのデータレー
トの通信システムを構成する。図１の各ブロックを構成
する回路素子は、公知のＣＭＯＳ集積回路の製造技術に
より、高速通信用ＬＳＩを構成する他の回路素子ととも
に単結晶シリコンのような１個の半導体基板面上に形成
される。

【００１１】図１において、この実施例の送受信マクロ
セルＴＲＭＣは、直並列変換回路Ｓ／Ｐ及び並直列変換
回路Ｐ／Ｓをその基本構成要素とする。このうち、直並
列変換回路Ｓ／Ｐには、入力バッファＩＢから受信シリ
アルデータＲＳＤが供給されるとともに、受信ＰＬＬ回
路ＰＬＬＲから所定の受信クロック信号ＲＸＣが供給さ
れ、さらに分周回路ＦＤから所定の反転受信バイトアラ
イン信号ＲＡＢが供給される。また、直並列変換回路Ｓ
／Ｐの１０ビットのパラレル出力信号つまり受信データ
ＲＸＤ０〜ＲＸＤ９は、図の左側の図示されないプロト
コルデバイスＰＤに供給され、直並列変換回路Ｓ／Ｐを
構成する図示されないフリップフロップＦＦ１〜ＦＦ３
の反転出力信号Ｆ１ＱＢ〜Ｆ３ＱＢは、コード検出回路
ＣＤＤＴに供給される。コード検出回路ＣＤＤＴには、
上記受信クロック信号ＲＸＣ及び反転受信バイトアライ
ン信号ＲＡＢが供給され、その出力信号つまりコード検
出信号ＣＯＭＤはプロトコルデバイスＰＤに供給され
る。

【００１２】送受信マクロセルＴＲＭＣの入力バッファ
ＩＢには、図の右側の図示されない伝送系回路ＴＭから
相補信号たる非反転入力データ＋ＤＩＮ及び反転入力デ
ータＤＯＵＴが供給され、その出力信号つまり受信シリ
アルデータＲＳＤは、上記のように直並列変換回路Ｓ／
Ｐに供給されるとともに、受信ＰＬＬ回路ＰＬＬＲに供
給される。また、受信ＰＬＬ回路ＰＬＬＲの出力信号つ
まり受信クロック信号ＲＸＣは、上記のように直並列変
換回路Ｓ／Ｐ及びコード検出回路ＣＤＤＴに供給される
とともに、分周回路ＦＤに供給され、この受信クロック
信号ＲＸＣとコード検出回路ＣＤＤＴを構成するフリッ
プフロップＦＦ４９の非反転出力信号Ｆ４９Ｑとをもと
に、受信クロック信号ＲＸＣの１０分の１の周波数の上
記反転受信バイトアライン信号ＲＡＢならびに受信バイ
トクロック信号ＲＢＣ０及びＲＢＣ１が形成される。反
転受信バイトアライン信号ＲＡＢは、上記のように直並
列変換回路Ｓ／Ｐ及びコード検出回路ＣＤＤＴに供給さ
れ、受信バイトクロック信号ＲＢＣ０及びＲＢＣ１はプ
ロトコルデバイスＰＤに供給される。

【００１３】入力バッファＩＢは、伝送路を含む伝送系
回路ＴＭから供給される非反転入力データ＋ＤＩＮ及び
反転入力データ−ＤＩＮを受信シリアルデータＲＳＤに
変換し、直並列変換回路Ｓ／Ｐ及び受信ＰＬＬ回路ＰＬ
ＬＲに伝達する。また、受信ＰＬＬ回路ＰＬＬＲは、い
わゆるフェーズロックドループ回路であって、受信シリ
アルデータＲＳＤからクロック成分を抽出して、その中
心周波数を１．０６２５ＧＨｚ（ギガヘルツ）とする受
信クロック信号ＲＸＣを生成し、直並列変換回路Ｓ／
Ｐ，コード検出回路ＣＤＤＴならびに分周回路ＦＤを含
む送受信マクロセルＴＲＭＣの各部に供給する。さら
に、分周回路ＦＤは、受信ＰＬＬ回路ＰＬＬＲから供給
される受信クロック信号ＲＸＣを１０分の１に分周し
て、コード検出回路ＣＤＤＴから供給されるフリップフ
ロップＦＦ４９の非反転出力信号Ｆ４９Ｑにほぼ同期し
た反転受信バイトアライン信号ＲＡＢならびに受信バイ
トクロック信号ＲＢＣ０及びＲＢＣ１を形成する。この
うち、反転受信バイトアライン信号ＲＡＢは、上記のよ
うに直並列変換回路Ｓ／Ｐ及びコード検出回路ＣＤＤＴ
に供給され、受信バイトクロック信号ＲＢＣ０及びＲＢ
Ｃ１はプロトコルデバイスＰＤに供給される。言うまで
もなく、反転受信バイトアライン信号ＲＡＢならびに受
信バイトクロック信号ＲＢＣ０及びＲＢＣ１の中心周波
数は、０．１０６２５ＧＨｚつまり１０６．２５ＭＨｚ
（メガヘルツ）となる。

【００１４】一方、直並列変換回路Ｓ／Ｐは、後述する
ように、受信クロック信号ＲＸＣに従って動作するシフ
トレジスタを含み、入力バッファＩＢから供給される受
信シリアルデータＲＳＤを１０ビットのパラレルデータ
つまり受信データＲＸＤ０〜ＲＸＤ９に変換して、プロ
トコルデバイスＰＤに伝達する。また、コード検出回路
ＣＤＤＴは、直並列変換回路Ｓ／Ｐから供給されるフリ
ップフロップＦＦ１〜ＦＦ３の反転出力信号Ｆ１ＱＢ〜
Ｆ３ＱＢをもとに、受信シリアルデータＲＳＤに例えば
ヘッダバイトコードとして含まれるＣＯＭＭＡコードを
識別し、所定のタイミングでコード検出信号ＣＯＭＤを
選択的に有効レベルつまりハイレベルとする。コード検
出信号ＣＯＭＤはプロトコルデバイスＰＤに供給され、
そのプロトコル処理に供される。なお、直並列変換回路
Ｓ／Ｐ及びコード検出回路ＣＤＤＴの具体的構成及び動
作等については、後で詳細に説明する。

【００１５】次に、送受信マクロセルＴＲＭＣの並直列
変換回路Ｐ／Ｓには、プロトコルデバイスＰＤから１０
ビットのパラレルデータつまり送信データＴＸＤ０〜Ｔ
ＸＤ９が供給されるとともに、送信ＰＬＬ回路ＰＬＬＴ
から送信クロック信号ＴＸＣが供給される。送信ＰＬＬ
回路ＰＬＬＴには、図示されない水晶発信回路ＸＯＳＣ
から１０６．２５ＭＨｚの送信バイトクロック信号ＴＢ
Ｃが供給される。この送信バイトクロック信号ＴＢＣ
は、プロトコルデバイスＰＤにも供給される。並直列変
換回路Ｐ／Ｓの出力信号は、送信シリアルデータＴＳＤ
として出力バッファＯＢに供給され、その出力信号は、
非反転出力データ＋ＤＯＵＴ及び反転出力データ−ＤＯ
ＵＴとして伝送系回路ＴＭに供給される。

【００１６】送信ＰＬＬ回路ＰＬＬＴは、水晶発信回路
ＸＯＳＣから供給される送信バイトクロック信号ＴＢＣ
を１０倍の周波数に逓倍して送信クロック信号ＴＸＣを
生成し、並直列変換回路Ｐ／Ｓに供給する。また、並直
列変換回路Ｐ／Ｓは、プロトコルデバイスＰＤから送信
バイトクロック信号ＴＢＣに同期してパラレルに供給さ
れる送信データＴＸＤ０〜ＴＸＤ９を、送信クロック信
号ＴＸＣに同期した１．０６２５Ｇｂｐｓの送信シリア
ルデータＴＳＤに変換し、出力バッファＯＢに供給す
る。出力バッファＯＢは、並直列変換回路Ｐ／Ｓから供
給される送信シリアルデータＴＳＤをもとに相補信号た
る非反転出力データ＋ＤＯＵＴ及び反転出力データ−Ｄ
ＯＵＴを形成し、伝送系回路ＴＭに伝達する。

【００１７】図２には、図１の送受信マクロセルＴＲＭ
Ｃに含まれる直並列変換回路Ｓ／Ｐの一実施例の回路図
が示されている。同図をもとに、この実施例の送受信マ
クロセルＴＲＭＣを構成する直並列変換回路Ｓ／Ｐの具
体的構成及び動作について説明する。なお、以下の回路
図において、送受信マクロセルＴＲＭＣの直並列変換回
路Ｓ／Ｐを含む各回路を構成するフリップフロップは、
非反転データ入力端子Ｄ及び非反転データ出力端子Ｑを
それぞれ備えるが、以下の記述では単にデータ入力端子
Ｄ及びデータ出力端子Ｑと略称する。また、各フリップ
フロップは、クロック入力端子ＣＫを備えるいわゆるエ
ッジトリガ型のフリップフロップであって、その非反転
出力信号Ｑの論理レベルは、クロック入力端子ＣＫに入
力されるクロック信号の立ち上がりエッジに同期して変
化する。

【００１８】図２において、この実施例の直並列変換回
路Ｓ／Ｐは、特に制限されないが、そのデータ入力端子
Ｄに受信シリアルデータＲＳＤを受けるフリップフロッ
プＦＦ１と、直列形態とされる２個のインバータＶ１及
びＶ２あるいはＶ３及びＶ４を介してフリップフロップ
ＦＦ１に直列結合されるフリップフロップＦＦ２及びＦ
Ｆ３とを含む。また、直列形態とされる２個のインバー
タＶ５及びＶ６，Ｖ７及びＶ８，Ｖ９及びＶ１０，Ｖ１
１及びＶ１２，Ｖ１３及びＶ１４，Ｖ１５及びＶ１６，
Ｖ１７及びＶ１８，Ｖ１９及びＶ２０，Ｖ２１及びＶ２
２あるいはＶ２３及びＶ２４を介してフリップフロップ
ＦＦ３に直列結合されることで上記ＦＦ１〜ＦＦ３とと
もに直並列変換用のシフトレジスタを構成する１０個の
フリップフロップＦＦ１０〜ＦＦ１９と、これらのフリ
ップフロップＦＦ１０〜ＦＦ１９の非反転出力信号Ｑを
パラレルに受けることで出力レジスタを構成するもう１
０個のフリップフロップＦＦ２０〜ＦＦ２９とを含む。
このうち、シフトレジスタを構成するフリップフロップ
ＦＦ１〜ＦＦ３ならびにＦＦ１０〜ＦＦ１９のクロック
入力端子ＣＫには、受信クロック信号ＲＸＣが共通に供
給され、出力レジスタを構成するフリップフロップＦＦ
２０〜ＦＦ２９のクロック入力端子ＣＫには反転受信バ
イトアライン信号ＲＡＢが共通に供給される。

【００１９】直並列変換回路Ｓ／Ｐのシフトレジスタを
構成するフリップフロップＦＦ１〜ＦＦ３ならびにＦＦ
１０〜ＦＦ１９は、受信クロック信号ＲＸＣに従ってシ
フト動作し、入力バッファＩＢから供給される受信シリ
アルデータＲＳＤを順次シフトして伝達する。また、出
力レジスタを構成するフリップフロップＦＦ２０〜ＦＦ
２９は、フリップフロップＦＦ１０〜ＦＦ１９の非反転
出力信号Ｆ１０Ｑ〜Ｆ１９Ｑを分周回路ＦＤから供給さ
れる反転受信バイトアライン信号ＲＡＢに従ってパラレ
ルに取り込み、保持するとともに、受信データＲＸＤ０
〜ＲＸＤ９としてプロトコルデバイスＰＤに伝達する。
シフトレジスタを構成するフリップフロップＦＦ１〜Ｆ
Ｆ３の非反転出力信号Ｑは、対応するインバータＶ１，
Ｖ３あるいはＶ５によってそれぞれ反転された後、フリ
ップフロップＦＦ１〜ＦＦ３の反転出力信号Ｆ１ＱＢ〜
Ｆ３ＱＢ（以下、各フリップフロップの非反転出力信号
Ｑの対応する直後のインバータによる反転信号をその反
転出力信号ＱＢと称する）としてコード検出回路ＣＤＤ
Ｔに供給され、そのコード検出処理に用いられる。ま
た、フリップフロップＦＦ２０〜ＦＦ２９の非反転出力
信号Ｑは、受信データＲＸＤ０〜ＲＸＤ９としてプロト
コルデバイスＰＤに供給される。

【００２０】図３には、図１の送受信マクロセルＴＲＭ
Ｃに含まれるコード検出回路ＣＤＤＴの一実施例の回路
図が示されている。また、図４には、図３のコード検出
回路ＣＤＤＴの一実施例の信号波形図が示され、図５に
は、図１の送受信マクロセルＴＲＭＣの一実施例の信号
波形図が示されている。これらの図をもとに、この実施
例の送受信マクロセルＴＲＭＣを構成するコード検出回
路ＣＤＤＴの具体的構成及び動作ならびにその特徴につ
いて説明する。なお、以下の信号波形図では、受信クロ
ック信号ＲＸＣの各サイクルが、受信データの各バイト
を構成する１０個のサイクルＡ０〜Ａ９，Ｂ０〜Ｂ９，
Ｃ０〜Ｃ９ならびにＤ０〜Ｄ９として例示される。ま
た、送受信マクロセルＴＲＭＣによって処理される受信
シリアルデータＲＳＤは、４バイトをもって１フレーム
とされ、その先頭バイトつまりサイクルＡ０〜Ａ９は、
各フレームの始まりを識別するためのヘッダバイトコー
ドつまり論理“００１１１１１０１０”のＣＯＭＭＡコ
ードとされる。

【００２１】図３において、この実施例のコード検出回
路ＣＤＤＴは、そのデータ入力端子Ｄに直並列変換回路
Ｓ／ＰのフリップフロップＦＦ１の反転出力信号Ｆ１Ｑ
ＢのインバータＶ２５又はＶ２６による反転信号を受け
る２個のフリップフロップＦＦ３１及びＦＦ３２と、そ
の一対の入力端子に直並列変換回路Ｓ／Ｐのフリップフ
ロップＦＦ１及びＦＦ２の反転出力信号Ｆ１ＱＢ及びＦ
２ＱＢを受ける２入力の実質的な論理積回路つまりナン
ドゲートＮＡ１とを含む。また、そのデータ入力端子Ｄ
にナンドゲートＮＡ１の出力信号のインバータＶ３１に
よる反転信号を受けるフリップフロップＦＦ４１と、こ
のフリップフロップＦＦ４１の後段に交互に直列結合さ
れるナンドゲートＮＡ２〜ＮＡ９ならびにフリップフロ
ップＦＦ４２〜ＦＦ４９とを含み、さらにフリップフロ
ップＦＦ４９の後段に設けられる２個のフリップフロッ
プＦＦ５０及びＦＦ５１を含む。フリップフロップＦＦ
３１及びＦＦ３２ならびにＦＦ４１〜ＦＦ５０のクロッ
ク入力端子ＣＫには、受信クロック信号ＲＸＣが共通に
供給され、フリップフロップＦＦ５１のクロック入力端
子ＣＫには反転受信バイトアライン信号ＲＡＢが供給さ
れる。

【００２２】前述のように、直並列変換回路Ｓ／Ｐのフ
リップフロップＦＦ１〜ＦＦ３は、その非反転出力端子
Ｑ及びデータ入力端子Ｄが順次連結される形で直列形態
とされ、ともに受信クロック信号ＲＸＣに従って動作す
る。したがって、フリップフロップＦＦ３１の非反転出
力信号Ｑは、フリップフロップＦＦ２の非反転出力信号
Ｑに相当し、フリップフロップＦＦ３２の非反転出力信
号ＱのインバータＶ２９による反転信号は、その反転出
力信号Ｆ２ＱＢに相当するものとなる。関連分野に従事
される技術者には容易に類推できるように、フリップフ
ロップＦＦ３１及びＦＦ３２は、直並列変換回路Ｓ／Ｐ
のフリップフロップＦＦ２の出力ファンアウトを補填
し、その出力信号の伝達遅延時間を短縮すべく作用す
る。

【００２３】コード検出回路ＣＤＤＴのフリップフロッ
プＦＦ４２に対応するナンドゲートＮＡ２の一方の入力
端子には、前段のフリップフロップＦＦ４１の非反転出
力信号Ｑが供給され、その他方の入力端子には、直並列
変換回路Ｓ／ＰのフリップフロップＦＦ２の反転出力信
号Ｆ２ＱＢのインバータＶ２７による反転信号つまり非
反転出力信号Ｆ２Ｑが供給される。また、フリップフロ
ップＦＦ４３に対応するナンドゲートＮＡ３の一方の入
力端子には、前段のフリップフロップＦＦ４２の非反転
出力信号Ｑが供給され、その他方の入力端子には、直並
列変換回路Ｓ／ＰのフリップフロップＦＦ２の反転出力
信号Ｆ２ＱＢのインバータＶ２８による反転信号つまり
非反転出力信号Ｆ２Ｑが供給される。

【００２４】同様に、フリップフロップＦＦ４４に対応
するナンドゲートＮＡ４の一方の入力端子には、前段の
フリップフロップＦＦ４３の非反転出力信号Ｑが供給さ
れ、その他方の入力端子には、コード検出回路ＣＤＤＴ
のフリップフロップＦＦ３１の非反転出力信号Ｑつまり
直並列変換回路Ｓ／ＰのフリップフロップＦＦ２の非反
転出力信号Ｆ２Ｑが供給される。また、フリップフロッ
プＦＦ４５に対応するナンドゲートＮＡ５の一方の入力
端子には、前段のフリップフロップＦＦ４４の非反転出
力信号Ｑが供給され、その他方の入力端子には、フリッ
プフロップＦＦ３１の非反転出力信号Ｑつまり直並列変
換回路Ｓ／ＰのフリップフロップＦＦ２の非反転出力信
号Ｆ２Ｑが供給される。さらに、フリップフロップＦＦ
４６に対応するナンドゲートＮＡ６の一方の入力端子に
は、前段のフリップフロップＦＦ４５の非反転出力信号
Ｑが供給され、その他方の入力端子には、フリップフロ
ップＦＦ３１の非反転出力信号Ｑつまり直並列変換回路
Ｓ／ＰのフリップフロップＦＦ２の非反転出力信号Ｆ２
Ｑが供給される。

【００２５】一方、フリップフロップＦＦ４７に対応す
るナンドゲートＮＡ７の一方の入力端子には、前段のフ
リップフロップＦＦ４６の非反転出力信号Ｑが供給さ
れ、その他方の入力端子には、コード検出回路ＣＤＤＴ
のフリップフロップＦＦ３２の非反転出力信号Ｑのイン
バータＶ２９による反転信号つまり直並列変換回路Ｓ／
ＰのフリップフロップＦＦ２の反転出力信号Ｆ２ＱＢが
供給される。また、フリップフロップＦＦ４８に対応す
るナンドゲートＮＡ８の一方の入力端子には、前段のフ
リップフロップＦＦ４７の非反転出力信号Ｑが供給さ
れ、その他方の入力端子には、上記インバータＶ２９の
出力信号のインバータＶ３０による反転信号つまり直並
列変換回路Ｓ／ＰのフリップフロップＦＦ２の非反転出
力信号Ｆ２Ｑが供給される。さらに、フリップフロップ
ＦＦ４９に対応するナンドゲートＮＡ９の一方の入力端
子には、前段のフリップフロップＦＦ４８の非反転出力
信号Ｑが供給され、その他方の入力端子には、フリップ
フロップＦＦ３２の非反転出力信号ＱのインバータＶ２
９による反転信号つまり直並列変換回路Ｓ／Ｐのフリッ
プフロップＦＦ２の反転出力信号Ｆ２ＱＢが供給され
る。

【００２６】ここで、コード検出回路ＣＤＤＴのフリッ
プフロップＦＦ３１〜ＦＦ３２ならびにＦＦ４１〜ＦＦ
５０のクロック入力端子ＣＫに供給される受信クロック
信号ＲＸＣは、図４に示されるように、１．０６２５Ｇ
Ｈｚの周波数を有する例えばデューティ５０％のパルス
信号とされ、フリップフロップＦＦ５１のクロック入力
端子ＣＫに供給される反転受信バイトアライン信号ＲＡ
Ｂは、ＣＯＭＭＡコードの最終ビットに対応するサイク
ルＡ９から３サイクル後のサイクルＢ３でロウレベルと
された後、その１０サイクル後のサイクルＣ３で再度ロ
ウレベルとされる。また、直並列変換回路Ｓ／Ｐのフリ
ップフロップＦＦ１の反転出力信号Ｆ１ＱＢは、そのデ
ータ入力端子Ｄに供給される受信シリアルデータＲＳＤ
を受信クロック信号ＲＸＣの１サイクル分だけ遅延させ
た信号であり、フリップフロップＦＦ２及びＦＦ３の反
転出力信号Ｆ２ＱＢ及びＦ３ＱＢは、それぞれ受信シリ
アルデータＲＳＤを１ビットずつ遅延させた信号であ
る。

【００２７】これらのことから、ナンドゲートＮＡ１の
出力信号のインバータＶ３１による反転信号つまりイン
バータＶ３１の出力信号Ｖ３１ｏｕｔは、直並列変換回
路Ｓ／ＰのフリップフロップＦＦ２及びＦＦ３の反転出
力信号Ｆ２ＱＢ及びＦ３ＱＢがともにハイレベルとされ
るとき、言い換えるならばフリップフロップＦＦ２及び
ＦＦ３を介してシフト伝達の過程にある受信シリアルデ
ータＲＳＤの対応する２ビットが、コード検出回路ＣＤ
ＤＴの検出対象となるＣＯＭＭＡコードの対応する２ビ
ットと一致しともに論理“０”とされるとき、選択的に
ハイレベルとされ、これを受けてフリップフロップＦＦ
４１の非反転出力信号Ｆ４１Ｑが次のサイクルで選択的
に有効レベルつまりハイレベルとされる。

【００２８】一方、ナンドゲートＮＡ２の出力信号のイ
ンバータＶ３２による反転信号つまりインバータＶ３２
の出力信号Ｖ３２ｏｕｔは、フリップフロップＦＦ４１
の非反転出力信号Ｆ４１Ｑがハイレベルとされ、かつ直
並列変換回路Ｓ／ＰのフリップフロップＦＦ２の非反転
出力信号Ｆ２Ｑがハイレベルとされるとき、言い換える
ならば受信シリアルデータＲＳＤの直前の２ビットが論
理“００”とされ、かつフリップフロップＦＦ２を介し
てシフト伝達の過程にある受信シリアルデータＲＳＤの
次の１ビットが、コード検出回路ＣＤＤＴの検出対象と
なるＣＯＭＭＡコードの対応する１ビットと同じ論理
“１”とされるとき選択的にハイレベルとされ、これを
受けてフリップフロップＦＦ４２の非反転出力信号Ｆ４
２Ｑが受信クロック信号ＲＸＣの次のサイクルで選択的
にハイレベルとされる。

【００２９】同様に、ナンドゲートＮＡ３〜ＮＡ９の出
力信号のインバータＶ３３〜Ｖ３９による反転信号つま
りインバータＶ３３〜Ｖ３９の出力信号Ｖ３３ｏｕｔ〜
Ｖ３９ｏｕｔは、それぞれ前段のフリップフロップＦＦ
４２〜ＦＦ３８の非反転出力信号Ｆ４２Ｑ〜Ｆ４８Ｑが
ハイレベルとされ、かつ直並列変換回路Ｓ／Ｐのフリッ
プフロップＦＦ２の非反転出力信号Ｆ２Ｑ又は反転出力
信号Ｆ２ＱＢがハイレベルとされるとき、言い換えるな
らば受信シリアルデータＲＳＤの直前の３ビットないし
９ビットが、検出対象となるＣＯＭＭＡコードの対応す
る３ビットないし９ビットとすべて一致し、かつフリッ
プフロップＦＦ２を介してシフト伝達の過程にある受信
シリアルデータＲＳＤの次の１ビットがＣＯＭＭＡコー
ドの対応する１ビットと一致するとき選択的にハイレベ
ルとされ、これを受けてフリップフロップＦＦ４３〜Ｆ
Ｆ４９の非反転出力信号Ｆ４３Ｑ〜Ｆ４９Ｑが受信クロ
ック信号ＲＸＣの次のサイクルで選択的にハイレベルと
される。

【００３０】これらの結果、コード検出回路ＣＤＤＴの
フリップフロップＦＦ４９の非反転出力信号Ｆ４９Ｑ
は、ＣＯＭＭＡコードの最終ビットに対応するサイクル
Ａ９から２サイクル後のサイクルＢ２で選択的にハイレ
ベルとされ、これを受けてフリップフロップＦＦ５０の
非反転出力信号Ｆ５０Ｑが受信クロック信号ＲＸＣの次
のサイクルで選択的にハイレベルとされる。前述のよう
に、フリップフロップＦＦ４９の非反転出力信号Ｆ４９
Ｑは、分周回路ＦＤにも供給され、この非反転出力信号
Ｆ４９Ｑのハイレベルを受けて反転受信バイトアライン
信号ＲＡＢが受信クロック信号ＲＸＣの次のサイクル、
つまりサイクルＢ３で選択的にロウレベルとされた後、
さらにその１０サイクル後のサイクル、つまりサイクル
Ｃ３で再度ロウレベルとされる。また、分周回路ＦＤ
は、図５に示されるように、フリップフロップＦＦ４９
の非反転出力信号Ｆ４９Ｑのハイレベルを受けて、その
立ち下がりつまりはコード検出信号ＣＯＭＤの立ち上が
りに対して所定のセットアップ時間ｔｂｅｆ及びホール
ド時間ｔａｆｔを有する受信バイトクロック信号ＲＢＣ
０及びＲＢＣ１を形成し、プロトコルデバイスＰＤに供
給する。

【００３１】コード検出回路ＣＤＤＴでは、反転受信バ
イトアライン信号ＲＡＢの立ち上がりを受けてフリップ
フロップＦＦ５１がセット状態とされ、その非反転出力
信号Ｆ５１Ｑつまりコード検出信号ＣＯＭＤが受信クロ
ック信号ＲＸＣの次のサイクルつまりサイクルＢ４に同
期してハイレベルとなる。このコード検出信号ＣＯＭＤ
は、１０サイクル後、つまりサイクルＣ３における反転
受信バイトアライン信号ＲＡＢの２回目の立ち上がりを
受けてロウレベルに戻される。

【００３２】コード検出回路ＣＤＤＴによって形成され
るコード検出信号ＣＯＭＤは、前述のように、プロトコ
ルデバイスＰＤに供給され、このプロトコルデバイス
は、コード検出信号ＣＯＭＤのハイレベルを受けてＣＯ
ＭＭＡコードが検出されたことを判定し、その後の３バ
イトつまり３０ビットがフレームに含まれる実質的な通
信データであることを識別する。これらの通信データ
は、コード検出回路ＣＤＤＴの分周回路ＦＤから出力さ
れる受信バイトクロック信号ＲＢＣ０及びＲＢＣ１に従
ってプロトコルデバイスＰＤに取り込まれ、受信処理さ
れる。

【００３３】以上のように、この実施例の送受信マクロ
セルＴＲＭＣに含まれるコード検出回路ＣＤＤＴは、受
信クロック信号ＲＸＣに従って動作しかつこれに同期し
てシリアル入力される入力データつまり受信シリアルデ
ータＲＳＤの直前の所定ビットが検出対象となる例えば
ＣＯＭＭＡコードの対応するビットと一致しているとき
選択的にその出力信号が有効レベルつまりハイレベルと
されるフリップフロップＦＦ４１〜ＦＦ４９と、受信シ
リアルデータＲＳＤの先頭の例えば２ビットがＣＯＭＭ
Ａコードの対応するビットと一致するとき、あるいは前
段のフリップフロップＦＦ４１〜ＦＦ４８の出力信号が
ハイレベルとされかつ受信シリアルデータＲＳＤの例え
ば次の１ビットがＣＯＭＭＡコードの対応するビットと
一致していることを識別して後段のフリップフロップＦ
Ｆ４２〜ＦＦ４９に伝達する例えば２入力の論理ゲート
つまりナンドゲートＮＡ１〜ＮＡ９とが順次交互に直列
結合されることにより構成される。したがって、コード
検出回路ＣＤＤＴのコード検出処理に供される論理ゲー
トは、最大でも２入力となり、その伝達遅延時間は図６
に例示される従来のコード検出回路に比較して充分に小
さなものとなる。この結果、コード検出回路ＣＤＤＴに
よるＣＯＭＭＡコード等のコード判定動作を１サイクル
内で終了させるべく高速化することができ、これによっ
てコード検出回路ＣＤＤＴを含む送受信マクロセルＴＲ
ＭＣ及びこれを含む高速通信用ＬＳＩならびにこれを含
む通信システムの高速化を図ることができる。

【００３４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ファイバチャネル規格対応の通信用ＬＳＩの送受
信マクロセル等を構成するコード検出回路を、受信クロ
ック信号に従って動作しかつこれに同期してシリアル入
力される入力データの直前の所定ビットが検出対象とな
るコードの対応するビットと一致しているとき選択的に
その出力信号が有効レベルとされるフリップフロップ
と、入力データの先頭の所定ビットが上記コードの対応
するビットと一致し、あるいは前段のフリップフロップ
の出力信号が有効レベルとされかつ入力データの次の所
定ビットが上記コードの対応するビットと一致している
ことを識別して後段のフリップフロップに伝達する例え
ば２入力の論理ゲートとを順次交互に直列結合すること
により構成することで、高速レートでシリアル入力され
る入力データを１ビットずつ検出対象となるコードの対
応するビットと比較照合し、その結果をフリップフロッ
プにより保持し、順次伝達して、上記コードと一致した
ことを１サイクル内で判定できるという効果が得られ
る。

【００３５】（２）上記（１）項により、コード検出回
路によるヘッダバイトコード等のコード判定動作を高速
化することができるという効果が得られる。 （３）上記（１）項及び（２）項により、コード検出回
路を含む送受信マクロセル等及びこれを含む高速通信用
ＬＳＩ等ならびにこれを含む通信システム等の高速化を
図ることができるという効果が得られる。

【００３６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、送受信マクロセルＴＲＭＣのブロッ
ク構成は、種々の実施形態を採りうるし、その伝送系回
路ＴＭ及びプロトコルデバイスＰＤとの間のインターフ
ェイス条件も、同様である。また、送信バイトクロック
信号ＴＢＣを生成するクロック発生回路は、特に水晶発
信回路であることを必須条件とはしないし、受信クロッ
ク信号ＲＸＣ，送信クロック信号ＴＸＣ，受信バイトク
ロック信号ＲＢＣ０及びＲＢＣ１ならびに送信バイトク
ロック信号ＴＢＣの周波数も任意に設定できる。

【００３７】図２において、直並列変換回路Ｓ／Ｐの具
体的回路構成は、この実施例による制約を受けない。図
３において、コード検出回路ＣＤＤＴを構成する論理ゲ
ートは、特に２入力のナンドゲートである必要はなく、
例えばその伝達遅延時間の許せる範囲で例えば３入力と
してもよい。この場合、コード検出回路ＣＤＤＴを構成
する各フリップフロップは、受信クロック信号ＲＸＣを
１／２分周したクロック信号に従って動作させる必要が
ある。また、例えば先頭のフリップフロップの前段に設
けられるナンドゲートは、受信シリアルデータＲＳＤの
先頭の３ビットとＣＯＭＭＡコードの対応する３ビット
とが一致したことを判定し、その後段に設けられるナン
ドゲートは、先頭のフリップフロップの非反転出力信号
がハイレベルとされ、かつ受信シリアルデータＲＳＤの
次の２ビットとＣＯＭＭＡコードの対応する２ビットと
が一致したことを判定するものとなる。コード検出回路
ＣＤＤＴの具体的構成は、本実施例による制約を受けな
いし、これを構成するフリップフロップ及び論理ゲート
の種類も任意に選択できる。

【００３８】図４及び図５において、受信シリアルデー
タＲＳＤならびに各クロック信号等の周波数や波形なら
びにその絶対的なレベル及び時間関係は、本発明の主旨
に影響を与えない。また、この実施例では、コード検出
信号ＣＯＭＤがＣＯＭＭＡコードの最終ビットに対応す
るサイクルＡ９から４サイクル後のサイクルＢ４で有効
レベルつまりハイレベルとされるものとしているが、さ
らに遅らせて例えばバイトの切れ目となるサイクルＣ０
等でハイレベルとしてもよい。

【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である送受
信マクロセルを構成するコード検出回路ならびにこれを
含む高速通信用ＬＳＩ及び通信システムに適用した場合
について説明したが、それに限定されるものではなく、
例えば、コード検出回路として単体で形成されるもの
や、同様なコード検出回路を含む各種の通信システムに
も適用できる。この発明は、少なくとも高速レートで伝
達される受信信号から特定のコードを検出するコード検
出回路ならびにこれを含む装置又はシステムに広く適用
できる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ファイバチャネル規格対応
の通信用ＬＳＩの送受信マクロセル等を構成するコード
検出回路を、受信クロック信号に従って動作しかつこれ
に同期してシリアル入力される入力データの直前の所定
ビットが検出対象となるコードの対応するビットと一致
しているとき選択的にその出力信号が有効レベルとされ
るフリップフロップと、入力データの先頭の所定ビット
が上記コードの対応するビットと一致し、あるいは前段
のフリップフロップの出力信号が有効レベルとされかつ
入力データの例えば次の１ビットが上記コードの対応す
るビットと一致していることを識別して後段のフリップ
フロップに伝達する例えば２入力の論理ゲートとを順次
交互に直列結合することにより構成することで、高速レ
ートでシリアル入力される入力データを１ビットずつ検
出対象となるコードの対応するビットと比較照合し、そ
の結果をフリップフロップにより保持し、順次伝達し
て、入力データと上記コードとが一致したことを１サイ
クル内で判定することができる。この結果、コード検出
回路によるヘッダバイトコード等のコード判定動作を高
速化することができ、これによってコード検出回路を含
む送受信マクロセル等及びこれを含む高速通信用ＬＳＩ
等ならびにこれを含む通信システム等の高速化を図るこ
とができる。

【図面の簡単な説明】

【図１】この発明が適用されたコード検出回路を含む送
受信マクロセルの一実施例を示すブロック図である。

【図２】図１の送受信マクロセルに含まれる直並列変換
回路の一実施例を示す回路図である。

【図３】図１の送受信マクロセルに含まれるコード検出
回路の一実施例を示す回路図である。

【図４】図３のコード検出回路の一実施例を示す信号波
形図である。

【図５】図１の送受信マクロセルの一実施例を示す信号
波形図である。

【図６】この発明に先立って本願発明者等が開発したコ
ード検出回路の一例を示す回路図である。

【符号の説明】

ＴＲＭＣ……送受信マクロセル、ＰＤ……プロトコルデ
バイス、ＴＭ……伝送系回路、ＸＯＳＣ……水晶発信回
路、ＩＢ……入力バッファ、ＰＬＬＲ……受信ＰＬＬ
（フェーズロックドループ）回路、ＦＤ……分周回路、
ＣＤＤＴ……コード検出回路、Ｓ／Ｐ……直並列変換回
路、ＰＬＬＴ……送信ＰＬＬ回路、Ｐ／Ｓ……並直列変
換回路、ＯＢ……出力バッファ。＋ＤＩＮ，−ＤＩＮ…
…入力データ、ＲＸＣ……受信クロック信号、ＲＳＤ…
…受信シリアルデータ、ＲＡＢ……反転受信バイトアラ
イン信号、ＣＯＭＤ……コード検出信号、ＲＸＤ０〜Ｒ
ＸＤ９……受信データ、ＲＢＣ０〜ＲＢＣ１……受信バ
イトクロック信号、ＴＢＣ……送信バイトクロック信
号、ＴＸＤ０〜ＴＸＤ９……送信データ、ＴＸＣ……送
信クロック信号、ＴＳＤ……送信シリアルデータ、＋Ｄ
ＯＵＴ，−ＤＯＵＴ……出力データ。ＦＦ１〜ＦＦ７１
……フリップフロップ、Ｖ１〜Ｖ５８……インバータ、
ＮＡ１〜ＮＡ１１……ナンドゲート、ＮＯ１……ノアゲ
ート。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 クロック信号又はその分周信号に従って
   動作し、かつ上記クロック信号に同期してシリアル入力
   される入力データの直前の所定ビットが検出対象となる
   コードの対応するビットと一致しているとき選択的にそ
   の出力信号が有効レベルとされるフリップフロップと、 上記入力データの先頭の所定ビットが上記コードの対応
   するビットと一致し、あるいは前段の上記フリップフロ
   ップの出力信号が有効レベルとされかつ上記入力データ
   の次の所定ビットが上記コードの対応するビットと一致
   していることを識別して後段の上記フリップフロップに
   伝達する論理ゲートとが順次交互に直列結合されてなる
   ことを特徴とするコード検出回路。
2. 【請求項２】 請求項１において、 上記フリップフロップのそれぞれは、上記クロック信号
   に従って動作するものであり、 上記論理ゲートのそれぞれは、２入力の実質的な論理積
   回路を中心に構成されるものであることを特徴とするコ
   ード検出回路。
3. 【請求項３】 請求項１又は請求項２において、 上記コード検出回路は、ファイバチャネル規格対応の通
   信用ＬＳＩの送受信マクロセルを構成するものであるこ
   とを特徴とするコード検出回路。
4. 【請求項４】 請求項３において、 上記入力データは、その所定ビットをもってバイトを構
   成するものであり、 上記送受信マクロセルは、上記入力データを上記バイト
   単位で直並列変換する直並列変換回路を含むものであっ
   て、 上記コードには、バイトアライン用のヘッダバイトコー
   ドが含まれるものであることを特徴とするコード検出回
   路。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記通信用ＬＳＩは、ＣＭＯＳ回路を基本素子として構
   成されるものであることを特徴とするコード検出回路。