JPH11191298A

JPH11191298A - 半導体不揮発性記憶装置

Info

Publication number: JPH11191298A
Application number: JP35925897A
Authority: JP
Inventors: Toshihiro Tanaka; 利広田中; Yutaka Shinagawa; 裕品川; Kazuyoshi Shiba; 和佳志波; Kazufumi Suzukawa; 一文鈴川; Masamichi Fujito; 正道藤戸; Takafumi Oshima; 隆文大島; Sonoko Abe; 園子阿部; Kiyoshi Matsubara; 清松原
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-12-26
Filing date: 1997-12-26
Publication date: 1999-07-13
Anticipated expiration: 2017-12-26
Also published as: US6480418B2; US20020008992A1; JP3990485B2; KR100660507B1; US6307780B1; KR19990063272A; TW410343B; US6122196A

Abstract

(57)【要約】【課題】メモリアレイを構成するメモリセルの接続を
副ビット線の階層構成とする技術はビット線の寄生容量
を軽減でき、さらに読み出し動作速度の高速化に有効な
メモリセル接続方式と差動型センスアンプの差入力の取
り方を提供する。【解決手段】メモリセル接続方式として主ビット線Ｂ
Ｌと副ビット線を接続するSiD-MOSの他に副ビット線に
対し、副ビット線をディスチャージを行うトランジスタ
SiDB-MOSを備える。読み出し動作において、そのゲート
信号SiDBは、SiD-MOSのゲート信号SiDの相補信号とす
る。差動型センスアンプを用い、読み出しビット線とリ
ファレンスビット線のプリチャージはSiD-MOSを選択す
る前に行う。さらに、読み出しビット線に対しメモリセ
ルのおおよそ1/2電流をメモリセル電流を打ち消す方向
に流す機能を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置における読み出し動作速度の高速化技術に関し、
例えば電気的書き換え可能なフラッシュメモリおよびフ
ラッシュメモリを内蔵したシングルチップマイクロコン
ピュータに適用して有効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリのような半導体不揮発
性記憶装置内のメモリアレイを構成するメモリセルの接
続を、主ビット線と副ビット線の階層構成とする技術は
ビット線の寄生容量を軽減でき、読み出し動作速度の高
速化に有効な手段である。

【０００３】このような例として、特開平4-14871号公
報には、ビット線を階層とするDINOR型メモリセル接
続、特開平6-077437号公報には、ビット線およびソース
線を階層とするAND型メモリセル接続、特開平7-153857
号公報には、ビット線およびソース線を階層し、さらに
隣接メモリセル群のソースを共通としたHICR型メモリセ
ル接続が提案されている。

【０００４】また、フラッシュメモリのような半導体不
揮発性記憶装置の読み出し動作を高速に行うためには、
差動型センスアンプ方式が有効な手段である。差動入力
となる読み出しビット線（以下データ線）とリファレン
スビット線（以下リファレンス線）の取り方およびデー
タ線とリファレンス線の電流差（電圧差）を発生する従
来技術を以下に説明する第1に1991年のアイ・イー・イー・イー、インターナシ
ョナル、ソリッド-ステート、サーキッツコンファレン
ス（IEEE INTERNATIONAL SOLID-STATE CIRCUITSCONFERE
NCE )の頁260〜261に記載の公知例がある。

【０００５】この第１の公知例は、データ線が接続され
る正規のメモリセルアレイの他に、専用のリファレンス
線として用いられるダミーのビット線を持つメモリアレ
イであり、センスアンプ方式は折り返しビット線方式で
ある。差動入力としてはデータ線のメモリセルのモ1モ,モ0
モのセンスアンプ内の電圧に対して、リファレンス線側
では1/2の電圧となるセンスアンプ感度とする差動セン
スアンプである。

【０００６】第2に 1995年のアイ・イー・イー・イー、
インターナショナル、ソリッド-ステート、サーキッツ
コンファレンス（IEEE INTERNATIONAL SOLID-STATE CIR
CUITS CONFERENCE )の頁124〜125に記載のものがある。

【０００７】第２の公知例でのセクタ読み出しは、メモ
リマットがセンスアンプに対して開放型(open bit lin
e)であり、データ線側にのみ、あらかじめプリチャージ
し、メモリセルの情報によりプリチャージレベルを保つ
またはメモリセルによりディスチャージされた後、リフ
ァレンス線側のビット線に対しプリチャージ電圧の1/2
を供給する差動方式である。また、同公知でのランダム
バイト読み出し動作では、メモリマット以外にダミーメ
モリセルを専用のリファレンス線とし用い、そのダミー
メモリセルにリファレンス電流の1/2を流させ、差動入
力とする方式である。

【０００８】

【発明が解決しようとする課題】しかしながら、上記特
開平4-14871、特開平6-077437、特開平7-153857の各公
報に記載のフラッシュメモリのメモリセル接続方式にお
いて、主ビット線と副ビット線を接続するトランジスタ
SiD-MOSは、高電圧印加を可能するトランジスタで構成
される。なぜならば、メモリセルの書き換え動作時にメ
モリセルのドレイン端子またはソース端子に高電圧を印
加して、メモリセルのしきい値電圧を書き換えるためで
ある。そのため、トランジスタSiD-MOSの電流供給能力
は低くなり、選択および非選択の信号波形に遅れが生じ
る。

【０００９】また、ビット線と副ビット線を接続するト
ランジスタSiD-MOSの読み出し動作での役割（on状態）
は、ビット線のプリチャージ、センシング、ディスチャ
ージである。

【００１０】図2は読み出し動作における主ビット線と
副ビット線を接続するトランジスタSiD-MOSのゲート信
号SiD(i=0,i=1)の波形と読み出し動作における役割を示
す。ゲート信号SiDはビット線本数（数千ビット）に一
致するトランジスタSiD-MOSを駆動するため、 SiD信号
の波形は立ち上がり、立ち下がりともなだらかである。
主ビット線と副ビット線を接続するトランジスタSiD-MO
Sのゲート信号SiDが完全に閉まっていない状態で、プリ
チャージを行うと副ビット線の電圧が上がる。次の読み
出しサイクルでは、差動型センスアンプの読み出しビッ
ト線とリファレンスビット線に電圧差が生じる。この電
圧差は読み出し動作に影響し、安定した高速読み出しの
妨げとなる。したがって、プリチャージの開始は、SiD
信号が立ち下がるまで、またなければならなく、その時
間がオーバーヘッドとなる。

【００１１】さらに、センシング後の主ビット線のディ
スチャージおよび副ビット線のディスチャージが終了し
た後、トランジスタSiD-MOSのゲート信号SiDを切り換え
る。SiD信号が立ち上がっていないと副ビット線のディ
スチャージが行えない。

【００１２】したがって、トランジスタSiD-MOSのゲー
ト信号の切り換え時間（立ち上がり時間、立ち下がり時
間）が無駄の時間となっている。

【００１３】差動型センスアンプを用いた従来技術のIS
SCC91,pp260-261およびISSCC95,pp124-125では、メモリ
マット以外に専用のリファレンス線が接続されるダミー
のビット線を持つ折り返しビット線方式、メモリマット
がセンスアンプに対して開放型(open bit line)方式、
メモリマット以外にダミーメモリセルを専用のリファレ
ンス線用とする方式が提案されている。しかしながら、
データ線とリファレンス線でカラム（Ｙ系）構成が異な
るため寄生容量、寄生抵抗に差ができる。また、制御信
号が異なるためタイミングがずれる。さらに、データ線
とリファレンス線が同一メモリアレイにない場合はノイ
ズが異なる。リファレンス線用のメモリセルが固定され
るため、読み出しディスターブの影響を常に受けてい
る。これらは、読み出し速度の高速化を妨げている要因
である。

【００１４】本発明の目的は、読み出し動作速度の高速
化を図ることができる半導体不揮発性記憶装置そして当
該半導体不揮発性記憶装置を搭載したデータプロセッサ
を提供することである。メモリセルの接続を主ビット線
と副ビット線の階層構成で、センスアンプを差動型とす
る半導体不揮発性記憶装置そして当該半導体不揮発性記
憶装置を搭載したデータプロセッサを提供し、読み出し
動作速度の高速化を図ることを目的とする。

【００１５】

【課題を解決するための手段】上記の課題を解決するた
めの、本発明の一例は、主ビット線と、主ビット線に接
続される副ビット線と、副ビット線にソース・ドレイン
経路が接続され、制御ゲートを有する不揮発性半導体メ
モリセルをアレイ状に複数配置したメモリセルアレイと
を有し、主ビット線と、これに接続される副ビット線の
間に第１のトランジスタのソース・ドレイン経路を配置
し、副ビット線に、第２のトランジスタのソース・ドレ
イン経路を配置したことを特徴とする。

【００１６】このとき、第１のトランジスタと第２のト
ランジスタは、相補的にオン・オフされることが好適で
ある。また、主ビット線１つに対して、副ビット線が複
数接続としてもよい。

【００１７】動作的には、後に説明するように、第１の
トランジスタが第１の状態で第２のトランジスタが第２
の状態の時にメモリセルのセンシングが行われ、第１の
トランジスタが第２の状態で第２のトランジスタが第１
の状態の時に副ビット線の電位が変化する。

【００１８】さらに、第１のトランジスタが第１の状態
で第２のトランジスタが第２の状態の時に主ビット線の
電位が変化する。

【００１９】本発明において開示される発明のうち代表
的なものの概要を簡単に説明すれば下記の通りである。

【００２０】まず、新たなメモリセル接続方式として主
ビット線と副ビット線を接続するトランジスタSiD-MOS
の他に副ビット線に対し、副ビット線をディスチャージ
を行うトランジスタSiDB-MOSを備える。該副ビット線を
ディスチャージを行うトランジスタのゲート信号SiDB
は、メモリセルの接続を主ビット線と副ビット線の階層
構成としているトランジスタSiD-MOSのゲート信号SiDの
相補信号とする。

【００２１】図3に読み出し動作速度の高速化を実現す
る、本発明の主ビット線と副ビット線を接続するトラン
ジスタSiD-MOSのゲート信号SiD(i=0,i=1)の波形を示
し、副ビット線のディスチャージを行うトランジスタSi
DB-MOSの、ゲート信号SiDB(i=0,i=1)の読み出し動作に
おける役割を説明する。

【００２２】副ビット線のディスチャージを行うトラン
ジスタSiDB-MOSにより、副ビット線のディスチャージ時
間を読み出しサイクルの外に割り当てることができる。
選択しているサイクル以外の時間を、その副ビット線の
ディスチャージに使うことができる。そのため、トラン
ジスタSiD-MOSのゲート端子信号が選択される前に、主
ビット線および副ビット線のプリチャージを開始するこ
とが可能となる。このように、プリチャージを前倒しに
行なう機能を備えることで読み出し動作のサイクルを短
縮でき、高速読み出し動作が可能となる。

【００２３】さらに、主ビット線と副ビット線の階層構
成としているトランジスタSiD-MOSのゲート端子を2系統
とする。差動型センスアンプの入力信号のデータ線とリ
ファレンス線は、同一メモリアレイ内であり、データ線
のメモリセル群に近接するメモリセル群をリファレンス
線とする。データ線とリファレンス線のメモリセル群を
選択するトランジスタSiD-MOSのゲート信号SiDは同じ信
号である。

【００２４】また、データ線およびリファレンス線の隣
接ビット線の電位は接地電圧VSSとする読み出し動作の
機能を備えている。

【００２５】差動型センスアンプは、データ線およびリ
ファレンス線をプリチャージ中またはプリチャージ後
に、データ線に対しメモリセルのおおよそ1/2電流をメ
モリセル電流を打ち消す方向に流す機能を備えている。
前記、記載の読み出し速度の高速化を妨げている要因で
ある課題を解決できる。

【００２６】メモリセル接続の別手段としては、該副ビ
ット線をディスチャージを行うトランジスタSiDB-MOSの
ソース端子電圧を読み出し動作時のメモリセルのドレイ
ン端子電圧とし、メモリセルのソース端子電圧を接地電
圧とする読み出し動作を備える。プリチャージが不要と
なり読み出し速度の高速化が図れる。

【００２７】またメモリセル接続の別手段としては、該
副ビット線をディスチャージを行うトランジスタSiDB-M
OSのソース端子電圧を接地電圧とし、メモリセルのソー
ス端子電圧を読み出し動作時のメモリセルのドレイン端
子電圧とする読み出し動作を備える。ディスチャージが
不要となり読み出し速度の高速化が図れる。

【００２８】副ビット線とメモリセルのソース端子間に
配置したトランジスタSiDB-MOS を、メモリセルの書き
換え（書込み、消去）動作で使用する。メモリセルのド
レイン端子またはソース端子に電圧を印加する動作中、
トランジスタSiDB-MOS によりメモリセルのドレイン端
子とソース端子とを接続し、メモリセルのドレインおよ
びソースの寄生容量の充放電をメモリセルに流すことを
防止する動作を備える。メモリセルへのダメージを緩和
する。

【００２９】

【発明の実施の形態】（実施例）以下、本発明の実施例
を図面に基づいて詳細に説明する。

【００３０】図１は本発明の一実施例である半導体不揮
発性記憶装置およびシングルチップマイクロコンピュー
タに内蔵した半導体不揮発性記憶装置おいて、原理を説
明するためのメモリセル接続とメモリアレイ構成および
差動型センスアンプ回路接続関係を示す図、図２は従来
の読み出し動作に対してのSiDの波形と、読み出し動作
における役割を示す概略図、図３は本実施例のSiD波形
と、SiDB-MOS波形と、読み出し動作における役割を示す
概略図、図4は本実施例の半導体不揮発性記憶装置を示
す機能ブロック図、図5は内蔵電源回路の機能ブロック
図、図6、図7は半導体不揮発性メモリセルのトランジス
タを示す断面図、図8〜図10は従来のメモリアレイを構
成するメモリセル群の接続方式を示す回路図、図11〜図
13は本実施例における接続方式を示す回路図、図14はメ
モリセルの書き換え動作で発生する充電電流を示す断面
模式図、図15は本発明による充電電流を対策した断面模
式図、図16はそのタイミング波形を示す図、図17は従来
の主ビット線、副ビット線等の電位波形を示す図、図18
は本発明の主ビット線、副ビット線等の電位波形を示す
図、図19は本発明のタイミング波形を示す図、図20は半
導体不揮発性記憶装置を内蔵したシングルチップマイク
ロコンピュータを示す機能ブロック図、図21はその読み
出し動作を示す図、図22は半導体不揮発性記憶装置を用
いたコンピュータシステムを示す機能ブロック図、図23
は半導体不揮発性記憶装置を用いたカードシステムを示
す機能ブロック図である。

【００３１】図4により本実施例の半導体不揮発性記憶
装置の構成を説明する。本実施例の半導体不揮発性記憶
装置は、たとえばしきい値電圧を電気的に書き換え可能
なトランジスタからなるメモリアレイにより構成される
フラッシュメモリであり、メモリアレイＭｅｍｏｒｙ
Array、行アドレスバッファＸＡＤＢ、行アドレスデコ
ーダＸＤＣＲ、データラッチ回路DL、センスアンプ回路
ＳＡ、第1の列ゲートアレイ回路YG-Gate、第2の列ゲー
トアレイ回路YW-Gate、第3の列ゲートアレイ回路YT-Gat
e、列アドレスバッファＹＡＤＢ、列アドレスデコーダ
ＹＤＣＲ、ソース・チャネル電位切り換え回路ＳＶＣ、
入力バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マ
ルチプレクサ回路ＭＰ、モードコントロール回路ＭＣ、
コントロール信号バッファ回路ＣＳＢ、内蔵電源回路Ｖ
Ｓなどから構成されている。

【００３２】また、この半導体不揮発性記憶装置におい
て、コントロール信号バッファ回路ＣＳＢには、特に制
限されるものではないが、たとえば外部端子／ＣＥ、／
ＯＥ、／ＷＥ、ＳＣなどに供給されるチップイネーブル
信号、アウトプットイネーブル信号、ライトイネーブル
信号、シリアルクロック信号などが入力され、これらの
信号に応じて内部制御信号のタイミング信号を発生し、
またモードコントロール回路ＭＣから外部端子Ｒ／（／
Ｂ）にレディ／ビジィ信号が出力されている。なお、本
実施例における／ＣＥ、／ＯＥ、／ＷＥなどの「／」は
相補信号を表している。

【００３３】さらに、内蔵電源回路ＶＳにおいては、特
に制限されるものではないが、たとえば外部から電源電
圧Ｖｃｃが入力され、読み出しワード線電圧Ｖｒｗ、書
き込みワード線電圧Ｖｗｗ、低いしきい値電圧ＶｔｈＬ
に対応する書き込みベリファイワード線電圧Ｖｗｖ、消
去ワード線電圧Ｖｅｗ、高いしきい値電圧ＶｔｈＨに対
応する消去ベリファイワード線電圧Ｖｅｖ、消去チャネ
ル・ソース電圧Ｖｅｃ、書き込みドレイン端子電圧Ｖｗ
ｄ、センスアンプ回路電圧VSA、書き込みドレイン電圧
トランスファー電圧Vwtなどが生成されるようになって
いる。なお、上記各電圧は外部から供給されるようにし
てもよい。

【００３４】ここで生成された各電圧は、読み出しワー
ド線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き込
みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧Ｖ
ｅｗ、消去ベリファイワード線電圧Ｖｅｖおよび書き込
みドレイン電圧トランスファー電圧Vwtが列アドレスデ
コーダＸＤＣＲに、消去チャネル・ソース電圧Ｖｅｃが
ソース・チャネル電位切り換え回路ＳＶＣに、書き込み
ドレイン端子電圧Ｖｗｄがデータラッチ回路DLに、セン
スアンプ回路電圧VSAがセンスアンプ回路SA、書き込み
ドレイン電圧トランスファー電圧Vwtが列ゲートアレイ
回路YW-Gate、YT-Gateにそれぞれ入力されている。

【００３５】図4においてセンスアンプ回路SAは図1に示
す信号PC、HPC0、HPC1、DCSをゲート入力とするトラン
ジスタを含む。第3の列ゲートアレイ回路YT-GateはDCB
0、DCB1をゲート入力とするトランジスタを含む。

【００３６】この半導体不揮発性記憶装置においては、
外部端子から供給される行、列アドレス信号ＡＸ、ＡＹ
を受ける行、列アドレスバッファＸＡＤＢ、ＹＡＤＢを
通して形成された相補アドレス信号が行、列アドレスデ
コーダＸＤＣＲ、ＹＤＣＲに供給される。また特に制限
されるものではないが、たとえば上記行、列アドレスバ
ッファＸＡＤＢ、ＹＡＤＢは装置内部のチップイネーブ
ル選択信号により活性化され、外部端子からのアドレス
信号ＡＸ、ＡＹを取り込み、外部端子から供給されたア
ドレス信号と同相の内部アドレス信号と逆相のアドレス
信号とからなる相補アドレス信号を形成する。

【００３７】行アドレスデコーダＸＤＣＲは、行アドレ
スバッファＸＡＤＢの相補アドレス信号に従ったメモリ
セル群のワード線ＷＬの選択信号を形成し、列アドレス
デコーダＹＤＣＲは、列アドレスバッファＹＡＤＢの相
補アドレス信号に従ったメモリセル群のビット線BLの選
択信号を形成する。これにより、メモリアレイＭｅｍｏ
ｒｙ Array内において、任意のワード線ＷＬおよびビ
ット線BＬが指定されて所望とするメモリセルが選択さ
れる。

【００３８】特に制限されるものではないが、たとえば
メモリセルの選択は８ビットないし１６ビットあるいは
32ビット単位などでの書き込み、読み出しを行うために
行アドレスデコーダＸＤＣＲと列アドレスデコーダＹＤ
ＣＲによりメモリセルは８個ないし１６個あるいは32個
などが選択される。１つのデータブロックのメモリセル
はワード線方向（行方向）にＸ個、データ線方向（列方
向）にＹ個とすると、Ｘ×Ｙ個のメモリセル群のデータ
ブロックが８個ないし１６個あるいは32個などから構成
される。

【００３９】ところで、本実施例において、内蔵電源回
路ＶＳで発生する電圧は、内蔵電源電圧値が外部電源電
圧Ｖｃｃより低い電圧値の発生には、抵抗またはＭＯＳ
トランジスタを用いて外部電源電圧Ｖｃｃを分圧させ、
また外部電源電圧Ｖｃｃより高い電圧値の発生には、昇
圧ポンプ回路を用いる。

【００４０】図5では、内蔵電源電圧の精度を必要とす
る場合のブロック構成を説明する。内蔵電源回路ＶＳ
は、基準電圧発生回路Reference Voltage Generator、
降圧回路Voltage Lowering Circuit、昇圧ポンプ回路Bo
oster Pump Circuit、リミッタ回路Limiter Circuit、
電源切り換え回路から構成され、出力電源電圧はたとえ
ばワード線WLを選択する行アドレスデコーダＸＤＣＲ内
の電源変換回路VoltageTransformer、ドライバー回路Dr
iverに接続され、モードコントロール回路ＭＣから制御
されている。低いしきい値電圧ＶｔｈＬに対応する書き
込みベリファイワード線電圧Ｖｗｖの発生は、カレント
ミラー回路などで構成される降圧回路に基準電圧発生回
路の基準電圧を用いることにより、電圧精度の向上が図
れる。また、メモリセルの高いしきい値電圧をベリファ
イするワード線電圧Ｖｅｖの発生は、昇圧ポンプ回路で
発生させた後、基準電圧発生回路の基準電圧をリミッタ
回路に用いることにより、電圧精度の向上が図れる。

【００４１】読み出し動作時のプリチャージおよび1/2
電流を発生するトランジスタの電源電圧VSAは、書き込
みベリファイワード線電圧Ｖｗｖの発生と同様にカレン
トミラー回路などで構成される降圧回路に基準電圧発生
回路の基準電圧を用いることにより、電圧精度の向上が
図れる。

【００４２】上記メモリセルは、特に制限されるもので
はないが、たとえばＥＰＲＯＭのメモリセルと類似の構
成であり、制御ゲートと浮遊ゲートとを有する公知のメ
モリセル、または制御ゲートと浮遊ゲート、および選択
ゲートを有する公知のメモリセルである。ここでは、制
御ゲートと浮遊ゲートとを有するメモリセルの構造を説
明する。

【００４３】図6のメモリセルは、スタック型のメモリ
セル構造である。

【００４４】図7はスプリット型のメモリセル構造であ
る。特に制限されるものではないが、たとえば単結晶Ｐ
型シリコンからなる半導体基板上に形成される。

【００４５】すなわち、この不揮発性メモリセルは、図
6および図7に示すようにワード線電極1、ドレイン電極
2、ソース電極3、基板電極4、制御ゲート5、浮遊ゲート
6、ドレイン・ソース領域の高不純物濃度のＮ型拡散層
7、層間絶縁膜8、トンネル絶縁膜9、Ｐ型基板10からな
るトランジスタ１素子によって、１つのフラッシュ消去
型のＥＥＰＲＯＭセルが構成されている。

【００４６】メモリセルを複数接続するメモリセル群に
ついては、種々の接続例が提案されており、特に制限さ
れるものではないが、たとえば図8〜図10に示すような
ＤＩＮＯＲ接続方式、ＡＮＤ接続方式、ＨＩＣＲ接続方
式などがあり、そのメモリセル接続方式に対して本発明
である副ビット線をディスチャージを行うトランジスタ
SiDB-MOSを副ビット線に接続する。

【００４７】図11〜図13に示すものは、図8〜図10に対
応する本発明のメモリセル接続方式である。しかし、こ
れに制限されるものではなく、主ビット線と副ビット線
の階層構成としているトランジスタSiD-MOSを含む他の
接続方式にも本発明を適用することは可能である。

【００４８】図8は、ＤＩＮＯＲ接続方式によるメモリ
セルの接続例であり、ビット線を階層構成とするトラン
ジスタSiD-MOSをメモリセル以外に含んでいる。メモリ
セルのＭＯＳトランジスタのゲート端子はワード線WL0
〜WLiに接続され、メモリセル群のドレイン端子は副ビ
ット線に接続され、ビット線を階層構成とするトランジ
スタSiD-MOSを介してビット線BL0〜BL2に接続される。
また、メモリセルのソース端子は共通ソース線に接続さ
れる。DINOR接続方式で本発明を適用した接続方式を図1
1に示す。副ビット線とメモリセルのソースに対してト
ランジスタSiDB-MOSを配置する。

【００４９】図9は、ＡＮＤ接続方式による接続例を示
し、主ビット線と副ビット線を階層構成とするトランジ
スタSiD-MOSと、共通ソース線とメモリセル群の副ソー
ス線を階層構成とするトランジスタSiS-MOSがメモリセ
ルのドレイン端子およびソース端子に接続される。Ａ
ＮＤ接続方式で本発明を適用した接続方式を図12に示
す。副ビット線とメモリセル群の副ソース線に対してト
ランジスタSiDB-MOSを配置する。

【００５０】図10は、ＨＩＣＲ接続方式によるメモリセ
ルの接続例で、隣接メモリセル群の副ソース線を共通と
している。 HICR接続方式で本発明を適用した接続方式
を図13に示す。副ビット線と隣接メモリセル群の共通副
ソース線に対してトランジスタSiDB-MOSを配置する。

【００５１】具体的に、DINOR接続方式に適用したメモ
リセル接続方式を示す図1と半導体不揮発性記憶装置の
構成を示す図4を用い接続関係を明らかにする。メモリ
アレイは、メモリセルＭＯＳＭ0〜Ｍ15と、ワード線Ｗ
Ｌ０〜ＷＬ3、ビット線BＬ０〜BＬ3、ビット線階層トラ
ンジスタSiD-MOSのゲート信号S0D〜S1D、副ビット線と
メモリセルのソースに対して配置したトランジスタSiDB
-MOSのゲート信号S0DB〜S1DB、および共通のソース線と
により構成されている。共通のソース線の電位およびメ
モリセルアレイのウェルの電位は、ソース・チャネル電
位切り換え回路ＳＶＣにより切り換えられる。図1のメ
モリアレイにおいて、同じ行に配置されたメモリセル、
たとえばM0,M2,M4,M6の制御ゲートは同一のワード線Ｗ
Ｌ０に接続され、同じ列に配置されたメモリセル、たと
えばM0,M1のドレインはS0D信号をゲートとするトランジ
スタSiD-MOSを介し、M8,M9のドレインはS1D信号をゲー
トとするトランジスタSiD-MOSを介し同一のビット線BＬ
０に接続されている。

【００５２】メモリセル群とトランジスタSiD-MOSのゲ
ート信号の関係は、次の通りである。メモリセル群M0,M
1、メモリセル群M6,M7、メモリセル群M10,M11およびメ
モリセル群M12,M13の副ビット線はS0D信号をゲートとす
るトランジスタSiD-MOSを介しおのおののビット線BL0、
BL3、 BL1およびBL2に接続される。メモリセル群M2,M
3、メモリセル群M4,M5、メモリセル群M8,M9およびメモ
リセル群M14,M15の副ビット線はS1D信号をゲートとする
SiD-MOSを介しビット線BL1、 BL2、 BL0およびBL3に接
続される。

【００５３】図１から明かのように、おのおののメモリ
セル群の副ビット線とメモリセルのソースを接続するト
ランジスタSiDB-MOSのゲート信号は、そのメモリセル群
の副ビット線とビット線を接続するトランジスタSiD-MO
Sのゲート信号の相補信号である。

【００５４】主ビット線BＬ０〜BＬ3の片側には、制御
信号YWをゲート信号とするトランジスタYW-MOSが接続さ
れ、 YW-MOSを介しメモリセルの書き込みの情報を保持
するデータラッチ回路DLが接続される。ビット線BＬ０
〜BＬ3のもう一方側には書き換え動作時のビット線電位
がセンスアンプ回路SA等に伝わることを阻止する制御信
号YTをゲート信号とするトランジスタYT-MOSが接続され
る。さらに、上記列アドレスデコーダＹＤＣＲによって
形成された選択信号を受ける列選択スイッチYG-MOSを介
してセンスアンプ回路SAに接続される。トランジスタYW
-MOSおよびYT-MOSは高電圧印加を可能するトランジスタ
で構成される。

【００５５】図4において、データ入出力線には外部端
子Ｉ／Ｏからマルチプレクサ回路ＭＰを介して入力され
る書き込み信号を受ける書き込みデータの入力バッファ
回路ＤＩＢの外部端子が、書き込み時にオンとなる書き
込み制御信号を受けるスイッチＭＯＳを介して接続さ
れ、書き込み情報を主ビット線を経由してデータラッチ
回路DL に情報が保持される。この書き込み時には、デ
ータラッチ回路DLの電源電圧がメモリセルのドレイン端
子電圧となり、入力された情報によりメモリセルの書き
込みが行なわれる。

【００５６】読み出し動作においては、センスアンプ回
路SAが動作し、さらに読み出しデータの出力バッファ回
路ＤＯＢを通りマルチプレクサ回路ＭＰを介して外部端
子Ｉ／Ｏに接続される。

【００５７】しきい値の高いメモリセルは、その浮遊ゲ
ートに電子が蓄積されているため、制御ゲートすなわち
ワード線ＷＬに選択電位を与えてもドレイン電流は流れ
ない。他方、浮遊ゲートに電子の注入が行われていない
メモリセルのしきい値は低く、ワード線ＷＬに選択電位
を与えた場合に電流が流れる。このドレイン電流をセン
スアンプ回路ＳＡで読み出すことにより、メモリセルの
しきい値の高低を記憶装置の情報とする。

【００５８】読み出し動作、書き換え動作（消去動作お
よび書き込み動作）などの動作モードには、上記外部端
子／ＣＥ、／ＷＥのチップイネーブル信号、ライトイネ
ーブル信号の活性と外部端子Ｉ／Ｏのデータ、たとえば
読み出し動作００Ｈ、消去動作２０Ｈ、書き込み動作１
０Ｈなどによるコマンド入力により各動作モードとな
り、この場合にコントロール信号バッファ回路ＣＳＢで
各動作に必要な内部信号を発生する。

【００５９】また、書き換え動作中であるか、書き換え
動作が終了したか、消去動作中か否か、書き込み動作中
か否かをステータスポーリングまたはレディ／ビジィ信
号などにより外部から知ることを可能とする。セクタ単
位での連続的な読み出し動作およびセクタ単位での書き
込みデータ（セクタデータ）の受け付けなどにおいて
は、外部端子ＳＣからの信号に同期させて出力および入
力させてもよい。

【００６０】以下、消去動作について説明する。選択メ
モリセルの各電圧は、制御ゲートに例えば10V程度、ウ
ェルおよびソースに負の電圧例えば-9V程度を印加す
る。浮遊ゲートとチャンネル間とに電圧差が生じ、チャ
ンネル内の電子が浮遊ゲート内にFowler-Nordheimトン
ネル現象で注入される。メモリセルのドレイン端子はop
enとし、メモリセルを介した定常電流が流れることを防
止する。図4においてアドレスデコーダＸＤＣＲに供給
される電圧が消去ワード線電圧Ｖｅｗであり、消去チャ
ネル・ソース電圧Ｖｅｃがソース・チャネル電位切り換
え回路ＳＶＣに供給される。ビット線を階層構成とする
トランジスタSiD-MOSのゲート信号は、負電圧の消去チ
ャネル・ソース電圧Ｖｅｃとなる。また、副ビット線と
メモリセルのソース間トランジスタSiDB-MOSのゲート信
号は、接地電圧VSS(0V)とする。

【００６１】これにより、消去時のメモリセルのしきい
値電圧を、読み出し時の選択ワード線電圧であるＶｒｗ
以上とすることができる。消去動作では、消去を何回か
に分けた消去パルスの繰り返し印加によって消去を行な
うとともに、消去後に毎回、メモリセルのしきい値電圧
を検証する動作（消去ベリファイ）が行なわれる。消去
ベリファイワード線電圧Ｖｅｖは例えば5V程度に設定さ
れる。

【００６２】書き込み動作では、制御ゲートを例えば-9
V 程度の負の電圧を印加し、書き込みのメモリセルのド
レイン端子には選択的に例えば5V程度の電圧を印加する
ことで、浮遊ゲートとドレイン間とに電圧差が生じ、浮
遊ゲート内の電子がドレイン側にFowler-Nordheimトン
ネル現象で引き抜かれる。非選択のメモリセルのドレイ
ン端子には接地電圧のVSS(0V)を印加することで、電圧
差を抑え、浮遊ゲート内の電子の放出を防ぐ。図4にお
いてアドレスデコーダＸＤＣＲに供給される電圧が書き
込みワード線電圧Ｖｗｗであり、書き込みドレイン端子
電圧Ｖｗｄがデータラッチ回路DLに供給される。ビット
線を階層構成とするトランジスタSiD-MOSのゲート信号
は、 SiD-MOS自身のしきい値電圧を考慮して例えば6V程
度の電圧を印加する。また、副ビット線とメモリセルの
ソース間トランジスタSiDB-MOSのゲート信号は、消去時
同じ接地電圧のVSS(0V)とする。

【００６３】これにより、書き込み時のメモリセルのし
きい値電圧を、読み出し時の選択ワード線電圧であるＶ
ｒｗ以下とすることができる。書き込み動作では、消去
動作と同様に書き込みを何回かに分けた書き込みパルス
の繰り返し印加によって書き込みを行なうとともに、書
き込み後に毎回、メモリセルのしきい値電圧を検証する
動作（書き込みベリファイ）が行なわれる。書き込みベ
リファイワード線電圧Ｖｗｖは例えば2V程度に設定され
る。

【００６４】メモリセルの書き換え動作（書込み動作、
消去動作）で、メモリセルのドレイン端子またはソース
端子に電圧を印加すると図14に示すように、ワード線す
なわち制御ゲートの電圧が正電圧で有れば、メモリセル
のドレインおよびソースの寄生容量の充放電流がメモリ
セルに流れる。この瞬間には、ホットエレクトロンが発
生し、浮遊ゲートに電子が注入されメモリセルのしきい
値電圧が変動し、トンネル膜を電子が通過することによ
りトンネル膜にダメージを与える。

【００６５】図15には、本発明の副ビット線とメモリセ
ルのソース端子間に配置したトランジスタSiDB-MOS を
適用した、メモリセルの書き換え動作を示す。メモリセ
ルのドレイン端子またはソース端子に電圧を印加する動
作中、トランジスタSiDB-MOSによりメモリセルのドレイ
ン端子とソース端子とを接続し、メモリセルのドレイン
およびソースの寄生容量の充放電をメモリセルに流すこ
とを防止する。

【００６６】図16にはドレイン側に電子を引き抜く書込
み動作の一例であるタイミング波形を示す。少なくとも
メモリセルのドレイン端子に電圧を印加する時および電
圧を切る時には、ゲート信号SiDBが活性され、メモリセ
ルのドレイン端子とソース端子とを接続する。

【００６７】副ビット線とメモリセルのソース端子間に
配置したトランジスタSiDB-MOS を、メモリセルの書き
換え（書込み、消去）動作で使用することにより、メモ
リセルのドレインおよびソースの寄生容量の充放電をメ
モリセルに流すことを防止し、メモリセルのしきい値電
圧の変動を抑制することができるので、安定した高速の
読み出し動作が可能となる。

【００６８】図17には従来のメモリセル接続方式図8に
おいて、読み出し動作で前倒しプリチャージを行なった
主ビット線、副ビット線等の電位波形を示す。ビット線
と副ビット線を接続するトランジスタSiD-MOSのゲート
信号SiDが完全に閉まっていない状態で、次の読み出し
サイクル1のプリチャージ信号PCを活性させると、副ビ
ット線の電圧が0.5V程度上がる。次の読み出しサイクル
2では差動型センスアンプのデータ線とリファレンス線
に電圧差が生じる。この電圧差は読み出し動作に影響
し、安定した高速読み出しの妨げとなる。したがって、
プリチャージの開始はSiD信号が立ち上がるまで、また
なければならなく、その時間がオバーヘッドとなる。

【００６９】図18には本発明の副ビット線をディスチャ
ージを行うトランジスタSiDB-MOSを設けたメモリセル接
続方式で、読み出し動作で前倒しプリチャージを行なっ
た主ビット線、副ビット線等の電位波形を示す。読み出
しサイクル1のプリチャージ信号PCにより、副ビット線
の電圧は一旦上がるが、副ビット線をディスチャージを
行うトランジスタSiDB-MOSのゲート信号SiDBが活性され
ているため、副ビット線の電圧はトランジスタSiDB-MOS
を介して、再び接地電圧のVSSに戻る。したがって、次
の読み出しサイクル2では差動型センスアンプのデータ
線とリファレンス線間には電圧差が生じない。

【００７０】プリチャージの開始をSiD信号が立ち下が
る前とする前倒しプリチャージ方式をとることにより、
読み出し動作のサイクルを短縮でき、高速動作が可能と
なる。

【００７１】図19には、図1における読み出し動作で必
要な信号線の、読み出し動作開始時のタイミング波形を
示す。読み出し動作では図1の主ビット線BＬ０〜BＬ3の
両側にある、トランジスタYW-MOSのゲート信号YWは非活
性とし、トランジスタYT-MOSのゲート信号YTは活性させ
る。プリチャージおよび1/2電流の発生回路の電源電圧
は外部電圧VCCに依存しない、装置内部で発生する安定
化電源電圧、例えば2.5V程度の電圧を印加する。プリチ
ャージ信号PCの開始は列アドレスを入力とするYG-Gate
の選択と同じタイミングである。またこの時に、主ビッ
ト線を接地電圧VSSにするトランジスタのゲート信号DCB
0を非活性とする。言い換えれば、差動センスアンプの
入力となるデータ線およびリファレンス線以外の主ビッ
ト線を接地電圧VSSにする。これにより、データ線およ
びリファレンス線の隣接主ビット線の電位は接地電圧VS
Sであり、常に安定した負荷容量がつく。プリチャージ
をデータ線およびリファレンス線に対し行う。

【００７２】プリチャージ信号PC終了に合わせて、デー
タ線に対しメモリセルのおおよそ1/2電流をメモリセル
電流を打ち消す方向に流すトランジスタのゲート信号HP
C0を活性する。このタイミングはプリチャージ信号PC活
性中であってもよい。その後、主ビット線と副ビット線
の階層構成としているトランジスタSiD-MOSのゲート信
号SiDが立ち上がり、副ビット線をディスチャージを行
うトランジスタSiDB-MOSが立ち下がる。

【００７３】今、読み出し対象のメモリセルM0のしきい
値電圧が低い状態VthLでは、メモリセルの電流から1/2
電流が引かれた電流により主ビット線の電圧は、プリチ
ャージ電圧より下がる。また、読み出し対象のメモリセ
ルM0のしきい値電圧が高い状態VthHでは、1/2電流が流
れ主ビット線の電圧は、プリチャージ電圧より上がる。
このデータ線(BL0)電圧とリファレンス線(BL2)のプリチ
ャージ電圧とを比較することにより、安定した高速の読
み出し動作ができる。

【００７４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００７５】たとえば、本実施例の半導体不揮発性記憶
装置については、フラッシュメモリに適用した場合につ
いて説明したが、本発明は前記実施例に限定されるもの
ではなく、ＥＥＰＲＯＭ、ＥＰＲＯＭなどの電気的に書
き換え可能な他の不揮発性の半導体記憶装置について広
く適用可能である。

【００７６】図20には、本発明を適用して好適なシング
ルチップマイクロコンピュータのブロック図が示されて
いる。同図において、21はCPU（中央処理装置）、12は
前記記載の実施例の半導体不揮発性記憶装置であるフラ
ッシュメモリ、13は上記CPU21が実行すべきプログラム
や固定データを記憶するROM、14は上記CPU21による演算
結果を記憶したり、CPUの作業領域を提供するRAM、15は
上記各メモリと外部の主メモリ（図外のハードディスク
記憶装置等）内との間でデータを所定のブロック単位で
転送する制御をつかさどるDMAコントローラである。

【００７７】また、16は外部装置との間でシリアル通信
を行うシリアル・コミュニケーション・インターフェー
ス回路、17はCPU21のタイマとして機能するタイマ回
路、18は発振回路を有しシステムクロックＣＫを形成す
るクロックパルス発生回路、IOP1〜IOP9はチップの入出
力ポートである。この実施例のマイクロコンピュータ
は、上記CPU21とメモリ12、13、14やDMAコントローラ15
および入出力ポートIOPとの間を接続するメインアドレ
スバスIABとメインデータバスIDBの他に、シリアル通信
用のシリアル・コミュニケーション・インターフェース
回路16やタイマ回路17等の周辺回路と入出力ポートIOP1
〜IOP9との間を接続する周辺アドレスバスPABおよび周
辺データバスPDBが設けられている。

【００７８】更に、上記メインアドレスバスIABおよび
メインデータバスIDBと周辺アドレスバスPABおよび周辺
データバスPDBとの間の信号の転送を制御するととも
に、各バスの状態を制御するバスシーケンスコントロー
ラ19が設けられている。特に制限はないが、上記周辺ア
ドレスバスPABおよび周辺データバスPDBには全ての入出
力ポートIOP1〜IOP9が接続されているが、メインアドレ
スバスIABおよびメインデータバスIDBには、一部の入出
力ポートIOP1〜IOP5のみが接続されている。

【００７９】なお、図20に示されているCPU21および回
路ブロック（12〜19）並びにバス（IAB、IDB、PAB、PD
B）は単結晶シリコン基板のような一個の半導体チップ2
0上において形成される。

【００８０】図21には、本実施例のシングルチップマイ
クロコンピュータに内蔵した半導体不揮発性記憶装置を
読み出し動作を示す。システムクロックＣＫに対応した
読み出しは、図20のバスシーケンスコントローラ19で発
生するフラッシュメモリモジュール選択信号MSNおよび
リードストローブ信号RDNにより可能となる。

【００８１】また、本実施例の半導体不揮発性記憶装置
においては、フラッシュメモリとして記憶装置単位で使
用される場合に限らず、たとえばコンピュータシステ
ム、デジタル・スチル・カメラシステム、自動車システ
ムなどの各種システムの記憶装置として広く用いられ、
一例として図22によりコンピュータシステムについて説
明する。

【００８２】図22において、このコンピュータシステム
は、情報機器としての中央処理装置ＣＰＵ、情報処理シ
ステム内に構築したＩ／Ｏバス、ＢｕｓＵｎｉｔ、主
記憶メモリや拡張メモリなどの高速メモリをアクセスす
るメモリ制御ユニットＭｅｍｏｒｙＣｏｎｔｒｏｌ
Ｕｎｉｔ、主記憶メモリとしてのＤＲＡＭ、基本制御プ
ログラムが格納されたＲＯＭ、先端にキーボードが接続
されたキーボードコントローラＫＢＤＣなどによって構
成される。さらに、表示アダプタとしてのＤｉｓｐｌａ
ｙＡｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉ
ｓｐｌａｙＡｄａｐｔｅｒの先端にはディスプレイＤ
ｉｓｐｌａｙが接続されている。

【００８３】そして、上記Ｉ／Ｏバスにはパラレルポー
トＰａｒａｌｌｅｌＰｏｒｔＩ／Ｆ、マウスなどの
シリアルポートＳｅｒｉａｌＰｏｒｔＩ／Ｆ、フロ
ッピーディスクドライブＦＤＤ、上記Ｉ／Ｏバスよりの
ＨＤＤＩ／Ｆに変換するバッファコントローラＨＤＤ
Ｂｕｆｆｅｒが接続される。また、上記メモリ制御ユ
ニットＭｅｍｏｒｙＣｏｎｔｒｏｌＵｎｉｔからの
バスと接続されて拡張ＲＡＭおよび主記憶メモリとして
のＤＲＡＭが接続されている。

【００８４】ここで、このコンピュータシステムの動作
について説明する。電源が投入されて動作を開始する
と、まず上記中央処理装置ＣＰＵは、上記ＲＯＭを上記
Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定を
行う。そして、補助記憶装置からシステムプログラムを
主記憶メモリとしてのＤＲＡＭにロードする。また、上
記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを通してＨＤ
ＤコントローラにＨＤＤをアクセスするものとして動作
する。

【００８５】そして、システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。なお、ユーザは上記Ｉ／Ｏバス上のキーボードコン
トローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙＡｄ
ａｐｔｅｒにより処理の入出力を行いながら作業を進め
る。そして、必要に応じてパラレルポートＰａｒａｌｌ
ｅｌＰｏｒｔＩ／Ｆ、シリアルポートＳｅｒｉａｌ
ＰｏｒｔＩ／Ｆに接続された入出力装置を活用す
る。

【００８６】また、本体上の主記憶メモリとしてのＤＲ
ＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭによ
り主記憶を補う。ユーザがファイルを読み書きしたい場
合には、ユーザは上記ＨＤＤが補助記憶装置であるもの
として補助記憶装置へのアクセスを要求する。そして、
本発明のフラッシュメモリによって構成されたフラッシ
ュファイルシステムはそれを受けてファイルデータのア
クセスを行う。

【００８７】以上のようにして、フラッシュメモリなど
の記憶装置は、コンピュータシステムのフラッシュファ
イルシステムなどとして広く適用可能である。

【００８８】さらに、ノート型パーソナルコンピュー
タ、携帯情報端末などのコンピュータシステムにおいて
は、システムに挿脱可能に設けられるPCカードなどが用
いられる。

【００８９】図23はPCカードの例を示す。ROMおよびRAM
を有する中央処理装置ＣＰＵと、このＣＰＵとの間でデ
ータの送受信が可能に接続されるフラッシュアレイFLAS
H-ARRAY、コントローラControllerと、データの送信が
可能に接続されるコントロールロジック回路Control Lo
gic、バゥファ回路Buffer、インタフェース回路Ibterfa
ceなどから構成されている。

【００９０】また、このPCカードにおいては、フラッシ
ュアレイFLASH-ARRAY、コントロールロジック回路Contr
ol Logic、バゥファ回路Buffer、インタフェース回路Ib
terfaceの間でデータの送受信が可能となっており、 PC
カードはシステム本体への挿入状態においてインタフェ
ース回路Ibterfaceを介してシステムバスSYSTEM-BUSに
接続されるようになっている。

【００９１】例えば、中央処理装置ＣＰＵは8ビットの
データ形式により全体の管理を行ない、インタフェース
制御、書き換えおよび読み出し動作制御、さらに演算処
理などをつかさどり、またフラッシュアレイFLASH-ARRA
Yは例えば32Mビットのフラッシュデバイスアレイで形成
され、例えば1セクタは512バイトのデータエリアと16バ
イトのユーティリティエリアからなり、8192セクタが1
デバイスとなっている。

【００９２】また、コントローラControllerは、セルベ
ースまたはディスクリートICなどから形成され、DRAMま
たはSRAMなどによるセクタテーブルが設けられている。
コントロールロジック回路Control Logicからは、タイ
ミング信号、コントロール信号が発生され、またバゥフ
ァ回路Bufferは書き換え時のデータの一時的な格納のた
めに用いられる。

【００９３】以上のように、フラッシュメモリなどの記
憶装置はPCカードにも用いることができ、さらにこの不
揮発性の半導体記憶装置は電気的にデータの書き換えが
要求される各種システムに広く用いることができる。

【００９４】以上のようにして、フラッシュメモリなど
の記憶装置は、コンピュータシステムのフラッシュファ
イルシステムなどとして広く適用可能である。

【００９５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００９６】(1).メモリセル接続方式として主ビット線
と副ビット線を接続するトランジスタSiD-MOSの他に副
ビット線に対し、副ビット線をディスチャージを行うト
ランジスタSiDB-MOSを備え、読み出し動作時にSiD-MOS
のゲート端子信号が選択される前に、ビット線のプリチ
ャージを開始することにより、読み出し動作のサイクル
を短縮でき、高速動作が可能となる。

【００９７】(2).差動型センスアンプの読み出しビット
線とリファレンスビット線を同一メモリアレイ内とする
ことで、安定した高速の読み出し動作が可能となる。

【００９８】(3). 副ビット線とメモリセルのソース端
子間に配置したトランジスタSiDB-MOS を、メモリセル
の書き換え（書込み、消去）動作で使用することによ
り、メモリセルのドレインおよびソースの寄生容量の充
放電をメモリセルに流すことを防止し、メモリセルのし
きい値電圧の変動を抑制することができるので、安定し
た高速の読み出し動作が可能となる。

【図面の簡単な説明】

【図１】図１は本発明の、原理を説明するためのメモリ
セル接続とメモリアレイ構成および差動型センスアンプ
回路接続関係を示す図である。

【図２】本実施例に対して従来の読み出し動作における
ビット線と副ビット線を接続するトランジスタのゲート
信号SiDの波形と、読み出し動作における役割を示す概
略図である。

【図３】本実施例のSiD波形と、副ビット線をディスチ
ャージを行うトランジスタSiDB-MOSのゲート信号SiDB-M
OSのゲート信号と、読み出し動作における役割を示す概
略図である。

【図４】本実施例における半導体不揮発性記憶装置を示
す機能ブロック図である。

【図５】本実施例における半導体不揮発性記憶装置内の
内蔵電源回路の機能ブロック図である。

【図６】本実施例において、半導体不揮発性メモリセル
（スタック型）のトランジスタを示す断面図である。

【図７】本実施例において、半導体不揮発性メモリセル
（スプリット型）のトランジスタを示す断面図である。

【図８】従来のメモリマトリックスを構成するメモリセ
ルの接続例（DINOR）を示す回路図である。

【図９】従来のメモリマトリックスを構成するメモリセ
ルの接続例（AND）を示す回路図である。

【図１０】従来のメモリマトリックスを構成するメモリ
セルの接続例（HICR）を示す回路図である。

【図１１】本発明をメモリセル接続DINORに適用したメ
モリセルの接続を示す回路図である。

【図１２】本発明をメモリセル接続ANDに適用したメモ
リセルの接続を示す回路図である。

【図１３】本発明をメモリセル接続HICRに適用したメモ
リセルの接続を示す回路図である。

【図１４】メモリセルの書き換え動作で発生する充電電
流を示す断面模式図である。

【図１５】本発明を適用したによるメモリセルの書き換
え動作で発生する充電電流を対策した断面模式図であ
る。

【図１６】本発明を適用したによるメモリセルの書き換
え動作のタイミング波形を示す図である。

【図１７】従来の読み出し動作で前倒しプリチャージを
行なった主ビット線、副ビット線等の電位波形を示す図
である。

【図１８】本発明で前倒しプリチャージを行なった主ビ
ット線、副ビット線等の電位波形を示す図である。

【図１９】本発明の前倒しプリチャージ方式のタイミン
グ波形を示す図である。

【図２０】本実施例の半導体不揮発性記憶装置を内蔵し
たシングルチップマイクロコンピュータを示す機能ブロ
ック図である。

【図２１】本実施例のシングルチップマイクロコンピュ
ータに内蔵した半導体不揮発性記憶装置を読み出し動作
を示す図である。

【図２２】本実施例の半導体不揮発性記憶装置を用いた
コンピュータシステムを示す機能ブロック図である。

【図２３】本実施例の半導体不揮発性記憶装置を用いた
カードシステムを示す機能ブロック図である。

【符号の説明】

Ｍｅｍｏｒｙ Array メモリアレイＸＡＤＢ行アドレスバッファＸＤＣＲ行アドレスデコーダＤＬデータラッチ回路ＳＡセンスアンプ回路 YG-Gate 第1の列ゲートアレイ回路 YW-Gate 第2の列ゲートアレイ回路 YT-Gate 第3の列ゲートアレイ回路ＹＡＤＢ列アドレスバッファＹＤＣＲ列アドレスデコーダＳＶＣソース・チャネル電位切り換え回路ＤＩＢ入力バッファ回路ＤＯＢ出力バッファ回路ＭＰマルチプレクサ回路ＭＣモードコントロール回路ＣＳＢコントロール信号バッファ回路ＶＳ内蔵電源回路 1 ワード線電極 2 ドレイン電極 3 ソース電極 4 基板電極 5 制御ゲート 6 浮遊ゲート 7 ドレイン・ソース領域の高不純物濃度のＮ型拡散層 8 層間絶縁膜 9 層間絶縁膜 10 Ｐ型基板 11 低不純物濃度のＰ型拡散層 12 フラッシュメモリ（半導体不揮発性記憶装置） 13 ROM 14 RAM 15 DMAコントローラ回路 16 シリアル・コミュニケーション・インターフェース
回路 17 タイマ回路 18 クロックパルス発生回路 19 バスシーケンスコントローラ回路 20 半導体チップ 21 CPU（中央処理装置） IOP1〜IOP9 入出力ポート IAB メインアドレスバス IDB メインデータバス PAB 周辺アドレスバス PDB 周辺データバス。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792 (72)発明者品川裕東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者志波和佳東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者鈴川一文東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者藤戸正道東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者大島隆文東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者阿部園子東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者松原清東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】主ビット線と、上記主ビット線に接続される副ビット線と、上記副ビット線にソース・ドレイン経路が接続され、制
御ゲートを有する不揮発性半導体メモリセルをアレイ状
に複数配置したメモリセルアレイとを有し、上記主ビット線と、これに接続される副ビット線の間に
第１のトランジスタのソース・ドレイン経路を配置し、上記副ビット線に、第２のトランジスタのソース・ドレ
イン経路を接続したことを特徴とする不揮発性半導体記
憶装置。
【請求項２】前記第１のトランジスタと第２のトランジ
スタは、相補的にオン・オフされることを特徴とする請
求項１記載の半導体記憶装置。
【請求項３】前記主ビット線１つに対して、副ビット線
が複数接続されることを特徴とする請求項１または２記
載の半導体記憶装置。
【請求項４】前記第１のトランジスタが第１の状態で前
記第２のトランジスタが第２の状態の時に前記メモリセ
ルのセンシングが行われ、前記第１のトランジスタが第
２の状態で前記第２のトランジスタが第１の状態の時に
前記副ビット線の電位が変化することを特徴とする請求
項１乃至３のうちのいずれかに記載の半導体記憶装置。
【請求項５】前記第１のトランジスタが第１の状態で前
記第２のトランジスタが第２の状態の時に前記主ビット
線の電位が変化することを特徴とする請求項１乃至４の
うちのいずれかに記載の半導体記憶装置。
【請求項６】それぞれが制御ゲート、ドレインおよびソ
ースを有する複数の不揮発性半導体メモリセルをアレイ
状に配置したメモリセルの接続を、主ビット線と副ビッ
ト線の階層構成としている第1のトランジスタを含むメ
モリセル群に対し、各副ビット線毎に各第2のトランジ
スタのドレイン端子を接続するメモリセル接続方式とす
る半導体不揮発性記憶装置。
【請求項７】前記第2のトランジスタのソース端子はメ
モリセル群のソース端子に接続するメモリセル接続方式
とする請求項6記載の半導体不揮発性記憶装置。
【請求項８】前記半導体不揮発性記憶装置内のメモリセ
ルの読み出し動作において、前記第2のトランジスタの
ゲート端子信号は、前記第1のトランジスタのゲート端
子信号の相補信号である請求項6または請求項7記載の半
導体不揮発性記憶装置。
【請求項９】前記2のトランジスタのソース端子電圧を
読み出し動作時のメモリセルのドレイン端子電圧とし、
メモリセルのソース端子電圧を接地電圧とする読み出し
動作を備える請求項8記載の半導体不揮発性記憶装置。
【請求項１０】前記第2のトランジスタのソース端子電
圧を接地電圧とし、メモリセルのソース端子電圧を読み
出し動作時のメモリセルのドレイン端子電圧とする読み
出し動作を備える請求項8記載の半導体不揮発性記憶装
置。
【請求項１１】メモリセルの書き換え（書き込み、消
去）動作でメモリセルのドレイン端子またはソース端子
に電圧を印加する動作中、前記第2のトランジスタによ
りメモリセルのドレイン端子とソース端子とを接続し、
メモリセルのドレインおよびソースの寄生容量の充放電
をメモリセルに流すことを防止する動作を備える請求項
7記載の半導体不揮発性記憶装置。
【請求項１２】前記第1のトランジスタのゲート端子信
号が選択される前にビット線のプリチャージを開始する
読み出しを行う機能を備える請求項8記載の半導体不揮
発性記憶装置。
【請求項１３】メモリセルの接続を主ビット線と副ビッ
ト線の階層構成としている第1のトランジスタのゲート
端子をアドレスに応じて2系統以上に分け、読み出し動
作時には差動型センスアンプ方式を用い、読み出しビッ
ト線とリファレンスビット線が、同一メモリアレイ内で
あることを特徴とする請求項8記載の半導体不揮発性記
憶装置。
【請求項１４】前記読み出しビット線とリファレンスビ
ット線が、同一メモリアレイ内であり、前記読み出しビ
ット線とリファレンスビット線を選択する第1のトラン
ジスタのゲート端子が同じ信号であり、メモリセルのワ
ード線が異なる読み出し方式を用いる請求項13記載の半
導体不揮発性記憶装置。
【請求項１５】読み出しビット線およびリファレンスビ
ット線の隣り合うビット線の電位は接地電圧VSSを印加
することを特徴とする請求項9記載の半導体不揮発性記
憶装置。
【請求項１６】差動型センスアンプの方式は読み出しビ
ット線およびリファレンスビット線をプリチャージ中ま
たはプリチャージ後に、読み出しビット線に対しての
み、メモリセルのおおよそ1/2電流をメモリセル電流を
打ち消す方向に流すことを特徴とする読み出し方式を用
いる請求項13ないし請求項15のうちのいずれかに記載の
半導体不揮発性記憶装置。
【請求項１７】プリチャージおよび1/2電流の発生回路
の電源電圧は外部電圧VCCに依存しない、装置内部で発
生する安定化電源であることを特徴とする請求項12乃至
請求項16のうちのいずれかに記載の半導体不揮発性記憶
装置。