JPH11191299A - レベルシフト回路を有する非揮発性半導体メモリ装置 - Google Patents
レベルシフト回路を有する非揮発性半導体メモリ装置Info
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- JPH11191299A JPH11191299A JP28693898A JP28693898A JPH11191299A JP H11191299 A JPH11191299 A JP H11191299A JP 28693898 A JP28693898 A JP 28693898A JP 28693898 A JP28693898 A JP 28693898A JP H11191299 A JPH11191299 A JP H11191299A
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Abstract
(57)【要約】
【課題】 ワードラインを電源電圧より高いワードライ
ン電圧と電源電圧より低いワードライン電圧との両方で
駆動できるワードラインディコーダを備える非揮発性半
導体メモリ装置を提供すること。 【解決手段】 この装置はワードラインと、ビットライ
ンと、前記ワードラインと前記ビットラインとに連結さ
れたメモリセルと、遮断信号に応じて供給されたワード
ライン電圧によって前記ワードラインを駆動するワード
ライン駆動回路と、各々の前記複数の動作モードの間に
遮断信号を発生する回路とを含む非揮発性半導体メモリ
装置が提供される。前記遮断信号発生回路は、前記ワー
ドライン電圧が電源電圧より高い時、電源電圧を有する
遮断信号を発生し、前記ワードライン電圧が電源電圧よ
り低い時、ワードライン電圧を有する遮断信号を発生す
る。
ン電圧と電源電圧より低いワードライン電圧との両方で
駆動できるワードラインディコーダを備える非揮発性半
導体メモリ装置を提供すること。 【解決手段】 この装置はワードラインと、ビットライ
ンと、前記ワードラインと前記ビットラインとに連結さ
れたメモリセルと、遮断信号に応じて供給されたワード
ライン電圧によって前記ワードラインを駆動するワード
ライン駆動回路と、各々の前記複数の動作モードの間に
遮断信号を発生する回路とを含む非揮発性半導体メモリ
装置が提供される。前記遮断信号発生回路は、前記ワー
ドライン電圧が電源電圧より高い時、電源電圧を有する
遮断信号を発生し、前記ワードライン電圧が電源電圧よ
り低い時、ワードライン電圧を有する遮断信号を発生す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、非揮発性半導体メ
モリ装置に関するものであり、より詳しくは、電源電圧
より高い電圧と低い電圧をワードラインに伝達するワー
ドライン駆動器（又は、レベルシフタ）に関するもので
ある。
モリ装置に関するものであり、より詳しくは、電源電圧
より高い電圧と低い電圧をワードラインに伝達するワー
ドライン駆動器（又は、レベルシフタ）に関するもので
ある。
【０００２】
【従来の技術】よく知られたように、半導体メモリ回路
は、メモリセルのアレーを含んでいるし、各メモリセル
は１ビットの情報を貯蔵できる。複数のビットを含む必
要なワード情報に適切にアクセス（ａｃｃｅｓｓ）する
ためには、正確に行ライン（ｒｏｗｌｉｎｅ、又は、ワ
ードライン）を選択する適当な行ディコーダが情報にア
クセスするため使用される。これと同様に、列アクセシ
ング（ａｃｃｅｓｓｉｎｇ）回路は、出力用行内にある
適当数のビットを選択するためよく使用される。
は、メモリセルのアレーを含んでいるし、各メモリセル
は１ビットの情報を貯蔵できる。複数のビットを含む必
要なワード情報に適切にアクセス（ａｃｃｅｓｓ）する
ためには、正確に行ライン（ｒｏｗｌｉｎｅ、又は、ワ
ードライン）を選択する適当な行ディコーダが情報にア
クセスするため使用される。これと同様に、列アクセシ
ング（ａｃｃｅｓｓｉｎｇ）回路は、出力用行内にある
適当数のビットを選択するためよく使用される。
【０００３】図１は、従来技術による非揮発性半導体メ
モリ装置のブロック図である。図１において、非揮発性
半導体メモリ装置１は、複数のメモリセルＭＣｘｙ（ｘ
＝０、１、２、…、ｉそしてｙ＝０、１、２、…、ｊ）
を有するメモリセルアレー１０と、複数のワードライン
ＷＬｘと、多数のビットラインＢＬｙを含む。各々のメ
モリセルＭＣｘｙは、電気的に消去ができ、プログラム
できる読出専用メモリ（ＥＥＰＲＯＭ）セル（又は、フ
ラッシュ ＥＥＰＲＯＭ ｃｅｌｌ）、又は電気的にプ
ログラムできる読出専用メモリ（ＥＥＰＲＯＭ）セルで
あり、制御ゲートと、浮動ゲートと、ソースと、ドレー
ンとを有する。制御ゲートは対応するワードラインＷＬ
ｘに各々連結され、ドレーンは対応するビットラインＢ
Ｌｙに連結され、ソースは接地される。非揮発性半導体
メモリ装置のそのようなメモリセルアレー構造は、“Ｎ
ＯＲ構造からなるフラッシュメモリ装置（ＮＯＲ ｓｔ
ｒｕｃｔｕｒｅｄ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖ
ｉｃｅ）”とよく呼ばれる。
モリ装置のブロック図である。図１において、非揮発性
半導体メモリ装置１は、複数のメモリセルＭＣｘｙ（ｘ
＝０、１、２、…、ｉそしてｙ＝０、１、２、…、ｊ）
を有するメモリセルアレー１０と、複数のワードライン
ＷＬｘと、多数のビットラインＢＬｙを含む。各々のメ
モリセルＭＣｘｙは、電気的に消去ができ、プログラム
できる読出専用メモリ（ＥＥＰＲＯＭ）セル（又は、フ
ラッシュ ＥＥＰＲＯＭ ｃｅｌｌ）、又は電気的にプ
ログラムできる読出専用メモリ（ＥＥＰＲＯＭ）セルで
あり、制御ゲートと、浮動ゲートと、ソースと、ドレー
ンとを有する。制御ゲートは対応するワードラインＷＬ
ｘに各々連結され、ドレーンは対応するビットラインＢ
Ｌｙに連結され、ソースは接地される。非揮発性半導体
メモリ装置のそのようなメモリセルアレー構造は、“Ｎ
ＯＲ構造からなるフラッシュメモリ装置（ＮＯＲ ｓｔ
ｒｕｃｔｕｒｅｄ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖ
ｉｃｅ）”とよく呼ばれる。
【０００４】図１に図示されたように、非揮発性半導体
メモリ装置１は、行ディコーダ（ｒｏｗ ｄｅｃｏｄｅ
ｒ）回路２０を付加的に含み、行ディコーダ２０は、ワ
ードラインＷＬｘのうち、１つを選択し、その選択され
たワードラインＷＬｘを各動作モードに必要なワードラ
イン電圧Ｖｐｐ（例えば、読出、プログラミング、消
去、又は、検証）で駆動する。行ディコーダ回路２０
は、対応するワードラインＷＬｘに各々連結された複数
のワードライン駆動器２２を有している。各ワードライ
ン駆動器２２は、対応する選択信号ＤＲＡｘ、例えば列
アドレスディコーディング回路（未図示）によってディ
コードされた信号に応じて対応するワードラインＷＬｘ
をワードライン電圧Ｖｐｐで駆動する。各々対応する列
選択信号Ｙ０−Ｙｊによってスイッチオン／オフされる
スイッチングトランジスター（未図示）を含む列パスゲ
ーティング回路３０によってビットラインＢＬｙのう
ち、１つが選択される。列ディコーダ回路４０は、対応
する列選択信号Ｙ０−Ｙｊを伝達するためライン４３の
うち、１つを選択し、複数の列駆動器４２を有する。各
々の列駆動器４２は各動作モードにおいて対応するライ
ン４３を必要な電圧で駆動する。
メモリ装置１は、行ディコーダ（ｒｏｗ ｄｅｃｏｄｅ
ｒ）回路２０を付加的に含み、行ディコーダ２０は、ワ
ードラインＷＬｘのうち、１つを選択し、その選択され
たワードラインＷＬｘを各動作モードに必要なワードラ
イン電圧Ｖｐｐ（例えば、読出、プログラミング、消
去、又は、検証）で駆動する。行ディコーダ回路２０
は、対応するワードラインＷＬｘに各々連結された複数
のワードライン駆動器２２を有している。各ワードライ
ン駆動器２２は、対応する選択信号ＤＲＡｘ、例えば列
アドレスディコーディング回路（未図示）によってディ
コードされた信号に応じて対応するワードラインＷＬｘ
をワードライン電圧Ｖｐｐで駆動する。各々対応する列
選択信号Ｙ０−Ｙｊによってスイッチオン／オフされる
スイッチングトランジスター（未図示）を含む列パスゲ
ーティング回路３０によってビットラインＢＬｙのう
ち、１つが選択される。列ディコーダ回路４０は、対応
する列選択信号Ｙ０−Ｙｊを伝達するためライン４３の
うち、１つを選択し、複数の列駆動器４２を有する。各
々の列駆動器４２は各動作モードにおいて対応するライ
ン４３を必要な電圧で駆動する。
【０００５】図２を参照すると、従来技術による１つの
ワードライン（例えば、ＷＬ０）に連結されたワードラ
イン駆動器２２の詳細な回路図が図示されているが、ワ
ードライン（例えば、ＷＬ１−ＷＬｉ）に各々に連結さ
れた他のワードライン駆動器２２は、ワードライン駆動
器２２のそのものと同一である。ワードライン駆動器２
２は、選択信号ＤＲＡｉと、ワードライン電圧Ｖｐｐ
と、遮断（ｓｈｕｔ ｏｆｆ）信号とを受信する３つの
入力ノード３０、３１、３２を有している。ワードライ
ン駆動器２２は、図２に示したように連結されたインバ
ータ３３と、２つのＰＭＯＳトランジスター３４と３５
と、２つのＮＭＯＳトランジスター３６と３７で構成さ
れる。
ワードライン（例えば、ＷＬ０）に連結されたワードラ
イン駆動器２２の詳細な回路図が図示されているが、ワ
ードライン（例えば、ＷＬ１−ＷＬｉ）に各々に連結さ
れた他のワードライン駆動器２２は、ワードライン駆動
器２２のそのものと同一である。ワードライン駆動器２
２は、選択信号ＤＲＡｉと、ワードライン電圧Ｖｐｐ
と、遮断（ｓｈｕｔ ｏｆｆ）信号とを受信する３つの
入力ノード３０、３１、３２を有している。ワードライ
ン駆動器２２は、図２に示したように連結されたインバ
ータ３３と、２つのＰＭＯＳトランジスター３４と３５
と、２つのＮＭＯＳトランジスター３６と３７で構成さ
れる。
【０００６】プログラム及び読出動作モードにおけるワ
ードライン駆動器２２の動作が以下に説明される。
ードライン駆動器２２の動作が以下に説明される。
【０００７】まず、選択されたメモリセルＭＣ００に関
連する読出動作が説明される。読出動作の間、約＋４．
５Ｖのワードライン電圧Ｖｐｐがワードライン駆動器２
２に連結されたワードラインＷＬ０に印加され、約＋１
Ｖのビットライン電圧が選択されたメモリセルＭＣ００
に連結されたビットラインＢＬ０に印加される。この
時、選択信号ＤＲＡ０は、‘Ｈ’レベル（例えば、この
ような‘Ｈ’レベルは、電源電圧Ｖｃｃレベルを有す
る）になり、遮断信号は、‘Ｈ’レベルを有する。この
ような条件で、ノードＮＤ１がインバータ３３を通して
‘Ｌ’レベル（例えば、接地電圧レベル）になり、ノー
ドＮＤ２は、遮断信号Ｓｈｕｔ＿Ｏｆｆによってスイッ
チオンされたＮＭＯＳトランジスター３７を通して
‘Ｌ’レベルを有する。これは、ＮＭＯＳトランジスタ
ー３７をターンオフさせ、ＰＭＯＳトランジスター３５
をターンオンさせ、その結果、ワードラインＷＬ０がそ
のようなＰＭＯＳのターンオンを通して約＋４．５Ｖの
ワードライン電圧Ｖｐｐまで昇圧させる。
連する読出動作が説明される。読出動作の間、約＋４．
５Ｖのワードライン電圧Ｖｐｐがワードライン駆動器２
２に連結されたワードラインＷＬ０に印加され、約＋１
Ｖのビットライン電圧が選択されたメモリセルＭＣ００
に連結されたビットラインＢＬ０に印加される。この
時、選択信号ＤＲＡ０は、‘Ｈ’レベル（例えば、この
ような‘Ｈ’レベルは、電源電圧Ｖｃｃレベルを有す
る）になり、遮断信号は、‘Ｈ’レベルを有する。この
ような条件で、ノードＮＤ１がインバータ３３を通して
‘Ｌ’レベル（例えば、接地電圧レベル）になり、ノー
ドＮＤ２は、遮断信号Ｓｈｕｔ＿Ｏｆｆによってスイッ
チオンされたＮＭＯＳトランジスター３７を通して
‘Ｌ’レベルを有する。これは、ＮＭＯＳトランジスタ
ー３７をターンオフさせ、ＰＭＯＳトランジスター３５
をターンオンさせ、その結果、ワードラインＷＬ０がそ
のようなＰＭＯＳのターンオンを通して約＋４．５Ｖの
ワードライン電圧Ｖｐｐまで昇圧させる。
【０００８】プログラム動作の間に、約＋１０Ｖのワー
ドライン電圧ＶｐｐがワードラインＷＬ０に印加され、
約＋５Ｖのビットライン電圧がビットラインＢＬ０に印
加される。この時、選択信号ＤＲＡ０と遮断信号Ｓｈｕ
ｔ＿Ｏｆｆは全部‘Ｈ’である。このような条件下で、
ノードＮＤ１は、インバータを通して‘Ｌ’レベルにな
り、ノードＮＤ２は、遮断信号Ｓｈｕｔ＿Ｏｆｆによっ
てスイッチオンされたＮＭＯＳトランジスター３６を通
して‘Ｌ’レベルになる。これはＮＭＯＳトランジスタ
ー３７をターンオフさせてＰＭＯＳトランジスター３５
をターンオンさせ、その結果ワードラインＷＬ０がＰＭ
ＯＳトランジスター３５を通して約＋１０Ｖのワードラ
イン電圧Ｖｐｐまで昇圧させる。
ドライン電圧ＶｐｐがワードラインＷＬ０に印加され、
約＋５Ｖのビットライン電圧がビットラインＢＬ０に印
加される。この時、選択信号ＤＲＡ０と遮断信号Ｓｈｕ
ｔ＿Ｏｆｆは全部‘Ｈ’である。このような条件下で、
ノードＮＤ１は、インバータを通して‘Ｌ’レベルにな
り、ノードＮＤ２は、遮断信号Ｓｈｕｔ＿Ｏｆｆによっ
てスイッチオンされたＮＭＯＳトランジスター３６を通
して‘Ｌ’レベルになる。これはＮＭＯＳトランジスタ
ー３７をターンオフさせてＰＭＯＳトランジスター３５
をターンオンさせ、その結果ワードラインＷＬ０がＰＭ
ＯＳトランジスター３５を通して約＋１０Ｖのワードラ
イン電圧Ｖｐｐまで昇圧させる。
【０００９】
【発明が解決しようとする課題】この分野でよく知られ
たように、プログラム／消去モードの動作が行われてか
ら任意の選択されたメモリセルが必要なスレショルド電
圧（例えば、６−８Ｖ）でプログラムされたか、又は必
要なスレショルド電圧（例えば、１−３Ｖ）で消去され
たかの可否を検出するためプログラム／消去モードの動
作に対する検証動作が行われる。一般的に、ＮＯＲ構造
からなるフラッシュメモリを有する非揮発性半導体メモ
リ装置において、ワードラインに印加される過消去検出
電圧は約１Ｖであり、それに印加される消去検証電圧
は、約３Ｖである。
たように、プログラム／消去モードの動作が行われてか
ら任意の選択されたメモリセルが必要なスレショルド電
圧（例えば、６−８Ｖ）でプログラムされたか、又は必
要なスレショルド電圧（例えば、１−３Ｖ）で消去され
たかの可否を検出するためプログラム／消去モードの動
作に対する検証動作が行われる。一般的に、ＮＯＲ構造
からなるフラッシュメモリを有する非揮発性半導体メモ
リ装置において、ワードラインに印加される過消去検出
電圧は約１Ｖであり、それに印加される消去検証電圧
は、約３Ｖである。
【００１０】約１Ｖの電圧Ｖｐｐが選択されたワードラ
イン（例えば、ＷＬ０）に印加された過消去検証動作の
間に、選択信号ＤＲＡ０及び遮断信号Ｓｈｕｔ＿Ｏｆｆ
は、全部‘Ｈ’である。これは遮断信号Ｓｈｕｔ＿Ｏｆ
ｆによってスイッチオンされたＮＭＯＳトランジスター
３６を通してＰＭＯＳトランジスター３５をターンオン
させ、ＮＭＯＳトランジスター３７をターンオフさせ、
その結果、ワードラインＷＬ０は約１Ｖの電圧まで昇圧
される。
イン（例えば、ＷＬ０）に印加された過消去検証動作の
間に、選択信号ＤＲＡ０及び遮断信号Ｓｈｕｔ＿Ｏｆｆ
は、全部‘Ｈ’である。これは遮断信号Ｓｈｕｔ＿Ｏｆ
ｆによってスイッチオンされたＮＭＯＳトランジスター
３６を通してＰＭＯＳトランジスター３５をターンオン
させ、ＮＭＯＳトランジスター３７をターンオフさせ、
その結果、ワードラインＷＬ０は約１Ｖの電圧まで昇圧
される。
【００１１】同時に、非選択されたワードラインＷＬ１
−ＷＬｉには接地電圧が印加され、非選択されたワード
ラインＷＬ１−ＷＬｉに関連された選択信号ＤＲＡ１−
ＤＲＡｉは‘Ｌ’レベルである。この条件下で、ノード
ＮＤ１は、‘Ｈ’レベルを有してＰＭＯＳトランジスタ
ー３７はターンオンされる。これは各非選択されたワー
ドラインＷＬ１−ＷＬｉを接地させ、各駆動器２２内の
ＮＭＯＳトランジスター３４はターンオンされる。ノー
ドＮＤ２は、ＰＭＯＳトランジスター３４を通して約１
Ｖの電圧Ｖｐｐまで昇圧される。結果的に、ノードＮＤ
１及びＮＤ２は、‘Ｈ’レベルを有する遮断信号Ｓｈｕ
ｔ＿ＯｆｆによってターンオンされたＮＭＯＳトランジ
スター３６を通して導通され、これは選択されたワード
ラインＷＬ０に印加されたワードライン電圧ＶｐｐをＶ
ｃｃの方まで昇圧させる。即ち、ワードライン電圧Ｖｐ
ｐが電源電圧Ｖｃｃより低い時、図２のワ−ドライン駆
動器２２がワードライン電圧Ｖｐｐを対応するワードラ
インに伝達できないことが従来技術の問題点である。
−ＷＬｉには接地電圧が印加され、非選択されたワード
ラインＷＬ１−ＷＬｉに関連された選択信号ＤＲＡ１−
ＤＲＡｉは‘Ｌ’レベルである。この条件下で、ノード
ＮＤ１は、‘Ｈ’レベルを有してＰＭＯＳトランジスタ
ー３７はターンオンされる。これは各非選択されたワー
ドラインＷＬ１−ＷＬｉを接地させ、各駆動器２２内の
ＮＭＯＳトランジスター３４はターンオンされる。ノー
ドＮＤ２は、ＰＭＯＳトランジスター３４を通して約１
Ｖの電圧Ｖｐｐまで昇圧される。結果的に、ノードＮＤ
１及びＮＤ２は、‘Ｈ’レベルを有する遮断信号Ｓｈｕ
ｔ＿ＯｆｆによってターンオンされたＮＭＯＳトランジ
スター３６を通して導通され、これは選択されたワード
ラインＷＬ０に印加されたワードライン電圧ＶｐｐをＶ
ｃｃの方まで昇圧させる。即ち、ワードライン電圧Ｖｐ
ｐが電源電圧Ｖｃｃより低い時、図２のワ−ドライン駆
動器２２がワードライン電圧Ｖｐｐを対応するワードラ
インに伝達できないことが従来技術の問題点である。
【００１２】図３を参照すると、第２従来技術のワード
ライン駆動器２２の詳細回路図が図示されている。この
回路において、選択信号ＤＲＡｉが‘Ｌ’レベルである
時、そしてワードライン電圧Ｖｐｐが約１Ｖである時
（又は、ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより
低い時）、ノードＮＤ３はインバータ３８及び遮断信号
ｓｈｕｔ＿ＯｆｆによってターンオンされたＮＭＯＳト
ランジスター３９を通して‘Ｈ’レベルになり、ＰＭＯ
Ｓトランジスター４１はターンオンされ、これがノード
ＮＤ３とワードライン電圧Ｖｐｐを連結させる。それ故
に、図３のワードライン駆動器２２は図２のそれと同一
の問題点を有する。
ライン駆動器２２の詳細回路図が図示されている。この
回路において、選択信号ＤＲＡｉが‘Ｌ’レベルである
時、そしてワードライン電圧Ｖｐｐが約１Ｖである時
（又は、ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより
低い時）、ノードＮＤ３はインバータ３８及び遮断信号
ｓｈｕｔ＿ＯｆｆによってターンオンされたＮＭＯＳト
ランジスター３９を通して‘Ｈ’レベルになり、ＰＭＯ
Ｓトランジスター４１はターンオンされ、これがノード
ＮＤ３とワードライン電圧Ｖｐｐを連結させる。それ故
に、図３のワードライン駆動器２２は図２のそれと同一
の問題点を有する。
【００１３】従って、本発明の目的は、ワードラインを
電源電圧より高いワードライン電圧と、電源電圧より低
いワードライン電圧両方で駆動できるワードラインディ
コーダを備える非揮発性半導体メモリ装置を提供するこ
とである。
電源電圧より高いワードライン電圧と、電源電圧より低
いワードライン電圧両方で駆動できるワードラインディ
コーダを備える非揮発性半導体メモリ装置を提供するこ
とである。
【００１４】
【課題を解決するための手段】（構成）上述のような目
的を達成するための本発明の１つの特徴によると、本発
明では非揮発性半導体メモリ装置が提供される。この装
置はワードラインと、ビットラインと、前記ワードライ
ンと前記ビットラインとに連結されたメモリセルと、遮
断信号に応じて供給されたワードライン電圧によって前
記ワードラインを駆動するワードライン駆動回路と、各
々の前記複数の動作モードの間に遮断信号を発生する回
路とを含む。前記遮断信号発生回路は、前記ワードライ
ン電圧が電源電圧より高い時、電源電圧を有する遮断信
号を発生し、前記ワードライン電圧が電源電圧より低い
時、ワードライン電圧を有する遮断信号を発生する。 （作用）このような装置によって、各動作のモードで必
要なワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより高い
し、電源電圧Ｖｃｃより低いという事実に無関係にワー
ドライン駆動器２２０は、ワードラインＷＬ０−ＷＬｉ
に対応する各動作モードで必要なワードライン電圧Ｖｐ
ｐをスイッチすることができる。
的を達成するための本発明の１つの特徴によると、本発
明では非揮発性半導体メモリ装置が提供される。この装
置はワードラインと、ビットラインと、前記ワードライ
ンと前記ビットラインとに連結されたメモリセルと、遮
断信号に応じて供給されたワードライン電圧によって前
記ワードラインを駆動するワードライン駆動回路と、各
々の前記複数の動作モードの間に遮断信号を発生する回
路とを含む。前記遮断信号発生回路は、前記ワードライ
ン電圧が電源電圧より高い時、電源電圧を有する遮断信
号を発生し、前記ワードライン電圧が電源電圧より低い
時、ワードライン電圧を有する遮断信号を発生する。 （作用）このような装置によって、各動作のモードで必
要なワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより高い
し、電源電圧Ｖｃｃより低いという事実に無関係にワー
ドライン駆動器２２０は、ワードラインＷＬ０−ＷＬｉ
に対応する各動作モードで必要なワードライン電圧Ｖｐ
ｐをスイッチすることができる。
【００１５】
【発明の実施の形態】本発明の新規した非揮発性半導体
メモリ装置において、非揮発性半導体装置１の行ディコ
ーダ回路２００及び列ディコーダ回路３００各々が遮断
信号Ｓｈｕｔ＿Ｏｆｆを発生する手段を含み、手段は、
比較器２４０と、第１駆動器２６０と、第２駆動器２８
０とで構成される。この構成によると、遮断信号Ｓｈｕ
ｔ＿Ｏｆｆは、ワードライン電圧Ｖｐｐが電源電圧Ｖｃ
ｃより低い時、ワードライン電圧Ｖｐｐレベルを有し、
ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより高い時、
電源電圧Ｖｃｃレベルを有する。
メモリ装置において、非揮発性半導体装置１の行ディコ
ーダ回路２００及び列ディコーダ回路３００各々が遮断
信号Ｓｈｕｔ＿Ｏｆｆを発生する手段を含み、手段は、
比較器２４０と、第１駆動器２６０と、第２駆動器２８
０とで構成される。この構成によると、遮断信号Ｓｈｕ
ｔ＿Ｏｆｆは、ワードライン電圧Ｖｐｐが電源電圧Ｖｃ
ｃより低い時、ワードライン電圧Ｖｐｐレベルを有し、
ワードライン電圧Ｖｐｐが電源電圧Ｖｃｃより高い時、
電源電圧Ｖｃｃレベルを有する。
【００１６】図４は、本発明による非揮発性半導体メモ
リ装置１のブロック図を示す。装置１は、図１のような
メモリセルアレー１００を含み、従ってその説明は省略
する。各ワードラインＷＬ０−ＷＬｉには、ワードライ
ン駆動器２２０が連結される。各ワードライン駆動器２
２０は対応する選択信号ＤＲＡｘが‘Ｈ’レベルで活性
化される時、遮断信号Ｓｈｕｔ＿Ｏｆｆに応じて対応す
るワードラインＷＬｘを各動作モードで必要なワードラ
イン電圧Ｖｐｐで駆動される。
リ装置１のブロック図を示す。装置１は、図１のような
メモリセルアレー１００を含み、従ってその説明は省略
する。各ワードラインＷＬ０−ＷＬｉには、ワードライ
ン駆動器２２０が連結される。各ワードライン駆動器２
２０は対応する選択信号ＤＲＡｘが‘Ｈ’レベルで活性
化される時、遮断信号Ｓｈｕｔ＿Ｏｆｆに応じて対応す
るワードラインＷＬｘを各動作モードで必要なワードラ
イン電圧Ｖｐｐで駆動される。
【００１７】比較器２４０は、ワードライン電圧Ｖｐｐ
と電源電圧Ｖｃｃとを受信し、２つの電圧Ｖｐｐ及びＶ
ｃｃを比較する。ワードライン電圧Ｖｐｐが電源電圧Ｖ
ｃｃより高いと、比較器２４０は‘Ｈ’レベルの比較信
号ＣＯＭを発生し、ワードライン電圧Ｖｐｐが電源電圧
Ｖｃｃより低いと、‘Ｌ’レベルの比較信号ＣＯＭを発
生する。第１駆動器２６０は、比較信号ＣＯＭに応じて
遮断信号Ｓｈｕｔ＿Ｏｆｆを伝達するライン２０１をワ
ードライン電圧Ｖｐｐで駆動し、第２駆動器２８０は、
比較信号ＣＯＭに応じてライン２０１を電源電圧Ｖｃｃ
で駆動される。本発明の望ましい実施形態による比較器
２４０、第１及び第２駆動器２６０及び２８０、そして
ワードライン駆動器２２０の詳細回路図が図５に図示さ
れている。
と電源電圧Ｖｃｃとを受信し、２つの電圧Ｖｐｐ及びＶ
ｃｃを比較する。ワードライン電圧Ｖｐｐが電源電圧Ｖ
ｃｃより高いと、比較器２４０は‘Ｈ’レベルの比較信
号ＣＯＭを発生し、ワードライン電圧Ｖｐｐが電源電圧
Ｖｃｃより低いと、‘Ｌ’レベルの比較信号ＣＯＭを発
生する。第１駆動器２６０は、比較信号ＣＯＭに応じて
遮断信号Ｓｈｕｔ＿Ｏｆｆを伝達するライン２０１をワ
ードライン電圧Ｖｐｐで駆動し、第２駆動器２８０は、
比較信号ＣＯＭに応じてライン２０１を電源電圧Ｖｃｃ
で駆動される。本発明の望ましい実施形態による比較器
２４０、第１及び第２駆動器２６０及び２８０、そして
ワードライン駆動器２２０の詳細回路図が図５に図示さ
れている。
【００１８】図５を参照すると、比較器２４０と、第１
電圧分配器２４１と、第２電圧分配器２４２と、差動増
幅器２４３と、インバータ２４４とを含む。第１電圧分
配器２４１は電源電圧Ｖｃｃ（例えば、未図示された抵
抗を利用して）を分配し、そして第２電圧分配器２４２
は、ワードライン電圧Ｖｐｐを分配する。差動増幅器２
４３は、第１及び第２電圧分配器２４１及び２４２の出
力Ｖ１及びＶ２を比較し、インバータ２４４は、差動増
幅器２４３の出力を受信して、比較信号ＣＯＭを出力す
る。前述のように、比較信号ＣＯＭはＶｐｐ＞Ｖｃｃで
ある時、‘Ｈ’レベルを有し、Ｖｐｐ＜Ｖｃｃである
時、‘Ｌ’レベルを有する。
電圧分配器２４１と、第２電圧分配器２４２と、差動増
幅器２４３と、インバータ２４４とを含む。第１電圧分
配器２４１は電源電圧Ｖｃｃ（例えば、未図示された抵
抗を利用して）を分配し、そして第２電圧分配器２４２
は、ワードライン電圧Ｖｐｐを分配する。差動増幅器２
４３は、第１及び第２電圧分配器２４１及び２４２の出
力Ｖ１及びＶ２を比較し、インバータ２４４は、差動増
幅器２４３の出力を受信して、比較信号ＣＯＭを出力す
る。前述のように、比較信号ＣＯＭはＶｐｐ＞Ｖｃｃで
ある時、‘Ｈ’レベルを有し、Ｖｐｐ＜Ｖｃｃである
時、‘Ｌ’レベルを有する。
【００１９】第２駆動器２６０は、レベルシフタ２７０
及びＰＭＯＳトランジスター２６６で構成され、レベル
シフタ２７０はインバータ２６４と、２つのＮＭＯＳト
ランジスター２６１と２６５と、２つのＰＭＯＳトラン
ジスター２６２と２６３とを含む。ＮＭＯＳトランジス
ター２６１は、比較信号ＣＯＭを受信するゲート、接地
された１電流電極、そしてＰＭＯＳトランジスター２６
２とＰＭＯＳトランジスター２６３と共に他の電流電極
を有する。ＰＭＯＳトランジスター２６２はワードライ
ン電圧Ｖｐｐに連結された１つの電流電極と、ＮＭＯＳ
トランジスター２６１を通じて接地されたその他の電流
電極と、ノードＮＤ１０に連結されたゲートとを有す
る。ゲートがＮＭＯＳトランジスター２６１の他の電流
電極に連結されたＰＭＯＳトランジスター２６３はワー
ドライン電圧Ｖｐｐに連結された１つの電流電極と、ノ
ードＮＤ１０に連結されたその他の電流電極を有する。
ゲートがインバータ２６４を通して比較信号ＣＯＭを受
信するＮＭＯＳトランジスター２６５は、ノードＮＤ１
０に連結された１つの電流電極と、接地されたその他の
電流電極とを有する。ＰＭＯＳトランジスター２６６
は、プルアップトランジスターとして機能しワードライ
ン電圧Ｖｐｐに連結された１つの電流電極と、（遮断信
号Ｓｈｕｔ＿Ｏｆｆを出力するための）ワードライン駆
動器２２０に連結されたその他の電流電極を有する。
及びＰＭＯＳトランジスター２６６で構成され、レベル
シフタ２７０はインバータ２６４と、２つのＮＭＯＳト
ランジスター２６１と２６５と、２つのＰＭＯＳトラン
ジスター２６２と２６３とを含む。ＮＭＯＳトランジス
ター２６１は、比較信号ＣＯＭを受信するゲート、接地
された１電流電極、そしてＰＭＯＳトランジスター２６
２とＰＭＯＳトランジスター２６３と共に他の電流電極
を有する。ＰＭＯＳトランジスター２６２はワードライ
ン電圧Ｖｐｐに連結された１つの電流電極と、ＮＭＯＳ
トランジスター２６１を通じて接地されたその他の電流
電極と、ノードＮＤ１０に連結されたゲートとを有す
る。ゲートがＮＭＯＳトランジスター２６１の他の電流
電極に連結されたＰＭＯＳトランジスター２６３はワー
ドライン電圧Ｖｐｐに連結された１つの電流電極と、ノ
ードＮＤ１０に連結されたその他の電流電極を有する。
ゲートがインバータ２６４を通して比較信号ＣＯＭを受
信するＮＭＯＳトランジスター２６５は、ノードＮＤ１
０に連結された１つの電流電極と、接地されたその他の
電流電極とを有する。ＰＭＯＳトランジスター２６６
は、プルアップトランジスターとして機能しワードライ
ン電圧Ｖｐｐに連結された１つの電流電極と、（遮断信
号Ｓｈｕｔ＿Ｏｆｆを出力するための）ワードライン駆
動器２２０に連結されたその他の電流電極を有する。
【００２０】比較信号ＣＯＭが‘Ｌ’レベルである時、
ノードＮＤ１０はインバータ２６４とＮＭＯＳトランジ
スター２６５を通して‘Ｌ’レベルを有し、これは遮断
信号Ｓｈｕｔ＿Ｏｆｆライン２７１を駆動させるための
ＰＭＯＳトランジスター２６６がワードライン電圧Ｖｐ
ｐを駆動させる。反面、信号ＣＯＭが‘Ｈ’レベルであ
る時、ノードＮＤ１０はＮＭＯＳトランジスター２６１
とＰＭＯＳトランジスター２６３によってワードライン
電圧Ｖｐｐを有し、その結果ＰＭＯＳトランジスター２
６６はターンオフされる。
ノードＮＤ１０はインバータ２６４とＮＭＯＳトランジ
スター２６５を通して‘Ｌ’レベルを有し、これは遮断
信号Ｓｈｕｔ＿Ｏｆｆライン２７１を駆動させるための
ＰＭＯＳトランジスター２６６がワードライン電圧Ｖｐ
ｐを駆動させる。反面、信号ＣＯＭが‘Ｈ’レベルであ
る時、ノードＮＤ１０はＮＭＯＳトランジスター２６１
とＰＭＯＳトランジスター２６３によってワードライン
電圧Ｖｐｐを有し、その結果ＰＭＯＳトランジスター２
６６はターンオフされる。
【００２１】図５に図示されたように、第２駆動器２８
０は、インバータ２８１及び１つのＰＭＯＳトランジス
ター２８２で構成される。ゲートがインバータ２８１を
通して比較信号ＣＯＭを受信するＰＭＯＳトランジスタ
ー２８２は電源電圧Ｖｃｃに連結された１つの電流電極
と遮断信号Ｓｈｕｔ＿Ｏｆｆライン２７１に連結された
その他の電流電極を有する。信号ＣＯＭが‘Ｌ’レベル
である時、ＰＭＯＳトランジスター２８２はターンオフ
される。信号ＣＯＭが‘Ｈ’レベルである時、ＰＭＯＳ
トランジスター２８２はターンオンされ、その結果、遮
断信号Ｓｈｕｔ＿Ｏｆｆライン２７１は電源電圧Ｖｃｃ
まで昇圧される。
０は、インバータ２８１及び１つのＰＭＯＳトランジス
ター２８２で構成される。ゲートがインバータ２８１を
通して比較信号ＣＯＭを受信するＰＭＯＳトランジスタ
ー２８２は電源電圧Ｖｃｃに連結された１つの電流電極
と遮断信号Ｓｈｕｔ＿Ｏｆｆライン２７１に連結された
その他の電流電極を有する。信号ＣＯＭが‘Ｌ’レベル
である時、ＰＭＯＳトランジスター２８２はターンオフ
される。信号ＣＯＭが‘Ｈ’レベルである時、ＰＭＯＳ
トランジスター２８２はターンオンされ、その結果、遮
断信号Ｓｈｕｔ＿Ｏｆｆライン２７１は電源電圧Ｖｃｃ
まで昇圧される。
【００２２】本発明によるワードライン駆動器２２０の
構成要素２２１−２２５は、図２の従来技術によるそれ
と同一に構成されたので、それの説明は省略される。プ
ログラム及び読出動作モードにおけるワードライン駆動
器２２０の動作が以下に説明される。
構成要素２２１−２２５は、図２の従来技術によるそれ
と同一に構成されたので、それの説明は省略される。プ
ログラム及び読出動作モードにおけるワードライン駆動
器２２０の動作が以下に説明される。
【００２３】まず、電源電圧Ｖｃｃが約＋３Ｖの電圧と
いう仮定下で、選択されたメモリセルＭＣ００の読出動
作が説明される。読出動作の間に、比較器２４０は、
‘Ｈ’レベルを有する比較信号ＣＯＭを発生し、これは
第２駆動器２８０が遮断信号Ｓｈｕｔ＿Ｏｆｆライン２
７１を約３Ｖ（即ち、ロジック高レベル）の電源電圧Ｖ
ｃｃで駆動するようにする。選択されたメモリセルＭＣ
００に関連された選択信号ＤＲＡ０は‘Ｈ’レベルであ
り、約＋４．５Ｖのワードライン電圧Ｖｐｐがワードラ
イン駆動器２２０を通して選択されたワードラインＷＬ
０で印加される。
いう仮定下で、選択されたメモリセルＭＣ００の読出動
作が説明される。読出動作の間に、比較器２４０は、
‘Ｈ’レベルを有する比較信号ＣＯＭを発生し、これは
第２駆動器２８０が遮断信号Ｓｈｕｔ＿Ｏｆｆライン２
７１を約３Ｖ（即ち、ロジック高レベル）の電源電圧Ｖ
ｃｃで駆動するようにする。選択されたメモリセルＭＣ
００に関連された選択信号ＤＲＡ０は‘Ｈ’レベルであ
り、約＋４．５Ｖのワードライン電圧Ｖｐｐがワードラ
イン駆動器２２０を通して選択されたワードラインＷＬ
０で印加される。
【００２４】この条件下で、ノードＮＤ１１はインバー
タ２２４を通して‘Ｌ’レベルを有し、ノードＮＤ１２
は電源電圧Ｖｃｃレベル（即ち、‘Ｈ’レベル）を有す
る遮断信号Ｓｈｕｔ＿Ｏｆｆによってスイッチオンされ
たＮＭＯＳトランジスター２３３を通して‘Ｌ’レベル
を有する。これはＮＭＯＳトランジスター２２５がター
ンオフされるように、ＰＭＯＳトランジスター２２２を
通して約４．５Ｖのワードライン電圧Ｖｐｐまでプルア
ップされる。
タ２２４を通して‘Ｌ’レベルを有し、ノードＮＤ１２
は電源電圧Ｖｃｃレベル（即ち、‘Ｈ’レベル）を有す
る遮断信号Ｓｈｕｔ＿Ｏｆｆによってスイッチオンされ
たＮＭＯＳトランジスター２３３を通して‘Ｌ’レベル
を有する。これはＮＭＯＳトランジスター２２５がター
ンオフされるように、ＰＭＯＳトランジスター２２２を
通して約４．５Ｖのワードライン電圧Ｖｐｐまでプルア
ップされる。
【００２５】その次、プログラム動作の間に、約１０Ｖ
のワードライン電圧Ｖｐｐが約３Ｖの電源電圧Ｖｃｃよ
り高いため、比較器２４０、第２駆動器２８０、そして
ワードライン駆動器２２０は読出動作と同一な方法で動
作し、従ってその説明は省略される。
のワードライン電圧Ｖｐｐが約３Ｖの電源電圧Ｖｃｃよ
り高いため、比較器２４０、第２駆動器２８０、そして
ワードライン駆動器２２０は読出動作と同一な方法で動
作し、従ってその説明は省略される。
【００２６】前述のように、プログラム／消去動作モー
ドが行われ、それから選択されたメモリセルが＋６−＋
８Ｖ（例えば、プログラムされたメモリセルのスレショ
ルド電圧分布）の必要なスレショルド電圧を有するか、
又は１−３Ｖの必要なスレショルド電圧（例えば、消去
されたメモリセルのスレショルド電圧分布）を有するか
の可否を判別するため、プログラム／消去動作モードに
おける検証動作が行われる。
ドが行われ、それから選択されたメモリセルが＋６−＋
８Ｖ（例えば、プログラムされたメモリセルのスレショ
ルド電圧分布）の必要なスレショルド電圧を有するか、
又は１−３Ｖの必要なスレショルド電圧（例えば、消去
されたメモリセルのスレショルド電圧分布）を有するか
の可否を判別するため、プログラム／消去動作モードに
おける検証動作が行われる。
【００２７】約＋１Ｖのワードライン電圧Ｖｐｐがワー
ドラインＷＬ０に印加される過消去検証動作のうち、ワ
ードライン電圧Ｖｐｐが電源電圧Ｖｃｃより低いため、
比較器２４０を‘Ｌ’レベルを有する比較信号を発生す
る。これは第１駆動器２６０が約＋１Ｖのワードライン
電圧Ｖｐｐで遮断信号Ｓｈｕｔ＿Ｏｆｆライン２７１を
駆動できるようにする。この時、ワードラインＷＬ０に
対応する選択信号ＤＲＡ０は‘Ｈ’レベルを有する。
ドラインＷＬ０に印加される過消去検証動作のうち、ワ
ードライン電圧Ｖｐｐが電源電圧Ｖｃｃより低いため、
比較器２４０を‘Ｌ’レベルを有する比較信号を発生す
る。これは第１駆動器２６０が約＋１Ｖのワードライン
電圧Ｖｐｐで遮断信号Ｓｈｕｔ＿Ｏｆｆライン２７１を
駆動できるようにする。この時、ワードラインＷＬ０に
対応する選択信号ＤＲＡ０は‘Ｈ’レベルを有する。
【００２８】このような状況下で、ノードＮＤ１１は、
インバータ２２４を通して‘Ｌ’レベルになり、ノード
ＮＤ１２はワードライン電圧Ｖｐｐレベルを有する遮断
信号Ｓｈｕｔ＿ＯｆｆによってスイッチオンされたＮＭ
ＯＳトランジスター２３３を通して‘Ｌ’レベルにな
る。これはＮＭＯＳトランジスター２２５をターンオン
させ、ＰＭＯＳトランジスター２２２をターンオンさせ
るため、ワードラインＷＬ０はターンオンされたＰＭＯ
Ｓ２２２を通して約＋１Ｖのワードライン電圧Ｖｐｐま
で昇圧させる。
インバータ２２４を通して‘Ｌ’レベルになり、ノード
ＮＤ１２はワードライン電圧Ｖｐｐレベルを有する遮断
信号Ｓｈｕｔ＿ＯｆｆによってスイッチオンされたＮＭ
ＯＳトランジスター２３３を通して‘Ｌ’レベルにな
る。これはＮＭＯＳトランジスター２２５をターンオン
させ、ＰＭＯＳトランジスター２２２をターンオンさせ
るため、ワードラインＷＬ０はターンオンされたＰＭＯ
Ｓ２２２を通して約＋１Ｖのワードライン電圧Ｖｐｐま
で昇圧させる。
【００２９】同時に、接地電圧は、非選択されたワード
ラインＷＬ１−ＷＬｉに印加され、非選択されたワード
ラインＷＬ１−ＷＬｉに関連された選択信号ＤＲＡ１−
ＤＲＡｉは‘Ｌ’レベルである。遮断信号Ｓｈｕｔ＿Ｏ
ｆｆは、上述の約＋１Ｖのレベルを有する。このような
状況下で、ノードＮＤ１１は‘Ｈ’レベルになり、この
時、ＮＭＯＳトランジスター２２５はターンオンされ
る。これは非選択されたワードラインＷＬ１−ＷＬｉ各
々が接地されるようにする。
ラインＷＬ１−ＷＬｉに印加され、非選択されたワード
ラインＷＬ１−ＷＬｉに関連された選択信号ＤＲＡ１−
ＤＲＡｉは‘Ｌ’レベルである。遮断信号Ｓｈｕｔ＿Ｏ
ｆｆは、上述の約＋１Ｖのレベルを有する。このような
状況下で、ノードＮＤ１１は‘Ｈ’レベルになり、この
時、ＮＭＯＳトランジスター２２５はターンオンされ
る。これは非選択されたワードラインＷＬ１−ＷＬｉ各
々が接地されるようにする。
【００３０】結果的に、ＰＭＯＳトランジスター２２１
はターンオンされ、ノ−ドＮＤ１２はＰＭＯＳトランジ
スター２２１を通して約＋１Ｖの電圧Ｖｐｐになるた
め、ＮＭＯＳトランジスター２３３は遮断される（即
ち、ノードＮＤ１１及びＮＤ１２は、導通されない）。
はターンオンされ、ノ−ドＮＤ１２はＰＭＯＳトランジ
スター２２１を通して約＋１Ｖの電圧Ｖｐｐになるた
め、ＮＭＯＳトランジスター２３３は遮断される（即
ち、ノードＮＤ１１及びＮＤ１２は、導通されない）。
【００３１】従って、ワードライン電圧Ｖｐｐが非選択
されたワードライン駆動器２２０によって上昇されない
ため過消去検証動作が行われることができる。即ち、本
発明によるワードライン駆動器２２０は、各動作モード
で必要なワードライン電圧Ｖｐｐを、ワードライン電圧
レベルに無関係に、対応するワードラインに伝達する。
図５には図示しなかったが、図３に図示したワードライ
ン駆動器形態が図５のワードライン駆動器２２０に適用
されることができることは、本分野によく知られた者に
は自明である。
されたワードライン駆動器２２０によって上昇されない
ため過消去検証動作が行われることができる。即ち、本
発明によるワードライン駆動器２２０は、各動作モード
で必要なワードライン電圧Ｖｐｐを、ワードライン電圧
レベルに無関係に、対応するワードラインに伝達する。
図５には図示しなかったが、図３に図示したワードライ
ン駆動器形態が図５のワードライン駆動器２２０に適用
されることができることは、本分野によく知られた者に
は自明である。
【００３２】再び、図４を参照すると、非揮発性半導体
メモリ装置１を列ディコーダ３００及び列パスゲーティ
ング回路４００を付加的に含む。図１に図示したような
同一のディコーダ３００及び回路４００の構成要素に対
しては以下の説明で省略する。列ディコーダ３００は比
較器３４０及び第１と第２駆動器３６０及び３８０が本
発明で実現されたことが従来技術と違うことである。
メモリ装置１を列ディコーダ３００及び列パスゲーティ
ング回路４００を付加的に含む。図１に図示したような
同一のディコーダ３００及び回路４００の構成要素に対
しては以下の説明で省略する。列ディコーダ３００は比
較器３４０及び第１と第２駆動器３６０及び３８０が本
発明で実現されたことが従来技術と違うことである。
【００３３】比較器３４０及び第１と第２駆動器３６０
と３８０の回路構成及びこれらの動作は行ディコーダ２
００の構成及び動作と同一である。反復的な説明を避け
るため、これらに対する説明は省略する。
と３８０の回路構成及びこれらの動作は行ディコーダ２
００の構成及び動作と同一である。反復的な説明を避け
るため、これらに対する説明は省略する。
【００３４】
【発明の効果】上述のように、本発明によると、各動作
のモードで必要なワードライン電圧Ｖｐｐが電源電圧Ｖ
ｃｃより高いし、電源電圧ｖｃｃより低いという事実に
無関係にワードライン駆動器２２０は、ワードラインＷ
Ｌ０−ＷＬｉに対応する各動作モードで必要なワードラ
イン電圧Ｖｐｐをスイッチする。
のモードで必要なワードライン電圧Ｖｐｐが電源電圧Ｖ
ｃｃより高いし、電源電圧ｖｃｃより低いという事実に
無関係にワードライン駆動器２２０は、ワードラインＷ
Ｌ０−ＷＬｉに対応する各動作モードで必要なワードラ
イン電圧Ｖｐｐをスイッチする。
【図１】 従来の技術に従う非揮発性半導体メモリ装置
のブロック図である。
のブロック図である。
【図２】 図１に示した第１の従来技術のワードライン
駆動器の詳細の回路図である。
駆動器の詳細の回路図である。
【図３】 図１に示した第１の従来技術のワードライン
駆動器の詳細の回路図である。
駆動器の詳細の回路図である。
【図４】 本発明による非揮発性半導体メモリ装置のブ
ロック図である。
ロック図である。
【図５】 本発明の実施の形態による図４に示したワー
ドライン駆動器の詳細回路図である。
ドライン駆動器の詳細回路図である。
１：非揮発性半導体メモリ装置 １００：メモリセルアレー ２００：行ディコーダ ２２０：ワードライン駆動器 ２４０：比較器 ２４１：第１電圧分配器 ２４２：第２電圧分配器 ２４３：差動増幅器 ２４４：インバータ ２６０：第１駆動器 ２７０：レベルシフタ ２８０：第２駆動器 ３００：列ディコーダ
Claims (18)
- 【請求項１】 複数の動作モードを有する非揮発性半導
体メモリ装置において、 ワードラインと、 ビットラインと、 前記ワードラインと前記ビットラインとに連結されたメ
モリセルと、 各々の複数動作モードに従い、遮断信号に応じて供給さ
れたワードライン電圧によって前記ワードラインを駆動
するワードライン駆動回路と、 各々の前記複数の動作モードの間に遮断信号を発生する
回路とを含み、 前記遮断信号発生回路が、前記ワードライン電圧が電源
電圧より高い時、電源電圧を有する遮断信号を発生し、
前記ワードライン電圧が電源電圧より低い時、ワードラ
イン電圧を有する遮断信号を発生することを特徴とする
非揮発性半導体メモリ装置。 - 【請求項２】 前記メモリセルが、前記ワードラインに
連結された制御ゲ−トと、前記制御ゲートから隔離され
た浮動ゲートと、接地されたソースと、前記ビットライ
ンに連結されたドレーンとを有するトランジスタで構成
されることを特徴とする請求項１に記載の非揮発性半導
体メモリ装置。 - 【請求項３】 前記ワードライン駆動回路が、 ワードライン電圧を受信するノードと、 前記ノードに連結された第１電流電極と、前記ワードラ
インに連結された第２電流電極と、ゲートとを有する第
１ＰＭＯＳと、 前記ノードに連結された第１電流電極と、前記ワードラ
インに連結された第２電流電極と、ゲートとを有する第
２ＰＭＯＳと、 選択信号を受信する入力電極と反転された選択信号を出
力する出力電極とを有するインバータと、 前記第１ＰＭＯＳトランジスタの第２電流電極と前記第
２ＰＭＯＳトランジスタのゲートに共に連結された第１
電流電極と、前記インバータの出力電極に連結された第
２電流電極と、遮断信号を受信するゲートとを有する第
１ＮＭＯＳトランジスタと、 前記ワードラインに連結された第１電流電極と、接地電
圧に連結された第２電流電極と、インバータの出力電極
に連結されたゲートとを有する第２ＮＭＯＳトランジス
タと、 を含むレベルシフタ回路を含むことを特徴とする請求項
１記載の非揮発性半導体メモリ装置。 - 【請求項４】 前記遮断信号発生回路が、 遮断信号を出力する出力ノードと、 比較信号として比較結果を発生するため前記ワードライ
ン電圧と前記電源電圧とを比較する比較器と、 前記比較信号に応じてワードライン電圧で出力ノードを
駆動するため、出力ノードに連結された第１駆動器と、 前記比較信号に応じて電源電圧で出力ノードを駆動する
ため、出力ノードに連結された第２駆動器とを含むこと
を特徴とする請求項１に記載の非揮発性半導体メモリ装
置。 - 【請求項５】 前記比較器が、 前記電源電圧を分配する第１電圧分配器と、 前記ワードライン電圧を分配する第２電圧分配器と、 前記第１及び第２電圧分配器の出力を比較する差動増幅
器と、 前記比較信号を出力するため、前記差動増幅器の出力信
号を反転する第２インバータとを含むことを特徴とする
請求項４に記載の非揮発性半導体メモリ装置。 - 【請求項６】 前記第１分配器が、 前記比較信号の電圧レベルをワードライン電圧と接地電
圧のある１つの電圧で変換するレベルシフタと、 前記レベルシフタの出力信号に応じて前記ワードライン
電圧まで昇圧させるプルアップトランジスタとを含むこ
とを特徴とする請求項４に記載の非揮発性半導体メモリ
装置。 - 【請求項７】 前記第２駆動器が、 前記比較信号を受信するインバータと、 前記インバータの出力信号に従い、前記出力ノードを前
記電源電圧まで昇圧させるため、出力ノードに連結され
たプルアップトランジスタとを含むことを特徴とする請
求項４に記載の非揮発性半導体メモリ装置。 - 【請求項８】 第１電圧を有する入力信号を第２電圧を
有する出力信号に変換するレベルシフタ回路において、 入力信号を受信する入力端と、 出力信号を出力する出力端と、 第２電圧を受信する電源端と、 前記電源端に連結された第１電流電極と、前記出力端に
連結されたゲートと、第２電流電極とを有する第１ＰＭ
ＯＳトランジスタと、 前記電源端に連結された第１電流電極と、前記出力端に
連結された第２電流電極と、ゲートとを有する第２ＰＭ
ＯＳトランジスタと、 前記入力端に連結された入力電極と出力電極を有する第
１インバータと、 前記第１ＰＭＯＳトランジスタの第２電流電極と前記第
２ＰＭＯＳトランジスタのゲートに共に連結された第１
電流電極と、前記第１インバータの出力電極に連結され
た第２電流電極と、遮断信号を受信するゲートとを有す
る第１ＮＭＯＳトランジスタと、 前記出力電極に連結された第１電流電極と、接地電圧に
連結された第２電流電極と、前記第１インバータの出力
電極に連結されたゲートとを有する第２ＮＭＯＳトラン
ジスタと、 遮断信号を発生する回路とを含み、 前記遮断信号発生回路が、前記第２電圧が第１電圧より
高い時、第１電圧を有する遮断信号を発生し、前記第２
電圧が第１電圧より低い時、第２電圧を有する遮断信号
を発生することを特徴とするレベルシフタ回路。 - 【請求項９】 前記第１電圧が電源電圧であり、第２電
圧が前記第１電圧より高い電圧であることを特徴とする
請求項８に記載のレベルシフタ回路。 - 【請求項１０】 前記第１電圧が電源電圧であり、第２
電圧が前記第１電圧より低い電圧であることを特徴とす
る請求項８に記載のレベルシフタ回路。 - 【請求項１１】 前記遮断信号発生回路が、 比較信号として比較結果を発生するため前記第１電圧と
前記第２電圧とを比較する比較器と、 前記比較信号に応じて第２電圧で入力端を駆動する第１
駆動器と、 前記比較信号に応じて第１電圧で入力端を駆動する第２
駆動器とを含むことを特徴とする請求項９に記載のレベ
ルシフタ回路。 - 【請求項１２】 前記比較器が、 前記第１電圧を分配する第１電圧分配器と、 前記第２電圧を分配する第２電圧分配器と、 前記第１及び第２電圧分配器の出力を比較する差動増幅
器回路と、 前記比較信号を出力するため、前記差動増幅器回路の出
力信号を反転する第２インバータとを含むことを特徴と
する請求項１１に記載のレベルシフタ回路。 - 【請求項１３】 前記第１分配器が、 前記比較信号の電圧を第２電圧と接地電圧とのうち、１
つの電圧に変換するレベルシフタと、 前記レベルシフタの出力信号に応じて前記入力端を第２
電圧まで昇圧させるプルアップトランジスタとを含むこ
とを特徴とする請求項１２に記載のレベルシフタ回路。 - 【請求項１４】 前記第２駆動器が、 前記比較信号を受信する第３インバータと、 前記第３インバータの出力信号に従い、前記入力端を前
記第１電圧まで昇圧させるプルアップトランジスタとを
含むことを特徴とする請求項１２に記載のレベルシフタ
回路。 - 【請求項１５】 複数の動作モードを有する非揮発性半
導体メモリ装置において、 複数のワードラインと、複数のビットラインと、前記ワ
ードとビットラインのインターセッションに各々配列さ
れた複数のメモリセルを有するメモリセルアレーと、 列アドレス信号を受信し、各々の動作モードにおける列
選択信号に応じて列選択信号を発生する列ディコーダ
と、 各々の動作モードにおける列選択信号に応じてビットラ
イン電圧を選択されたビットラインに転送するため、少
なくとも１つのビットラインを選択する列パスゲーティ
ング回路と、 各々の動作モードにおける遮断信号を発生する回路とを
含み、 前記遮断信号発生回路が、前記ビットライン電圧が電源
電圧より高い時、電源電圧を有する遮断信号を発生し、
前記ビットライン電圧が電源電圧より低い時、ビットラ
イン電圧を有する遮断信号を発生することを特徴とする
非揮発性半導体メモリ装置。 - 【請求項１６】 前記メモリセル各々が、前記複数のワ
ードラインのうち、１つに連結された制御ゲ−トと、前
記制御ゲートから隔離された浮動ゲートと、接地された
ソースと、複数のビットラインのうち、１つに連結され
たドレーンとを有するトランジスタで構成されることを
特徴とする請求項１５に記載の非揮発性半導体メモリ装
置。 - 【請求項１７】 前記列ディコーダがビットライン電圧
を受信する電源ノードと、 前記列選択信号を出力する出力ノードと、 前記電源ノードに連結された第１電流電極と、前記出力
ノードに連結された第２電流電極と、ゲートとを有する
第１ＰＭＯＳと、 前記電源ノードに連結された第１電流電極と、前記出力
ノードに連結された第２電流電極と、ゲートとを有する
第２ＰＭＯＳと、 １つの列アドレス信号を受信する入力電極と、出力電極
とを有するインバータと、 前記第１ＰＭＯＳトランジスタの第２電流電極と前記第
２ＰＭＯＳトランジスタのゲートに連結された第１電流
電極と、前記インバータの出力電極に連結された第２電
流電極と、遮断信号を受信するゲートとを有する第１Ｎ
ＭＯＳトランジスタと、 前記出力ノードに連結された第１電流電極と、接地電圧
に連結された第２電流電極と、インバータの出力電極に
連結されたゲートとを有する第２ＮＭＯＳトランジスタ
とを含む少なくとも１つのレベルシフタ回路を含むこと
を特徴とする請求項１５記載の非揮発性半導体メモリ装
置。 - 【請求項１８】 前記遮断信号発生回路が、 遮断信号を出力する出力ノードと、 比較信号として比較結果を発生するため前記ビットライ
ン電圧と前記電源電圧とを比較する比較器と、 前記比較信号に応じてビットライン電圧で出力ノードを
駆動するため、出力ノードに連結された第１駆動器と、 前記比較信号に応じて電源電圧で出力ノードを駆動する
ため、出力ノードに連結された第２駆動器とを含むこと
を特徴とする請求項１５に記載の非揮発性半導体メモリ
装置。
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