JPH11191956A - Ｄｃ／ｄｃコンバータの制御装置 - Google Patents
Ｄｃ／ｄｃコンバータの制御装置Info
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- JPH11191956A JPH11191956A JP35785997A JP35785997A JPH11191956A JP H11191956 A JPH11191956 A JP H11191956A JP 35785997 A JP35785997 A JP 35785997A JP 35785997 A JP35785997 A JP 35785997A JP H11191956 A JPH11191956 A JP H11191956A
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Abstract
(57)【要約】
【課題】 コンバータ出力が正しく制御手段に接続され
ていない場合に最大限の昇圧動作が行われてしまう。 【解決手段】 ＤＣ／ＤＣコンバータの出力とは異なる
システム電源により動作し、コンバータの出力が目標電
圧となるようにコンバータの実出力電圧に応じて第１の
スイッチング手段３をオンさせるためのスイッチング信
号を生成するとともに、外部からの作動／停止指令に応
じて第２のスイッチング手段１１をオン／オフ制御する
制御手段２４と、スイッチング信号をシステム電源の電
圧からコンパータの出力電圧を振幅とする信号に変換し
て第１スイッチング手段に出力する一方、上記制御手段
が第２のスイッチング手段をオンさせている場合であっ
てコンバータの実出力電圧が所定電圧より低いときは、
第１スイッチング手段にスイッチング信号を出力しない
レベルシフト手段２６とを設ける。
ていない場合に最大限の昇圧動作が行われてしまう。 【解決手段】 ＤＣ／ＤＣコンバータの出力とは異なる
システム電源により動作し、コンバータの出力が目標電
圧となるようにコンバータの実出力電圧に応じて第１の
スイッチング手段３をオンさせるためのスイッチング信
号を生成するとともに、外部からの作動／停止指令に応
じて第２のスイッチング手段１１をオン／オフ制御する
制御手段２４と、スイッチング信号をシステム電源の電
圧からコンパータの出力電圧を振幅とする信号に変換し
て第１スイッチング手段に出力する一方、上記制御手段
が第２のスイッチング手段をオンさせている場合であっ
てコンバータの実出力電圧が所定電圧より低いときは、
第１スイッチング手段にスイッチング信号を出力しない
レベルシフト手段２６とを設ける。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電池電圧昇圧用コ
イルへの通電をオン／オフするスイッチング素子と、Ｄ
Ｃ／ＤＣコンバータの出力電圧が所定電圧となるように
上記スイッチング素子をオンさせるためのスイッチング
信号を生成する制御手段とを備えたＤＣ／ＤＣコンバー
タの制御装置に関するものである。
イルへの通電をオン／オフするスイッチング素子と、Ｄ
Ｃ／ＤＣコンバータの出力電圧が所定電圧となるように
上記スイッチング素子をオンさせるためのスイッチング
信号を生成する制御手段とを備えたＤＣ／ＤＣコンバー
タの制御装置に関するものである。
【０００２】
【従来の技術】ＤＣ／ＤＣコンバータは、電池を電源と
するシステムにおいて広く用いられている。一般にこの
種の保護回路には、実公平６−２３１６１号公報にて開
示されているように、直流電源出力の過電圧又は過電流
を検出し、ＤＣ／ＤＣコンバータの動作を停止させる手
段を有するものや、特開平６−３８３６１号公報にて提
案されているように、出力電圧が所定値以上にならない
場合又は出力電流が所定値以上にならない場合には、Ｄ
Ｃ／ＤＣコンバータへの給電を停止するものがある。
するシステムにおいて広く用いられている。一般にこの
種の保護回路には、実公平６−２３１６１号公報にて開
示されているように、直流電源出力の過電圧又は過電流
を検出し、ＤＣ／ＤＣコンバータの動作を停止させる手
段を有するものや、特開平６−３８３６１号公報にて提
案されているように、出力電圧が所定値以上にならない
場合又は出力電流が所定値以上にならない場合には、Ｄ
Ｃ／ＤＣコンバータへの給電を停止するものがある。
【０００３】また、特開平７−７９５６２号公報にて提
案されているように、電池電圧側が所定値に達していな
い場合に制御手段の動作を禁止するものや、特開平５−
３３３４０８号公報，同６−１６２９８０号公報および
同６−２７４３５０号公報等にて提案されているよう
に、動作開始以降の出力電圧特性の関係から異常を検出
する手段を有するものがある。
案されているように、電池電圧側が所定値に達していな
い場合に制御手段の動作を禁止するものや、特開平５−
３３３４０８号公報，同６−１６２９８０号公報および
同６−２７４３５０号公報等にて提案されているよう
に、動作開始以降の出力電圧特性の関係から異常を検出
する手段を有するものがある。
【０００４】ところで、昇圧（ブースト）タイプのＤＣ
／ＤＣコンバータを有するシステムにおいては、昇圧用
コイルへの通電をオンさせるスイッチング動作を行わな
い場合には、電源からコイルやダイオードを介してコン
バータ出力に電源電圧が現れてしまう。このため、非動
作時の消費電流を削減するために、コンバータ出力ライ
ンに、別のスイッチング手段を設けることが一般的に行
われている。
／ＤＣコンバータを有するシステムにおいては、昇圧用
コイルへの通電をオンさせるスイッチング動作を行わな
い場合には、電源からコイルやダイオードを介してコン
バータ出力に電源電圧が現れてしまう。このため、非動
作時の消費電流を削減するために、コンバータ出力ライ
ンに、別のスイッチング手段を設けることが一般的に行
われている。
【０００５】ここで、従来の昇圧タイプＤＣ／ＤＣコン
バータとその制御装置の構成について詳しく説明する。
図７において、１０１は電源であるところの電池、１０
２は昇圧用コイル、１０３はコイル１０２をスイッチン
グするスイッチング素子であるトランジスタである。Ｄ
Ｃ／ＤＣコンバータにおいてはその効率を上げるために
ＦＥＴを用いる場合が多い。
バータとその制御装置の構成について詳しく説明する。
図７において、１０１は電源であるところの電池、１０
２は昇圧用コイル、１０３はコイル１０２をスイッチン
グするスイッチング素子であるトランジスタである。Ｄ
Ｃ／ＤＣコンバータにおいてはその効率を上げるために
ＦＥＴを用いる場合が多い。
【０００６】１０４はコイル１０２の出力を整流するた
めのダイオード、１０５は出力安定用のコンデンサであ
る。
めのダイオード、１０５は出力安定用のコンデンサであ
る。
【０００７】１０６はＤＣ／ＤＣコンバータの出力電圧
（これをアナログ系出力電圧と記す）を供給するアナロ
グ系出力端子、１１１はアナログ系出力端子１０６への
出力をオン／オフするためのスイッチングトランジスタ
である。
（これをアナログ系出力電圧と記す）を供給するアナロ
グ系出力端子、１１１はアナログ系出力端子１０６への
出力をオン／オフするためのスイッチングトランジスタ
である。
【０００８】１０７，１０８は後述のＤＣ／ＤＣ制御回
路の電源等に用いられる出力（これをロジック系出力電
圧と記す）を整流するためのダイオード、１０９はロジ
ック系出力電圧を平滑化するためのコンデンサ、１１０
はロジック系出力電圧を供給する出力端子、１２１は後
述するＤＣ／ＤＣコンバータ制御回路およびＣＰＵを内
蔵するシーケンス制御用ＩＣ、１２２はシーケンス制御
用ＩＣ１２１のロジック系電源電圧入力端子、１２３は
シーケンス制御用ＩＣ１２１のアナログ系電源電圧入力
端子、である。
路の電源等に用いられる出力（これをロジック系出力電
圧と記す）を整流するためのダイオード、１０９はロジ
ック系出力電圧を平滑化するためのコンデンサ、１１０
はロジック系出力電圧を供給する出力端子、１２１は後
述するＤＣ／ＤＣコンバータ制御回路およびＣＰＵを内
蔵するシーケンス制御用ＩＣ、１２２はシーケンス制御
用ＩＣ１２１のロジック系電源電圧入力端子、１２３は
シーケンス制御用ＩＣ１２１のアナログ系電源電圧入力
端子、である。
【０００９】１２４はシーケンス制御用ＩＣ１２１のア
ナログ系電源電圧入力端子１２３の電圧に応じてスイッ
チングトランジスタ１０３を適宜オン／オフすることに
よりアナログ系出力電圧が設定値になるように制御する
ＤＣ／ＤＣ制御回路である。１２５は不図示のシステム
全体を制御するＣＰＵからの制御信号入力端子である。
ナログ系電源電圧入力端子１２３の電圧に応じてスイッ
チングトランジスタ１０３を適宜オン／オフすることに
よりアナログ系出力電圧が設定値になるように制御する
ＤＣ／ＤＣ制御回路である。１２５は不図示のシステム
全体を制御するＣＰＵからの制御信号入力端子である。
【００１０】次に上記構成におけるシステムの動作につ
いて説明する。不図示のＣＰＵには、電池１０１よりダ
イオード１０７を介してロジック系電源が接続されてい
る。したがってＤＣ／ＤＣコンバータが動作していない
場合であっても、常に「電池電圧―Ｖｆ（１０７）」の
電圧が印加されている。なお、Ｖｆ（１０７）はダイオ
ード７にて降下する電圧を意味する。
いて説明する。不図示のＣＰＵには、電池１０１よりダ
イオード１０７を介してロジック系電源が接続されてい
る。したがってＤＣ／ＤＣコンバータが動作していない
場合であっても、常に「電池電圧―Ｖｆ（１０７）」の
電圧が印加されている。なお、Ｖｆ（１０７）はダイオ
ード７にて降下する電圧を意味する。
【００１１】この場合であってもＣＰＵは低速クロック
で動作したり、あるいは操作スイッチ等の割り込みを待
っていることが可能である。
で動作したり、あるいは操作スイッチ等の割り込みを待
っていることが可能である。
【００１２】次にＣＰＵが何らかの割り込み等で昇圧動
作命令を出力すると、不図示のＡ／Ｄコンバータによっ
て電池電圧がチェックされる。そして、電池電圧が所定
値以上であると、まずＣＰＵはアナログ出力のオン／オ
フを制御しているスイッチングトランジスタ１１１をオ
ンさせる。このスイッチングトランジスタ１１１がない
と、システムの非動作時にアナログ系出力端子に電池１
０１からコイル１０２、およびダイオード１０４を介し
てアナログ系出力端子１０６に電池電圧が現れ、この端
子に接続されるデバイスが電流を消費してしまう。そこ
でこの消費電流をカットするために、非動作時はオフに
し、動作時のみオンとする。
作命令を出力すると、不図示のＡ／Ｄコンバータによっ
て電池電圧がチェックされる。そして、電池電圧が所定
値以上であると、まずＣＰＵはアナログ出力のオン／オ
フを制御しているスイッチングトランジスタ１１１をオ
ンさせる。このスイッチングトランジスタ１１１がない
と、システムの非動作時にアナログ系出力端子に電池１
０１からコイル１０２、およびダイオード１０４を介し
てアナログ系出力端子１０６に電池電圧が現れ、この端
子に接続されるデバイスが電流を消費してしまう。そこ
でこの消費電流をカットするために、非動作時はオフに
し、動作時のみオンとする。
【００１３】続いて不図示のＣＰＵからの命令によりＤ
Ｃ／ＤＣ制御回路１２４が動作を開始する。ＤＣ／ＤＣ
制御回路１２４はアナログ系出力電圧と内部に有する基
準電圧との関係から、アナログ系出力電圧が設定された
出力電圧になるようにスイッチングトランジスタ１０３
をオン／オフさせる。これによりＤＣ／ＤＣコンバータ
の出力であるアナログ系出力電圧は次第に上昇する。
Ｃ／ＤＣ制御回路１２４が動作を開始する。ＤＣ／ＤＣ
制御回路１２４はアナログ系出力電圧と内部に有する基
準電圧との関係から、アナログ系出力電圧が設定された
出力電圧になるようにスイッチングトランジスタ１０３
をオン／オフさせる。これによりＤＣ／ＤＣコンバータ
の出力であるアナログ系出力電圧は次第に上昇する。
【００１４】さらにＤＣ／ＤＣコンバータの出力が上昇
すると制御が安定状態に入り、アナログ系出力電圧は設
定された出力電圧となる。
すると制御が安定状態に入り、アナログ系出力電圧は設
定された出力電圧となる。
【００１５】この際、ロジック系出力電圧は先の「電池
電圧−Ｖｆ（１０７）」と「アナログ系出力電圧−Ｖｆ
（１０８）」のいずれか高い方の値となる。ここでは安
定動作時には「アナログ系出力電圧−Ｖｆ（１０８）」
となる。
電圧−Ｖｆ（１０７）」と「アナログ系出力電圧−Ｖｆ
（１０８）」のいずれか高い方の値となる。ここでは安
定動作時には「アナログ系出力電圧−Ｖｆ（１０８）」
となる。
【００１６】このようなシステムにおいては、何らかの
理由でシーケンス制御用ＩＣ１２１のアナログ系電源電
圧入力端子１２３に正しくＤＣ／ＤＣコンバータの出力
が接続されていない場合には、ＤＣ／ＤＣ制御回路１２
４は出力電圧が低いものと判断し、ＤＣ／ＤＣを最大限
昇圧しようとスイッチングトランジスタ１０３のスイッ
チングを行う。
理由でシーケンス制御用ＩＣ１２１のアナログ系電源電
圧入力端子１２３に正しくＤＣ／ＤＣコンバータの出力
が接続されていない場合には、ＤＣ／ＤＣ制御回路１２
４は出力電圧が低いものと判断し、ＤＣ／ＤＣを最大限
昇圧しようとスイッチングトランジスタ１０３のスイッ
チングを行う。
【００１７】このため、実際のＤＣ／ＤＣコンバータの
アナログ系出力端子１０６の電圧は、非常に高い電圧と
なり、この端子に接続される他のデバイスが過電圧状態
になる恐れがある。また同様に、アナログ系出力電圧の
上昇に伴ってロジック系出力電源電圧端子１１０に接続
されるデバイスも過電圧状態になる恐れがある。さら
に、最大限のスイッチング動作を行っているために、こ
のＤＣ／ＤＣコンバータのスイッチングトランジスタ１
０３、コイル１０２およびコンデンサ１０５等も過電
流、過電圧状態になる恐れがある。
アナログ系出力端子１０６の電圧は、非常に高い電圧と
なり、この端子に接続される他のデバイスが過電圧状態
になる恐れがある。また同様に、アナログ系出力電圧の
上昇に伴ってロジック系出力電源電圧端子１１０に接続
されるデバイスも過電圧状態になる恐れがある。さら
に、最大限のスイッチング動作を行っているために、こ
のＤＣ／ＤＣコンバータのスイッチングトランジスタ１
０３、コイル１０２およびコンデンサ１０５等も過電
流、過電圧状態になる恐れがある。
【００１８】そこで、図７の回路におけるＤＣ／ＤＣ制
御回路１２４とスイッチングトランジスタ１０３との間
に、ＤＣ／ＤＣ制御回路１２により生成されたスイッチ
ング信号をロジック系出力電圧からアナログ系出力電圧
を振幅とする信号に変換してスイッチングトランジスタ
１０３に出力するレベルシフト回路を設け、このレベル
シフト回路を、ＤＣ／ＤＣ制御回路１２がスイッチング
トランジスタ１１１をオンさせている場合であってアナ
ログ系出力電圧が所定電圧より低いときは、スイッチン
グトランジスタ１０３にスイッチング信号を出力しない
構成とすることが考えられる。
御回路１２４とスイッチングトランジスタ１０３との間
に、ＤＣ／ＤＣ制御回路１２により生成されたスイッチ
ング信号をロジック系出力電圧からアナログ系出力電圧
を振幅とする信号に変換してスイッチングトランジスタ
１０３に出力するレベルシフト回路を設け、このレベル
シフト回路を、ＤＣ／ＤＣ制御回路１２がスイッチング
トランジスタ１１１をオンさせている場合であってアナ
ログ系出力電圧が所定電圧より低いときは、スイッチン
グトランジスタ１０３にスイッチング信号を出力しない
構成とすることが考えられる。
【００１９】例えば、
【００２０】
【発明が解決しようとする課題】しかしながら、上記の
ようなレベルシフト回路を採用した場合に、シーケンス
制御ＩＣ１２１のアナログ系電源電圧入力端子１２３に
正しくＤＣ／ＤＣコンバータの出力が接続されている場
合であっても、ＤＣ／ＤＣコンバータの動作を停止して
いる状態（トランジスタ１１１がオンの状態）で、トラ
ンジスタ１０３がオフとなってアナログ系電源電圧が出
力されていないと、アナログ系電源電圧で動作するレベ
ルシフト回路（の出力インバータ）の出力はフローティ
ング状態となる。
ようなレベルシフト回路を採用した場合に、シーケンス
制御ＩＣ１２１のアナログ系電源電圧入力端子１２３に
正しくＤＣ／ＤＣコンバータの出力が接続されている場
合であっても、ＤＣ／ＤＣコンバータの動作を停止して
いる状態（トランジスタ１１１がオンの状態）で、トラ
ンジスタ１０３がオフとなってアナログ系電源電圧が出
力されていないと、アナログ系電源電圧で動作するレベ
ルシフト回路（の出力インバータ）の出力はフローティ
ング状態となる。
【００２１】この場合に、ＤＣ／ＤＣコンバータのスイ
ッチングトランジスタ１０３は入力ゲートがフローティ
ング状態となるので、何らかのノイズ等で、このトラン
ジスタ１０３がＯＮしてしまう恐れがある。この場合に
は、全く制御がなされていない状態に陥ってしまうばか
りか、消費電力の点でも問題となる。
ッチングトランジスタ１０３は入力ゲートがフローティ
ング状態となるので、何らかのノイズ等で、このトラン
ジスタ１０３がＯＮしてしまう恐れがある。この場合に
は、全く制御がなされていない状態に陥ってしまうばか
りか、消費電力の点でも問題となる。
【００２２】なお、このような事態を回避するために最
も簡単な対策は、トランジスタ１０３のゲート端子とＧ
ＮＤ間にプルダウン抵抗を接続することである。しか
し、この方法では、ＤＣ／ＤＣコンバータの効率が低下
するという問題がある。
も簡単な対策は、トランジスタ１０３のゲート端子とＧ
ＮＤ間にプルダウン抵抗を接続することである。しか
し、この方法では、ＤＣ／ＤＣコンバータの効率が低下
するという問題がある。
【００２３】そこで、本発明は、ＤＣ／ＤＣコンバータ
の効率を低下させることなく、ノイズ等でＤＣ／ＤＣコ
ンバータが動作してしまうことを防止できるようにした
ＤＣ／ＤＣコンバータの制御装置を提供することを目的
としている。
の効率を低下させることなく、ノイズ等でＤＣ／ＤＣコ
ンバータが動作してしまうことを防止できるようにした
ＤＣ／ＤＣコンバータの制御装置を提供することを目的
としている。
【００２４】
【課題を解決するための手段】上記の目的を達成するた
めに、本願発明の制御装置では、ＤＣ／ＤＣコンバータ
の昇圧用コイルへの通電をオン／オフさせる第１のスイ
ッチング手段と、コンバータの出力をオン／オフさせる
第２のスイッチング手段と、コンバータの出力とは異な
るシステム電源により動作し、コンバータの出力を目標
電圧にするためにコンバータの実出力電圧に応じて第１
のスイッチング手段をオンさせるためのスイッチング信
号を生成するとともに、外部からの作動／停止指令に応
じて第２のスイッチング手段をオン／オフ制御する制御
手段と、この制御手段により生成されたスイッチング信
号をシステム電源の電圧からコンバータの出力電圧を振
幅とする信号に変換して第１スイッチング手段に出力す
るレベルシフト手段とを有し、このレベルシフト手段
を、（ＤＣ／ＤＣコンバータの出力が正しく制御手段に
供給（接続）されている場合において）制御手段が第２
のスイッチング手段をオフさせているときには、所定Ｌ
ＯＷレベルの信号を第１スイッチング手段に出力する構
成としている。
めに、本願発明の制御装置では、ＤＣ／ＤＣコンバータ
の昇圧用コイルへの通電をオン／オフさせる第１のスイ
ッチング手段と、コンバータの出力をオン／オフさせる
第２のスイッチング手段と、コンバータの出力とは異な
るシステム電源により動作し、コンバータの出力を目標
電圧にするためにコンバータの実出力電圧に応じて第１
のスイッチング手段をオンさせるためのスイッチング信
号を生成するとともに、外部からの作動／停止指令に応
じて第２のスイッチング手段をオン／オフ制御する制御
手段と、この制御手段により生成されたスイッチング信
号をシステム電源の電圧からコンバータの出力電圧を振
幅とする信号に変換して第１スイッチング手段に出力す
るレベルシフト手段とを有し、このレベルシフト手段
を、（ＤＣ／ＤＣコンバータの出力が正しく制御手段に
供給（接続）されている場合において）制御手段が第２
のスイッチング手段をオフさせているときには、所定Ｌ
ＯＷレベルの信号を第１スイッチング手段に出力する構
成としている。
【００２５】これにより、ＤＣ／ＤＣコンバータの非動
作時にノイズ等で第１スイッチング手段がオンになって
しまうことを確実に防止できるとともに、ＤＣ／ＤＣコ
ンバータの効率を低下させず、かつ部品点数の削減も可
能となる。
作時にノイズ等で第１スイッチング手段がオンになって
しまうことを確実に防止できるとともに、ＤＣ／ＤＣコ
ンバータの効率を低下させず、かつ部品点数の削減も可
能となる。
【００２６】なお、制御手段とレベルシフト手段とを、
同一基板上に構成されるＩＣとすれば、回路の簡略化や
部品点数の削減を図ることが可能である。
同一基板上に構成されるＩＣとすれば、回路の簡略化や
部品点数の削減を図ることが可能である。
【００２７】
【発明の実施の形態】（第１実施形態）図１には、本発
明の第１実施形態であるＤＣ／ＤＣコンバータの制御装
置の構成を示している。同図において、１は電源である
ところの電池、２は昇圧用コイル、３はコイル２をスイ
ッチングするスイッチング素子であるトランジスタ（請
求の範囲にいう第１のスイッチング手段）である。ＤＣ
／ＤＣコンバータにおいてはその効率を上げるためにＦ
ＥＴを用いる場合が多い。
明の第１実施形態であるＤＣ／ＤＣコンバータの制御装
置の構成を示している。同図において、１は電源である
ところの電池、２は昇圧用コイル、３はコイル２をスイ
ッチングするスイッチング素子であるトランジスタ（請
求の範囲にいう第１のスイッチング手段）である。ＤＣ
／ＤＣコンバータにおいてはその効率を上げるためにＦ
ＥＴを用いる場合が多い。
【００２８】４はコイル２の出力を整流するためのダイ
オード、５は出力安定用のコンデンサである。
オード、５は出力安定用のコンデンサである。
【００２９】６はＤＣ／ＤＣコンバータの出力電圧（こ
れをアナログ系出力電圧と記す）を供給するアナログ系
出力端子、１１はアナログ系出力端子６への出力をオン
／オフするためのスイッチングトランジスタ（請求範囲
にいう第２のスイッチング手段）である。
れをアナログ系出力電圧と記す）を供給するアナログ系
出力端子、１１はアナログ系出力端子６への出力をオン
／オフするためのスイッチングトランジスタ（請求範囲
にいう第２のスイッチング手段）である。
【００３０】７，８は後述のＤＣ／ＤＣ制御回路の電源
等に用いられる出力（これをロジック系出力電圧と記
す）を整流するためのダイオード、９はロジック系出力
電圧を平滑化するためのコンデンサ、１０はロジック系
出力電圧を供給する出力端子、２１は後述するＤＣ／Ｄ
Ｃコンバータ制御回路およびＣＰＵを内蔵するシーケン
ス制御用ＩＣ、２２はシーケンス制御用ＩＣ２１のロジ
ック系電源電圧入力端子、２３はシーケンス制御用ＩＣ
２１のアナログ系電源電圧入力端子、である。
等に用いられる出力（これをロジック系出力電圧と記
す）を整流するためのダイオード、９はロジック系出力
電圧を平滑化するためのコンデンサ、１０はロジック系
出力電圧を供給する出力端子、２１は後述するＤＣ／Ｄ
Ｃコンバータ制御回路およびＣＰＵを内蔵するシーケン
ス制御用ＩＣ、２２はシーケンス制御用ＩＣ２１のロジ
ック系電源電圧入力端子、２３はシーケンス制御用ＩＣ
２１のアナログ系電源電圧入力端子、である。
【００３１】２４はシーケンス制御用ＩＣ２１のアナロ
グ系電源電圧入力端子２３の電圧に応じてスイッチング
トランジスタ３を適宜オン／オフすることによりアナロ
グ系出力電圧が設定値になるように制御するＤＣ／ＤＣ
制御回路である。
グ系電源電圧入力端子２３の電圧に応じてスイッチング
トランジスタ３を適宜オン／オフすることによりアナロ
グ系出力電圧が設定値になるように制御するＤＣ／ＤＣ
制御回路である。
【００３２】２６はＤＣ／ＤＣ制御回路２４の出力をロ
ジック系出力電源からアナログ系出力電圧に変換するレ
ベルシフト回路、２５は不図示のシステム全体を制御す
るＣＰＵからの制御端子、２７はスイッチングトランジ
スタ１１を制御する制御端子、２８はスイッチングトラ
ンジスタ３を制御する制御端子である。
ジック系出力電源からアナログ系出力電圧に変換するレ
ベルシフト回路、２５は不図示のシステム全体を制御す
るＣＰＵからの制御端子、２７はスイッチングトランジ
スタ１１を制御する制御端子、２８はスイッチングトラ
ンジスタ３を制御する制御端子である。
【００３３】次に上記構成におけるシステムの動作につ
いて説明する。不図示のＣＰＵには電池１よりダイオー
ド７を介してロジック系電源が接続されて動作してい
る。したがって、ＤＣ／ＤＣコンバータが動作していな
い場合であっても、常に「電池電圧―Ｖｆ（７）」の電
圧が印加されている。Ｖｆ（７）はダイオード７にて降
下する電圧を意味する。この電源はＣＰＵをはじめとす
るロジック回路に供給され、これが本システムのシステ
ム電源となる。この場合であってもＣＰＵは低速クロッ
クで動作したり、あるいは操作スイッチ等の割り込みを
待っていることが可能である。
いて説明する。不図示のＣＰＵには電池１よりダイオー
ド７を介してロジック系電源が接続されて動作してい
る。したがって、ＤＣ／ＤＣコンバータが動作していな
い場合であっても、常に「電池電圧―Ｖｆ（７）」の電
圧が印加されている。Ｖｆ（７）はダイオード７にて降
下する電圧を意味する。この電源はＣＰＵをはじめとす
るロジック回路に供給され、これが本システムのシステ
ム電源となる。この場合であってもＣＰＵは低速クロッ
クで動作したり、あるいは操作スイッチ等の割り込みを
待っていることが可能である。
【００３４】次にＣＰＵに何らかの割り込み等で昇圧動
作命令が出力され、ＣＰＵがＤＣ／ＤＣの動作を開始し
た場合を想定する。まずＣＰＵより、端子２５へＤＣ／
ＤＣの動作開始命令を受け取る。ＤＣ／ＤＣ制御回路２
４はこの命令信号に応じて、ＤＣ／ＤＣアナログ出力の
オン／オフを制御しているスイッチングトランジスタ１
１をオンさせる信号を制御端子２７より出力する。この
スイッチングトランジスタ１１がないとＤＣ／ＤＣが動
作を停止しているシステムの非動作時にアナログ系出力
端子６に電池１からコイル２、ダイオード４を介してア
ナログ系出力端子６に電池電圧が現れ、この端子に接続
されるデバイスが電流を消費してしまう。そこで、この
消費電流をカットするために、トランジスタ１１を設
け、非動作時はオフにし、動作時のみオンとする。
作命令が出力され、ＣＰＵがＤＣ／ＤＣの動作を開始し
た場合を想定する。まずＣＰＵより、端子２５へＤＣ／
ＤＣの動作開始命令を受け取る。ＤＣ／ＤＣ制御回路２
４はこの命令信号に応じて、ＤＣ／ＤＣアナログ出力の
オン／オフを制御しているスイッチングトランジスタ１
１をオンさせる信号を制御端子２７より出力する。この
スイッチングトランジスタ１１がないとＤＣ／ＤＣが動
作を停止しているシステムの非動作時にアナログ系出力
端子６に電池１からコイル２、ダイオード４を介してア
ナログ系出力端子６に電池電圧が現れ、この端子に接続
されるデバイスが電流を消費してしまう。そこで、この
消費電流をカットするために、トランジスタ１１を設
け、非動作時はオフにし、動作時のみオンとする。
【００３５】続いてＤＣ／ＤＣ制御回路２４は昇圧動作
を開始する。先にスイッチングトランジスタ１１をオン
させたので、電池１からコイル２およびダイオード４を
介してアナログ系出力端子６に電池電圧が現れる。
を開始する。先にスイッチングトランジスタ１１をオン
させたので、電池１からコイル２およびダイオード４を
介してアナログ系出力端子６に電池電圧が現れる。
【００３６】このＤＣ／ＤＣ制御回路２４は、アナログ
系出力電圧と内部に有する基準電圧との関係から、アナ
ログ系出力電圧が設定された出力電圧（目標電圧）にな
るようにスイッチングトランジスタ３をオン／オフさせ
るスイッチング信号を生成してレベルシフト回路２６に
出力する。
系出力電圧と内部に有する基準電圧との関係から、アナ
ログ系出力電圧が設定された出力電圧（目標電圧）にな
るようにスイッチングトランジスタ３をオン／オフさせ
るスイッチング信号を生成してレベルシフト回路２６に
出力する。
【００３７】レベルシフト回路２６はＤＣ／ＤＣ制御回
路２４のロジック電源電圧の振幅を有するスイッチング
信号を、アナログ電源電圧を振幅とする信号に変換し
て、制御端子２８に出力する。これによりＤＣ／ＤＣコ
ンバータの出力であるアナログ系出力電圧６は、次第に
上昇する。
路２４のロジック電源電圧の振幅を有するスイッチング
信号を、アナログ電源電圧を振幅とする信号に変換し
て、制御端子２８に出力する。これによりＤＣ／ＤＣコ
ンバータの出力であるアナログ系出力電圧６は、次第に
上昇する。
【００３８】さらにＤＣ／ＤＣコンバータの出力が上昇
すると制御が安定状態に入り、アナログ系出力電圧は設
定された出力電圧となる。
すると制御が安定状態に入り、アナログ系出力電圧は設
定された出力電圧となる。
【００３９】この際、ロジック系出力電圧は先の「電池
電圧−Ｖｆ（７）」と「アナログ系出力電圧−Ｖｆ
（８）」のいずれか高い方の値となる。ここでは安定動
作時には「アナログ系出力電圧−Ｖｆ（８）」となる。
電圧−Ｖｆ（７）」と「アナログ系出力電圧−Ｖｆ
（８）」のいずれか高い方の値となる。ここでは安定動
作時には「アナログ系出力電圧−Ｖｆ（８）」となる。
【００４０】図２には、上記レベルシフト回路の構成を
詳細に示している。同図において、３１は入力端子、３
２はロジック系電源電圧入力端子、３３はロジック系電
源電圧で動作するインバータ、３４はロジック電源電圧
からアナログ電源電圧に変換するＬＯＷ−ＴＯ−ＨＩＧ
Ｈレベルコンバータ、３５はアナログ系電源電圧で動作
するインバータ、３７はアナログ系電源電圧入力端子、
３８は出力端子である。
詳細に示している。同図において、３１は入力端子、３
２はロジック系電源電圧入力端子、３３はロジック系電
源電圧で動作するインバータ、３４はロジック電源電圧
からアナログ電源電圧に変換するＬＯＷ−ＴＯ−ＨＩＧ
Ｈレベルコンバータ、３５はアナログ系電源電圧で動作
するインバータ、３７はアナログ系電源電圧入力端子、
３８は出力端子である。
【００４１】アナログ系電源電圧で動作するインバータ
３５は、Ｐ−ｃｈトランジス３５ａとＮ−ｃｈトランジ
スタ３５ｂからなり、Ｐ−ｃｈトランジス３５ａのゲー
トにはＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ３４の
出力が接続され、Ｎ−ｃｈトランジスタ３５ｂのゲート
にはロジック系電源電圧で動作するインバータ３３の出
力が接続されている。
３５は、Ｐ−ｃｈトランジス３５ａとＮ−ｃｈトランジ
スタ３５ｂからなり、Ｐ−ｃｈトランジス３５ａのゲー
トにはＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ３４の
出力が接続され、Ｎ−ｃｈトランジスタ３５ｂのゲート
にはロジック系電源電圧で動作するインバータ３３の出
力が接続されている。
【００４２】このように構成されたレベルシフト回路２
６を設けると、先に説明したように、何らかの理由で、
シーケンス制御ＩＣ２１のアナログ系電源電圧入力端子
２３に正しくＤＣ／ＤＣコンバータの出力が接続されて
いない場合には、以下のような動作となる。
６を設けると、先に説明したように、何らかの理由で、
シーケンス制御ＩＣ２１のアナログ系電源電圧入力端子
２３に正しくＤＣ／ＤＣコンバータの出力が接続されて
いない場合には、以下のような動作となる。
【００４３】すなわち、ＤＣ／ＤＣ制御回路２４はＤＣ
／ＤＣコンバータの出力電圧が最低許容電圧等の所定レ
ベルよりも低いので、コンバータの出力電圧を最大限昇
圧しようとスイッチング信号を生成出力する。
／ＤＣコンバータの出力電圧が最低許容電圧等の所定レ
ベルよりも低いので、コンバータの出力電圧を最大限昇
圧しようとスイッチング信号を生成出力する。
【００４４】しかし、レベルシフト回路２６の出力イン
バータ３５の電源もアナログ系電源電圧そのものである
ので、ＤＣ／ＤＣコンバータの出力が正しく接続されて
いない場合には、レベルシフト回路２６におけるアナロ
グ系電源電圧で動作するインバータ３５が動作しないの
で、レベルシフト回路２６からはスイッチング信号は出
力されず、トランジスタ３もオンにならない。したがっ
て、ＤＣ／ＤＣコンバータは動作せず、ＤＣ／ＤＣコン
バータのアナログ系出力端子６の電圧が非常に高くなる
ような事態を確実に防止することができるので、この端
子に接続される他のデバイスが過電圧状態となる恐れは
ない。
バータ３５の電源もアナログ系電源電圧そのものである
ので、ＤＣ／ＤＣコンバータの出力が正しく接続されて
いない場合には、レベルシフト回路２６におけるアナロ
グ系電源電圧で動作するインバータ３５が動作しないの
で、レベルシフト回路２６からはスイッチング信号は出
力されず、トランジスタ３もオンにならない。したがっ
て、ＤＣ／ＤＣコンバータは動作せず、ＤＣ／ＤＣコン
バータのアナログ系出力端子６の電圧が非常に高くなる
ような事態を確実に防止することができるので、この端
子に接続される他のデバイスが過電圧状態となる恐れは
ない。
【００４５】また、同様に、アナログ系出力電圧の上昇
に伴ってロジック系出力電源電圧端子１０に接続される
デバイスが過電圧状態となる恐れもない。
に伴ってロジック系出力電源電圧端子１０に接続される
デバイスが過電圧状態となる恐れもない。
【００４６】さらに、従来のように最大限の昇圧動作を
行うこともないので、このＤＣ／ＤＣコンバータのスイ
ッチングトランジスタ３、コイル２、コンデンサ５等も
過電流、過電圧状態になる恐れもない。
行うこともないので、このＤＣ／ＤＣコンバータのスイ
ッチングトランジスタ３、コイル２、コンデンサ５等も
過電流、過電圧状態になる恐れもない。
【００４７】また、通常のレベルシフト回路では、図３
に示すようにアナログ系電源電圧で動作するインバータ
３５のＰ−ｃｈトランジスタ、Ｎ−ｃｈトランジスタの
ゲートにはともに、ＬＯＷ−ＴＯ−ＨＩＧＨレベルコン
バータ３４の出力が接続される。
に示すようにアナログ系電源電圧で動作するインバータ
３５のＰ−ｃｈトランジスタ、Ｎ−ｃｈトランジスタの
ゲートにはともに、ＬＯＷ−ＴＯ−ＨＩＧＨレベルコン
バータ３４の出力が接続される。
【００４８】しかしこのような構成にすると、シーケン
ス制御ＩＣ２１のアナログ系電源電圧入力端子２３に正
しくＤＣ／ＤＣコンバータの出力が接続されている場合
であっても、ＤＣ／ＤＣコンバータの動作を停止してい
る状態（トランジスタ１１がオンの状態）で、トランジ
スタ３がオフとなってアナログ系電源電圧が出力されて
いないと、ロジック電源電圧からアナログ電源電圧に変
換するＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ３４の
出力が出ない。したがって、アナログ系電源電圧で動作
するインバータ３５の出力はＬＯＷレベル出力ではな
く、フローティング状態となる。
ス制御ＩＣ２１のアナログ系電源電圧入力端子２３に正
しくＤＣ／ＤＣコンバータの出力が接続されている場合
であっても、ＤＣ／ＤＣコンバータの動作を停止してい
る状態（トランジスタ１１がオンの状態）で、トランジ
スタ３がオフとなってアナログ系電源電圧が出力されて
いないと、ロジック電源電圧からアナログ電源電圧に変
換するＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ３４の
出力が出ない。したがって、アナログ系電源電圧で動作
するインバータ３５の出力はＬＯＷレベル出力ではな
く、フローティング状態となる。
【００４９】この場合に、ＤＣ／ＤＣコンバータのスイ
ッチング用ＭＯＳトランジスタ３は入力ゲートがフロー
ティング状態となるので、何らかのノイズ等で、このト
ランジスタ３がＯＮしてしまう恐れがある。この場合に
は、全く制御がなされていない状態に陥ってしまうばか
りか、消費電力の点でも問題となる。
ッチング用ＭＯＳトランジスタ３は入力ゲートがフロー
ティング状態となるので、何らかのノイズ等で、このト
ランジスタ３がＯＮしてしまう恐れがある。この場合に
は、全く制御がなされていない状態に陥ってしまうばか
りか、消費電力の点でも問題となる。
【００５０】なお、このような事態を回避するために最
も簡単な対策は、トランジスタ３のゲート端子とＧＮＤ
間にプルダウン抵抗を接続することである。しかし、こ
の方法では、ＤＣ／ＤＣコンバータの効率が低下すると
いう問題がある。
も簡単な対策は、トランジスタ３のゲート端子とＧＮＤ
間にプルダウン抵抗を接続することである。しかし、こ
の方法では、ＤＣ／ＤＣコンバータの効率が低下すると
いう問題がある。
【００５１】これに対し、本実施形態のように、アナロ
グ系電源電圧で動作する出力インバータ３５のＮ−ｃｈ
トランジスタ３５ｂのゲートのみをロジック系電源電圧
のインバータ３３の出力で駆動する構成にすることによ
って、アナログ系電源電圧が出力されていない場合であ
っても、レベルシフト回路２６の出力がフローティング
状態とならず、必ずＬＯＷレベル出力を出力できるよう
にしている。これにより、ＤＣ／ＤＣコンバータの効率
低下や部品増を招くことなく、ＤＣ／ＤＣコンバータの
スイッチングトランジスタ３がノイズ等によって不用意
にＯＮしないようにすることができる。
グ系電源電圧で動作する出力インバータ３５のＮ−ｃｈ
トランジスタ３５ｂのゲートのみをロジック系電源電圧
のインバータ３３の出力で駆動する構成にすることによ
って、アナログ系電源電圧が出力されていない場合であ
っても、レベルシフト回路２６の出力がフローティング
状態とならず、必ずＬＯＷレベル出力を出力できるよう
にしている。これにより、ＤＣ／ＤＣコンバータの効率
低下や部品増を招くことなく、ＤＣ／ＤＣコンバータの
スイッチングトランジスタ３がノイズ等によって不用意
にＯＮしないようにすることができる。
【００５２】（第２実施形態）図４には、本発明の第２
実施形態であるＤＣ／ＤＣコンバータの制御装置におけ
るレベルシフト回路′このように構成されたレベルシフ
ト回路の構成を示している。なお、ＤＣ／ＤＣコンバー
タおよび制御装置の基本構成は第１実施形態と同じであ
る。但し、本実施形態は、レベルシフト回路の構成にお
いて第１実施形態と異なる。
実施形態であるＤＣ／ＤＣコンバータの制御装置におけ
るレベルシフト回路′このように構成されたレベルシフ
ト回路の構成を示している。なお、ＤＣ／ＤＣコンバー
タおよび制御装置の基本構成は第１実施形態と同じであ
る。但し、本実施形態は、レベルシフト回路の構成にお
いて第１実施形態と異なる。
【００５３】図４において、３１は入力端子、３２はロ
ジック系電源電圧入力端子、３３はロジック系電源電圧
で動作するインバータ、３４はロジック電源電圧からア
ナログ電源電圧に変換するＬＯＷ−ＴＯ−ＨＩＧＨレベ
ルコンバータ、３９は同じロジック電源電圧を使用した
ＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ、３５′はア
ナログ系電源電圧で動作するインバータ、３７はアナロ
グ系電源電圧入力端子、３８は出力端子である。
ジック系電源電圧入力端子、３３はロジック系電源電圧
で動作するインバータ、３４はロジック電源電圧からア
ナログ電源電圧に変換するＬＯＷ−ＴＯ−ＨＩＧＨレベ
ルコンバータ、３９は同じロジック電源電圧を使用した
ＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ、３５′はア
ナログ系電源電圧で動作するインバータ、３７はアナロ
グ系電源電圧入力端子、３８は出力端子である。
【００５４】アナログ系電源電圧で動作するインバータ
３５′は、Ｐ−ｃｈトランジスタ３５ａ′およびＮ−ｃ
ｈトランジスタ３５ｂ′からなり、Ｐ−ｃｈトランジス
タ３５ａ′のゲートにはＬＯＷ−ＴＯ−ＨＩＧＨレベル
コンバータ３４の出力が接続され、Ｎ−ｃｈトランジス
タ３５ｂ′のゲートにはロジック系電源電圧で動作する
ＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ３９の出力が
接続されている。
３５′は、Ｐ−ｃｈトランジスタ３５ａ′およびＮ−ｃ
ｈトランジスタ３５ｂ′からなり、Ｐ−ｃｈトランジス
タ３５ａ′のゲートにはＬＯＷ−ＴＯ−ＨＩＧＨレベル
コンバータ３４の出力が接続され、Ｎ−ｃｈトランジス
タ３５ｂ′のゲートにはロジック系電源電圧で動作する
ＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ３９の出力が
接続されている。
【００５５】ＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ
３９は本来、異なる２電源で動作するものであるが、こ
こではあえてロジック系電源電圧からロジック系電源電
圧という接続を行っている。
３９は本来、異なる２電源で動作するものであるが、こ
こではあえてロジック系電源電圧からロジック系電源電
圧という接続を行っている。
【００５６】レベルシフト回路２６′をこのような構成
にすることにより、ロジック系電源電圧で動作するイン
バータ３３の出力から最終出力インバータ３５のＰ−ｃ
ｈトランジスタ３５ａ′およびＮ−ｃｈトランジスタ３
５ｂ′までに信号が通過するゲート数が等しくなり、Ｐ
−ｃｈトランジスタ３５ａ′およびＮ−ｃｈトランジス
タ３５ｂ′へ信号のゲート遅れが発生しなくなる。すな
わち、Ｎ−ｃｈとＰ−ｃｈとの間でゲート数に差がある
場合には、最終出力段のインバータ３５での貫通電流が
問題となるが、本実施形態のような構成にすることで、
特にＤＣ／ＤＣコンバータのスイッチング周波数が高速
である場合には、貫通電流の影響を避けることが可能と
なり、信頼性を向上させるとともに、効率を向上させる
ことができる。
にすることにより、ロジック系電源電圧で動作するイン
バータ３３の出力から最終出力インバータ３５のＰ−ｃ
ｈトランジスタ３５ａ′およびＮ−ｃｈトランジスタ３
５ｂ′までに信号が通過するゲート数が等しくなり、Ｐ
−ｃｈトランジスタ３５ａ′およびＮ−ｃｈトランジス
タ３５ｂ′へ信号のゲート遅れが発生しなくなる。すな
わち、Ｎ−ｃｈとＰ−ｃｈとの間でゲート数に差がある
場合には、最終出力段のインバータ３５での貫通電流が
問題となるが、本実施形態のような構成にすることで、
特にＤＣ／ＤＣコンバータのスイッチング周波数が高速
である場合には、貫通電流の影響を避けることが可能と
なり、信頼性を向上させるとともに、効率を向上させる
ことができる。
【００５７】なお、本実施形態におていも、ＤＣ／ＤＣ
コンバータのスイッチングトランジスタ３とＤＣ／ＤＣ
制御回路２４との間にレベルシフト回路２６′を設けた
ことにより、ＤＣ／ＤＣコンバータの出力であるアナロ
グ系電源電圧がＤＣ／ＤＣ制御回路２４に正しく接続さ
れていない場合でも、コンバータ出力電圧が非常に高く
なる事態を確実に防止できる。また、レベルシフト回路
２６′の出力をアナログ電源電圧が出力されていない場
合であっても正しくＬＯＷレベル信号を出力できるよう
にしたことで、ＤＣ／ＤＣコンバータの効率低下や部品
増を招くことなく、ＤＣ／ＤＣコンバータの非動作時に
ノイズ等でスイッチングトランジスタ３がオンすること
を防止できる。
コンバータのスイッチングトランジスタ３とＤＣ／ＤＣ
制御回路２４との間にレベルシフト回路２６′を設けた
ことにより、ＤＣ／ＤＣコンバータの出力であるアナロ
グ系電源電圧がＤＣ／ＤＣ制御回路２４に正しく接続さ
れていない場合でも、コンバータ出力電圧が非常に高く
なる事態を確実に防止できる。また、レベルシフト回路
２６′の出力をアナログ電源電圧が出力されていない場
合であっても正しくＬＯＷレベル信号を出力できるよう
にしたことで、ＤＣ／ＤＣコンバータの効率低下や部品
増を招くことなく、ＤＣ／ＤＣコンバータの非動作時に
ノイズ等でスイッチングトランジスタ３がオンすること
を防止できる。
【００５８】（第３実施形態）図５には、本発明の第３
実施形態であるＤＣ／ＤＣコンバータの制御装置の構成
を示している。なお、本実施形態のＤＣ／ＤＣコンバー
タおよび制御装置の基本構成は第１実施形態と同じであ
るので、共通構成要素については第１実施形態と同符号
を付して説明に代える。本実施形態では、シーケンス制
御用ＩＣ５１の構成が第１実施形態と異なる。
実施形態であるＤＣ／ＤＣコンバータの制御装置の構成
を示している。なお、本実施形態のＤＣ／ＤＣコンバー
タおよび制御装置の基本構成は第１実施形態と同じであ
るので、共通構成要素については第１実施形態と同符号
を付して説明に代える。本実施形態では、シーケンス制
御用ＩＣ５１の構成が第１実施形態と異なる。
【００５９】５２はシーケンス制御用ＩＣ５１のロジッ
ク系電源電圧入力端子、５３はシーケンス制御用ＩＣ５
１のアナログ系電源電圧入力端子、５４はアナログ系電
源電圧入力端子５３の電圧に応じてスイッチングトラン
ジスタ３を適宜オン／オフすることによりアナログ系出
力電圧を設定値になるようにＤＣ／ＤＣコンバータを制
御するＤＣ／ＤＣ制御回路、５６はＤＣ／ＤＣ制御回路
５４の出力をロジック系出力電源からアナログ系出力電
圧に変換するレベルシフト回路、５５は不図示のシステ
ム全体を制御するＣＰＵからの制御端子、５７はスイッ
チングトランジスタ１１を制御する制御端子、５８はス
イッチングトランジスタ３を制御する制御端子である。
ク系電源電圧入力端子、５３はシーケンス制御用ＩＣ５
１のアナログ系電源電圧入力端子、５４はアナログ系電
源電圧入力端子５３の電圧に応じてスイッチングトラン
ジスタ３を適宜オン／オフすることによりアナログ系出
力電圧を設定値になるようにＤＣ／ＤＣコンバータを制
御するＤＣ／ＤＣ制御回路、５６はＤＣ／ＤＣ制御回路
５４の出力をロジック系出力電源からアナログ系出力電
圧に変換するレベルシフト回路、５５は不図示のシステ
ム全体を制御するＣＰＵからの制御端子、５７はスイッ
チングトランジスタ１１を制御する制御端子、５８はス
イッチングトランジスタ３を制御する制御端子である。
【００６０】次に、上記レベルシフト回路５６の構成を
図６を用いて説明する。同図において、６１は入力端
子、６２はロジック系電源電圧入力端子、６３はロジッ
ク系電源電圧で動作するインバータ、６４はロジック電
源電圧からアナログ電源電圧に変換するＬＯＷ−ＴＯ−
ＨＩＧＨレベルコンバータ、６５はアナログ系電源電圧
で動作するインバータ、６７はアナログ系電源電圧入力
端子、７０は出力インバータの出力をプルダウンするＮ
−ｃｈトランジスタ、７１はトランジスタ７０を制御す
る制御端子である。
図６を用いて説明する。同図において、６１は入力端
子、６２はロジック系電源電圧入力端子、６３はロジッ
ク系電源電圧で動作するインバータ、６４はロジック電
源電圧からアナログ電源電圧に変換するＬＯＷ−ＴＯ−
ＨＩＧＨレベルコンバータ、６５はアナログ系電源電圧
で動作するインバータ、６７はアナログ系電源電圧入力
端子、７０は出力インバータの出力をプルダウンするＮ
−ｃｈトランジスタ、７１はトランジスタ７０を制御す
る制御端子である。
【００６１】Ｎ−ｃｈトランジスタ７０のゲートには、
不図示のシーケンス制御ＣＰＵからの制御に応じて、Ｄ
Ｃ／ＤＣ制御回路５４から出力信号が入力される。すな
わち、アナログ系電源電圧のオン／オフを行うトランジ
スタ１１をオン状態にすると同時に、この出力信号をＬ
ＯＷレベルにする機能をＤＣ／ＤＣ制御回路５４に持た
せる。これにより、トランジスタ１１がオンすると同時
にＮ−ｃｈトランジスタ７０がオフになる。その後、Ｄ
Ｃ／ＤＣ制御回路５４が昇圧動作を始め、ＤＣ／ＤＣコ
ンバータはその出力電圧を設定値になるように動作す
る。
不図示のシーケンス制御ＣＰＵからの制御に応じて、Ｄ
Ｃ／ＤＣ制御回路５４から出力信号が入力される。すな
わち、アナログ系電源電圧のオン／オフを行うトランジ
スタ１１をオン状態にすると同時に、この出力信号をＬ
ＯＷレベルにする機能をＤＣ／ＤＣ制御回路５４に持た
せる。これにより、トランジスタ１１がオンすると同時
にＮ−ｃｈトランジスタ７０がオフになる。その後、Ｄ
Ｃ／ＤＣ制御回路５４が昇圧動作を始め、ＤＣ／ＤＣコ
ンバータはその出力電圧を設定値になるように動作す
る。
【００６２】一方、ＤＣ／ＤＣコンバータの動作を停止
させる場合には、ＣＰＵの命令によりＤＣ／ＤＣ制御回
路５４の動作を停止させる。このとき、ＤＣ／ＤＣ制御
回路５４は、トランジスタ１１をオフさせるとともに、
Ｎ−ｃｈトランジスタ７０のゲートに接続された出力信
号をＨＩＧＨレベルにし、最終出力段のインバータ６５
の出力を強制的にＬＯＷレベルに固定する。
させる場合には、ＣＰＵの命令によりＤＣ／ＤＣ制御回
路５４の動作を停止させる。このとき、ＤＣ／ＤＣ制御
回路５４は、トランジスタ１１をオフさせるとともに、
Ｎ−ｃｈトランジスタ７０のゲートに接続された出力信
号をＨＩＧＨレベルにし、最終出力段のインバータ６５
の出力を強制的にＬＯＷレベルに固定する。
【００６３】このように構成することにより、アナログ
系電源電圧の出力がオフした状態であっても、レベルシ
フト回路５６の出力は確実にＬＯＷレベルとなり、ＤＣ
／ＤＣコンバータのスイッチングトランジスタ３のゲー
ト電圧は、ＬＯＷレベルに固定される。このため、トラ
ンジスタ３がノイズ等によりオンしてしまうことを防止
することができる。
系電源電圧の出力がオフした状態であっても、レベルシ
フト回路５６の出力は確実にＬＯＷレベルとなり、ＤＣ
／ＤＣコンバータのスイッチングトランジスタ３のゲー
ト電圧は、ＬＯＷレベルに固定される。このため、トラ
ンジスタ３がノイズ等によりオンしてしまうことを防止
することができる。
【００６４】なお、本実施形態の場合、ＤＣ／ＤＣ制御
回路５４からの出力信号を１本使用することになるが、
回路構成は非常に簡素になるし、最終出力段のトランジ
スタの貫通電流の影響も現れない。
回路５４からの出力信号を１本使用することになるが、
回路構成は非常に簡素になるし、最終出力段のトランジ
スタの貫通電流の影響も現れない。
【００６５】また、Ｎ−ｃｈトランジスタ７０の制御は
シーケンス制御用ＣＰＵから直接行っても問題ない。
シーケンス制御用ＣＰＵから直接行っても問題ない。
【００６６】さらに、以上のようにレベルシフト回路５
６を構成することにより、ロジック系電源電圧で動作す
るインバータ６２の出力から最終出力インバータ６５の
Ｎ−ｃｈおよびＰ−ｃｈトランジスタまでに信号が通過
するゲート数が等しくなり、Ｎ−ｃｈとＰ−ｃｈへ信号
のゲート遅れが発生しなくなる。
６を構成することにより、ロジック系電源電圧で動作す
るインバータ６２の出力から最終出力インバータ６５の
Ｎ−ｃｈおよびＰ−ｃｈトランジスタまでに信号が通過
するゲート数が等しくなり、Ｎ−ｃｈとＰ−ｃｈへ信号
のゲート遅れが発生しなくなる。
【００６７】Ｎ−ｃｈとＰ−ｃｈとの間でゲート数に差
がある場合には、最終出力段のインバータ６５での貫通
電流が問題となるが、本実施形態のような構成にするこ
とで、特にＤＣ／ＤＣコンバータのスイッチング周波数
が高速になった場合には、貫通電流の影響を避けること
が可能となり、信頼性を向上させるとともに、効率の向
上を図ることができる。
がある場合には、最終出力段のインバータ６５での貫通
電流が問題となるが、本実施形態のような構成にするこ
とで、特にＤＣ／ＤＣコンバータのスイッチング周波数
が高速になった場合には、貫通電流の影響を避けること
が可能となり、信頼性を向上させるとともに、効率の向
上を図ることができる。
【００６８】また、本実施形態におていも、ＤＣ／ＤＣ
コンバータのスイッチングトランジスタ３とＤＣ／ＤＣ
制御回路５４との間にレベルシフト回路５６を設けたこ
とにより、ＤＣ／ＤＣコンバータの出力であるアナログ
系電源電圧がＤＣ／ＤＣ制御回路５４に正しく接続され
ていない場合でも、コンバータ出力電圧が非常に高くな
る事態を確実に防止できる。また、レベルシフト回路５
４の出力をアナログ電源電圧が出力されていない場合で
あっても正しくＬＯＷレベル信号を出力できるようにし
たことで、ＤＣ／ＤＣコンバータの効率低下や部品増を
招くことなく、ＤＣ／ＤＣコンバータの非動作時にノイ
ズ等でスイッチングトランジスタ３がオンすることを防
止できる。
コンバータのスイッチングトランジスタ３とＤＣ／ＤＣ
制御回路５４との間にレベルシフト回路５６を設けたこ
とにより、ＤＣ／ＤＣコンバータの出力であるアナログ
系電源電圧がＤＣ／ＤＣ制御回路５４に正しく接続され
ていない場合でも、コンバータ出力電圧が非常に高くな
る事態を確実に防止できる。また、レベルシフト回路５
４の出力をアナログ電源電圧が出力されていない場合で
あっても正しくＬＯＷレベル信号を出力できるようにし
たことで、ＤＣ／ＤＣコンバータの効率低下や部品増を
招くことなく、ＤＣ／ＤＣコンバータの非動作時にノイ
ズ等でスイッチングトランジスタ３がオンすることを防
止できる。
【００６９】なお、上記各実施形態では、ＤＣ／ＤＣ制
御回路とレベルシフト回路を同一ＩＣ上に構成した場合
について説明したが、これらをディスクリート部品で構
成してもよい。但し、同一ＩＣ上に構成することによ
り、回路の簡略化、部品点数の削減の効果を得ることが
できる。
御回路とレベルシフト回路を同一ＩＣ上に構成した場合
について説明したが、これらをディスクリート部品で構
成してもよい。但し、同一ＩＣ上に構成することによ
り、回路の簡略化、部品点数の削減の効果を得ることが
できる。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
第２のスイッチング手段がオフであるとき（ＤＣ／ＤＣ
コンバータの出力が制御手段に供給されていないとき）
には、所定ＬＯＷレベルの信号を第１スイッチング手段
に出力するレベルシフト手段を設けたので、ＤＣ／ＤＣ
コンバータの非動作時にノイズ等で第１スイッチング手
段がオンになってしまうことを確実に防止することがで
きるとともに、ＤＣ／ＤＣコンバータの効率を低下させ
ず、かつ部品点数の削減も可能とする。
第２のスイッチング手段がオフであるとき（ＤＣ／ＤＣ
コンバータの出力が制御手段に供給されていないとき）
には、所定ＬＯＷレベルの信号を第１スイッチング手段
に出力するレベルシフト手段を設けたので、ＤＣ／ＤＣ
コンバータの非動作時にノイズ等で第１スイッチング手
段がオンになってしまうことを確実に防止することがで
きるとともに、ＤＣ／ＤＣコンバータの効率を低下させ
ず、かつ部品点数の削減も可能とする。
【００７１】なお、制御手段とレベルシフト手段とを、
同一基板上に構成されるＩＣとすれば、回路の簡略化や
部品点数の削減を図ることができる。
同一基板上に構成されるＩＣとすれば、回路の簡略化や
部品点数の削減を図ることができる。
【図１】本発明の第１実施形態であるＤＣ／ＤＣコンバ
ータの制御装置のブロック図である。
ータの制御装置のブロック図である。
【図２】上記制御装置におけるレベルシフト回路の回路
図である。
図である。
【図３】レベルシフト回路の従来例を示す回路図であ
る。
る。
【図４】本発明の第２実施形態であるレベルシフト回路
の回路図である。
の回路図である。
【図５】本発明の第３実施形態であるＤＣ／ＤＣコンバ
ータの制御装置のブロック図である。
ータの制御装置のブロック図である。
【図６】上記第３実施形態におけるレベルシフト回路の
回路図である。
回路図である。
【図７】従来のＤＣ／ＤＣコンバータの制御装置のブロ
ック図である。
ック図である。
１ 電池 ２ 昇圧用コイル ３ スイッチングトランジスタ ４ ダイオード、 ５ 出力安定用コンデンサ ６ アナログ系出力端子 １１ スイッチングトランジスタ ７，８ ダイオード ９ 平滑化コンデンサ １０ ロジック系出力端子 ２１，５１ 制御用ＩＣ ２２，５２ ロジック系電源電圧入力端子 ２３，５３ アナログ系電源電圧入力端子 ２４，５４ ＤＣ／ＤＣ制御回路 ２６，２６′，５６ レベルシフト回路 ２５，５５ ＣＰＵからの制御端子 ３１，６１ 入力端子、 ３２，６２ ロジック系電源電圧入力端子 ３３，６３ ロジック系電源電圧で動作するインバータ ３４，６４ ＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ ３５，６５ アナログ系電源電圧で動作するインバータ ３７，６７ アナログ系電源電圧入力端子 ３８，６８ 出力端子 ３９ ＬＯＷ−ＴＯ−ＨＩＧＨレベルコンバータ ７０ Ｎ−ｃｈトランジスタ ７１ 制御端子
Claims (5)
- 【請求項１】 ＤＣ／ＤＣコンバータの昇圧用コイルへ
の通電をオン／オフさせる第１のスイッチング手段と、
前記コンバータの出力をオン／オフさせる第２のスイッ
チング手段と、前記コンバータの出力とは異なるシステ
ム電源により動作し、前記コンバータの出力を目標電圧
にするために前記コンバータの実出力電圧に応じて前記
第１のスイッチング手段をオンさせるためのスイッチン
グ信号を生成するとともに、外部からの作動／停止指令
に応じて前記第２のスイッチング手段をオン／オフ制御
する制御手段と、この制御手段により生成されたスイッ
チング信号を前記システム電源の電圧から前記コンバー
タの出力電圧を振幅とする信号に変換して前記第１スイ
ッチング手段に出力するレベルシフト手段とを有し、 前記レベルシフト手段は、前記制御手段が前記第２のス
イッチング手段をオフさせているときに、所定ＬＯＷレ
ベルの信号を前記第１スイッチング手段に出力すること
を特徴とするＤＣ／ＤＣコンバータの制御装置。 - 【請求項２】 前記レベルシフト手段は、前記コンバー
タの出力電圧を電源とするＣＭＯＳ構成のインバータを
出力部として有しており、 このインバータのＰ−ｃｈトランジスタを前記コンバー
タの出力電圧を振幅とする信号で制御し、Ｎ−ｃｈトラ
ンジスタを前記システム電源の電圧を振幅とする信号で
制御することを特徴とする請求項１に記載のＤＣ／ＤＣ
コンバータ。 - 【請求項３】 前記レベルシフト手段は、前記コンバー
タの出力電圧を電源とするＣＭＯＳ構成のインバータを
出力部として有しており、 このインバータのＰ−ｃｈトランジスタを前記コンバー
タの出力電圧を振幅とする信号で制御し、Ｎ−ｃｈトラ
ンジスタを前記システム電源の電圧を振幅とする信号で
制御するとともに、 前記制御手段のスイッチング信号出力から前記Ｎ−ｃｈ
トランジスタおよびＰ−ｃｈトランジスタまでのＣＭＯ
Ｓ構成のゲート段数が等しいことを特徴とする請求項１
に記載のＤＣ／ＤＣコンバータの制御装置。 - 【請求項４】 前記レベルシフト手段は、前記コンバー
タの出力電圧を電源とするＣＭＯＳ構成のインバータ出
力にＮ−ｃｈトランジスタの出力が接続された出力部を
有しており、 前記Ｎ−ｃｈトランジスタは、前記制御手段が前記第２
のスイッチング手段をオフしている間、オン制御される
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバー
タの制御装置。 - 【請求項５】 前記制御手段と前記レベルシフト手段と
が、同一基板上に構成されるＩＣであることを特徴とす
る請求項１から４のいずれかに記載のＤＣ／ＤＣコンバ
ータの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35785997A JP4143153B2 (ja) | 1997-12-25 | 1997-12-25 | Ｄｃ／ｄｃコンバータの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35785997A JP4143153B2 (ja) | 1997-12-25 | 1997-12-25 | Ｄｃ／ｄｃコンバータの制御装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11191956A true JPH11191956A (ja) | 1999-07-13 |
| JPH11191956A5 JPH11191956A5 (ja) | 2005-07-28 |
| JP4143153B2 JP4143153B2 (ja) | 2008-09-03 |
Family
ID=18456303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35785997A Expired - Fee Related JP4143153B2 (ja) | 1997-12-25 | 1997-12-25 | Ｄｃ／ｄｃコンバータの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4143153B2 (ja) |
-
1997
- 1997-12-25 JP JP35785997A patent/JP4143153B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4143153B2 (ja) | 2008-09-03 |
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