JPH11194924A

JPH11194924A - 半導体装置及びその制御方法

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Publication number: JPH11194924A
Application number: JP9361465A
Authority: JP
Inventors: Hisanobu Sugiyama; 寿伸杉山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-12-26
Filing date: 1997-12-26
Publication date: 1999-07-21
Anticipated expiration: 2017-12-26
Also published as: JP3760614B2

Abstract

(57)【要約】【課題】ＧＡによるシステム進化の可能性を充分に発揮
できるデバイス適用例を示し、また自律進化を促進する
制御（論理確定）手法を提供する。【解決手段】演算論理の変更が可能な論理回路１０と、
その制御信号をＧＡによって生成する制御信号生成部２
０とを有する。論理回路１０は、複数の入力信号を複数
レベルの電圧に変換する入力変換部２と、制御信号（Ｖ
ａ等）と変換後の入力信号Ｖ１とに基づいて論理確定信
号（Ｖ２等）を生成する確定信号生成部４と、論理確定
信号に応じて決まる所定関数の論理演算を変換後の入力
信号に対して実行する可変演算部６とからなる。制御信
号生成部２０は、用意した電圧レベル群の各電圧レベル
を論理回路１０に入力したときに得られる結果に基づい
て、電圧レベルの選択及び／又は変更を行い、これを制
御信号として所望の演算結果が得られるまで繰り返し
て、電圧レベル群を自律収束させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば全てのブー
ル関数の論理演算が可能な汎用論理回路を構成可能な複
数の制御ゲートを有する絶縁ゲート電界効果トランジス
タと、当該絶縁ゲート電界効果トランジスタに制御信号
を付与する制御信号生成部とを有する半導体装置、及
び、その制御方法に関する。特定的に、本発明は、例え
ば、前記論理回路が正しい解を得ることができない場合
でも、前記制御信号生成部が、いわゆる遺伝的アルゴリ
ズムにより自律収束的に論理回路から所望の解を得る制
御信号を生成して論理回路を正しく動作させ、また複数
の論理回路間と入力の接続手段、更に学習機能をを付加
することで短時間で複雑な論理計算を正確に実行できる
自己進化に適した構成の半導体装置と、その制御方法に
関する。

【０００２】

【従来の技術】コンピューターサイエンス等の分野で
は、「進化するコンピューター」、「進化するハードウ
ェア」が最近、注目されている。これらは、「遺伝的ア
ルゴリズム」、「人工生命」、さらに最近流行語にもな
ってきている「複雑性」にも関連し、これらの考え方と
相まって発展する様相をみせている。「進化するハード
ウェア」とは、これまで機能が固定されていることが前
提となっていたシステムのハードウェアに、可変性、プ
ログラム性を持たせ、さらに生命の進化システムを応用
した遺伝的アルゴリズム（Genetic Algorithms、以下Ｇ
Ａと略す）を用いて、ハードウェアの機能を環境に適応
させて進化させようとするものである。

【０００３】「進化するハードウェア」の基礎的な研
究、開発はいくつかの研究機関でなされているが、その
中で、代表的なＧＡ適用例として、ＦＰＧＡ（Field Pr
ogrammable Gate Array ）、ＰＬＤ（Programmabl Logi
c Device）等がある。以下、下記文献（１）に示されて
いるＰＬＤを用いたものを説明する。

【０００４】文献（１）：樋口哲也他：「遺伝的学習に
よるハードウェア進化の基礎実験」、『遺伝的アルゴリ
ズム』、第１０章、産業図書、１９９３年刊。

【０００５】この文献では、ＰＬＤの論理確定に遺伝的
アルゴリズム（ＧＡ）を用いることにより、所望の組み
合わせ回路、順序回路を得る手法を説明している。ま
た、このような手段が将来的に大規模進化システムの基
礎となると述べられている。

【０００６】文献（１）に示されているＰＬＤはＧＡＬ
１６Ｖ８と呼ばれているもので、一般的であり、また簡
易なものである。このＰＬＤの構成図を図１３に示す。
ＰＬＤはアレイ状に配置された接続パターンと論理マク
ロセル等により構成され、接続の有無、論理機能の選択
を制御ビット列の組み合わせで指定することにより、所
望の機能を備えた論理回路、すなわちロジックデバイス
を得ることができる。入力信号が入る前段のアレイパタ
ーンは、各交点にヒューズ、ＥＥＰＲＯＭ等のプログラ
ム素子が設けられ、これらをプログラムすることにより
入力信号に対するＡＮＤ論理を選択できる。ＡＮＤがと
られた各ラインは、論理マクロセルに入力さら、ＯＲ論
理を介した後、フリップフロップ等の選択された回路を
経て出力される。つまり、ＰＬＤは、ＡＮＤとＯＲの論
理によって構成される加法標準形が基本となり、所望の
組み合わせ回路、順序回路等が形成される。

【０００７】文献（１）では、このＰＬＤの論理機能確
定に遺伝的アルゴリズム（ＧＡ）を使い、「進化するハ
ードウェア」システムを構築することを提案している。
具体的には、まず、ＰＬＤの論理を確定する制御ビット
列を遺伝子とのアナロジーから染色体とみなし、この染
色体をランダムに多数用意する。そして、それぞれの染
色体（ビット列）により確定する論理回路について入力
パターンと出力の対応を調べ、それぞれの出力結果と所
望の出力値を比較し、一致の度合いに応じて染色体の適
応度を決定する。一致の度合いが高ければ適応度を高
め、低ければ減ずる。そして、適応度の高さに比例する
確率で染色体を選択し（自然淘汰）、それらについてビ
ット交叉（交配）、ビットデータ変換（突然変異）を行
い、再度、論理出力の比較と適応度評価を行う。このサ
イクル（世代交代）を何度も繰り返し、最終的に適応度
１００、つまり、論理が完全に所望のものと一致する制
御ビット列を得る。環境が変化して異なる機能が要求さ
れれば、システムは同じ手法を繰り返し、自律適応的に
論理を変更し進化していくことができる。

【０００８】文献（１）では、以上のシステムの例とし
て、６マルチプレクサのＧＡによる論理確定を紹介して
おり、１０８ビット長の染色体表現を用い、適応度評価
と交叉の２０００サイクルの世代交代で正確な解が得ら
れている。

【０００９】

【発明が解決しようとする課題】以上の従来技術にとり
あげたＰＬＤを用いた「進化するハードウェア」システ
ムでは、いくつか問題がある。

【００１０】文献（１）でも指摘されているように、現
状のＰＬＤはＥＰＲＯＭ、ＥＥＰＲＯＭ等のプログラム
素子が用いられているが、書き換え保証回数は１００回
程度であり、現実には、とても上記例のような２０００
サイクルのＧＡ操作や、さらに長期的な進化プロセス操
作を実現することができない。このため、文献（１）の
例では、実デバイス（ＰＬＤ）を用いてシステムを検証
しているのではなく、制御ビット列のＧＡ操作をコンピ
ューター上でシミュレーションするに留まっている。

【００１１】また、ＥＰＲＯＭ、ＥＥＰＲＯＭ等のデバ
イスの書き換えには、紫外線消去、オンボードであって
も特別な書き換えモードに入る必要性があるので、ＧＡ
操作を行う際に極めて長い時間がかかる。よって、リア
ルタイムに環境に適応するような自己適応システムの構
築は不可能である。

【００１２】さらに、上述したように、ＰＬＤは基本的
に積和論理によって構築される加法標準形が基本となっ
ているが、一般的に加法標準形は最も効率の良い論理式
とは言えず、回路に冗長な部分が生じ易い。回路が冗長
であることは、ＧＡ操作では染色体の長さが長くなるこ
とになり、ＧＡ操作の効率を悪くする。逆に染色体の長
さを固定して考えるならば、変化におけるフレキシビリ
ティーが低いことを意味する。

【００１３】また、下記文献（２）では、上述したコン
セプトと同様に、超ＬＳＩの設計用言語ＨＤＬにＧＡを
適用し、ＬＳＩの設計を進化的に変化させていく手法を
提案している。

【００１４】文献（２）：辺見均他：「行動型ハードウ
ェアの進化」、『遺伝的アルゴリズム』、第８章、産業
図書、１９９５年刊。

【００１５】しかし、これもシミュレーション上の実験
であり、実デバイスを実際にどのように変化させていく
かについては、言及されていない。

【００１６】このように「進化するハードウェア」の実
現のために現在提案されたアイデアは、既存のデバイス
であるＦＰＧＡやＰＬＤ、またハードウェア記述言語
（ＨＤＬ）を用いたものであるが、これらの研究は未だ
シミュレーションレベルであり、ハードウェアを対象に
しながらもソフトウェアの研究に留まっている。このよ
うに、実際の「進化するハードウェアシステム」の実現
に際しては上述した問題点や課題が多い。とくに、実際
にシステムを構成するデバイスとして、現状にＰＬＤに
代わる、より適したデバイスが必要となる。

【００１７】本発明は、このような実情に鑑みてなさ
れ、遺伝的アルゴリズムによるシステム進化の可能性を
充分に発揮できるデバイスの適用と、この適用に際して
効率的な制御手法を提案して、遺伝的アルゴリズムによ
って自律的に進化するハードウェアとして実用的で実現
可能な半導体装置と、その論理確定方法を新たに提供す
ることを目的とする。

【００１８】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体装置では、演算論理の変更が可能な汎用論理回路を構
成する複数の制御ゲートを有するＭＩＳＦＥＴを、いわ
ゆる進化するハードウェアの基本デバイスとして用いて
いる。

【００１９】すなわち、本発明の半導体装置では、複数
の制御ゲートを有する絶縁ゲート電界効果トランジスタ
と、当該絶縁ゲート電界効果トランジスタから所望の出
力を得るために前記制御ゲートに付与する制御信号を生
成する手段として、用意した電圧レベル群の各電圧レベ
ルを前記絶縁ゲート電界効果トランジスタに入力したと
きに所望の出力が得られたときは、当該所望の出力が得
られる電圧レベルを前記制御信号として出力し、所望の
出力が得られないときは、当該出力結果に基づいて電圧
レベルの選択及び／又は変更を行い、この選択及び／又
は変更を所望の出力が得られるまで繰り返して前記電圧
レベル群を収束させ、所望の出力が得られる電圧レベル
を前記制御信号として出力する制御信号生成部とを有す
る。

【００２０】また、複数の入力信号を、その論理の組み
合わせに応じた複数のレベルをとる電圧に変換して出力
する入力変換部と、前記絶縁ゲート電界効果トランジス
タを含み、その制御信号入力用の制御ゲートに印加され
る制御信号と他の制御ゲートに前記入力変換部から印加
される変換後の入力信号とに基づいて論理確定信号を生
成する確定信号生成部と、信号入力に前記入力変換部の
出力が接続され、制御入力に前記確定信号生成部の出力
が接続され、当該制御入力で受けた前記論理確定信号に
応じて決まる所定関数の論理演算を前記入力変換部で変
換後の入力信号に対して実行する可変演算部とから構成
された論理回路が、前記制御信号生成部に接続されてい
る。

【００２１】この場合、前記制御信号生成部は、好適に
は、予め用意した複数の電圧レベルを前記論理回路に入
力して得られた演算結果を所望の演算結果と比較する比
較部と、前記比較の結果から演算結果の一致度に応じた
発生確率で新たに複数の電圧レベルを選択する選択部
と、選択した電圧レベルを変更する変更部と、これら比
較部，選択部及び変更部を制御して、前記演算，比較，
選択及び変更を繰り返しながら所望の前記論理確定信号
を得ることができる電圧レベルを特定し、前記制御信号
として前記確定信号生成部に向けて出力させる制御部と
を有する。

【００２２】これら前記入力変換部，確定信号生成部及
び可変演算部は、いわゆるνＭＯＳで構築できる。すな
わち、前記入力変換部，確定信号生成部及び可変演算部
は、第１の電源電圧と第２の電源電圧の間に直列接続さ
れたｐ型チャネルとｎ型チャネルの２つの絶縁ゲート電
界効果トランジスタから構成され、当該２つのトランジ
スタは、半導体のチャネル形成領域上に形成されたゲー
ト絶縁膜上に延在して当該２つのトランジスタ間で共通
接続された浮遊ゲートと、当該浮遊ゲート又は浮遊ゲー
トの連結部上に絶縁膜を介して配置され、印加電圧の組
み合わせによって浮遊ゲートの電位を多段階に制御して
前記出力の電圧レベルを設定し又はしきい電圧を変更す
る複数の制御ゲートとを有する。

【００２３】前記入力変換部は２つのトランジスタのソ
ース同士を接続した直列接続点から出力をとり出すソー
スフォロア接続がなされている。一方、確定信号生成部
と可変演算部は、ソースフォロア接続としてもよく、ま
た２つのトランジスタのドレイン同士を接続した直列接
続点から出力をとり出すインバータ接続としてもよい。

【００２４】複雑な回路を構築するために好ましい本発
明の半導体装置は、前記演算論理を変更可能な複数の論
理回路と、当該複数の論理回路間の接続と入力信号の選
択を配線接続の有無によってプログラム可能な配線アレ
イとを有する。この接続アレイは、制御信号生成部によ
り制御させることもできる。この場合、前記制御信号生
成部内で用いられる前記電圧レベルそれぞれが、複数の
論理回路の制御信号の確定を一括して行い、かつ前記配
線アレイ内の配線接続の論理確定を行うために必要な大
きさのビット列から構成されている。

【００２５】前記配線アレイは、配線の接続有無を確定
するプログラム素子として、半導体のチャネル形成領域
上に、当該チャネル形成領域上とゲート間にそれぞれ絶
縁膜を介在させて浮遊ゲートと制御ゲートを順に積層さ
せてなる不揮発性メモリ素子を複数有する。このフロー
ティングゲート（ＦＧ）を有するフラッシュメモリ等の
不揮発性メモリ素子は、前述したνＭＯＳと同時形成が
でき、製造プロセスの共通性の面から好ましい。

【００２６】また、上述した確定信号生成部等を構成す
るインバータ等におけるしきい電圧の変更は、制御信号
による制御に代えて、或いは制御信号による制御に加え
て、浮遊ゲートへの注入電荷量の制御で行うことができ
る。このタイプの本発明の半導体装置では、少なくとも
前記論理確定用可変しきい電圧インバータを構成するト
ランジスタが、半導体のチャネル形成領域上に、当該チ
ャネル形成領域上とゲート間にそれぞれ絶縁膜を介在さ
せて浮遊ゲートと制御ゲートを順に積層させてなる不揮
発性メモリ素子から構成されている。また、この場合の
制御信号生成部は、前記確定信号生成部を構成する可変
しきい電圧インバータを構成するトランジスタの浮遊ゲ
ートに対し電荷の注入と抜き取りを行って当該インバー
タのしきい電圧を変更するしきい電圧制御部を有する。

【００２７】本発明の半導体装置の制御方法は、複数の
制御ゲートを有する絶縁ゲート電界効果トランジスタを
含む半導体装置の制御方法であって、予め用意した複数
の電圧レベルを前記絶縁ゲート電界効果トランジスタに
入力したときに得られた出力を所望の出力と比較し、前
記比較の結果から出力の一致度に応じた発生確率で電圧
レベルを選択及び／又は変更し、これら比較，選択及び
／又は変更を繰り返しながら所望の出力を得るための電
圧レベルを特定して、前記制御信号として前記絶縁ゲー
ト電界効果トランジスタに出力する。

【００２８】好ましくは、前記絶縁ゲート電界効果トラ
ンジスタを確定信号生成部に含む演算論理が変更可能な
論理回路を複数有し、これにより全体の論理回路が構成
されている場合に、前記予め用意した電圧レベルとし
て、論理回路の数に対応し、かつ論理回路間の接続と入
力選択に必要な大きさのビット列を用いる。

【００２９】本発明の論理確定方法では、好ましくは、
以下に示す幾つかの制御を単独で、或いは組み合わせる
ことによって学習性をもたせることができる。（１）前記確定信号生成部として、電圧印加がないとき
にも一旦設定したしきい電圧が保持できるしきい電圧記
憶型インバータを用い、当該しきい電圧記憶型インバー
タのしきい電圧を演算しようとする論理に適した値に設
定した後、前記演算，比較，選択及び／又は変更を繰り
返しながら前記電圧レベルの特定を行う。（２）前記論理回路の論理確定後に、前記しきい電圧記
憶型インバータのしきい電圧を、次回以降行われる論理
演算に最適な値に予め設定する。（３）前記論理確定後に次の論理演算に備えて行う前記
しきい電圧記憶型インバータのしきい電圧の設定は、そ
の後の論理確定において求める論理演算に適した電圧レ
ベルの組み合わせが出来るだけ多くなるように行う。（４）前記論理の確定ごとに、その論理確定で特定され
た電圧レベルを記憶しておき、新しく論理の確定を行う
に際し、これに先立って行う前記しきい電圧記憶型イン
バータのしきい電圧の設定では、予め記憶された前記電
圧レベル群のうち最も使用頻度が高い論理演算を実現す
る電圧レベルが得られるようなしきい電圧を設定する。（５）前記論理の確定ごとに、その論理確定で特定され
た電圧レベルを記憶しておき、新しく論理の確定を行う
に際し、予め記憶された前記電圧レベルのうち、最も使
用頻度が高いものから順に、前記演算，比較，選択及び
変更を行う。

【００３０】また、少なくとも前記変換後の入力信号，
論理確定信号の内部信号と前記電圧レベルを示す信号と
は、３値以上に多値化したもの或いはアナログ信号を用
いると、更に効率化が図れて好ましい。

【００３１】以上述べてきた本発明の半導体装置は、シ
ミュレーションではなく実際に実現可能に具体化され手
段によりＧＡ手法を適用した半導体デバイスである。こ
のＧＡ手法が適用される対象として、本発明の半導体装
置ではνＭＯＳ、又はこれを用いた演算論理を変更可能
で簡易な構成の論理回路を有する。適用対象が論理回路
の場合、ＧＡ手法が所望の論理演算を得るための制御信
号の生成に適用され、具体的には、制御信号生成部が実
際の演算結果をもとに自律的な過程で制御信号を生成す
る。

【００３２】この論理回路とＧＡ手法による論理制御と
の組み合わせによって、機能を用途に応じて変更／拡大
する大規模なＩＣの実現が可能となる。なぜなら、通常
の論理回路では機能を固定して、それに最適な配線等の
設計的な要素が加味されているので、機能が変更される
と設計な最適ポイントが狂って誤動作を誘うが、ＧＡ手
法による論理確定では、正常動作が個々の論理回路レベ
ルで確実に保証され、動作精度が格段に高いものとな
る。従来のＧＡ手法の適用例では、ある決まったプログ
ラム状態における機能を正確に動作させるためだけにＧ
Ａ手法が用いられていたのに対し、本発明では、正常動
作の確保に加え、機能自体の変更にＧＡ手法が用いられ
ているので、遺伝的アルゴリズム操作における柔軟性、
多様性が高い。

【００３３】この論理確定手法を、複数の論理回路間の
接続及び入力選択を含めた論理回路間制御に適用した場
合、複数の論理回路からなるブロック全体、或いは集積
回路全体で動作精度が高くなり効率が増す。また、簡易
な回路（論理回路）を用いており、接続のための接続ア
レイも簡素である。加えて、論理回路に汎用性があるの
で、欠陥があって動作不能な論理回路を他の不使用な論
理回路で、必要に応じて機能を変更しながら置換して用
いることができ、これにより機能が固定された従来の論
理ＩＣ等では不可能であった自動的に欠陥部分を使わな
いようにする特性、即ち自己欠陥回避性がある。なお、
従来の機能変更できるデバイス、例えばＰＬＤでは機能
変更を大規模なアレイに依存しており、機能変更に時間
がかかるので自己欠陥回避は不可能である。さらに、周
囲の環境変化、例えば温度変化，入力信号の劣化或いは
ノイズ環境の劣化等があった場合、各論理回路に対し、
その環境において所望の演算結果を得ることができる制
御信号が付与されるので、誤動作することなく自律的に
適応できる、即ち環境適応性がある。たとえば、これら
の環境変化によって、従来構成では動作マージンがなく
なったり、或いは例えばＮＡＮＤとＡＮＤの論理が逆転
して誤動作する場合でも、本発明では論理回路を正しい
解を得られるように制御するので、飛躍的に誤動作の確
率が低減する。さらに、先に列挙した幾つかの学習機能
の付加と、幾つかの高効率化を進める制御を行うと、回
路自体を簡素化できるうえ、予備的な並列処理が付加さ
れて制御信号の変更範囲が制限されるために、同じよう
な論理演算を繰り返すうちに自然と処理速度が向上す
る。この結果、機能または性能の拡大余地が生まれる。

【００３４】

【発明の実施の形態】本発明に係る半導体装置及びその
制御手法は、これまでのコンピューター等のソフトウェ
アによってその機能を変更してきたもの、或いはＰＬＤ
等のようにメモリアレイに依存した機能変更と異なり、
ハードウェア（本発明では、例えば単位論理回路の機能
（ロジック））自体を変えることにより、動作の並列性
に起因する処理速度の高速化や機能性等の面において、
より最適なシステム（半導体装置及びその制御方法）の
実現を可能とするものである。

【００３５】本発明は、「進化するハードウェア」に最
適なシステムを半導体デバイスの構造とその制御方法の
レベルから提案するものである。すなわち、本発明の半
導体装置は、νＭＯＳ、又はνＭＯＳ等からなり演算論
理を変更可能な簡素な構成の論理回路を組み込んだハー
ド構成と、そのオペレーション手段を有する。また、本
発明の制御方法では、例えば、論理回路の論理確定オペ
レーション方法のほか、更に動作の効率化ができるνＭ
ＯＳの改良と制御方法、高効率ができる制御方法、或い
は自己学習性をもたせた制御方法を新たに提案する。以
下、本発明の実施形態を、図面を参照しながら詳細に説
明する。なお、以下の説明では、本発明の半導体装置の
制御方法に関し、論理回路の論理確定を内部に備えた制
御手段を用いて制御する場合を例として説明する。しか
し、本発明の制御方法は、論理確定制御に限定されず、
νＭＯＳの特性制御（例えば、しきい電圧の設定／変更
制御）等に広く適用可能であり、また、内部手段による
制御に限定されず、半導体装置の外部から制御する場合
も含むものである。

【００３６】第１実施形態図１は、本実施形態に係る半導体装置の要部を示す構成
図である。この半導体装置１は、論理回路１０，ＧＡ操
作部２０（本発明の“制御信号生成部”に該当），及び
メモリ部３０を有する。

【００３７】本実施形態では、進化システムを構築する
基礎デバイス（論理回路１０）として、下記文献に記載
され、東北大学から発表されているνＭＯＳと、それを
用いた論理回路（ソフト・ハードウェア回路、以下ＳＨ
回路と略す）を用いる。

【００３８】文献（３）：Shibata,T. and T.Ohmi,“An
Intelligent MOS Transistor Feauturing Gate-Level
Weighted Sum and Threshold Operations,”,IEDM,199
1。文献（４）：柴田直，「新概念のＭＯＳトランジスタ、
単体でニューロン機能など実現」、日経マイクロデバイ
ス、１９９２年１月号、ｐ１０１。文献（５）：Shibata,T.,T.Ohmi,“Real-Time Rconfigu
rable Logic CircuitsUsing Neuron MOSTransistor ”,
ISSCC,p236,1993。

【００３９】〔νＭＯＳ〕図２に、νＭＯＳの断面構造
を示す。νＭＯＳは、通常のＭＯＳトランジスタのゲー
ト電極を電気的にフローティング状態とし（以下、フロ
ーティングゲート、又は単にＦＧと称す）、これと容量
結合する複数の制御ゲート（以下、コントロールゲー
ト、又は単にＣＧと称す）を設けた構造となっている。
なお、図２において、符号１００は半導体基板、１０２
はソース不純物領域、１０４はドレイン不純物領域、１
０６はゲート絶縁膜、１０８はゲート間絶縁膜を示す。
フローティングゲートＦＧは、コントロールゲートＣＧ
に印加される信号に応じて、その電位φf が容量カップ
リングによって持ち上がり、電位φf がある一定のゲー
ト閾値電圧以上となるとトランジスタがＯＮする。この
とき、フローティングゲート電位φf は、図２（ｂ）に
式で示すように、各コントロールゲート印加電圧Ｖ１〜
Ｖｎを容量比に応じて重み付けした値の総和によって表
される。この特性を利用し、νＭＯＳトランジスタをｎ
ＭＯＳとｐＭＯＳで組み合わせると、Ｄ−Ａ変換器、可
変しきい電圧インバータ等さまざまな機能を持った回路
を簡単に構成することができる。

【００４０】〔ＳＨ回路（ソフト・ハードウェア回
路）〕図１の論理回路１０を構成するＳＨ回路は、２ｂ
ｉｔのバイナリ入力信号Ｉ１、Ｉ２に応じてＶｏｕｔを
出力する論理演算回路であり、制御信号Ｖａ，Ｖｂ，Ｖ
ｃに応じ、ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ等の１６個
のブール関数を全て演算できる。

【００４１】本実施形態の回路構成は、“入力変換部
２”（入力部）を構成する２ｂｉｔＤ−Ａ変換器、“可
変演算部６”（出力部）を構成する４入力の可変しきい
電圧インバータ（演算用可変しきい電圧電圧インバータ
８）、“確定信号生成部４”を構成する２入力可変しき
い電圧インバータＡ〜Ｃの３つの部分に大別される。そ
れぞれの部分は、いずれも、図１に示すような構成で上
記のνＭＯＳトランジスタを使用している。入力部のＤ
−Ａ変換器は、電源電圧Ｖ_ddと接地電位ＧＮＤとの間に
直列接続されたｎＭＯＳ２ａとｐＭＯＳ２ｂから構成さ
れ、そのフローティングゲートＦＧ２が共通で、またコ
ントロールゲートがＣＧ２１〜ＣＧ２３と３個配置され
たνＭＯＳ構成となっている。第１及び第２のコントロ
ールゲートＣＧ２１，ＣＧ２２には、それぞれ入力信号
Ｉ１，Ｉ２が印加され、第３のコントロールゲートＣＧ
２３は接地されている。

【００４３】このような構成のＤ−Ａ変換器は、第１及
び第２のコントロールゲートＣＧ２１，ＣＧ２２の面積
比が１：２となっており、ｎＭＯＳ２ａとｐＭＯＳ２ｂ
の共通接続されたソースから出力が取り出されたソース
フォロア接続となっているので、入力信号Ｉ１，Ｉ２
（バイナリ信号）の組み合わせにより（０，Ｖ_dd／４，
２Ｖ_dd／４，３Ｖ_dd／４）の４値信号を作り出す。

【００４４】２入力可変しきい電圧インバータＡ〜Ｃ
は、図３にインバータＡで代表して示すように、それぞ
れ電源電圧Ｖ_ddと接地電位ＧＮＤとの間に直列接続され
たｐＭＯＳ４ａとｎＭＯＳ４ｂから構成され、そのフロ
ーティングゲートＦＧ４が共通で、またコントロールゲ
ートがＣＧ４１，ＣＧ４２と２個配置されたνＭＯＳ構
成となっている。第１のコントロールゲートＣＧ４１
は、Ｄ−Ａ変換器（入力変更部２）の出力（変換後の入
力信号）が印加され、コントロールゲートＣＧ４２は、
インバータＡ，Ｂ，Ｃ毎にそれぞれ前記ＧＡ操作部２０
からの制御信号Ｖａ，Ｖｂ，Ｖｃが入力される。

【００４５】このような構成の２入力可変しきい電圧イ
ンバータＡ〜Ｃは、フローティングゲートＦＧ４（通常
のゲート電極に該当）が共通接続され、かつｐＭＯＳ４
ａとｎＭＯＳ４ｂの共通接続されたドレインから出力が
取り出されたインバータ接続となっている。また、第１
及び第２のコントロールゲートＣＧ４１，ＣＧ４２の面
積比が１：１となっていることから、２入力可変しきい
電圧インバータＡ〜Ｃの反転電圧Ｖinv(a)〜Ｖinv(c)
は、例えばインバータＡではＶinv(a)＝Ｖ_dd−Ｖａなど
となるように設計されている。したがって、制御信号Ｖ
ａ，Ｖｂ，Ｖｃの値で決まるしきい電圧と、Ｄ−Ａ変換
後の入力信号（多値信号）の電圧レベルとの組み合わせ
に応じて、２入力可変しきい電圧インバータＡ〜Ｃの各
出力電圧（以下、論理確定信号ともいう）Ｖ２，Ｖ３，
Ｖ４は、それぞれ０またはＶ_ddの値をとる。

【００４６】一方、４入力の演算用可変しきい電圧イン
バータ８は、図１に示すように、電源電圧Ｖ_ddと接地電
位ＧＮＤとの間に直列接続されたｐＭＯＳ８ａとｎＭＯ
Ｓ８ｂから構成され、そのフローティングゲートＦＧ８
が共通で、またコントロールゲートがＣＧ，ＣＧ，
ＣＧ，ＣＧと４個配置されたνＭＯＳ構成となって
いる。第１のコントロールゲートＣＧに、Ｄ−Ａ変換
器（入力変更部２）の出力電圧Ｖ１（変換後の入力信
号）が印加され、コントロールゲートＣＧ〜には、
それぞれ２入力可変しきい電圧インバータＡ，Ｂ，Ｃの
論理確定信号Ｖ２，Ｖ３，Ｖ４が印加される。

【００４７】この４入力可変しきい電圧インバータ８
は、フローティングゲートＦＧ８が共通接続され、かつ
ｐＭＯＳ８ａとｎＭＯＳ８ｂの共通接続されたドレイン
から出力が取り出されたインバータ接続となっている。
また、第１〜第４のコントロールゲートＣＧ〜ＣＧ
の面積比が４：２：１：１となっていることから、この
各ゲートの結合容量Ｃ１〜Ｃ４は、全容量をＣtot とす
ると、それぞれＣ１＝Ｃtot ／２，Ｃ２＝Ｃtot ／４，
Ｃ３＝Ｃ４＝Ｃtot ／８と表すことができる。コントロ
ールゲートＣＧ〜ＣＧによって、当該４入力可変し
きい電圧インバータ８のしきい電圧Ｖinv(8)が８通りの
組み合わせで容量比としては、０，Ｃtot／８，２Ｃtot
／８，３Ｃtot ／８，４Ｃtot ／８の５値で制御さ
れ、その値は以下の（１）式で与えられる。

【００４８】

【数１】Ｖinv(8)＝Ｖ_dd−２（Ｖ２／４＋Ｖ３／８＋Ｖ４／８） …（１）

【００４９】この電圧Ｖ２〜Ｖ４で決まり５値をとり得
るしきい電圧Ｖinv(8)と、Ｄ−Ａ変換後の入力信号（多
値信号）の電圧レベルＶ１との組み合わせに応じて、当
該４入力可変しきい電圧インバータ８のＯＮ／ＯＦＦを
制御する。４入力可変しきい電圧インバータ８の出力
は、インバータ１２を介して出力信号Ｖｏｕｔとして外
部に取り出される。

【００５０】この４入力可変しきい電圧インバータ８
は、ＧＡ操作部２０から加える制御信号Ｖａ，Ｖｂ，Ｖ
ｃの値によって生成される論理確定信号Ｖ２〜Ｖ４の組
み合わせで演算論理が決定され、入力信号Ｉ１，Ｉ２の
２値（“１”と“０”）の組み合わせに対して、出力信
号Ｖｏｕｔからは所定の論理による演算結果に合致した
電源電圧Ｖ_dd（“１”に対応）と接地電位（“０”に対
応）の組み合わせが得られる。

【００５１】たとえば、図４（ａ）に示す入力信号（Ｉ
１，Ｉ２）と出力信号Ｖｏｕｔと関係において、制御信
号（Ｖａ，Ｖｂ，Ｖｃ）が（０，０，Ｖ_dd）が入力され
たとする。制御信号Ｖａが０のときに、変換後の入力信
号Ｖ１が（０，Ｖ_dd／４，２Ｖ_dd／４，３Ｖ_dd／４）の
何れに変化しても、論理確定信号Ｖ２〜Ｖ４は全てＶ_dd
となる。また、制御信号ＶａがＶ_ddのときに、変換後の
入力信号Ｖ１が（０，Ｖ_dd／４，２Ｖ_dd／４，３Ｖ_dd／
４）の何れに変化しても、論理確定信号Ｖ２〜Ｖ４は全
て０となる。つまり、入力信号Ｖ１が（０，Ｖ_dd／４，
２Ｖ_dd／４，３Ｖ_dd／４）に変化しても、論理確定信号
（Ｖ２，Ｖ３，Ｖ４）は（Ｖ_dd，Ｖ_dd，０）と一定であ
り、前記（１）式で示す４入力可変しきい電圧インバー
タ８のしきい電圧Ｖinv(8)はＶ_dd／４で変化しない。こ
の結果、入力信号Ｖ１が“０”のときはインバータ８が
反転しないのでＶｏｕｔは“０”となるが、Ｖ１が（Ｖ
_dd／４，２Ｖ_dd／４，３Ｖ_dd／４）のときは何れもイン
バータ８が反転しＶｏｕｔは“１”となる。つまり、入
力信号（Ｉ１，Ｉ２）が（０，０）のときのみ出力信号
Ｖｏｕｔが“０”で他の組み合わせでは出力信号Ｖｏｕ
ｔが“１”（Ｖ_dd）をとるＯＲ論理の出力が得られる。

【００５２】同様に、（Ｖａ，Ｖｂ，Ｖｃ）＝（Ｖ_dd／
４，Ｖ_dd／４，Ｖ_dd）ならばＸＯＲ論理、（Ｖａ，Ｖ
ｂ，Ｖｃ）＝（Ｖ_dd，Ｖ_dd，０）ならばＡＮＤ論理とな
る。このようにして得られた（Ｖａ，Ｖｂ，Ｖｃ）の組
み合わせと、その時のＶｏｕｔの関係を図４（ｂ）にま
とめて示す。このように、バイナリ２入力（４値）の論
理回路１０（ＳＨ回路）では、演算用可変しきい電圧イ
ンバータ８を４入力νＭＯＳインバータで構成し、ま
た、それぞれが５値の制御信号（Ｖａ，Ｖｂ，Ｖｃ）か
らバイナリ信号（論理確定信号）を生成して、これによ
り４入力νＭＯＳインバータの３つのしきい電圧制御電
極を駆動することにより、１６個の関数をすべて表現す
る出力を得ることができる。

【００５３】同様に、論理回路をバイナリ３入力（８
値）に対応する構成とすれば２５６個の関数が、また、
バイナリ４入力（１６値）対応とすれば２万５５３６個
の関数を任意に指定し、演算することができる。

【００５４】〔ＧＡ操作部（制御信号生成部）〕つぎ
に、図１におけるＧＡ操作部２０の具体的構成例と、そ
の動作（ＧＡ操作）について説明する。図５は、ＧＡ操
作部２０の具体的構成例を示すブロック図である。本例
のＧＡ操作部２０は、制御信号Ｖａ〜Ｖｃを実際の論理
回路に適合した値に確定するものであり、比較部２１、
選択部２２、変更部２３、制御部２４および出力部２５
から構成されている。このＧＡ操作部２０は、用意した
数値列群から選択した数値列を図１の論理回路１０に入
力したときに得られる結果に基づいて、数値列の再選択
と変更を行い、これを所望の演算結果が得られる制御信
号Ｖａ〜Ｖｃを生成するまで繰り返して数値列群を自律
収束させるものである。ＧＡ操作という名称は、これら
の一連の動作が、数値列を遺伝子とみたてたときに、そ
のＤＮＡ配列の適応度を評価し（比較）、適応度に応じ
た発生確率で数値列を選択し（選択）、ＤＮＡ配列（ビ
ット列）を交叉または変異させ（変更）、再度遺伝子の
組み換えを行って再度上記手順を繰り返す遺伝進化の過
程に似ていることから付けられたものである。なお、各
構成の詳しい動作は、次に述べるＧＡ操作で説明する。

【００５５】〔ＧＡ操作〕図６は、νＭＯＳを用いた進
化システムの動作手法を説明するために、１つのＳＨ回
路を用いて、遺伝的アルゴリズム（ＧＡ）により、ＳＨ
回路の論理を確定していく手順を示すフロー図である。
ここでは、一例として、ＯＲ回路の導出について示す。

【００５６】先の図１に示す２ｂｉｔ入力のＳＨ回路１
０では、その論理を確定するのにＶａ，Ｖｂ，Ｖｃのそ
れぞれに、（０，Ｖ_dd／４，２Ｖ_dd／４，３Ｖ_dd／４，
Ｖ_dd）の５値信号のいずれかを加えることとした。これ
は、２値に置き換えるとそれぞれの制御信号について３
ビット（但し、３値分冗長となる）であり、合計９ビッ
トの情報が必要となる。

【００５７】本例では、この論理を確定する９ｂｉｔを
ＧＡにおける染色体とみなす。つまり、制御信号Ｖａ，
Ｖｂ，Ｖｃが取り得る値（０，Ｖ_dd／４，２Ｖ_dd／４，
３Ｖ_dd／４，Ｖ_dd）をそれぞれ（０００，００１，０１
０，０１１，１００）に対応させ、これらの３端子につ
いての並び（ａａａ，ｂｂｂ，ｃｃｃ）を染色体とす
る。ここで、ａ〜ｃは“０”又は“１”であり、制御信
号はＶａ＝（ａａａ），Ｖｂ＝（ｂｂｂ），Ｖｃ＝（ｃ
ｃｃ）で表される。そして、図６のステップＳＴ１で
は、初期状態として、この染色体を何通りか用意する
（図６では、４通りのみ例示）。この染色体の抽出は、
図５の構成例では、例えば制御部２４がメモリ部３０と
出力部２５を制御して、順次行う数値列（染色体）の出
力制御で達成される。

【００５８】ステップＳＴ２では、用意した染色体（制
御信号）の適応度Ｓを評価する。具体的に図５の例で
は、出力部２５から順次出力された数値列（染色体）が
論理回路１０に制御信号Ｖａ，Ｖｂ，Ｖｃに分けて各制
御端子に入力され、そのときの出力信号Ｖｏｕｔが比較
部２１にフィードバックされる。また、制御部２４の制
御を受けてメモリ部３０から所望の演算結果（出力信号
Ｖｏｕｔ’）が比較部２１に送られる。比較部２１は、
両出力信号Ｖｏｕｔ，Ｖｏｕｔ’を比較して、入力信号
の組み合わせに応じた出力信号Ｄ１〜Ｄ４（図４参照）
ごとに、一致度を判定する。このとき、出力信号Ｄ１〜
Ｄ４が全て一致すれば適応度４、全て一致しなければ適
応度０となる。たとえば、図６に４つ例示する最初の染
色体１では、（Ｖａ，Ｖｂ，Ｖｃ）＝（００１，０１
１，０１１）であり、図４（ｂ）の真理値表を参照する
と、この場合はＮＯＲ出力となるので、所望のＯＲと出
力信号Ｄ１〜Ｄ４が何れも一致しないことから、適応度
Ｓは“０”と判定される。同様に、図６の染色体２は１
出力が一致して適応度１、染色体３は２出力で一致して
適応度２、染色体４は３出力で一致して適応度３と判定
される。

【００５９】適応度４の染色体が一つでも存在すれば、
この染色体が実際の論理回路１０で所望の演算結果を得
るために正しい制御信号として確定し、フローが終了す
る。

【００６０】適応度４が存在しない場合は、フローがス
テップ３に進み、求めた適応度Ｓに応じた確率で染色体
の組が選択される。この選択は、図５の制御部を介して
適応度情報を受け取った選択部２２により実行される。
たとえば、図６の例では、最も適応度が高い染色体４と
次に適応度が高い染色体３の組が１／２の確率で選択さ
れ、染色体４と三番目に適応度が高い染色体２の組と、
染色体２と３の組が、それぞれ１／４の確率で選ばれて
いる。選択後の染色体の組は変更部２３に送られる。こ
の染色体操作により、適応度が低いものほど選択から漏
れて自然淘汰され、適応度が高いものほど存在確率が高
くなる。

【００６１】ステップＳＴ４では、例えば図５の変更部
２３において、選択後の染色体の組に対しビット交叉ま
たはデータ変異が実行される。本例におけるビット交
叉」とは、各染色体の組間で、異なるビットがある場
合、そのビットをＶａ〜Ｖｃごとに一つだけ交換するこ
とをいう。また、図６の例では具体的に実施していない
が、「データ変異」とは、例えば、新しくつくられた新
染色体の任意のビットをＶａ〜Ｖｃごとに一つだけ反転
することをいう。ビット交叉またはデータ変異によっ
て、新たな染色体が生成されたことになり、これが図５
の出力部２５に送られる。

【００６２】ステップＳＴ５では、例えば図５の出力部
２５において、古い染色体群が新たな染色体群と置き替
えられ、最初の世代交代が終了する。次いで、フローが
再度、ステップＳＴ２に戻り、適応度Ｓの評価（ＳＴ
２），染色体の組選択（ＳＴ３），ビット交叉またはデ
ータ変異（ＳＴ４）のサイクル（世代交代）を、適応度
１００％（図６の例では、適応度４）の染色体が得られ
るまで繰り返す。適応度１００％の染色体は、メモリ部
３０に格納され、必要に応じて制御信号として論理回路
の動作に供せられる。

【００６３】なお、以上の説明はＧＡ適用の一例であ
り、初期の染色体数、適応度評価法、染色体の選択法、
ビット交叉データ変換手法は、使用状況に応じて最適な
手段が選ばれる。また、論理回路の機能の変更は、制御
部２４がメモリ部３０から読み出す所望の演算結果を変
えるだけで、後は上述した手順を実行することで容易に
達成される。さらに、同じ論理回路に対し論理確定が繰
り返され、同じ論理回路は同じ論理関数で用いられるこ
とが多い場合では、ステップＳＴ１で数値列を用意する
際、使用頻度が高いほうのものから染色体を選ぶように
すると、世代交代のサイクル数が少ない段階で希望の数
値列を特定できる。つまり、数値列選択に学習機能を持
たせることにより、効率の向上を図るようにすることが
できる。

【００６４】本実施形態の半導体装置は、シミュレーシ
ョンではなく実際に実現可能に具体化された手段により
ＧＡ手法を適用した半導体デバイスである。本半導体装
置の論理回路は、演算論理を変更可能なものとしては、
例えば従来のＰＬＤ等に比べ簡易な構成を有する。ま
た、演算論理の確定が制御信号の変更で済むためリアル
タイムで論理を変更しながら動作することが可能であ
る。本実施形態では、この制御信号の確定にＧＡ手法が
適用され、ＧＡ操作部（制御信号生成部）が実際の演算
結果をもとに自律的な過程で、実際の論理回路に適合し
た制御信号を生成する。通常の論理回路では機能を固定
して、それに最適な配線等の設計的な要素が加味されて
いるので、機能が変更されると設計の最適ポイントが狂
って誤動作を誘うが、ＧＡ手法による論理確定では、正
常動作が個々の論理回路レベルで確実に保証され、動作
精度が格段に高いものとなる。また、周囲の環境変化、
例えば温度変化，入力信号の劣化或いはノイズ環境の劣
化等があった場合、論理回路に対し、その環境において
所望の演算結果を得ることができる制御信号が付与され
るので、誤動作することなく自律的に適応できる、即ち
環境適応性がある。たとえば、これらの環境変化によっ
て、従来構成では動作マージンがなくなったり、或いは
例えばＮＡＮＤとＡＮＤの論理が逆転して誤動作する場
合でも、本発明では論理回路を正しい解を得られるよう
に制御するので、飛躍的に誤動作の確率が低減する。こ
れに加え、本実施形態では、機能自体の変更にＧＡ手法
が適用できるので、遺伝的アルゴリズム操作における柔
軟性、多様性が極めて高い。

【００６５】第２実施形態上述した第１実施形態では、ＳＨ回路にＧＡを適用する
手法を説明することを主目的として１つのＳＨ回路に着
目した。この場合、設計，プロセス上の要因、環境要因
に対する動作精度が高い利点があったが、それらの要因
による誤動作の心配がない場合では、実際に１つのＳＨ
回路の論理を確定するビット列は、真理値表から求めた
ものと一致して容易にわかるので、論理確定のためにわ
ざわざＧＡを使用する利点は薄い。しかし、複数のＳＨ
回路を用いて大規模な回路を形成する場合は、所望の回
路を確定する全ビット列を得ることは容易でなくなるた
め、ＧＡによる論理確定手法がより重要となる。

【００６６】本実施形態では、複数のＳＨ回路と配線接
続手段を組み合わせて用いる半導体装置と、その組み合
わせ回路をＧＡにより自動構築する手法を説明する。そ
の際、簡単な組み合わせ回路として、マルチプレクサ回
路を例示して、その構成と生成（自動構築を含む）動作
とを説明する。

【００６７】図７は、本実施形態の論理回路例としたマ
ルチプレクサを示す図である。また、図８は、図７のマ
ルチプレクサの等価回路図である。本例のマルチプレク
サ４０は、図７に示すように、４つの入力端子にそれぞ
れ入力される４データＩ１〜Ｉ４の何れかを２つのアド
レスビットＡ１，Ａ２の組み合わせで選択的に単一な出
力端子から出力する６入力のマルチプレクサ（６マルチ
プレクサ）である。この６マルチプレクサ４０は、等価
回路上では、その初段に各入力信号Ａ１，Ａ２及びＩ１
〜Ｉ４をそれぞれ反転する６つのインバータＩＮＶ１〜
ＩＮＶ６を有する。インバータＩＮＶ１〜ＩＮＶ６の出
力は、制御信号Ａ１，Ａ２、その反転信号Ａ１＿，Ａ２
＿、及び入力信号Ｉ１〜Ｉ４の反転信号のうち、３信号
を入力する４つのアンド回路ＡＮＤ１〜ＡＮＤ４に接続
されている。アンド回路ＡＮＤ１にＡ１＿，Ａ２，Ｉ３
＿が入力され、アンド回路ＡＮＤ２にＡ１＿，Ａ２＿，
Ｉ４＿が入力され、アンド回路ＡＮＤ３にＡ１，Ａ２，
Ｉ１＿が入力され、アンド回路ＡＮＤ４にＡ１，Ａ２
＿，Ｉ２＿が入力される。これらアンド回路ＡＮＤ１〜
ＡＮＤ４の出力は、最終段のノア回路ＮＯＲに接続され
ている。

【００６８】このような構成のマルチプレクサ４０は、
（Ａ１，Ａ２）＝（０，０）のとき、４つのＡＮＤ回路
のうち出力が１になる可能性があるのはアンド回路ＡＮ
Ｄ２のみであり、したがって、入力信号Ｉ４の論理状態
に応じて当該マルチプレクサ４０の出力が変化する。つ
まり、（Ａ１，Ａ２）＝（０，０）のとき入力信号Ｉ４
が選択されて出力される。同様に、（Ａ１，Ａ２）＝
（１，０）のとき入力信号Ｉ２が選択され、（Ａ１，Ａ
２）＝（０，１）のとき入力信号Ｉ３が選択され、（Ａ
１，Ａ２）＝（１，１）のとき入力信号Ｉ１が選択さ
れ、それぞれ出力される。

【００６９】図９には、ＳＨ回路の組み合わせのベース
となる配置パターンを、上記図７及び図８に示す６マル
チプレクサ４０を例に示す。図９中、ＳＨ１〜ＳＨ３は
図１で示したのと同様な論理回路（ＳＨ回路）であり、
これらＳＨ回路ＳＨ１〜ＳＨ３で図８における最終段の
ノア回路ＮＯＲを構築している。つまり、ＳＨ１とＳＨ
２で２つの２入力ＯＲ回路を並列に設け、その２入力Ｏ
Ｒ回路の各出力を入力とする単一の２入力ＮＯＲ回路を
ＳＨ３で実現している。このような複数のＳＨ回路の配
列に対し、各ＳＨ回路に入力するピンを選択する接続ア
レイが存在する。接続アレイは、その接続パターンをデ
ータ入力ピンとＳＨ回路入力ピンのマトリックスの各交
点について指定でき、ＳＨ回路への入力信号は、ＳＨ回
路入力ピン上に接続されたピンのＡＮＤ論理となる。つ
まり、この接続アレイによって、図８の４つのＡＮＤ回
路ＡＮＤ１〜ＡＮＤ４と、その入力選択が実現されてい
る。さらに、各ＳＨ回路間の接続を行うために、各ＳＨ
回路の入力ピンには、任意のＳＨ回路の出力からのフィ
ードバックが接続可能であり、これも上記と同様にマト
リックス指定できる。そして、これら入力とは別に各Ｓ
Ｈ回路の制御端子に入力する制御信号（Ｖａ，Ｖｂ，Ｖ
ｃ）を指定するマトリックスが存在する。このマトリッ
クスは、先に第１実施形態で記述したように、図示しな
いＧＡ操作部２０によって制御電圧値（０，Ｖ_dd／４，
２Ｖ_dd／４，３Ｖ_dd／４，Ｖ_dd）の中から、ＧＡによる
論理確定手法で所望の演算結果（ここでは、図８の回路
ロジック）を得るために最適な電圧を選択することがで
き、これによりＳＨ回路の論理を確定する。図９は、真
理値表にしたがった通常の論理確定結果で各ＳＨ回路が
動作できる場合を例示している。但し、図９において制
御電圧の接続点は実際に接続設定をする手段が設けられ
ているのではなく、単に、ＧＡ操作部２０による制御電
圧の選択パターンを示すに過ぎない。これに対し、デー
タ入力ピン、場合によってはフィードバック制御ピンと
の接続点は、接続設定をする手段が実際に設けられてい
る。

【００７０】これらのマトリックスの接続手段は幾つか
考えられるが、回路の書き換えを頻繁に行うことを考慮
すると、フラッシュメモリ素子型のスイッチが望まし
い。フラッシュメモリ素子は、図２に示したνＭＯＳと
同様に、フローティングゲート型のＭＯＳ構造をしてい
るので、デバイスの製造上、ＳＨ回路を構成するνＭＯ
Ｓと同時に形成することができ、製造コスト等の面にお
いて極めて有利である。また、書き換え方式にもよる
が、その書き換え可能回数も１×１０⁶回程度、保証で
き、この点でも有利である。

【００７１】このような配置の回路において、各アレイ
の接続情報の確定とＳＨ回路の制御電圧情報の確定は個
別に設けたＧＡ操作部により行ってもよいが、その２つ
の情報を一つの染色体とみなすと、一つのＧＡ操作部で
配線接続と論理関数の確定を同時に行うことができる。
本例の場合、即ち６マルチプレクサの構築では３つのＳ
Ｈ回路ブロック（ＳＨ１〜ＳＨ３）を使用することか
ら、これによる染色体数は、データ入力ピンの接続アレ
イにおいて７２ビット、フィードバックアレイに２４ビ
ット、論理規定ビット２７ビットの計１２３ビットとな
る。なお、制御電圧の指定は、各マトリックスの接続の
有無で決めるのではなく、先の第１実施形態と同様に、
１制御端子につき３ビットでＳＨ回路ごとに９ビット、
３個のＳＨ回路合計で２７ビットにより決定される。

【００７２】このような大きさの染色体を複数用意し、
これらに対し先の第１実施形態と同様に図６で示した手
順でＧＡ操作を行う。そして、その結果、最終的に図９
中の黒点を接続とする回路が解として得られる。

【００７３】以上の手法を利用すると大規模な進化シス
テムの構築が可能となる。つまり、外部環境の変化に応
じて最適なレスポンスを行うデバイス（機能回路ブロッ
ク）を必要とする時、このリアルタイムで論理を確定す
る必要があるデバイス部分を幾つかのＳＨ回路で実現
し、機能回路ブロックの出力を基に適応度評価を行うＧ
Ａ操作部等の論理確定部の結果を外部から各ＳＨ回路に
与えてやれば、機能回路ブロック全体が自律的に最適な
回路構成と出力を探索してくることができる。なお、接
続アレイを有する場合、そのマトリックス設定は、通常
の不揮発性メモリ素子等を書き込み／消去する制御で達
成できることから、ここでの説明は省略する。

【００７４】上述した本実施形態に係る半導体装置は、
従来例に対して以下の利点がある。まず、本例（図９）
とＰＬＤの構成（図１３）を比較してみると、入力部に
ＡＮＤアレイを用いるところは同様であるが、本実施形
態で図示した回路構成は、ＰＬＤの論理マクロに相当す
るものを、ＳＨ回路に置き換えた構成になっている。通
常、ＰＬＤのプログラミングは、ＡＮＤ論理とＯＲ論理
の組み合わせによって回路を構成する加法標準形が基本
となっていおり、論理マクロの部分には、ＯＲ論理やＸ
ＯＲ、また、順序回路を構成する時に使用するフリップ
フロップなどの回路が含まれる。よって、６マルチプレ
クサのような単純な回路の構成においても、論理マクロ
のような大きな規模の回路群が必要となってしまう。し
かしながら、本実施形態で図示した回路構成は、その論
理マクロ部をＳＨ回路で置き換えており、デバイスのゲ
ート規模を小さく抑えることが可能となる。

【００７５】本実施形態では、ＳＨ回路が任意のブール
関数を設定できることから、全体の回路構成も加法標準
形に制限されることはない。よって、最終的な全体の回
路構成もＰＬＤの場合に比べ簡略化されたものが形成さ
れる。また、それは、遺伝的アルゴリズムを使用した場
合に、より少ない染色体数で所望の回路を形成できるこ
とを意味し、柔軟性、多様性の高い進化システムの構築
が可能となる。

【００７６】本実施形態では、制御電圧の切り替えを単
純に電源切り替え回路を用いているので、ＰＬＤの接続
変更に比べて、はるかに高速の切り替えが可能となる。
ＰＬＤを用いた進化システムでは、高速なプログラミン
グが難しいために、リアルタイムに変化していくシステ
ムの構築は困難であったが、本実施形態では、高速での
ハードウェアプログラミングが可能となり、リアルタイ
ムに変化していくシステムの構築が可能となる。

【００７７】最後に、本実施形態における変更可能な事
項を幾つか指摘しておく。

【００７８】まず、上記説明では、１つのＳＨ回路の制
御電圧の指定に第１実施形態と同様に９ｂｉｔ（３つの
ＳＨ回路で合計２７ｂｉｔ）を用いるとしたが、直接、
１６個のブール関数の内から１つを選択するようにする
と、１つのＳＨ回路について４ｂｉｔ、計１２ｂｉｔで
済む。この点は、第１実施形態においても同じである。
また、図９の回路構成例では２入力のＳＨ回路を用いて
いるが、３端子の或いは４端子等、入力端子を多数有す
る多入力型のＳＨ回路を使用すれば、より簡略化され、
さらに、柔軟性、多様性の高いシステムを構築すること
ができる。

【００７９】本実施形態において図示した回路構成（図
９）では、入力部にＡＮＤアレイを用いているが、これ
らを用いずに、外部入力を直接ＳＨ回路に接続する構成
も可能である。また、以上の説明では、図８の各ＡＮＤ
回路を接続アレイで実現したが、これを例えば多入力の
ＡＮＤに関数指定された複数のＳＨ回路で置き替えるこ
ともできる。さらに、同様にフィードバック制御も複数
のＳＨ回路で置き替えることも原理的には可能である。

【００８０】上述した説明では組み合わせ回路について
言及したに留まっているが、図９の回路構成に対し、さ
らにフリップフロップ等の回路を組み合わせれば、順序
回路の構成も可能となる。また、図９の回路構成は、接
続アレイの接続と、制御電圧を選択することにより、単
にＰＬＤもしくはＦＰＧＡ等と同様なプログラマブルデ
バイスとして使用することも可能である。

【００８１】第３実施形態先の第１（及び第２）実施形態では、２入力可変しきい
電圧インバータＡ〜Ｃのしきい電圧の設定／変更を制御
電圧Ｖａ〜Ｖｃによって行っていたが（図３）、本実施
形態では、可変しきい電圧インバータを構成するフロー
ティングゲートＦＧ中に電荷を注入し、もしくはＦＧか
ら電荷を引き抜くことにより、外部からではなく内部状
態としてしきい電圧を記憶できるようにした実施形態で
ある。このフローティングゲートの電荷量により記憶を
保持する方法は、現在実用化されているフラッシュメモ
リやＥＥＰＲＯＭのデータ記憶／消去方法と原理的に同
じものである。

【００８２】図１０（ａ）は、本実施形態に係る２入力
可変しきい電圧インバータの平面図、図１０（ｂ）は同
断面図である。この２入力可変しきい電圧インバータ５
０では、ｐ型半導体基板５１に形成されたｎウェル５２
と、その他のｐ型半導体基板領域との表面部分に素子分
離絶縁膜５３が形成されている。ｎウェル５２内の素子
分離絶縁膜周囲（ｐＭＯＳの能動領域）と、ｐ型半導体
基板内の素子分離絶縁膜周囲（ｎＭＯＳの能動領域）に
ぞれぞれゲート絶縁膜５４ｐ，５４ｎが形成されてい
る。ゲート絶縁膜５４ｐ，５４ｎ上と、両者間の素子分
離領域５３上には共通なフローティングゲートＦＧが積
層されている。

【００８３】このνＭＯＳトランジスタでは、外部から
のしきい電圧制御信号は必要としないので図３で示され
たＶａ端子は存在しない。その代わりに、フローティン
グゲートＦＧ上に、その注入電荷量をコントロールする
電荷注入制御ゲートＣＧ_W/Eがゲート間絶縁膜５５を介
して積層され、また、これと並んでＤ−Ａ変換器からの
変換後の入力信号が印加される制御ゲートＣＧが、フロ
ーティングゲートＦＧ上にゲート間絶縁膜５６を介して
配置されている。なお、第１及び第２実施形態で使用し
たような通常のνＭＯＳトランジスタでは、フローティ
ングゲート下のゲート絶縁膜の厚さは、通常１０ｎｍ〜
２０ｎｍ程度の厚めの膜に設定するが、本実施形態で
は、フラッシュメモリと同様に１０ｎｍ以下の薄い酸化
膜を使用する。

【００８４】このような構造の２入力可変しきい電圧イ
ンバータ５０において、基板を０Ｖに保ち、電荷注入制
御ゲートＣＧ_W/Eに正の高電圧（例えば、１８Ｖ程度）
を印加すると、基板からフローティングゲートＦＧへ電
子が注入される。フローティングゲートＦＧへ電子が注
入されると、これが負に帯電し、Ｄ−Ａ変換器からの信
号入力端子からみたインバータの見かけ上のしきい電圧
は上がることになる。逆に、電荷注入制御ゲートＣＧ
_W/Eに負の電圧を印加して、基板に電子を引き抜くか、
基板からホール（正電荷）を注入してフローティングゲ
ートＦＧを正に帯電させることにより、見かけ上のしき
い電圧は下がる。そこで、電荷注入量をコントロール
し、５段階のしきい電圧を設定すると、外部信号を必要
としない２入力可変しきい電圧インバータを構成するこ
とができる。このしきい電圧は、チップの電源電圧をＯ
ＦＦしても状態が消失しない不揮発性となる。よって、
このようなしきい電圧書き込み操作を、ＳＨ回路の論理
の確定段階において行えば、内部状態としてしきい電
圧、つまり確定論理を保持することができる。消去操作
は、上記書き込みの場合とゲート絶縁膜にかかる電界方
向を逆として、同様に行う。図１１には、このしきい電
圧書き込み／消去を行う手段、即ちしきい電圧制御手段
５７を、しきい電圧記憶型の２入力可変しきい電圧イン
バータ５０とともに示す。

【００８５】本実施形態では、通常の論理関数を確定に
おいて、同じ論理関数が連続して用いられる場合等にあ
っては、一旦論理関数を確定すればその状態が保持でき
るので、多数のＳＨ回路に共通な書込・消去制御手段５
７を設け、必要な箇所の論理関数の書き換えを行う制御
ができ、時間的な効率化を図ることができる。また、例
えば図示しないＧＡ操作部により、ＳＨ回路で所望の演
算結果が得られる論理関数を確定した後に論理関数を固
定したいときに、この書込・消去制御手段５７を用いる
制御も可能である。

【００８６】第４実施形態本実施形態では、上記第３実施形態で示した電荷注入量
の調整によるしきい電圧の設定を、先の第１及び第２実
施形態で示す制御電圧の印加とともに併用して、論理関
数の確定制御を行う場合について示す。

【００８７】本実施例の可変しきい電圧インバータは、
図１０に示される構造と基本的には同じである。ただ
し、図１０で示した電荷注入制御ゲートＣＧ_W/Eをしき
い電圧制御信号の入力制御ゲートと兼用する（以下、兼
用コントールゲートと称する）。この切り替えは、各オ
ペレーションごとにスイッチの切り替えによって行われ
る。第１及び第２実施形態の２入力可変しきい電圧イン
バータでは、Ｄ−Ａ変換器（入力変換部２）から変換後
の入力信号が入る端子からみたしきい電圧は制御電圧の
みによってコントロールされるが、本実施形態では、さ
らに第３実施形態とと同様にフローティングゲートへの
電荷注入を行い、しきい電圧設定のパラメータを増やし
ている。このようにすると、制御電圧によってコントロ
ールできるしきい電圧に制限を加えることができる。言
い換えれば、制御電圧によるしきい電圧の変化を鈍感に
したり敏感にしたりできる。

【００８８】たとえば、２入力可変しきい電圧インバー
タのしきい電圧Ｖinv はＶinv ＝Ｖ_dd−Ｖａと表される
ので、しきい電圧を低く（例えばＶ_dd／４に）設定した
い場合は通常、制御電圧Ｖａを高く（３Ｖ_dd／４に）設
定する。しかし、フローティングゲートＦＧに電子を予
め注入しておくと、同じバイアス状態でもしきい電圧は
さらに高く（例えば、２Ｖ_dd／４または３Ｖ_dd／４に）
なる。逆にフローティングゲートＦＧに正孔を注入して
おくと、同じバイアス状態に対してしきい電圧は低くな
る。

【００８９】このフローティングゲートＦＧへの電荷注
入と、制御電圧Ｖａを確定するＧＡ操作は独立して行わ
れる。ＧＡ操作を行う場合は兼用コントロールゲートを
しきい電圧を制御する信号印加用端子として、先の第１
又は第２実施形態と同様な操作を行う。それに対し、フ
ローティングゲートＦＧへの電荷注入時には、兼用コン
トロールゲートを電荷注入用の制御端子とし、この制御
端子に電子注入の場合は正の高電圧、正孔注入の場合は
負の高電圧を印加する。

【００９０】以上の方法を利用すると、ＳＨ回路を用い
た「進化するハードウェア」としての半導体装置に学習
機能を付加することができる。以下、先の第３実施形態
で示した６マルチプレクサ回路を例に、学習機能を付加
したときの動作を説明する。

【００９１】ＧＡ操作によって得られた６マルチプレク
サ回路（図９）では、最終的にＳＨ１，ＳＨ２はＯＲ論
理、ＳＨ３はＮＯＲ論理となる。ＳＨ回路におけるＯＲ
論理を例にとると、この論理は通常、制御電圧の組み合
わせ（Ｖａ, Ｖｂ, Ｖｃ）＝（０, ０, Ｖ_dd）によって
達成される。これに対し、例えば、２入力可変しきい電
圧インバータＡのフローティングゲートＦＧに上記方法
により電子を注入し、内部状態としてのしきい電圧をＶ
_dd／４だけ高い方にシフトしておくと、ＯＲ論理は（Ｖ
ａ, Ｖｂ, Ｖｃ）＝（０, ０, Ｖ_dd）または（Ｖａ, Ｖ
ｂ, Ｖｃ）＝（Ｖ_dd／４, ０, Ｖ_dd）の２種類の制御電
圧の組む合わせにより達成することができる。また、内
部状態を２Ｖ_dd／４だけ高い方にシフトしておくと、さ
らに（Ｖａ, Ｖｂ, Ｖｃ）＝（２Ｖ_dd／４, ０, Ｖ_dd）
の組み合わせが加わる。そして、更に内部状態しきい電
圧を高い方にシフトさせ＋Ｖ_dd以上にしておくと、何れ
のＶａ値に対してもＯＲ論理となり、Ｖａは論理確定に
貢献しなくなる。同様なことは２入力可変しきい電圧イ
ンバータＢについても成り立ち、さらに、Ｃについて
は、しきい電圧をＶ_ddとすることによりＶｃの貢献をな
くすことができる。よって、２入力可変しきい電圧イン
バータＡ，Ｂ，Ｃのしきい電圧をそれぞれ＋Ｖ_dd，＋Ｖ
_dd，＋Ｖ_ddだけ予めシフトしておくと、そのＳＨ回路は
制御電圧によらずＯＲ論理に確定することになる。

【００９２】このように、内部状態のしきい電圧をシフ
トさせた状態で図６で示したＧＡ操作を行うと、ＯＲ論
理等を構成する染色体の組み合わせが多くなり、論理確
定までのＧＡサイクル数を少なくすることが可能とな
る。したがって、以上の手法をＧＡを用いた「進化する
ハードウェア」に適応すると、ハードウェアの進化プロ
セスに学習性を持たせることができる。

【００９３】「進化するハードウェア」では、外部の環
境変化に応じて、ＧＡ操作を繰り返し、最適なハードウ
ェア論理を構築していく。このとき、ＧＡ操作に時間が
かかっていると、速く変化する外部環境に対応しきれな
くなってくる。文献（１）に記載されたＳＨ回路を用い
ない従来構成の６マルチプレクサ回路では、およそ２０
００サイクルのＧＡ操作が必要となることから、とても
外部環境に対応することはできない。

【００９４】これに対し、本実施形態では、上述したよ
うに、ＧＡ操作によって論理が確定した時点で、その結
果応じてＳＨ回路内の確定信号生成部において内部状態
としてのしきい電圧を予め変化させておくことができ
る。このため、次回以降のＧＡ操作により、その論理を
構成する確率を高くして、同一論理を形成する染色体数
が多くなる制御が可能となる。つまり、頻繁に使用する
論理に対しては、頻度に応じて論理の固定化の度合いを
高めることができ、これによってＧＡ操作に要する時間
を短縮することが可能となる。

【００９５】６マルチプレクサ回路では、上記２入力可
変しきい電圧インバータＡ，Ｂのしきい電圧をＶ_dd／
４，２Ｖ_dd／４又は３Ｖ_dd／４だけ高い方にシフトさせ
るという操作により、通常時よりも少ないサイクル数で
回路の確定が可能となる。さらには、図９においてＳＨ
１，ＳＨ２の２入力可変しきい電圧インバータＡ，Ｂ，
Ｃのしきい電圧をそれぞれ＋Ｖ_dd，＋Ｖ_dd，＋Ｖ_ddに設
定しておくと、いずれもＯＲ論理に決定される。したが
って、ＳＨ３の２入力可変しきい電圧インバータのみ通
常の制御電圧印加でＮＯＲ論値を確定すればよく、ＧＡ
操作における染色体のビット数を１／３に低減できる。
また、ＳＨ３を内部しきい電圧を調整したＯＲ論理と
し、インバータを通した後の出力を得れば、全ての論理
を可変しきい電圧インバータの内部状態として確定する
ことができる。この場合はＧＡ操作は配線の接続だけで
行われることになり、ＧＡ操作時間は極めて短くなる。
また、さらに、これらの配線接続についても、通常のＰ
ＬＤと同様にフローティングゲート型セルを利用し、不
揮発性記憶として保持すると、６マルチプレクサ回路全
体を、不揮発性の状態として確定することができる。

【００９６】第５実施形態上述した第１〜第４実施形態までは、ＳＨ回路への入出
力は２値、ＳＨ回路内部では４値の信号（０，Ｖ_dd／
４，２Ｖ_dd／４，３Ｖ_dd／４）を取り扱い、入力と出力
の関係は、ブール関数で表現される範囲に限定されてい
る。それに対し、図１のＳＨ回路において、確定信号生
成部４を構成する可変しきい電圧インバータを、入力変
換部２と同様なＤ−Ａ変換器で構成するならば、確定信
号生成部４経由の信号ルートを含む入力変換部２と可変
演算部６間（内部）の信号が全て多値として構成される
ようになる。また、可変演算部６をもＤ−Ａ変換器で構
成させると、入出力信号を含め全ての信号が多値化され
る。

【００９７】このとき、制御信号としては、Ｄ−Ａ変換
器の出力レベルを変化させる端子が使用される。この端
子への入力電圧を変化させると、Ｄ−Ａ変換器の出力信
号は、０ＶとＶ_ddの間で４（変換後の入力信号レベル
数）×ｎ（制御信号の変化ステップ数）の電圧レベル数
をとり、多値化される。よって、このような構成にする
と、出力部のゲートに印加される電圧レベルの多様性を
増すことができる。この２入力可変しきい電圧インバー
タをＤ−Ａ変換器に変更した構成では、Ｄ−Ａ変換器の
出力が多値化されるので、図１の構成のように、論理演
算用可変しきい電圧インバータ８の制御電極〜を一
本化できるのみならず、多値化の度合いによっては、当
該Ｄ−Ａ変換器を一つ設ければよくなり、構成を簡素化
できる利点がある。

【００９８】さらに、ＳＨ回路の可変演算部６のνＭＯ
Ｓインバータ（論理演算用可変しきい電圧インバータ
８）をＤ−Ａ変換器で構成させると、出力も多値にな
る。このような多値出力のＳＨ回路を図９のシステムに
適用すると、ＳＨ回路間の入出力が多値信号となり、シ
ステム内全体で、極めて高い自由度をもった回路網を構
築することができる。さらに、多値レベルを増やす延長
線上の手段として、ＳＨ回路内部、または、システム全
体の信号をアナログとして取り扱えば、理論的に回路構
成の自由度は無限となる。これは、生命体中の信号処理
と同様な多様性を構築し得ることを意味し、生命体に近
い進化システムを可能にする技術となる。

【００９９】第６実施形態本実施形態では、上述した第１〜第５実施形態を統合す
ることで、「進化するハードウェア」を半導体チップ上
に構築した場合を示す。

【０１００】本実施形態の半導体装置（１チップＩＣ）
を、図１２に示す。この半導体装置６０は、大きく３つ
の部分からなり、上記第１〜５の実施形態のνＭＯＳを
用いた進化ハードウェア部６１、ＧＡにより進化ハード
ウェア部６１を制御するＧＡ操作部６２（図１のＧＡ操
作部２０に該当）、及びメモリ部６３から構成される。

【０１０１】進化ハードウェア部６１は、上述した実施
形態で示したＳＨ回路と接続アレイの回路群からなり、
実際に自律適応性（環境適応性、自己欠陥回避性、或い
は学習性）を発揮し論理を変更しながら進化していく部
分である。ＧＡ操作部６２は、染色体の適応度評価、染
色体選択、ビット交叉、データ変換等、第１実施形態で
詳しく述べた一連のＧＡ操作を行う。このＧＡ操作部６
２内には、ＧＡ操作の制御を行う手段（例えば、図５の
制御部２４）として、一般的には、ＭＣＵ，ＣＰＵ，も
しくは専用のＤＳＰ等が内蔵されている。メモリ部６３
は、ＧＡ操作を行う染色体データ，適応度判定の基準と
なる演算結果テーブル或いは操作プログラム等が格納さ
れている。この格納された操作プログラムは、外部から
変更が可能である。また、本実施形態では、当該メモリ
部６３のメモリ領域のデータ書き換え、又は、進化ハー
ドウェア部６１内のνＭＯＳ或いは接続アレイの接続制
御を行う記憶素子の書き換えを行うしきい電圧制御手段
が、当該メモリ部６３内に周辺回路として設けられてい
る。

【０１０２】このメモリ部６３を構成する記憶素子とし
てフラッシュメモリを用いるならば、νＭＯＳのフロー
ティングゲート構造、また接続アレイ内のスイッチに使
用されるフラッシュメモリと同時に形成でき、製造コス
ト上有利となる。また、ＧＡ操作部６２、メモリ部６３
の周辺回路等も、進化ハードウェア部６１と同様にＳＨ
回路と接続アレイにより構築することが可能である。こ
の場合、例えば、その論理を長期的にランダムに変更す
る、或いはＧＡ操作部等を構成するＳＨ回路の制御は、
進化ハードウェア部以外のＳＨ回路を、外部から操作す
ることで達成できる。このとき、進化ハードウェア部６
１のみならず、ＩＣ全体が「進化するハードウェア」と
して機能し、進化的に機能を変化させていくことができ
るようになる。このようにＩＣ全体が自律適応的に或い
は学習性をもって進歩するものは、「進化する半導体チ
ップ」ということができる。また、この半導体チップ内
の進化操作に第５実施形態で示したアナログ動作を適用
すれば、変化の自由度も無限になる。これは、半導体チ
ップ全体が生命体のようにふるまうことを意味し、将来
の「創造性をもつコンピュータ」、「生命体に近いシス
テム」を構築する中心的デバイスになり得るものであ
る。

【０１０３】

【発明の効果】本発明の半導体装置及びその論理確定方
法によれば、製造上或いは設計上のマージンが不足した
り、環境変化があっても誤動作しない可変論理回路を実
現できる。とくに、可変論理回路の論理関数確定を制御
信号の生成と入力で行っているので、環境変化にリアル
タイムで追従できる。この可変論理回路をいわゆるνＭ
ＯＳで構成させると、通常のフローティングゲートを有
する不揮発性メモリ素子とのプロセス上の整合性がよ
く、回路構成が簡素となる。また、その可変論理回路を
複数組み合わせることで、自己欠陥回避しながらる用途
に応じて機能を変更する汎用ロジックＩＣが実現でき
る。νＭＯＳ構成の可変論理回路（いわゆるＳＨ回路）
は、制御信号の入力で論理関数の変更ができるので機能
変更が、従来の不揮発性メモリ素子へのプログラムで行
う場合に比べ高速である。本発明の半導体装置では学習
機能を付加し、更に信号を多値化することによって、使
用する制御信号の構成（例えば、ビット数）や回路構成
を簡素化しながら効率化を進め、自律的に高速動作する
ことができる。このことによって、本発明の半導体装置
は、上記した機能変更の高速性とあいまって機能をリア
ルタイムに拡大することができる。

【０１０４】従来のＧＡ手法の適用例では、ある決まっ
たプログラム状態における機能を正確に動作させるため
だけにＧＡ手法が用いられていたのに対し、本発明の半
導体装置の論理確定方法は、正常動作の確保に加え、機
能自体の変更にＧＡ手法が用いられている。また、求め
る解の発生確率を高める制御であることから最初に与え
る数値列（遺伝子）が簡素なほうが望ましいが、上記半
導体装置を学習機能付加し多値化させると論理確定のサ
イクルが早まる。これらの意味で、遺伝的アルゴリズム
操作における柔軟性、多様性が高い。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体装置の要部
を示す構成図である。

【図２】図１の半導体装置に用いられるνＭＯＳの断面
構造図とフローティングゲート電位の説明図である。

【図３】図１の半導体装置内に設けられた２入力可変し
きい電圧インバータＡの回路図である。

【図４】ＳＨ回路（図１内の論理回路）の入出力関係
と、制御信号と出力の組み合わせを示す表である。

【図５】図１内のＧＡ操作部の具体的構成例を示すブロ
ック図である。

【図６】本発明の第１実施形態に係る半導体装置の論理
確定の際に、１つのＳＨ回路を用いて、遺伝的アルゴリ
ズム（ＧＡ）により、ＳＨ回路の論理を確定していく手
順を示すフロー図である。

【図７】本発明の第２実施形態に係る半導体装置におい
て論理回路例としてマルチプレクサを示す図である。

【図８】図７のマルチプレクサの等価回路図である。

【図９】図７のＳＨ回路の組み合わせのベースとなる配
置パターンを、図７及び図８に示す６マルチプレクサ４
０を例に示す回路図である。

【図１０】本発明の第３実施形態に係る半導体装置にお
ける２入力可変しきい電圧インバータの平面図と断面図
である。

【図１１】図１０の２入力可変しきい電圧インバータ
に、そのしきい電圧制御手段を接続した状態を示す図で
ある。

【図１２】本発明の第６実施形態に係る半導体装置（１
チップＩＣ）の概略構成を示すブロック平面図である。

【図１３】従来の遺伝的アルゴリズムの適用例としてＰ
ＬＤの構成を示す図である。

【符号の説明】【符号の説明】

１，６０…半導体装置、２…入力変換部、４…確定信号
生成部、６…可変演算部、８，５０…２入力可変しきい
電圧インバータ、１０…論理回路（ＳＨ回路）、１２…
インバータ、２０，６２…ＧＡ操作部（制御信号生成
部）、２１…比較部、２２…選択部、２３…変更部、２
４…制御部、２５…出力部、３０，６３…メモリ部、４
０…６マルチプレクサ、５１，１００…半導体基板、５
２…ｎウェル、５３…素子分離絶縁膜、５４ｎ，５４ｐ
…ゲート絶縁膜、５５，５６…ゲート間絶縁膜、５７…
しきい電圧制御手段、６１…進化ハードウェア部、１０
２…ドレイン不純物領域、１０４…ソース不純物領域、
１０６…ゲート絶縁膜、１０８…ゲート間絶縁膜、ＦＧ
…フローティングゲート、ＣＧ…コントロールゲート、
Ｖａ〜Ｖｃ…制御信号（又は所定の電圧レベルを有する
制御電圧）、Ｉ１，Ｉ２…入力信号、Ｄ１〜Ｄ４，Ｖｏ
ｕｔ…出力信号、Ｖ１…変換後の入力信号、Ｖ２〜Ｖ４
…論理確定信号、Ｓ…適応度、φf …フローティングゲ
ート電位。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792 Ｈ０３Ｋ 19/20

Claims

【特許請求の範囲】

【請求項１】複数の制御ゲートを有する絶縁ゲート電界
効果トランジスタと、当該絶縁ゲート電界効果トランジスタから所望の出力を
得るために前記制御ゲートに付与する制御信号を生成す
る手段として、用意した電圧レベル群の各電圧レベルを
前記絶縁ゲート電界効果トランジスタに入力したときに
所望の出力が得られたときは、当該所望の出力が得られ
る電圧レベルを前記制御信号として出力し、所望の出力
が得られないときは、当該出力結果に基づいて電圧レベ
ルの選択及び／又は変更を行い、この選択及び／又は変
更を所望の出力が得られるまで繰り返して前記電圧レベ
ル群を収束させ、所望の出力が得られる電圧レベルを前
記制御信号として出力する制御信号生成部とを有する半
導体装置。
【請求項２】前記絶縁ゲート電界効果トランジスタは、
前記複数の制御ゲートの印加電圧に応じて電位が決まる
浮遊ゲートを有し、前記絶縁ゲート電界効果トランジスタの制御ゲートに接
続され、前記浮遊ゲートに対し電荷の注入又は抜き取り
を制御して前記絶縁ゲート電界効果トランジスタのしき
い電圧を設定または変更するしきい電圧制御部を更に有
する請求項１に記載の半導体装置。
【請求項３】複数の入力信号を、その論理の組み合わせ
に応じた複数のレベルをとる電圧に変換して出力する入
力変換部と、前記絶縁ゲート電界効果トランジスタを含み、その制御
信号入力用の制御ゲートに印加される制御信号と他の制
御ゲートに前記入力変換部から印加される変換後の入力
信号とに基づいて論理確定信号を生成する確定信号生成
部と、信号入力に前記入力変換部の出力が接続され、制御入力
に前記確定信号生成部の出力が接続され、当該制御入力
で受けた前記論理確定信号に応じて決まる所定関数の論
理演算を前記入力変換部で変換後の入力信号に対して実
行する可変演算部とから構成された論理回路が前記制御
信号生成部に接続されている請求項１に記載の半導体装
置。
【請求項４】前記制御信号生成部は、予め用意した複数
の電圧レベルを前記論理回路に入力して得られた演算結
果を所望の演算結果と比較する比較部と、前記比較の結果から演算結果の一致度に応じた発生確率
で新たに複数の電圧レベルを選択する選択部と、選択した電圧レベルを変更する変更部と、これら比較部，選択部及び変更部を制御して、前記演
算，比較，選択及び変更を繰り返しながら所望の前記論
理確定信号を得ることができる電圧レベルを特定し、前
記制御信号として前記確定信号生成部に向けて出力させ
る制御部とを有する請求項３に記載の半導体装置。
【請求項５】前記確定信号生成部は、前記絶縁ゲート電
界効果トランジスタから構成され、前記制御信号と前記
変換後の入力信号に応じて決まるしきい電圧で反転する
論理確定用可変しきい電圧インバータを有し、前記可変演算部は、入力した論理確定信号に応じてしき
い電圧を複数の段階の何れかに変更することにより所定
の論理関数が設定され、前記変換後の入力信号に応じて
反転するか否かで所望の演算結果又はその反転出力を出
力する演算用可変しきい電圧インバータを有する請求項
３に記載の半導体装置。
【請求項６】前記演算用と論理確定用の２つの可変しき
い電圧インバータ及び前記入力変換部は、第１の電源電
圧と第２の電源電圧の間に直列接続されたｐ型チャネル
とｎ型チャネルの２つの絶縁ゲート電界効果トランジス
タから構成され、当該２つのトランジスタは、半導体のチャネル形成領域
上に形成されたゲート絶縁膜上に延在して当該２つのト
ランジスタ間で共通接続された浮遊ゲートと、当該浮遊ゲート又は浮遊ゲートの連結部上に絶縁膜を介
して配置され、印加電圧の組み合わせによって浮遊ゲー
トの電位を多段階に制御して前記出力の電圧レベルを設
定し又はしきい電圧を変更する複数の制御ゲートとを有
し、前記入力変換部の２つのトランジスタは、ソース同士を
接続した直列接続点から出力をとり出すソースフォロア
接続がなされ、前記演算用と論理確定用の２つの可変しきい電圧インバ
ータは、それぞれドレイン同士を接続した直列接続点か
ら出力をとり出すインバータ接続がなされている請求項
５に記載の半導体装置。
【請求項７】前記確定信号生成部，前記可変演算部及び
前記入力変換部は、第１の電源電圧と第２の電源電圧の
間に直列接続されたｐ型チャネルとｎ型チャネルの２つ
の絶縁ゲート電界効果トランジスタから構成され、当該２つのトランジスタは、半導体のチャネル形成領域
上に形成されたゲート絶縁膜上に延在して当該２つのト
ランジスタ間で共通接続された浮遊ゲートと、当該浮遊ゲート又は浮遊ゲートの連結部上に絶縁膜を介
して配置され、印加電圧の組み合わせによって浮遊ゲー
トの電位を多段階に制御して前記出力の電圧レベルを設
定し又はしきい電圧を変更する複数の制御ゲートとを有
し、前記入力変換部と、前記確定信号生成部，前記可変演算
部の少なくとも一方とが、ソース同士を接続した直列接
続点から出力をとり出すソースフォロア接続がなされ、ソースフォロア接続されていない前記確定信号生成部又
は前記可変演算部は、ドレイン同士を接続した直列接続
点から出力をとり出すインバータ接続がなされている請
求項３に記載の半導体装置。
【請求項８】複数の論理回路と、少なくとも前記複数の
論理回路間の接続と入力信号の選択を配線接続の有無に
よってプログラム可能な配線アレイとを有する半導体装
置であって、前記複数の論理回路それぞれは、複数の入力信号を、そ
の論理の組み合わせに応じた複数のレベルをとる電圧に
変換して出力する入力変換部と、制御入力に印加される制御信号と信号入力に前記入力変
換部から印加される変換後の入力信号とに基づいて論理
確定信号を生成する確定信号生成部と、信号入力に前記入力変換部の出力が接続され、制御入力
に前記確定信号生成部の出力が接続され、当該制御入力
で受けた前記論理確定信号に応じて決まる所定関数の論
理演算を前記入力変換部で変換後の入力信号に対して実
行する可変演算部とから構成されている半導体装置。
【請求項９】前記論理回路を構成する絶縁ゲート電界効
果トランジスタが、複数の制御ゲートの印加電圧に応じ
て電位が決まる浮遊ゲートを有し、前記絶縁ゲート電界効果トランジスタの制御ゲートに接
続され、前記浮遊ゲートに対し電荷の注入又は抜き取り
を制御して前記絶縁ゲート電界効果トランジスタのしき
い電圧を設定または変更するしきい電圧制御部を更に有
する請求項８に記載の半導体装置。
【請求項１０】前記配線アレイは、配線の接続有無を確
定するプログラム素子として、半導体のチャネル形成領
域上に、当該チャネル形成領域上とゲート間にそれぞれ
絶縁膜を介在させて浮遊ゲートと制御ゲートを順に積層
させてなる不揮発性メモリ素子を複数有する請求項８に
記載の半導体記憶装置。
【請求項１１】前記接続アレイは、前記論理回路ごとの
所定関数の論理確定を、配線接続の有無によってプログ
ラムする領域を備える請求項８に記載の半導体装置。
【請求項１２】前記論理回路に付与する前記制御信号を
生成する手段として、用意した電圧レベル群の各電圧レ
ベルを前記確定信号生成部にに入力したときに所望の出
力が得られたときは、当該所望の出力が得られる電圧レ
ベルを前記制御信号として出力し、所望の出力が得られ
ないときは、当該出力結果に基づいて電圧レベルの選択
及び／又は変更を行い、この選択及び／又は変更を所望
の出力が得られるまで繰り返して前記電圧レベル群を収
束させ、所望の出力が得られる電圧レベルを前記制御信
号として出力する制御信号生成部を更に有する請求項８
に記載の半導体装置。
【請求項１３】前記制御信号生成部内で用いられる前記
電圧レベルそれぞれが、複数の論理回路の制御信号の確
定を一括して行い、かつ前記配線アレイ内の配線接続の
論理確定を行うために必要な大きさのビット列から構成
されている請求項１２に記載の半導体装置。
【請求項１４】前記制御信号生成部が用意すべき前記電
圧レベル群，前記選択又は変更の判断基準が少なくとも
格納されたメモリ部を有し、当該メモリ部と前記制御信号生成部の少なくとも一方
は、その内部に論理回路を有する場合、当該論理回路部
分が前記演算論理が変更可能な論理回路により構成され
ている請求項１２に記載の半導体記憶装置。
【請求項１５】前記制御信号生成部が用意すべき前記電
圧レベル群，前記選択又は変更の判断基準が少なくとも
格納されたメモリ部を有し、当該メモリ部、前記制御信号生成部、前記複数の論理回
路および前記接続アレイが、単一な半導体基板に集積化
されている請求項１２に記載の半導体記憶装置。
【請求項１６】複数の制御ゲートを有する絶縁ゲート電
界効果トランジスタを含む半導体装置の制御方法であっ
て、予め用意した複数の電圧レベルを前記絶縁ゲート電界効
果トランジスタに入力したときに得られた出力を所望の
出力と比較し、前記比較の結果から出力の一致度に応じた発生確率で電
圧レベルを選択及び／又は変更し、これら比較，選択及び／又は変更を繰り返しながら所望
の出力を得るための電圧レベルを特定して、前記制御信
号として前記絶縁ゲート電界効果トランジスタに出力す
る半導体装置の制御方法。
【請求項１７】複数の入力信号を、その論理の組み合わ
せに応じた複数のレベルをとる電圧に変換して出力する
入力変換部と、前記絶縁ゲート電界効果トランジスタを含み、その制御
信号入力用の制御ゲートに印加される制御信号と他の制
御ゲートに前記入力変換部から印加される変換後の入力
信号とに基づいて論理確定信号を生成する確定信号生成
部と、信号入力に前記入力変換部の出力が接続され、制御入力
に前記確定信号生成部の出力が接続され、当該制御入力
で受けた前記論理確定信号に応じて決まる所定関数の論
理演算を前記入力変換部で変換後の入力信号に対して実
行する可変演算部とから構成された論理回路を前記半導
体装置内に有する請求項１６に記載の半導体装置の制御
方法。
【請求項１８】前記論理回路が複数存在して全体の論理
回路が構成されている場合に、前記予め用意した電圧レ
ベルとして、論理回路の数に対応し、かつ論理回路間の
接続と入力選択に必要な大きさのビット列を用いる請求
項１７に記載の半導体装置の制御方法。
【請求項１９】前記確定信号生成部として、電圧印加が
ないときにも一旦設定したしきい電圧が保持できるしき
い電圧記憶型インバータを用い、当該しきい電圧記憶型インバータのしきい電圧を、演算
しようとする論理に適した値に設定した後、前記演算，比較，選択及び／又は変更を繰り返しながら
前記電圧レベルの特定を行う請求項１７に記載の半導体
装置の制御方法。
【請求項２０】前記論理回路の論理確定後に、前記しき
い電圧記憶型インバータのしきい電圧を、次回以降行わ
れる論理演算に最適な値に予め設定する請求項１９に記
載の半導体装置の制御方法。
【請求項２１】前記論理確定後に次の論理演算に備えて
行う前記しきい電圧記憶型インバータのしきい電圧の設
定は、その後の論理確定において求める論理演算に適し
た電圧レベルの組み合わせが出来るだけ多くなるように
行う請求項２０に記載の半導体装置の制御方法。
【請求項２２】前記論理の確定ごとに、その論理確定で
特定された電圧レベルを記憶しておき、新しく論理の確定を行うに際し、これに先立って行う前
記しきい電圧記憶型インバータのしきい電圧の設定で
は、予め記憶された前記電圧レベル群のうち最も使用頻
度が高い論理演算を実現する電圧レベルが得られるよう
なしきい電圧を設定する請求項１９に記載の半導体装置
の制御方法。
【請求項２３】前記論理の確定ごとに、その論理確定で
特定された電圧レベルを記憶しておき、新しく論理の確定を行うに際し、予め記憶された前記電
圧レベルのうち、最も使用頻度が高いものから順に、前
記演算，比較，選択及び変更を行う請求項１７に記載の
半導体装置の制御方法。
【請求項２４】少なくとも前記変換後の入力信号，論理
確定信号の内部信号と前記電圧レベルを示す信号とは、
３値以上に多値化したものを用いる請求項１７に記載の
半導体装置の制御方法。
【請求項２５】少なくとも前記変換後の入力信号，論理
確定信号の内部信号と前記電圧レベルを示す信号とし
て、アナログ信号を用いる請求項１７に記載の半導体装
置の制御方法。