JPH11195764A

JPH11195764A - 半導体装置

Info

Publication number: JPH11195764A
Application number: JP10000415A
Authority: JP
Inventors: Kenji Okamura; 健司岡村; Toshiyuki Hirota; 俊幸廣田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-01-05
Filing date: 1998-01-05
Publication date: 1999-07-21
Also published as: KR19990067745A; TW406430B; CN1226083A

Abstract

(57)【要約】【課題】半導体装置の形成工程で、付属パターンが剥離
することを完全に防止し、半導体装置の製造歩留まりを
大幅に向上させる。【解決手段】半導体基板上に形成された絶縁膜表面に、
半導体装置の回路の構成に使用されない構造体が形成さ
れ、この構造体は、絶縁膜に設けられたコンタクト孔を
通して、この構造体より下層に形成された下層材料例え
ば半導体基板に接続されている。ここで、このような構
造体は、ウェーハの目合わせマーク・パターン、重ね合
わせ測定用ノギス、自動重ね合わせ測定用ボックスマー
クあるいはマスク寸法測定用マーク等の付属パターンで
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特にスタック構造のキャパシタ等と共に形成される付属
パターンの構造に関する。

【０００２】

【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。

【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。

【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタではスタック型のものが広く使用されてい
る。スタック型のものはアルファー線の入射あるいは回
路等からのノイズに対する耐性が高く、比較的に容量値
の小さい場合でも安定動作する。このために、半導体素
子の設計基準が０．１２μｍ程度となる４ギガビットＤ
ＲＡＭにおいても、このスタック型のキャパシタ（以
下、スタック型キャパシタと呼称する）は有効であると
考えられる。

【０００５】そして、さらにキャパシタ電極の実効的な
表面積を増大するために、このスタック型キャパシタと
してフィン構造、シリンダ構造あるいはＨＳＧ（Ｈｅｍ
ｉｓｐｈｅｒｉｃａｌＧｒａｉｎｅｄ）−Ｓｉ技術
を用いたもの（以下、ＨＳＧ構造と呼称する）等が提案
されている。

【０００６】このようなスタック型キャパシタが配列さ
れる半導体装置を実際に製造する場合には、同一の製造
工程において、このキャパシタの電極パターン以外に他
のパターンを半導体基板上に形成することが必要にな
る。このようなパターンとして、例えばフォトリソグラ
フィ工程で必要なウェーハの目合わせマーク、重ね合わ
せ測定用ノギス、自動重ね合わせ測定用ボックスマーク
あるいはマスク寸法測定用マーク等の転写パターンがあ
る。以下、上記のような目合わせマーク等のパターンを
付属パターンあるいは特に構造体という。そして、この
ような構造体は半導体装置の集積回路を構成するもので
はない。

【０００７】以下、スタック型キャパシタがフィン構造
の場合に、従来の技術においてキャパシタ電極と上記付
属パターンとの形成について製造工程順にその概略を説
明する。図１０と図１１は製造工程順の半導体装置内の
メモリセルと付属パターンの断面図である。

【０００８】図１０（ａ）に示すように、例えば、導電
型がＰ型のシリコン基板１０１表面に選択的にフィール
ド酸化膜１０２が形成される。そして、シリコン基板１
０１上にゲート酸化膜を介してゲート電極１０３が形成
され、このフィールド酸化膜１０２およびゲート電極１
０３に自己整合的（セルフアライン）に導電型がＮ型の
拡散層が形成される。このようにして、容量用拡散層１
０４とビット線用拡散層１０５とが形成される。そし
て、全面が層間絶縁膜１０６で被覆される。ここで、層
間絶縁膜１０６はシリコン酸化膜である。

【０００９】次に、図１０（ｂ）に示すように、層間絶
縁膜１０６に積層してスペーサ１０７が形成される。こ
こで、スペーサ１０７はＢＰＳＧ膜（ボロンガラスとリ
ンガラスを含むシリコン酸化膜）で構成される。そし
て、図１０（ｃ）に示すように、フォトリソグラフィ技
術とドライエッチング技術とで、層間絶縁膜１０６とス
ペーサ１０７に容量用コンタクト孔１０８が形成され
る。ここで、容量コンタクト孔１０８は容量用拡散層１
０４上に達している。

【００１０】次に、図１１（ａ）に示すように、スタッ
ク型キャパシタの下部電極１０９がスペーサ１０７上に
形成される。ここで、この下部電極１０９はリンあるい
はヒ素不純物を含有する多結晶シリコンで構成されてい
る。そして、その一部は上記の容量用コンタクト孔１０
８に充填され容量用拡散層１０４に接続される。

【００１１】また、この工程では、先述したよう目合わ
せマーク等の付属パターン１１０が同じようにスペーサ
１０７上に形成される。ここで、付属パターン１１０は
孤立したパターンになっている。

【００１２】次に、下部電極１０９をフィン構造にする
ために、スペーサ１０７が選択的にエッチング除去され
る。ここで、エッチャントには、例えば、無水のフッ化
水素ガスが用いられる。このようにして、図１１（ｂ）
に示すように、キャパシタの下部電極１０９と層間絶縁
膜１０６間に間隙が形成される。しかし、この工程で、
付属パターン１１０は層間絶縁膜１０６から剥がれてし
まう。

【００１３】そして、図１１（ｃ）に示すように、下部
電極１０９の露出した表面に容量絶縁膜１１１が形成さ
れ、この容量絶縁膜１１１を被覆するように上部電極１
１２が形成される。この上部電極１１２は全面に形成さ
れキャパシタのセルプレートとなる。

【００１４】

【発明が解決しようとする課題】以上のような従来の技
術においては、スタック型キャパシタの下部電極の形成
工程で、例えばウェーハの目合わせマーク、重ね合わせ
測定用ノギス、自動重ね合わせ測定用ボックスマークあ
るいはマスク寸法測定用マーク等の転写パターンである
付属パターンが、層間絶縁膜１０６から剥がれてしま
う。

【００１５】そして、半導体装置の製造工程における洗
浄工程等で付属パターンが除去できず、図１１（ｃ）に
示すように、スタック型キャパシタの下部電極１０９に
接触することが生じる。このような接触は、下部電極１
０９の短絡を引き起こす。また、このように剥離する付
属パターンはパーティクル源ともなる。そして、半導体
装置の製造歩留まりを大幅に低下させてしまう。

【００１６】このような現象は、スタック型キャパシタ
を形成する場合には、フィン構造に限らずシリンダ構造
あるいはＨＳＧ構造でも程度の差はあれ生じる。

【００１７】本発明の主目的は、スタック型キャパシタ
等の集積回路用パターンの形成工程で、付属パターンが
剥離することを完全に防止し、半導体装置の製造歩留ま
りを大幅に向上させることにある。

【００１８】

【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に形成された絶縁膜表面に、
半導体装置の集積回路の構成に使用されない構造体が形
成され、前記構造体が、前記絶縁膜に設けられたコンタ
クト孔を通して、前記構造体より下層に形成された下層
材料に接続されている。そして、前記構造体は、スタッ
ク型キャパシタの下部電極と同一材料でしかも同一工程
で形成されている。

【００１９】ここで、前記構造体および前記スタック型
キャパシタの下部電極がフィン構造、シリンダ構造ある
いはＨＳＧ構造に形成されている。あるいは、前記スタ
ック型キャパシタの下部電極はシリンダ構造に形成さ
れ、前記構造体が自動重ね合わせ測定用の内側ボックス
マーク・パターンとなっている。そして、前記下層材料
が前記半導体基板となっている。

【００２０】あるいは、前記構造体は、ウェーハの目合
わせマーク、重ね合わせ測定用ノギス、自動重ね合わせ
測定用ボックスマークあるいはマスク寸法測定用マーク
等の転写パターンである。

【００２１】このように、ウェーハの目合わせマーク・
パターン、重ね合わせ測定用ノギス、自動重ね合わせ測
定用ボックスマークあるいはマスク寸法測定用マーク等
の付属パターンは、下層材料に強固に接続されるため、
半導体装置の製造工程でこのような付属パターンが剥離
することは皆無になる。

【００２２】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１に基づいて説明する。ここで、図１はメモリセル
と本発明の付属パターンの断面図である。

【００２３】図１に示すように、導電型がＰ型のシリコ
ン基板１表面に選択的にフィールド酸化膜２が形成され
ている。そして、シリコン基板１上にゲート酸化膜を介
してゲート電極３が形成され、このフィールド酸化膜２
およびゲート電極３にセルフアラインに導電型がＮ型の
拡散層が形成されている。すなわち、容量用拡散層４と
ビット線用拡散層５とが形成される。

【００２４】そして、全面が層間絶縁膜６で被覆されて
いる。ここで、層間絶縁膜６はシリコン酸化膜である。
そして、層間絶縁膜６に容量用コンタクト孔７が形成さ
れ、スタック型キャパシタの下部電極８が容量用コンタ
クト孔７を充填し容量用拡散層４に接続するようにして
形成されている。ここで、この下部電極８はリンあるい
はヒ素不純物を含有する多結晶シリコンで構成されてい
る。

【００２５】また、層間絶縁膜６とフィールド酸化膜２
を貫通しシリコン基板１表面に達する付属用コンタクト
孔９が形成され、付属パターン１０がその一部でもって
付属用コンタクト孔９を充填し更に下層材料であるシリ
コン基板１表面に接するように形成されている。

【００２６】そして、下部電極８および付属パターン１
０の露出した表面に容量絶縁膜１１が形成され、この容
量絶縁膜１１を被覆するように上部電極１２が形成され
ている。この上部電極１２は全面に形成されスタック型
キャパシタのセルプレートとなっている。

【００２７】このように本発明で特徴的なことは、キャ
パシタの下部電極の形成工程で同時に形成される、例え
ばウェーハの目合わせマーク、重ね合わせ測定用ノギ
ス、自動重ね合わせ測定用ボックスマークあるいはマス
ク寸法測定用マーク等の転写パターンである付属パター
ンが、容量用コンタクト孔と同時に形成される上記の付
属用コンタクト孔９を、充填するように形成される点に
ある。

【００２８】このような構造となるために、従来の技術
で生じていたような付属パターンの剥離は皆無になる。

【００２９】次に、図２で上記のように形成される付属
パターン、具体的にはウェーハの目合わせマークのパタ
ーンについて平面図で説明する。ここで、図２（ａ）は
本発明の平面図であり、図２（ｂ）は比較するための従
来の技術の平面図である。

【００３０】図２（ａ）に示すように、本発明では、目
合わせマーク・パターン１３が一定の間隔に複数個配列
されている。ここで、この目合わせマーク・パターン１
３は、図１で説明したキャパシタの下部電極８と同時に
形成される。そして、この目合わせマーク・パターン１
３は、図１で説明したように、層間絶縁膜中に充填され
た杭柱（くいばしら）１４に接続されている。このよう
にして、目合わせマーク・パターン１３は強固に固定さ
れるようになる。そして、製造工程で目合わせマーク・
パターン１３が剥離することは皆無になる。

【００３１】これに対して、従来の技術では、図２
（ｂ）に示すように、目合わせマーク・パターン１３ａ
は層間絶縁膜上に形成されているだけである。すなわ
ち、本発明のように杭柱で固定されることはない。この
ために、洗浄工程等で容易に剥がれてしまう。

【００３２】次に、本発明の図１で説明した構造のキャ
パシタの下部電極と付属パターンの形成方法について製
造工程順に概略説明する。図３と図４は製造工程順の半
導体装置内のメモリセルと付属パターンの断面図であ
る。

【００３３】図３（ａ）に示すように、従来の技術で説
明したのと同様に、例えば導電型がＰ型のシリコン基板
１表面に選択的にフィールド酸化膜２が形成される。そ
して、シリコン基板１上にゲート酸化膜を介してゲート
電極３が形成され、導電型がＮ型の容量用拡散層４とビ
ット線用拡散層５とが形成される。そして、全面が層間
絶縁膜６で被覆される。ここで、層間絶縁膜６は膜厚が
１μｍ程度のＢＰＳＧ膜とシリコン酸化膜との積層膜で
ある。

【００３４】次に、図３（ｂ）に示すように、層間絶縁
膜６に積層してスペーサ１５が形成される。ここで、ス
ペーサ７は膜厚が３００ｎｍ程度のＢＰＳＧ膜で構成さ
れる。そして、図３（ｃ）に示すように、フォトリソグ
ラフィ技術とドライエッチング技術とで、層間絶縁膜６
とスペーサ１５に容量用コンタクト孔７が形成される。
ここで、容量コンタクト孔７は容量用拡散層４上に達し
ている。

【００３５】この容量用コンタクト孔７の形成工程で
は、同時にスペーサ１５、層間絶縁膜６およびフィール
ド酸化膜２に付属用コンタクト孔９が形成される。ここ
で、この付属用コンタクト孔９はシリコン基板１表面に
達している。

【００３６】次に、図４（ａ）に示すように、スタック
型キャパシタの下部電極８がスペーサ１５上に形成され
る。ここで、この下部電極８はリンあるいはヒ素不純物
を含有する多結晶シリコンで構成されている。そして、
その一部は上記の容量用コンタクト孔７に充填され容量
用拡散層４に接続される。

【００３７】また、この工程で付属パターン１０が同じ
ようにスペーサ１５上に形成される。ここで、付属パタ
ーン１０は孤立したパターンになっている。そして、こ
の付属パターン１０もリンあるいはヒ素不純物を含有す
る多結晶シリコンで構成され、その一部は上記の付属用
コンタクト孔９に充填されシリコン基板１に接続され
る。なお、付属パターン１０のうち付属用コンタクト孔
９に充填された部分が、図２で説明した杭柱１４に対応
することになる。

【００３８】次に、下部電極８をフィン構造にするため
に、スペーサ１５が選択的にエッチング除去される。こ
こで、エッチャントには、従来の技術で説明したよう
に、無水のフッ化水素ガスが用いられる。このようにし
て、図４（ｂ）に示すように、キャパシタの下部電極８
と層間絶縁膜６間に間隙が形成される。同様に、この工
程で、付属パターン１０と層間絶縁膜６間にも間隙が生
じる。

【００３９】以後、図１で説明したように、下部電極８
および付属パターン１０の露出した表面に容量絶縁膜１
１が形成され、この容量絶縁膜１１を被覆するように上
部電極１２が形成される。そして、この上部電極１２が
全面に形成されキャパシタのセルプレートとなる。

【００４０】次に、本発明の第２の実施の形態を図５に
基づいて説明する。この実施の形態では、付属パターン
１０は、第１の実施の形態で説明したものとは別の下層
材料に固定される。しかし、それ以外は第１の実施の形
態と同一である。以下、第１の実施の形態と異なるとこ
ろを主に説明する。ここで、図５はメモリセルと本発明
の付属パターンの断面図である。

【００４１】図５に示すように、メモリセル部の下部電
極８は容量用拡散層４に接続して形成される。そして、
付属パターン１０はフィールド酸化膜２上に形成された
下層材料であるワード配線１６に接続される。ここで、
ワード配線１６は、ゲート電極３と同時に形成されるパ
ターンである。そして、図５に示すように、ワード配線
１６であり層間絶縁膜６に形成される付属用コンタクト
孔９ａにその一部が充填されるように、本発明の付属パ
ターン１０は形成されることになる。

【００４２】次に、本発明の第３の実施の形態を図６に
基づいて説明する。この実施の形態では、スタック型キ
ャパシタの下部電極が通常の積層型で形成される。以
下、第１の実施の形態で説明したもの同じものは同一符
号で説明される。ここで、図６（ａ）は１個のメモリセ
ルと本発明の付属パターンの断面図である。そして、図
６（ｂ）は比較するための従来の技術での断面図であ
る。図６（ａ）に示すように、シリコン基板１表面に選
択的にフィールド酸化膜２が形成されている。そして、
シリコン基板１上にゲート酸化膜１７を介してゲート電
極３が形成され、このフィールド酸化膜２およびゲート
電極３にセルフアラインに、容量用拡散層４とビット線
用拡散層５とが形成されている。

【００４３】そして、全面が層間絶縁膜６で被覆され
る。ここで、層間絶縁膜６はＢＰＳＧ膜とシリコン酸化
膜との積層する絶縁膜である。そして、層間絶縁膜６上
に保護絶縁膜１８が形成される。ここで、この保護絶縁
膜１８は膜厚２００ｎｍ程度のシリコン酸化膜である。

【００４４】そして、層間絶縁膜６および保護絶縁膜１
８に設けられた容量用コンタクト孔７を通して容量用拡
散層４に接続する、スタック型キャパシタの下部電極８
ａが形成されている。

【００４５】また、保護絶縁膜１８、層間絶縁膜６およ
びフィールド酸化膜２を貫通しシリコン基板１表面に達
する付属用コンタクト孔９が形成され、付属パターン１
０ａがその一部でもって付属用コンタクト孔９を充填し
更にシリコン基板１表面に接するように形成されてい
る。

【００４６】これに対し、従来の技術では図６（ｂ）に
示すように、保護絶縁膜１８上にスタック型キャパシタ
の下部電極８ａが形成され、同時に、この保護絶縁膜１
８上に付属パターン２０が形成される。しかし、この場
合には、本発明のように付属用コンタクト孔９は形成さ
れない。すなわち、付属パターン２０は、シリコン基板
１に接続されることはなく、保護絶縁膜１８上に堆積さ
れている状態のままである。

【００４７】このような積層型の下部電極の製造工程で
は、下部電極８ａあるいは付属パターン１０ａ，２０の
底部の保護絶縁膜１８にサイドエッチ部１９が形成され
る。従来の技術では、このような製造工程で形成される
サイドエッチ部１９のために、それ以降の洗浄工程等で
付属パターン２０が剥離するようになる。特に、半導体
装置が微細化されると、下部電極８ａあるいは付属パタ
ーン２０の横寸法は微細になり、その高さ寸法は大きく
なる。そして、下部電極８ａあるいは付属パターン２０
のアスペクト比が増大するようになる。このために、こ
のようなサイドエッチ部１９の形成による剥離が頻出す
るようになる。

【００４８】これに対して、本発明では、付属パターン
１０ａが、図６（ａ）に示すように、強固に固定される
ようになるために、上記のような付属パターン１０ａの
剥離は皆無になる。

【００４９】以後、スタック型キャパシタの形成では、
第１の実施の形態で説明したように、下部電極８ａおよ
び付属パターン１０ａの露出した表面に容量絶縁膜１１
が形成され、この容量絶縁膜１１を被覆するように上部
電極１２が形成される。そして、この上部電極１２が全
面に形成されキャパシタのセルプレートとなる。

【００５０】次に、本発明の第４の実施の形態を図７に
基づいて説明する。この実施の形態では、スタック型キ
ャパシタの下部電極が通常のシリンダ構造で形成されて
いる点以外は第３の実施の形態で説明したもの同じであ
る。以下、第３の実施の形態と異なるところを主に説明
する。

【００５１】図７（ａ）に示すように、層間絶縁膜６お
よび保護絶縁膜１８に設けられた容量用コンタクト孔を
通して容量用拡散層４に接続する、シリンダ構造の下部
電極８ｂが形成されている。また、保護絶縁膜１８、層
間絶縁膜６およびフィールド酸化膜２を貫通しシリコン
基板１表面に達する付属用コンタクト孔を通して、シリ
ンダ構造の付属パターン１０ｂがシリコン基板１表面に
接するように形成されている。

【００５２】これに対し、従来の技術では図７（ｂ）に
示すように、保護絶縁膜１８上にシリンダ構造の下部電
極８ｂが形成され、同時に、この保護絶縁膜１８上にシ
リンダ構造の付属パターン２０ａが形成される。

【００５３】この場合も従来の技術では、製造工程でサ
イドエッチ部１９が形成されるため付属パターン２０ａ
が剥離し易くなるのに対して、本発明では、付属パター
ン１０ａが、図７（ａ）に示すように、強固に固定され
るようになるために、付属パターン１０ｂの剥離は皆無
になる。

【００５４】次に、本発明の第５の実施の形態を図８お
よび図９に基づいて説明する。この第５の実施の形態
は、本発明が自動重ね合わせ測定用ボックスマークのパ
ターン形成に適用される場合である。ここで、図８は、
自動重ね合わせ測定用ボックスマークのパターンの平面
図であり、図９は、自動重ね合わせ測定用ボックスマー
クのパターンの製造工程順の断面図である。ここで、図
９は、図８に記したＡ−Ｂで切断した断面となってい
る。

【００５５】図８に示すように、自動重ね合わせ測定用
の外側ボックスマーク・パターン２１が形成されてい
る。そして、この外側ボックスマーク・パターン２１の
内側に自動重ね合わせ測定用の内側ボックスマーク・パ
ターン２２が形成されている。ここで、この内側ボック
スマーク・パターン２２は分割された多数のパターンで
もって構成される。

【００５６】すなわち、絶縁膜に設けられるスリット状
溝２３の側壁部にシリンダ・パターン２４が形成されて
いる。そして、図２で説明したのと同様の杭柱２５が、
このシリンダ・パターン２４にそれぞれ接続して形成さ
れている。このようなシリンダ・パターンで自動重ね合
わせ測定用の内側ボックスマーク・パターン２２が形成
される。

【００５７】このような自動重ね合わせ測定用ボックス
マークのパターンは、図９に示すようにして形成され
る。

【００５８】図９（ａ）に示すように、シリコン基板２
６上にシリコン酸化膜で構成された層間絶縁膜２７が形
成される。そして、この層間絶縁膜２７の所定の領域に
外側ボックスマーク・パターン２１が形成される。そし
て、同様に、外側ボックスマーク・パターン２１の内側
に位置する領域に杭柱２５が形成される。ここで、この
外側ボックスマーク・パターン２１および杭柱２５は層
間絶縁膜２７の所定の領域に充填された多結晶シリコン
で構成される。

【００５９】次に、保護絶縁膜２８とパターン形成絶縁
膜２９とが積層して堆積される。ここで、保護絶縁膜２
８は膜厚５０ｎｍ程度のシリコン窒化膜であり、パター
ン形成絶縁膜２９は膜厚５００ｎｍ程度のシリコン酸化
膜である。そして、このパターン形成絶縁膜２９と保護
絶縁膜２８とにスリット状溝２３が形成される。ここ
で、スリット状溝２３のパターン幅は４００ｎｍ程度で
ある。

【００６０】次に、図９（ｂ）に示すように、多結晶シ
リコン薄膜３０が全面に堆積される。そして、ＳＯＧ
（スピン・オン・ガラス）膜３１がスリット状溝２３内
に充填される。

【００６１】次に、図９（ｃ）に示すように、化学機械
研磨（ＣＭＰ）法でパターン形成絶縁膜２９表面上にあ
る多結晶シリコン薄膜３０が研磨除去される。このよう
にして、シリンダ・パターン２４が形成される。そし
て、パターン形成絶縁膜２９とＳＯＧ膜３１とがエッチ
ング除去される。

【００６２】このようにして、図９（ｄ）に示すよう
に、シリコン基板２６上の層間絶縁膜２７の所定の領域
に、自動重ね合わせ測定用の外側ボックスマーク・パタ
ーン２１が形成され、そして、シリンダ・パターン２４
がこの外側ボックスマーク・パターン２１の内側に、杭
柱２５に接続して形成されるようになる。

【００６３】このようにして、自動重ね合わせ測定用の
内側ボックスマーク・パターン２２はシリンダ・パター
ン２４に分割され、この分割されたシリンダ・パターン
２４は杭柱２５でもってシリコン基板２６に固定され
る。

【００６４】そして、製造工程で自動重ね合わせ測定用
の内側ボックスマーク・パターン２２が剥離することも
皆無になる。

【００６５】以上の実施の形態では、付属パターンすな
わち構造体がスタック型キャパシタの下地電極形成と同
一工程において形成される場合について説明された。本
発明は、これに限定されない。半導体装置のこの他の回
路パターン形成と同一工程で形成される付属パターンに
も本発明は同様に適用できる。

【００６６】また、以上の実施の形態では、付属パター
ンが杭柱を通して下地材料であるシリコン基板あるいは
ワード配線に固定される場合について説明された。本発
明はこれに限定されるものでなく、付属パターンの下層
に形成される強固な下層材料であればよい。例えば、ビ
ット配線のような下層材料に接続されてもよい。

【００６７】また、このような付属パターンが、この
他、解像度チェックパターンあるいは短絡チェックパタ
ーン等の各種テストパターンであっても、本発明は同様
に適用される。

【００６８】

【発明の効果】本発明の半導体装置では、半導体基板上
に形成された絶縁膜表面に、半導体装置の集積回路の構
成に使用されない構造体、すなわち、ウェーハの目合わ
せマーク・パターン、重ね合わせ測定用ノギス、自動重
ね合わせ測定用ボックスマークあるいはマスク寸法測定
用マーク等の付属パターンが、上記絶縁膜に設けられた
強固な杭柱を通して、この構造体より下層に形成された
下層材料に接続されている。ここで、このような下層材
料には半導体基板、配線等が使用される。そして、この
ような構造体は、スタック型キャパシタの下部電極と同
一材料でしかも同一工程でフィン構造、シリンダ構造あ
るいはＨＳＧ構造に形成されている。

【００６９】このようにすることで、半導体装置の製造
工程において、ウェーハの目合わせマーク、重ね合わせ
測定用ノギス、自動重ね合わせ測定用ボックスマークあ
るいはマスク寸法測定用マーク等の付属パターンが半導
体基板から剥がれることは皆無になる。そして、このよ
うに付属パターンが従来の技術のようにパーティクル源
となることはなく、半導体装置の製造歩留まりが大幅に
向上する。

【００７０】このようにして、本発明はＤＲＡＭ等の半
導体装置の超高集積化および高密度化をさらに促進する
ようにもなる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するためのメ
モリセル部と付属パターンの断面図である。

【図２】本発明の第１の実施の形態を説明するための付
属パターンの平面図である。

【図３】上記実施の形態を説明するための製造工程順の
断面図である。

【図４】上記実施の形態を説明するための製造工程順の
断面図である。

【図５】本発明の第２の実施の形態を説明するためのメ
モリセル部と付属パターンの断面図である。

【図６】本発明の第３の実施の形態を説明するためのメ
モリセル部と付属パターンの断面図である。

【図７】本発明の第４の実施の形態を説明するためのメ
モリセル部と付属パターンの断面図である。

【図８】本発明の第５の実施の形態を説明するための付
属パターンの平面図である。

【図９】上記の付属パターンの製造工程順の断面図であ
る。

【図１０】従来の技術を説明するためのメモリセル部と
付属パターンの製造工程順の断面図である。

【図１１】従来の技術を説明するためのメモリセル部と
付属パターンの製造工程順の断面図である。

【符号の説明】

１，２６，１０１シリコン基板２，１０２フィールド酸化膜３，１０３ゲート電極４，１０４容量用拡散層５，１０５ビット線用拡散層６，２７，１０６層間絶縁膜７，１０８容量用コンタクト孔８，８ａ，８ｂ，１０９下部電極９，９ａ付属用コンタクト孔１０，１０ａ，１０ｂ，２０，２０ａ，１１０付属
パターン１１，１１１容量絶縁膜１２，１１２上部電極１３，１３ａ目合わせマーク・パターン１４，２５杭柱１５，１０７スペーサ１６ワード線１７ゲート酸化膜１８，２８保護絶縁膜１９サイドエッチ部２１外側ボックスマーク・パターン２２内側ボックスマーク・パターン２３スリット状溝２４シリンダ・パターン２９パターン形成絶縁膜３０多結晶シリコン薄膜３１ＳＯＧ膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁膜表面
に、半導体装置の集積回路の構成に使用されない構造体
が形成され、前記構造体が、前記絶縁膜に設けられたコ
ンタクト孔を通して、前記構造体より下層に形成された
下層材料に接続されていることを特徴とする半導体装
置。
【請求項２】前記構造体が、スタック型キャパシタの
下部電極と同一材料であってしかも同一工程で形成され
ていることを特徴とする請求項１記載の半導体装置。
【請求項３】前記構造体および前記スタック型キャパ
シタの下部電極がフィン構造、シリンダ構造あるいはＨ
ＳＧ構造に形成されていることを特徴とする請求項２記
載の半導体装置。
【請求項４】前記スタック型キャパシタの下部電極が
シリンダ構造に形成され、前記構造体が自動重ね合わせ
測定用の内側ボックスマーク・パターンとなっているこ
とを特徴とする請求項２記載の半導体装置。
【請求項５】前記下層材料が前記半導体基板であるこ
とを特徴とする請求項１、請求項２、請求項３または請
求項４記載の半導体装置。
【請求項６】前記構造体が、ウェーハの目合わせマー
ク、重ね合わせ測定用ノギス、自動重ね合わせ測定用ボ
ックスマークあるいはマスク寸法測定用マーク等の転写
パターンであることを特徴とする請求項１、請求項２、
請求項３または請求項５記載の半導体装置。