JPH11195769A - 少なくとも１個のコンデンサを有する集積回路装置及びその製造方法 - Google Patents
少なくとも１個のコンデンサを有する集積回路装置及びその製造方法Info
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- JPH11195769A JPH11195769A JP10298958A JP29895898A JPH11195769A JP H11195769 A JPH11195769 A JP H11195769A JP 10298958 A JP10298958 A JP 10298958A JP 29895898 A JP29895898 A JP 29895898A JP H11195769 A JPH11195769 A JP H11195769A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 特に高い実装密度で製造可能の少なくとも１
個のコンデンサを有する集積回路装置及びその製造方法
を提供する。 【解決手段】 コンデンサを第１の基板１上に、また接
点Ｋを有する回路装置を第２の基板２上に配置する。第
１の基板１を第２の基板２と接合し、その際接点Ｋはコ
ンデンサに隣接する。部分コンデンサを第１の基板１に
配置し、接点Ｋの接触面ＫＦを基板１、２の接合時に必
ずコンデンサを画成する接点Ｋが少なくとも１つの部分
コンデンサと接する大きさにすると、第１の基板１と第
２の基板２の接合をほぼ調整せずに行うことができる。
コンデンサは複数の部分コンデンサを含んでいてもよ
く、それによりその容量は極めて大きくなる。回路装置
は特にＤＲＡＭセル装置である。
個のコンデンサを有する集積回路装置及びその製造方法
を提供する。 【解決手段】 コンデンサを第１の基板１上に、また接
点Ｋを有する回路装置を第２の基板２上に配置する。第
１の基板１を第２の基板２と接合し、その際接点Ｋはコ
ンデンサに隣接する。部分コンデンサを第１の基板１に
配置し、接点Ｋの接触面ＫＦを基板１、２の接合時に必
ずコンデンサを画成する接点Ｋが少なくとも１つの部分
コンデンサと接する大きさにすると、第１の基板１と第
２の基板２の接合をほぼ調整せずに行うことができる。
コンデンサは複数の部分コンデンサを含んでいてもよ
く、それによりその容量は極めて大きくなる。回路装置
は特にＤＲＡＭセル装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも１個の
コンデンサを有する集積回路装置及びその製造方法に関
する。
コンデンサを有する集積回路装置及びその製造方法に関
する。
【０００２】
【従来の技術】新規の集積回路装置の開発においては実
装密度を高めることに努力が払われている。その実現は
今日多くの場合シリコンプレーナ技術で行われる。
装密度を高めることに努力が払われている。その実現は
今日多くの場合シリコンプレーナ技術で行われる。
【０００３】実装密度を高める１つの方法は回路装置の
コンデンサをプレーナ型としてではなく、トレンチ内に
形成することにある（これに関しては例えばＰ．Ｃｈａ
ｔｔｅｒｊｅｅその他による「ＩＥＤＭ８６」第１２８
〜１３１頁参照）。トレンチはフォトリソグラフ法によ
り回路装置が配設される半導体基板内に形成される。２
００ｎｍ以下の構造寸法ではこのコンセプトには問題が
ある。即ちトレンチ構造を形成する際にしばしばエッジ
のずれが生じ、このずれに沿って導電チャネルが形成さ
れ、ずれが回路装置の隣接デバイス全体に広がるからで
ある。更にトレンチを形成する場合コンデンサの幅と深
さが著しく異なるために問題が起こる。
コンデンサをプレーナ型としてではなく、トレンチ内に
形成することにある（これに関しては例えばＰ．Ｃｈａ
ｔｔｅｒｊｅｅその他による「ＩＥＤＭ８６」第１２８
〜１３１頁参照）。トレンチはフォトリソグラフ法によ
り回路装置が配設される半導体基板内に形成される。２
００ｎｍ以下の構造寸法ではこのコンセプトには問題が
ある。即ちトレンチ構造を形成する際にしばしばエッジ
のずれが生じ、このずれに沿って導電チャネルが形成さ
れ、ずれが回路装置の隣接デバイス全体に広がるからで
ある。更にトレンチを形成する場合コンデンサの幅と深
さが著しく異なるために問題が起こる。
【０００４】カワモト（Ｙ．Ｋａｗａｍｏｔｏ）その他
による「６４ｍビットＤＲＡＭ用メモリセル技術による
１．２８μm2ビット線（Ａ １．２８μm ２ Ｂｉｔ−
Ｌｉｎｅ Ｓｈｉｅｌｄｅｄ Ｍｅｍｏｒｙ Ｃｅｌｌ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ６４ｍｂｉｔ ＤＲ
ＡＭ’ｓ）」Ｔｅｃｈｎ．Ｄｉｇｅｓｔ ｏｆ ＶＬＳ
Ｉ Ｓｙｍｐｏｓｉｕｍ １９９０、第１３頁にはコン
デンサを積層コンデンサとして形成することが提案され
ている。
による「６４ｍビットＤＲＡＭ用メモリセル技術による
１．２８μm2ビット線（Ａ １．２８μm ２ Ｂｉｔ−
Ｌｉｎｅ Ｓｈｉｅｌｄｅｄ Ｍｅｍｏｒｙ Ｃｅｌｌ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ６４ｍｂｉｔ ＤＲ
ＡＭ’ｓ）」Ｔｅｃｈｎ．Ｄｉｇｅｓｔ ｏｆ ＶＬＳ
Ｉ Ｓｙｍｐｏｓｉｕｍ １９９０、第１３頁にはコン
デンサを積層コンデンサとして形成することが提案され
ている。
【０００５】デバイスをフォトリソグラフ法により形成
する場合、実装密度は一方ではその時の技術で最小に形
成可能の構造寸法Ｆにより、他方では例えば約１／３Ｆ
となる調整の不精確さにより制約される。更に実装密度
を増大するため例えばドイツ連邦共和国特許第１９５１
９１６０号明細書には、ＤＲＡＭセル装置のデバイスを
自己整合的に、即ち調整する必要のあるマスクを使用せ
ずに形成することが提案されている。
する場合、実装密度は一方ではその時の技術で最小に形
成可能の構造寸法Ｆにより、他方では例えば約１／３Ｆ
となる調整の不精確さにより制約される。更に実装密度
を増大するため例えばドイツ連邦共和国特許第１９５１
９１６０号明細書には、ＤＲＡＭセル装置のデバイスを
自己整合的に、即ち調整する必要のあるマスクを使用せ
ずに形成することが提案されている。
【０００６】レーマン（Ｖ．Ｌｅｈｍａｎｎ）による
「マテリアル・レターズ（Ｍａｔｅｒｉａｌ Ｌｅｔｔ
ｅｒｓ）」第２８号（１９９６）第２４５〜２４９頁に
はコンデンサをシリコン基板内に形成することが記載さ
れている。それにはシリコン基板内にフォトリソグラフ
法によりノッチを作り、引続きそれらのノッチから電気
化学的エッチングにより微細孔を形成する。次いでそれ
らの微細孔にコンデンサ誘電体及びメモリ・ノードを設
ける。
「マテリアル・レターズ（Ｍａｔｅｒｉａｌ Ｌｅｔｔ
ｅｒｓ）」第２８号（１９９６）第２４５〜２４９頁に
はコンデンサをシリコン基板内に形成することが記載さ
れている。それにはシリコン基板内にフォトリソグラフ
法によりノッチを作り、引続きそれらのノッチから電気
化学的エッチングにより微細孔を形成する。次いでそれ
らの微細孔にコンデンサ誘電体及びメモリ・ノードを設
ける。
【０００７】ハヤシ（Ｙ．Ｈａｙａｓｈｉ）その他によ
る「Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎ．」（１９
９０）第９５〜９６頁から、デバイスを含む基板をポリ
イミドから成る接着層により接合することが知られてい
る。基板間の接触はタングステンのピン及び銀／インジ
ウム合金で満たされた大面積のくぼみを介して形成され
る。
る「Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎ．」（１９
９０）第９５〜９６頁から、デバイスを含む基板をポリ
イミドから成る接着層により接合することが知られてい
る。基板間の接触はタングステンのピン及び銀／インジ
ウム合金で満たされた大面積のくぼみを介して形成され
る。
【０００８】
【発明が解決しようとする課題】本発明の課題は、特に
高い実装密度で製造可能の少なくとも１個のコンデンサ
を有する集積回路装置を提供することにある。更にこの
ような回路装置の製造方法を提供することにある。
高い実装密度で製造可能の少なくとも１個のコンデンサ
を有する集積回路装置を提供することにある。更にこの
ような回路装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】この課題は、本発明の請
求項１記載の回路装置並びに請求項１０記載のその製造
方法により解決される。本発明の実施態様は従属請求項
に記載されている。
求項１記載の回路装置並びに請求項１０記載のその製造
方法により解決される。本発明の実施態様は従属請求項
に記載されている。
【００１０】本発明による回路装置では第１の基板が第
２の基板と接合される。第１の基板にはコンデンサが、
また第２の基板には接点が配設される。接点の接触面は
コンデンサに接している。この接点はコンデンサを回路
装置の第２の基板内に配設されている部分と接続させ
る。コンデンサは、第１の基板の表面に接する第１の基
板の１領域内に配設されている２つの部分コンデンサの
少なくとも１つを含んでいる。第１の基板の表面に平行
な接触面の断面積は少なくとも２つの部分コンデンサ間
の間隔よりも大きくされる。
２の基板と接合される。第１の基板にはコンデンサが、
また第２の基板には接点が配設される。接点の接触面は
コンデンサに接している。この接点はコンデンサを回路
装置の第２の基板内に配設されている部分と接続させ
る。コンデンサは、第１の基板の表面に接する第１の基
板の１領域内に配設されている２つの部分コンデンサの
少なくとも１つを含んでいる。第１の基板の表面に平行
な接触面の断面積は少なくとも２つの部分コンデンサ間
の間隔よりも大きくされる。
【００１１】コンデンサの接触化の際、即ち基板を接合
する際の調整公差は、どの部分コンデンサがコンデンサ
を形成するかを規定することにより、実装密度を減少さ
せることなく拡大することができる。そのため接触面は
少なくとも部分コンデンサの１つと前記領域の一端との
間隔よりも大きくされる。この場合接触面は必ず部分コ
ンデンサの少なくとも１つに接しているので、接触面は
領域の一定部分にある必要はなく、任意の部分に配設可
能である。この領域が大きくなればなるほど調整公差は
大きくなる。第１の基板と第２の基板の接合は、第１の
基板上の部分コンデンサが両基板の接合時に接点を必ず
少なくともコンデンサを画成する部分コンデンサの１つ
に接するように配置し、接点の接触面をこのような大き
さにすると、殆ど調整せずに行うことができる。
する際の調整公差は、どの部分コンデンサがコンデンサ
を形成するかを規定することにより、実装密度を減少さ
せることなく拡大することができる。そのため接触面は
少なくとも部分コンデンサの１つと前記領域の一端との
間隔よりも大きくされる。この場合接触面は必ず部分コ
ンデンサの少なくとも１つに接しているので、接触面は
領域の一定部分にある必要はなく、任意の部分に配設可
能である。この領域が大きくなればなるほど調整公差は
大きくなる。第１の基板と第２の基板の接合は、第１の
基板上の部分コンデンサが両基板の接合時に接点を必ず
少なくともコンデンサを画成する部分コンデンサの１つ
に接するように配置し、接点の接触面をこのような大き
さにすると、殆ど調整せずに行うことができる。
【００１２】部分コンデンサが互いに密接して配置され
ていればいるほど、また接触面が小さいほど実装密度は
高められる。相互間隔が小さい多数の部分コンデンサが
配置されている領域が大きく、また接触面の断面積がそ
れらの間隔よりもごく僅かに大きい場合、高度の調整公
差及び高度の実装密度を達成することができる。この場
合領域の端部とそれに隣接する部分コンデンサとの間隔
は互いに隣接する部分コンデンサの間隔より大きくしな
いと有利である。
ていればいるほど、また接触面が小さいほど実装密度は
高められる。相互間隔が小さい多数の部分コンデンサが
配置されている領域が大きく、また接触面の断面積がそ
れらの間隔よりもごく僅かに大きい場合、高度の調整公
差及び高度の実装密度を達成することができる。この場
合領域の端部とそれに隣接する部分コンデンサとの間隔
は互いに隣接する部分コンデンサの間隔より大きくしな
いと有利である。
【００１３】コンデンサが２個以上の部分コンデンサを
含んでいると有利である。それによりコンデンサの表面
積及び従って容量が拡大される。この場合接触面はそれ
に応じて大きくなる。また接触面が少なくとも部分コン
デンサの１つと領域の端部との間の間隔の２倍以上であ
る場合、及び接触面が第１の基板の領域内に配置される
場合も調整公差を拡大することができる。回路装置はま
た複数のコンデンサ及び複数の接触面を含んでいてもよ
い。この場合部分コンデンサを接触面が接する１つの領
域内だけに配置することができる。
含んでいると有利である。それによりコンデンサの表面
積及び従って容量が拡大される。この場合接触面はそれ
に応じて大きくなる。また接触面が少なくとも部分コン
デンサの１つと領域の端部との間の間隔の２倍以上であ
る場合、及び接触面が第１の基板の領域内に配置される
場合も調整公差を拡大することができる。回路装置はま
た複数のコンデンサ及び複数の接触面を含んでいてもよ
い。この場合部分コンデンサを接触面が接する１つの領
域内だけに配置することができる。
【００１４】回路装置は例えばＤＲＡＭセル装置であっ
てもよい。この場合には第２の基板上に選択トランジス
タがあり、その第２のソース／ドレイン領域はビット線
と、またゲート電極はビット線に対し直交するように延
びているワード線と接続される。第１のソース／ドレイ
ン領域上に接点が配置される。実装密度を増大するため
に選択トランジスタを縦型に形成してもよい。ワード線
をスペーサとして形成することができる。その場合メモ
リセルの面積は４Ｆ2 以下になり得る。
てもよい。この場合には第２の基板上に選択トランジス
タがあり、その第２のソース／ドレイン領域はビット線
と、またゲート電極はビット線に対し直交するように延
びているワード線と接続される。第１のソース／ドレイ
ン領域上に接点が配置される。実装密度を増大するため
に選択トランジスタを縦型に形成してもよい。ワード線
をスペーサとして形成することができる。その場合メモ
リセルの面積は４Ｆ2 以下になり得る。
【００１５】部分コンデンサを規則的に、不規則及び／
又は距離の短い配列で領域上に配分することが可能であ
る。
又は距離の短い配列で領域上に配分することが可能であ
る。
【００１６】部分コンデンサを形成するため第１の基板
は電気化学的にエッチングされる半導体材料から成って
いてもよい。その際生じる微細孔にコンデンサ誘電体を
設ける。部分コンデンサにメモリ・ノードを形成するた
めに導電材料を施す。部分コンデンサのメモリ・ノード
は導電材料を構造化することにより互いに絶縁すること
ができる。
は電気化学的にエッチングされる半導体材料から成って
いてもよい。その際生じる微細孔にコンデンサ誘電体を
設ける。部分コンデンサにメモリ・ノードを形成するた
めに導電材料を施す。部分コンデンサのメモリ・ノード
は導電材料を構造化することにより互いに絶縁すること
ができる。
【００１７】電気化学的エッチングの際に基板はフッ化
水素酸含有媒質を含む電解セルの正に極性化された電極
として接続可能である。電圧の印加により第１の基板内
に微細孔が形成される。部分コンデンサはこれらの微細
孔内に実現される。第１の基板の電流密度及びドーパン
ト濃度に応じて微細孔は１０ｎｍ〜１００ｎｍの幅とな
り、規則的に又は不規則に配置される。互いに隣接する
部分コンデンサの間隔はほぼ等しい大きさにできる。こ
れは例えば約１００ｍＡ／ｃｍ2 の電流密度及び１０18
ｃｍ-3のドーパント濃度でｎドープされた基板の場合が
そうである。第１の基板が予め構造化されていると、部
分コンデンサ間の間隔がほぼ等しいばかりでなく部分コ
ンデンサの空間的に規則的な配置も得られる。それには
例えば微細孔の空間的配置を決定する規則的に配置され
た小さなノッチを第１の基板内に形成する。微細孔はノ
ッチが形成された個所に生じる。ノッチは例えばフォト
リソグラフ法により形成してもよい。その際単色性のコ
ーヒレント光の干渉現象を利用することもできる。
水素酸含有媒質を含む電解セルの正に極性化された電極
として接続可能である。電圧の印加により第１の基板内
に微細孔が形成される。部分コンデンサはこれらの微細
孔内に実現される。第１の基板の電流密度及びドーパン
ト濃度に応じて微細孔は１０ｎｍ〜１００ｎｍの幅とな
り、規則的に又は不規則に配置される。互いに隣接する
部分コンデンサの間隔はほぼ等しい大きさにできる。こ
れは例えば約１００ｍＡ／ｃｍ2 の電流密度及び１０18
ｃｍ-3のドーパント濃度でｎドープされた基板の場合が
そうである。第１の基板が予め構造化されていると、部
分コンデンサ間の間隔がほぼ等しいばかりでなく部分コ
ンデンサの空間的に規則的な配置も得られる。それには
例えば微細孔の空間的配置を決定する規則的に配置され
た小さなノッチを第１の基板内に形成する。微細孔はノ
ッチが形成された個所に生じる。ノッチは例えばフォト
リソグラフ法により形成してもよい。その際単色性のコ
ーヒレント光の干渉現象を利用することもできる。
【００１８】第１の基板及び第２の基板が大きな調整許
容範囲で互いに接合され、部分コンデンサが不規則では
あるが互いにほぼ等間隔で配置された場合、接触面が互
いに隣接する部分コンデンサの中心間隔のほぼ１０倍の
大きさであると有利である。部分コンデンサが等間隔の
場合１つのコンデンサの部分コンデンサの数の誤差がほ
ぼ１に過ぎないので、コンデンサの容量は比較的精確に
求めることができる。
容範囲で互いに接合され、部分コンデンサが不規則では
あるが互いにほぼ等間隔で配置された場合、接触面が互
いに隣接する部分コンデンサの中心間隔のほぼ１０倍の
大きさであると有利である。部分コンデンサが等間隔の
場合１つのコンデンサの部分コンデンサの数の誤差がほ
ぼ１に過ぎないので、コンデンサの容量は比較的精確に
求めることができる。
【００１９】第１の基板と第２の基板の接合は例えば共
融的に行ってもよい。それには接触面に対し例えば金を
その接点及び／又はメモリ・ノード上に施す。引続き第
１の基板と第２の基板を突合わせ、約４００℃〜５００
℃に加熱し、それにより第１の基板を第２の基板に固く
接合させる。
融的に行ってもよい。それには接触面に対し例えば金を
その接点及び／又はメモリ・ノード上に施す。引続き第
１の基板と第２の基板を突合わせ、約４００℃〜５００
℃に加熱し、それにより第１の基板を第２の基板に固く
接合させる。
【００２０】コンデンサ誘電体は例えばＯＮＯ層から成
っていてもよい。その際Ｏは酸化シリコン、またＮは窒
化シリコンを意味する。しかしまた例えばセラミックス
のような他の誘電材料も考えられる。
っていてもよい。その際Ｏは酸化シリコン、またＮは窒
化シリコンを意味する。しかしまた例えばセラミックス
のような他の誘電材料も考えられる。
【００２１】コンデンサの容量を高めるためには、第１
の基板が第１の基板の表面に接する層内で高ドープされ
ると有利である。この層は例えば注入により形成可能で
ある。或いは微細孔の形成後熱処理によりドーパントを
基板内に拡散する拡散源を析出してもよい。引続きドー
パント源を除去してもよく、こうしてコンデンサ誘電体
の形成を実施することができる。ドーパント源としては
例えばリンケイ酸ガラスが適している。
の基板が第１の基板の表面に接する層内で高ドープされ
ると有利である。この層は例えば注入により形成可能で
ある。或いは微細孔の形成後熱処理によりドーパントを
基板内に拡散する拡散源を析出してもよい。引続きドー
パント源を除去してもよく、こうしてコンデンサ誘電体
の形成を実施することができる。ドーパント源としては
例えばリンケイ酸ガラスが適している。
【００２２】メモリ・ノード用の導電材料としては例え
ばドープされたポリシリコンを使用することができる。
メモリ・ノードを互いに絶縁するには、ポリシリコンを
引続き化学機械的に研磨及び／又はエッチバックしても
よい。引続いてのエピタキシャル成長によりメモリ・ノ
ードを第１の基板の表面より突出させると、接触面の接
合は容易になる。
ばドープされたポリシリコンを使用することができる。
メモリ・ノードを互いに絶縁するには、ポリシリコンを
引続き化学機械的に研磨及び／又はエッチバックしても
よい。引続いてのエピタキシャル成長によりメモリ・ノ
ードを第１の基板の表面より突出させると、接触面の接
合は容易になる。
【００２３】
【発明の実施の形態】本発明を図示の実施例に基づき以
下に詳述する。図は実寸ではない。
下に詳述する。図は実寸ではない。
【００２４】この実施例では第１の基板１はｎドープさ
れたシリコンを含有する。シリコンのドーパント濃度は
約１０18ｃｍ-3である。第１の基板１を第１の電圧端子
と接続し、フッ化水素酸溶液（２５重量％）に浸漬す
る。このフッ化水素酸溶液中に第２の電圧端子と接続さ
れている電極が入れられる。引続き第１の電圧端子と第
２の電圧端子との間に約２ボルトの電圧が印加される。
第１の電圧端子と第２の電圧端子の電位差は正である。
発生する電流密度は約１００ｍＡ／ｃｍ2 である。数分
後に約１００ｎｍの幅及び数μm の深さの微細孔Ｐが第
１の基板１内に生じる。所望の微細孔の深さに達すると
電気化学的エッチングを終了する。隣接する微細孔Ｐの
中心間隔はほぼ等しく、約２０ｎｍである（図１参
照）。微細孔Ｐは空間的には規則的に配置されていな
い。
れたシリコンを含有する。シリコンのドーパント濃度は
約１０18ｃｍ-3である。第１の基板１を第１の電圧端子
と接続し、フッ化水素酸溶液（２５重量％）に浸漬す
る。このフッ化水素酸溶液中に第２の電圧端子と接続さ
れている電極が入れられる。引続き第１の電圧端子と第
２の電圧端子との間に約２ボルトの電圧が印加される。
第１の電圧端子と第２の電圧端子の電位差は正である。
発生する電流密度は約１００ｍＡ／ｃｍ2 である。数分
後に約１００ｎｍの幅及び数μm の深さの微細孔Ｐが第
１の基板１内に生じる。所望の微細孔の深さに達すると
電気化学的エッチングを終了する。隣接する微細孔Ｐの
中心間隔はほぼ等しく、約２０ｎｍである（図１参
照）。微細孔Ｐは空間的には規則的に配置されていな
い。
【００２５】高ドープ層Ｓを形成するためにドーパント
源としてリンケイ酸ガラスを数ｎｍの厚さで第１の基板
１の表面０１上に析出する。引続き熱処理によりリンケ
イ酸ガラスから成るドーパントを約１００ｎｍの深さに
第１の基板１内に拡散させ、それにより層Ｓが生じる。
層Ｓはｎドープされ、そのドーパント濃度は約１０20ｃ
ｍ-3である。層Ｓはコンデンサのコンデンサ板として適
している。
源としてリンケイ酸ガラスを数ｎｍの厚さで第１の基板
１の表面０１上に析出する。引続き熱処理によりリンケ
イ酸ガラスから成るドーパントを約１００ｎｍの深さに
第１の基板１内に拡散させ、それにより層Ｓが生じる。
層Ｓはｎドープされ、そのドーパント濃度は約１０20ｃ
ｍ-3である。層Ｓはコンデンサのコンデンサ板として適
している。
【００２６】次いでリンケイ酸ガラスを除去する。エッ
チング剤としては例えばフッ化水素酸が適している。
チング剤としては例えばフッ化水素酸が適している。
【００２７】コンデンサ誘電体Ｋｄを形成するためＯＮ
Ｏ層を形成する。その際Ｏとは酸化シリコンのことであ
り、またＮとは窒化シリコンのことである。それにはま
ず熱酸化により約２ｎｍの厚さの酸化シリコン層を成長
させる。次いで約４ｎｍの窒化シリコンを析出し、これ
を約２ｎｍの深さで酸化する（図２参照）。
Ｏ層を形成する。その際Ｏとは酸化シリコンのことであ
り、またＮとは窒化シリコンのことである。それにはま
ず熱酸化により約２ｎｍの厚さの酸化シリコン層を成長
させる。次いで約４ｎｍの窒化シリコンを析出し、これ
を約２ｎｍの深さで酸化する（図２参照）。
【００２８】部分コンデンサのメモリ・ノードＳｐを形
成するために引続きドープされたポリシリコンを５ｎｍ
の厚さに析出する（図２参照）。エッチバックにより異
なる部分コンデンサのメモリ・ノードＳｐを互いに絶縁
する（図３参照）。その際コンデンサ誘電体Ｋｄは部分
的に露出される。引続きメモリ・ノードＳｐを選択エピ
タキシーにより第１の基板１の表面０１を越えるまで延
長させる（図３参照）。
成するために引続きドープされたポリシリコンを５ｎｍ
の厚さに析出する（図２参照）。エッチバックにより異
なる部分コンデンサのメモリ・ノードＳｐを互いに絶縁
する（図３参照）。その際コンデンサ誘電体Ｋｄは部分
的に露出される。引続きメモリ・ノードＳｐを選択エピ
タキシーにより第１の基板１の表面０１を越えるまで延
長させる（図３参照）。
【００２９】第２の基板２内に選択トランジスタ、ワー
ド線及びビット線を形成する（図４参照）。選択トラン
ジスタは例えばプレーナ型トランジスタである。しかし
またそれらは縦型トランジスタであってもよい。選択ト
ランジスタの第１のソース／ドレイン領域Ｓ／Ｄ１に接
点Ｋを設ける。接点Ｋは例えば１００ｎｍのドープされ
たポリシリコンと２００ｎｍのタングステンを含んでい
る。選択トランジスタの第２のソース／ドレイン領域Ｓ
／Ｄ２をビット線Ｂ１と接続する。ビット線Ｂ１はワー
ド線Ｗ１と直交している。選択トランジスタのゲート電
極Ｇａはゲート誘電体Ｇｄに接し、ワード線Ｗ１と接続
される。ワード線Ｗ１を例えば窒化シリコンから成る第
１の絶縁構造Ｉ１により被覆する。ワード線Ｗ１及びビ
ット線Ｂ１は例えばポリシリコン、ＭｏＳｉ及び／又は
アルミニウムを含んでいる。
ド線及びビット線を形成する（図４参照）。選択トラン
ジスタは例えばプレーナ型トランジスタである。しかし
またそれらは縦型トランジスタであってもよい。選択ト
ランジスタの第１のソース／ドレイン領域Ｓ／Ｄ１に接
点Ｋを設ける。接点Ｋは例えば１００ｎｍのドープされ
たポリシリコンと２００ｎｍのタングステンを含んでい
る。選択トランジスタの第２のソース／ドレイン領域Ｓ
／Ｄ２をビット線Ｂ１と接続する。ビット線Ｂ１はワー
ド線Ｗ１と直交している。選択トランジスタのゲート電
極Ｇａはゲート誘電体Ｇｄに接し、ワード線Ｗ１と接続
される。ワード線Ｗ１を例えば窒化シリコンから成る第
１の絶縁構造Ｉ１により被覆する。ワード線Ｗ１及びビ
ット線Ｂ１は例えばポリシリコン、ＭｏＳｉ及び／又は
アルミニウムを含んでいる。
【００３０】約５００ｎｍの厚さの第２の絶縁構造Ｉ２
を形成するためにＳｉＯ2 を約５００ｎｍの厚さに析出
し、接点Ｋの接触面ＫＦが露出されるまで化学機械的研
磨により平坦化し、エッチバックする。第２の絶縁構造
Ｉ２は第２の基板２上にある回路装置の部分を保護す
る。
を形成するためにＳｉＯ2 を約５００ｎｍの厚さに析出
し、接点Ｋの接触面ＫＦが露出されるまで化学機械的研
磨により平坦化し、エッチバックする。第２の絶縁構造
Ｉ２は第２の基板２上にある回路装置の部分を保護す
る。
【００３１】引続き接点Ｋの接触面ＫＦを金めっきす
る。第１の基板１及び第２の基板２を突合せて約４００
℃〜５００℃に加熱するようにして、第１の基板１及び
第２の基板２を調整せずに相互に接合する（図５参
照）。
る。第１の基板１及び第２の基板２を突合せて約４００
℃〜５００℃に加熱するようにして、第１の基板１及び
第２の基板２を調整せずに相互に接合する（図５参
照）。
【図１】電気化学的エッチングにより微細孔を形成後の
第１の基板の断面図。
第１の基板の断面図。
【図２】層及びコンデンサ誘電体を形成し、ドープされ
たポリシリコン層を析出後の第１の基板の断面図。
たポリシリコン層を析出後の第１の基板の断面図。
【図３】ドープされたポリシリコン層をエッチバック
し、引続きエピタキシャル成長させてメモリ・ノードを
形成した後の第１の基板の断面図。
し、引続きエピタキシャル成長させてメモリ・ノードを
形成した後の第１の基板の断面図。
【図４】第２の基板上に選択トランジスタ、ワード線、
ビット線及び接点を形成した後の切欠平面図。
ビット線及び接点を形成した後の切欠平面図。
【図５】第１の基板を第２の基板と調整せずに互いに接
合した後の第１の基板及び第２の基板の図４のＶ−Ｖ線
による断面図。
合した後の第１の基板及び第２の基板の図４のＶ−Ｖ線
による断面図。
１ 第１の基板 ２ 第２の基板 ０１ 第１の基板の表面 ０２ 第２の基板の表面 Ｋ 接点 ＫＦ 接触面 Ｐ 微細孔 Ｓ 高ドープ層 Ｓｐ メモリ・ノード Ｋｄ コンデンサ誘電体 Ｇａ ゲート電極 Ｇｄ ゲート誘電体 Ｂ１ ビット線 Ｗ１ ワード線 Ｓ／Ｄ１ 第１のソース／ドレイン領域 Ｓ／Ｄ２ 第２のソース／ドレイン領域 Ｉ１ 第１の絶縁構造 Ｉ２ 第２の絶縁構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス ライジンガー ドイツ連邦共和国 82031 グリューンワ ルト アイプゼーシュトラーセ 14 (72)発明者 ウォルフガング ヘーンライン ドイツ連邦共和国 82008 ウンターハッ ヒング パルクシュトラーセ ８アー
Claims (17)
- 【請求項１】 第１の基板（１）と第２の基板（２）を
有し、 第１の基板（１）の表面（０１）に接する第１の基板
（１）の少なくとも１つの領域内に少なくとも２個の部
分コンデンサが配置されており、 少なくとも１個の接点が第２の基板（２）の表面（０
２）の範囲内に配置されており、 第１の基板（１）の表面（０１）に対し並列する接点
（Ｋ）の接触面（ＫＦ）の断面積が、少なくとも部分コ
ンデンサ間の間隔よりも大きくなるようにし、 接触面（ＫＦ）が少なくとも１つの部分コンデンサに接
しており、 コンデンサが接触面（ＫＦ）に接する部分コンデンサか
ら形成されていることを特徴とする少なくとも１個のコ
ンデンサを有する集積回路装置。 - 【請求項２】 接触面（ＫＦ）の断面積が部分コンデン
サの１つと前記領域の一端との間隔よりも大きく、 接触面（ＫＦ）が少なくとも前記領域の一部に接し、そ
のため少なくとも部分コンデンサの１つに接しており、 接触面（ＫＦ）が前記領域の外側では接していないこと
を特徴とする請求項１記載の回路装置。 - 【請求項３】 コンデンサが少なくとも２つの部分コン
デンサを含んでいることを特徴とする請求項１記載の回
路装置。 - 【請求項４】 接触面（ＫＦ）の断面積が部分コンデン
サの中心間隔及び部分コンデンサの１つと前記領域の一
端との間隔の２倍以上であり、 接触面（ＫＦ）が前記領域の少なくとも一部に接してお
り、そのため少なくとも２つの部分コンデンサに接して
いることを特徴とする請求項３記載の回路装置。 - 【請求項５】 部分コンデンサが不規則に又は距離の短
い配列で前記領域上に配分されていることを特徴とする
請求項１乃至４のいずれか１つに記載の回路装置。 - 【請求項６】 互いに隣接する部分コンデンサの間隔が
ほぼ等しいことを特徴とする請求項１乃至５のいずれか
１つに記載の回路装置。 - 【請求項７】 コンデンサが少なくとも５個の部分コン
デンサを含んでいることを特徴とする請求項６記載の回
路装置。 - 【請求項８】 第１の基板（１）及び／又は第２の基板
（２）が第１の基板（１）の表面（０１）及び／又は第
２の基板（２）の表面（０２）に対向する表面上にもう
１つの接点を備えていることを特徴とする請求項１乃至
７のいずれか１つに記載の回路装置。 - 【請求項９】 ＤＲＡＭセル装置であることを特徴とす
る請求項１乃至８のいずれか１つに記載の回路装置。 - 【請求項１０】 第１の基板（１）の表面（０１）に接
する第１の基板（１）の少なくとも１つの領域内に少な
くとも２つの部分コンデンサを形成し、 第２の基板（２）上の第２の基板（２）の表面（０２）
の１つの範囲内に少なくとも１つの接点（Ｋ）を形成
し、その第１の基板（１）の表面（０１）に対し平行す
る接触面（ＫＦ）の断面積が少なくとも部分コンデンサ
間の間隔よりも大きくなるようにさせ、 第１の基板（１）と第２の基板（２）を、接触面（Ｋ
Ｆ）が少なくとも部分コンデンサの１つに接するように
接合し、 コンデンサを接触面（ＫＦ）に接する部分コンデンサか
ら形成し、 部分コンデンサを形成するために電気化学的エッチング
により第１の基板（１）内に微細孔（Ｐ）を形成し、 微細孔（Ｐ）にコンデンサ誘電体を設け、 部分コンデンサのメモリ・ノード（Ｓｐ）を形成するた
めに導電材料を施して構造化することを特徴とする少な
くとも１個のコンデンサを有する集積回路装置の製造方
法。 - 【請求項１１】 第１のドーパント濃度を有する半導体
材料を含む第１の基板（１）内に微細孔（Ｐ）を形成し
た後ドーパント源を析出し、 このドーパント源のドーパントを熱処理により第１の基
板（１）内に拡散させ、それにより第１の基板（１）内
に第２のドーパント濃度を有する層（Ｓ）を形成するこ
とを特徴とする請求項１０記載の方法。 - 【請求項１２】 微細孔（Ｐ）を形成する前に微細孔
（Ｐ）の空間的配置が予め与えられるように第１の基板
〔１〕を予備構造化することを特徴とする請求項１１記
載の方法。 - 【請求項１３】 第１の基板（１）と第２の基板（２）
を共融的に接合することを特徴とする請求項１０乃至１
２のいずれか１つに記載の方法。 - 【請求項１４】 接触面（ＫＦ）及び／又はメモリ・ノ
ード（Ｓｐ）に金を施し、 第１の基板（１）と第２の基板（２）を突合わせて約４
００℃〜５００℃に加熱することを特徴とする請求項１
３記載の方法。 - 【請求項１５】 少なくとも５個の部分コンデンサから
成るコンデンサを形成することを特徴とする請求項１０
乃至１４のいずれか１つに記載の方法。 - 【請求項１６】 ＤＲＡＭセル装置を製造することを特
徴とする請求項１０乃至１５のいずれか１つに記載の方
法。 - 【請求項１７】 第１の基板（１）の表面（０１）及び
／又は第２の基板（２）の表面（０２）に対向する表面
上にもう１つの接点を設けることを特徴とする請求項１
０乃至１６のいずれか１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19746416.5 | 1997-10-21 | ||
| DE19746416 | 1997-10-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195769A true JPH11195769A (ja) | 1999-07-21 |
Family
ID=7846127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10298958A Ceased JPH11195769A (ja) | 1997-10-21 | 1998-10-20 | 少なくとも１個のコンデンサを有する集積回路装置及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6441424B1 (ja) |
| EP (1) | EP0921572B1 (ja) |
| JP (1) | JPH11195769A (ja) |
| KR (1) | KR100627942B1 (ja) |
| CN (1) | CN1151557C (ja) |
| DE (1) | DE59814458D1 (ja) |
| TW (1) | TW421875B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019171750A1 (ja) * | 2018-03-06 | 2019-09-12 | 株式会社 東芝 | コンデンサ及びその製造方法 |
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|---|---|---|---|---|
| KR100537552B1 (ko) * | 2000-07-31 | 2005-12-16 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조 방법 |
| US7151036B1 (en) * | 2002-07-29 | 2006-12-19 | Vishay-Siliconix | Precision high-frequency capacitor formed on semiconductor substrate |
| DE10065669A1 (de) * | 2000-12-29 | 2002-07-11 | Infineon Technologies Ag | Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung |
| DE10242877A1 (de) * | 2002-09-16 | 2004-03-25 | Infineon Technologies Ag | Halbleitersubstrat sowie darin ausgebildete Halbleiterschaltung und zugehörige Herstellungsverfahren |
| US7005329B2 (en) * | 2003-11-28 | 2006-02-28 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
| US9343588B2 (en) * | 2011-02-22 | 2016-05-17 | Infineon Technologies Austria Ag | Normally-off semiconductor switches and normally-off JFETs |
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|---|---|---|---|---|
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| JPH05160342A (ja) * | 1991-12-02 | 1993-06-25 | Canon Inc | 半導体装置及びその製造方法 |
| JP2738256B2 (ja) * | 1992-01-31 | 1998-04-08 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR970000227B1 (ko) * | 1993-08-26 | 1997-01-06 | 엘지반도체 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| KR100227070B1 (ko) * | 1996-11-04 | 1999-10-15 | 구본준 | 커패시터 및 그의 제조방법 |
-
1998
- 1998-08-13 DE DE59814458T patent/DE59814458D1/de not_active Expired - Lifetime
- 1998-08-13 EP EP98115293A patent/EP0921572B1/de not_active Expired - Lifetime
- 1998-09-08 TW TW087114900A patent/TW421875B/zh not_active IP Right Cessation
- 1998-10-20 JP JP10298958A patent/JPH11195769A/ja not_active Ceased
- 1998-10-20 CN CNB981213812A patent/CN1151557C/zh not_active Expired - Fee Related
- 1998-10-21 US US09/176,558 patent/US6441424B1/en not_active Expired - Lifetime
- 1998-10-21 KR KR1019980044063A patent/KR100627942B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019171750A1 (ja) * | 2018-03-06 | 2019-09-12 | 株式会社 東芝 | コンデンサ及びその製造方法 |
| JPWO2019171750A1 (ja) * | 2018-03-06 | 2020-04-16 | 株式会社東芝 | コンデンサ及びその製造方法 |
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