JPH11195901A - 積層フィルタ - Google Patents

Abstract

(57)【要約】 【課題】 複数のストリップライン導体層を含む積層フ
ィルタにおいて、スプリアス共振の制御が困難であっ
た。 【解決手段】 誘電体１の中に、第１及び第２のストリ
ップライン導体層２、３と、入出力端子導体層とグラン
ド導体層６、７と、ストリップライン容量結合導体層
８、９と、接続導体層１０と、ヴィアホール導体１１、
１２とを設ける。第１及び第２のストリップライン導体
層２、３にヴィアホール導体１１、１２を介してストリ
ップライン容量結合導体層８、９に接続し、これと接続
導体層１０の第１及び第２のコンデンサ電極部１０ａ、
１０ｂの間に結合容量を得る。

Description

【発明の詳細な説明】

【０００１】

【産業の属する技術分野】本発明は、移動体通信機等に
使用するための高周波用積層フィルタに関する。

【０００２】

【従来の技術】複数のストリップライン導体層と、入力
段のストリップライン導体層に容量結合させた導体層
と、出力段のストリップライン導体層に容量結合させた
導体層とをセラミック誘電体に埋設した構造の積層フィ
ルタが知られている。この種の積層フィルタによれば複
数のストリップライン導体層の相互結合によって帯域幅
の広いバンドパスフィルタ特性を得ることができる。

【０００３】

【発明が解決しようとする課題】ところで、積層フィル
タの小型化を図るために複数のストリップライン導体層
の相互間隔を狭くすると、相互間の磁界結合が強くなり
過ぎて所望帯域幅を有するバンドパスフィルタ特性が得
られ難くなる。この種の問題を解決するために複数のス
トリップライン導体層を相互に容量結合させるための導
体層を設けることがある。しかし、このようなストリッ
プライン容量結合導体層を単に設けた積層フィルタにお
いては、基本波の周波数の整数倍の位置にスプリアス共
振のピークが生じることがあり、例えば３倍の高調波成
分等を十分に減衰させることができないことがある。ま
た、積層フィルタは小型化又は薄型化すると特性が低下
するという問題がある。例えば入出力結合容量導体層と
グランド導体層との間隔が狭いと、両者間の寄生容量が
大きくなり、帯域幅の広いフィルタを提供することがで
きなくなる。また、入出力結合容量導体層とストリップ
ライン導体層との間の容量を増大させるためには入出力
結合容量導体層の面積を大きくすることが必要になり、
積層フィルタの設計の自由度の低下、及び平面寸法の増
大を招いた。

【０００４】そこで、本発明の第１の目的は、高調波成
分の除去が可能な積層フィルタを提供することにある。
本発明の第２の目的は、小型化又は薄型化されているに
も拘らず良好な周波数特性を有する積層フィルタを提供
することにある。

【０００５】

【課題を解決するための手段】上記課題を解決し、上記
第１の目的を達成するための本発明は、誘電体に少なく
とも第１及び第２のストリップライン導体層と第１及び
第２の入出力結合容量導体層と少なくとも第１及び第２
のストリップライン容量結合導体層と相互接続導体層と
が埋設され、前記誘電体の外周面に第１及び第２の入出
力端子導体層とグランド端子導体層とが設けられ、前記
誘電体の内部又は前記誘電体の外周面に前記複数のスト
リップライン導体層に対向するようにグランド導体層が
設けられ、前記少なくとも第１及び第２のストリップラ
イン導体層は平面的に見て互いに並置され且つこれ等の
一端は前記グランド端子導体層に接続され、前記第１の
入出力結合容量導体層は互いに並置された前記複数のス
トリップライン導体層の内の一方の端側のストリップラ
イン導体層の一部に対向するように配置され且つ前記第
１の入出力端子導体層に接続され、前記第２の入出力結
合容量導体層は互いに並置された前記複数のストリップ
ライン導体層の内の他方の端側のストリップライン導体
層の一部に対向するように配置され且つ前記第２の入出
力端子導体層に接続され、前記第１及び第２のストリッ
プライン容量結合導体層は前記誘電体の厚み方向におけ
る前記第１及び第２のストリップライン導体層が設けら
れている高さ位置と異なる高さ位置に配置され且つ第１
及び第２のヴィアホール導体を介して前記第１及び第２
のストリップライン導体層に接続され、前記相互接続導
体層は前記誘電体の厚み方向において前記第１及び第２
のストリップライン容量結合導体層と異なる高さ位置に
配置され且つ第１及び第２のコンデンサ電極部とこれ等
の接続部とを有し、前記第１及び第２のコンデンサ電極
部は誘電体層を介して前記第１及び第２のストリップラ
イン容量結合導体層に対向するように配置され、前記グ
ランド導体層は前記グランド端子導体層に接続されてい
る積層フィルタに係わるものである。なお、第２の目的
を達成するために請求項２に示すように平面的に見て第
１のストリップライン容量結合導体層を第１の入出力結
合容量導体層に重なる部分を有するように形成ことが望
ましい。また、請求項３に示すように、ストリップライ
ン導体層を容量を介さないで入出力端子結合導体層によ
って入出力端子導体層に接続することができる。

【０００６】

【発明の効果】各請求項の発明によれば、ヴィアホール
導体によってインダクタンスを得ることができ、このイ
ンダクタンスとストリップライン容量結合導体層の容量
とでＬＣ直列共振回路を構成することが可能になり、こ
の共振回路に基づいて高周波域に発生する共振ピークの
位置をシフトすることができる。これにより、特定周波
数の高調波成分（例えば３次高調波）を減衰させること
ができる。また、ヴィアホール導体の径及び長さを変え
るとインダクタンス値が変化するので、ストリップライ
ン導体層の相互の容量結合の程度を変えることなしにイ
ンダクタンス値を変えてＬＣ直列共振によるスプリアス
共振のピークのシフトを制御することができる。また、
請求項２の発明によれば、入出力結合容量導体層の一部
がストリップライン導体層とストリップライン容量結合
導体層との間に挟まれた状態になるので、入出力結合容
量導体層とグランド導体層との間の寄生容量を低減させ
ることができ、これにより、入出力端子導体層から見た
インピーダンスが高くなり、通過帯域幅の広いバンドパ
スフィルタを提供することができる。また、入出力結合
容量導体層の面積を狭くすることが可能になり、設計の
自由度の向上又は小型化が達成される。

【０００７】

【実施形態及び実施例】次に、図１〜図２２を参照して
本発明の実施形態及び実施例を説明する。

【０００８】

【第１の実施例】まず、図１〜図１７を参照して第１の
実施例に係わる積層フィルタを説明する。この積層フィ
ルタは、図１〜図４に示すように平面形状四角形の６面
体に形成されており、磁器誘電体１と、この誘電体１に
埋設された第１及び第２のストリップライン導体層２、
３と、第１及び第２の入出力結合容量導体層４、５と、
第１及び第２のグランド導体層６、７と、第１及び第２
のストリップライン容量結合導体層８、９と、接続導体
１０と、第１及び第２のヴィアホール導体１１、１２
と、第１及び第２の波長短縮効果用導体層１３、１４
と、誘電体１の外周面に設けられた第１及び第２の入出
力端子導体層１５、１６と、第１及び第２のグランド端
子導体層１７、１８とから成る。なお、図１において導
体層１５〜１８は厚みを省いて示され、他の領域と区別
するためにこれ等の導体層１５〜１８に点々が付されて
いる。

【０００９】図１〜図４の積層フィルタから第１及び第
２の入出力端子導体層１５、１６と第１及び第２のグラ
ンド端子導体層１７、１８とを除いた部分は、複数枚の
グリーンシート（磁器生シート）を積層して焼成したも
のであるので、磁器誘電体１は複数の誘電体層には分割
されていないが、図３及び図４では説明の都合上誘電体
１が第１〜第１０の誘電体層１ａ〜１ｊに分けられてい
る。図５〜図１４は第１〜第１０の誘電体層１ａ〜１ｊ
の表面即ち誘電体１の厚み方向（垂直方向）における複
数の高さ位置の導体パターンを示し、図１５は第１０の
誘電体層１ｊ即ち積層フィルタの底面を示す。なお、図
６〜図１４には誘電体層の外周の端子導体層を切断した
ものが示されている。

【００１０】第１の誘電体層１ａは内部導体パターンを
有さないカバーシートであり、第２の誘電体層１ｂは第
１のグランド導体層６を有するものであり、第３の誘電
体層１ｃは複数枚のグリーンシートに基づくスペーサ層
であり、第４の誘電体層１ｄは接続導体層１０を有する
ものであり、第５の誘電体層１ｅはストリップライン容
量結合導体層８、９とヴィアホール導体層１１、１２を
有するものであり、第６の誘電体層１ｆは第１及び第２
の入出力結合容量導体層４、５と第１及び第２のヴィア
ホール導体層１１、１２を有するものであり、第７の誘
電体層１ｇは第１及び第２のストリップライン導体層を
有するものであり、第８の誘電体層１ｈは第１及び第２
の波長短縮効果用導体層１３、１４を有するものであ
り、第９の誘電体層１ｉは複数枚のグリーンシートに基
づくスペーサ層であり、第１０の誘電体層１ｊは第２の
グランド導体層７を有するものである。なお、第５の誘
電体層１ｅは導体１１、１２のためのヴィアホール（貫
通孔）１１ａ、１２ａを有し、第６の誘電体層１ｆは導
体１１、１２のためのヴィアホール１１ｂ、１２ｂを有
する。

【００１１】誘電体１は互いに対向する第１及び第２の
主面１９、２０と、第１、第２、第３及び第４の側面２
１、２２、２３、２４とを有する平板状の６面体に形成
されている。

【００１２】第１及び第２のストリップライン導体層
２、３は図１１に示すように１／４波長（伝送信号の中
心周波数の波の１／４の長さ）を有し、第１の主面１９
側から平面的に見て互いに並置され、これ等の一端は開
放され、これ等の他端は第３の側面２３に露出し、第１
のグランド端子導体層１７に接続されている。第１及び
第２の入出力結合容量導体層４、５は図２及び図１０に
示すように平面的に見て第１及び第２のストリップライ
ン導体層２、３に重なる部分を有するように配置され、
これ等の一端は第１及び第２の側面２１、２２に露出し
て第１及び第２の入出力の端子導体層１５、１６に接続
されている。この実施例の積層フィルタは対称に形成さ
れているので、２つの端子導体層４、５のいずれか一方
を入力端子、他方を出力端子として使用することができ
る。しかし、一方を入力端子導体層、他方を出力端子導
体層と特定しても差し支えない。第１及び第２のグラン
ド導体層６、７は図２、図６及び図１４から明らかなよ
うに平面的に見て第１及び第２のストリップライン導体
層２、３に重なる部分を有するように形成され、第１及
び第２のグランド端子導体層１７、１８に接続されてい
る。第１及び第２のストリップライン容量結合導体層
８、９は図２、図４、図９から明らかなように第１及び
第２のストリップライン導体層２、３と異なる厚み方向
位置に配置され且つ第５の誘電体層１ｅを介してその一
部が第１及び第２のストリップライン導体層２、３に対
向するように配置されている。なお、第１及び第２のス
トリップライン容量結合導体層８、９はヴィアホール導
体１１、１２を介して第１及び第２のストリップライン
導体層２、３に接続されている。ヴィアホール導体１
１、１２は第５及び第６の誘電体層１ｅ、１ｆの両方に
設けられている。第４の誘電体層１ｄ上の接続導体層１
０は図２、図４及び図８から明らかなように第１及び第
２のストリップライン容量結合導体層８、９に第４の誘
電体層１ｄを介して対向する第１及び第２のコンデンサ
電極部１０ａ、１０ｂとこれより幅の狭い接続部１０ｃ
とから成る。なお、接続部１０ｃは第１及び第２のヴィ
アホール導体１１、１２と同様にインダクタンスを有す
る。第８の誘電体層１ｈ上の第１及び第２の波長短縮効
果用導体層１３、１４は図２、図４及び図１２から明ら
かなように第１及び第２のストリップライン導体層２、
３に第７の誘電体層１ｇを介して対向するように配置さ
れ、これ等の一端は第２のグランド端子導体層１８に接
続されている。なお、第１及び第２の波長短縮効果用導
体層１３、１４はこれに基づく容量のバラツキを防ぐた
めに第１及び第２のストリップライン導体層２、３より
も狭い幅に形成されている。

【００１３】誘電体１に埋設された各導体層２、３、
４、５、６、７、８、９、１０、１３、１４はグリーン
シートに導電性ペーストを塗布し、グリーンシートの積
層後にグリーンシートと共に焼成したものである。第１
及び第２の入出力端子導体層１５、１６及び第１及び第
２のグランド端子導体層１７、１８は焼成後の積層体に
導電性ペーストを塗布して焼成したものである。

【００１４】図１６は図１〜図１５に示した積層フィル
タの等価回路を示す。この等価回路の入出力結合コンデ
ンサＣ1 、Ｃ2 は第１及び第２のストリップライン導体
層２、３と第１及び第２の入出力結合容量導体層４、５
との間の容量に相当する。Ｌ1 、Ｌ2 は第１及び第２の
ストリップライン導体層２、３に基づく共振器を示し、
等価的にコンデンサＣとインダクタンスＬの並列回路で
示されている。第１及び第２のストリップライン導体層
２、３は並置されているので、Ｍで示すような磁界結合
即ち誘導結合され、更に電界結合即ち容量結合もされて
いる。共振器Ｌ1 、Ｌ2 間の共振器結合コンデンサＣk
1、Ｃk2は第１及び第２のストリップライン容量結合導
体層８、９と第１及び第２のコンデンサ電極部１０ａ、
１０ｂとの間の容量に相当する。共振器結合コンデンサ
Ｃk1、Ｃk2に直列接続されたインダクタンスＬk1、Ｌk2
はヴィアホール導体１１、１２のインダクタンスに相当
し、中間のインダクタンスＬk3は接続導体層１０の接続
部１０ｃのインダクタンスに相当する。第１及び第２の
波長短縮効果用コンデンサＣg1、Ｃg2は波長短縮用導体
層と第１及び第２のストリップライン導体層２、３との
間の容量に相当している。この波長短縮効果用コンデン
サＣg1、Ｃg2は共振器Ｌ1 、Ｌ2 のコンデンサＣに並列
に接続されるので、共振周波数を低くするように作用す
る。従って、ある共振周波数を作る場合に、コンデンサ
Ｃg1、Ｃg2を設けない場合に比べて第１及び第２のスト
リップライン導体層２、３の長さを短くして小型化を図
ることができる。第１及び第２の入出力端子Ｔ1 、Ｔ2
は第１及び第２の入出力端子導体層１５、１６に対応
し、グランドはグランド端子導体層１７、１８に対応し
ている。なお、第１及び第２の入出力端子Ｔ1 、Ｔ2 と
グランドとの間に寄生容量があるが図１６では省略され
ている。

【００１５】本実施例の積層フィルタは次の効果を有す
る。 （１） ストリップライン容量結合導体層８、９に基づ
く電界結合によってストリップライン導体層２、３間の
磁界結合を相対的に弱めることができる。即ち、小型化
のためにストリップライン導体層２、３を接近させると
磁界結合が強くなり過ぎて良好なバンドパスフィルタ特
性が得られなくなるが、第１及び第２のストリップライ
ン容量結合導体層８、９と第１及び第２のコンデンサ電
極部１０ａ、１０ｂとに基づく共振器結合コンデンサＣ
k1、Ｃk2の働きで磁界結合を相対的に弱めることがで
き、共振器間の結合度を調整して良好なバンドパスフィ
ルタ特性を得ることができる。 （２） 接続導体層１０及びヴィアホール１１、１２に
よるインダクタンスＬk1、Ｌk2及び接続部１０ｃによる
インダクタンスＬk3を得ることができるので、これ等の
インダクタンスＬk1、Ｌk2、Ｌk3と共振器結合コンデン
サＣk1、Ｃk2との直列共振回路が形成され、この直列共
振によって特定周波数における減衰量を制御することが
できる。図１７はこれを説明するためのものである。こ
の図１７から明らかなようにこの積層フィルタは基本波
共振周波数ｆ0 に第１のピークＰ1 を有するバンドパス
フィルタ特性を示している。フィルタにおいては、基本
波の通過帯域において減衰量が少なく、且つ２倍（２ｆ
0 ）、３倍（３ｆ0 ）等の高次周波数における減衰量が
大きいことが要求される。もし、スプリアス共振による
ピークが３倍周波数３ｆ0 に発生すると、ここでの減衰
量が小さくなる。しかし、この実施例ではコンデンサＣ
k1、Ｃk2とインダクタンスＬk1、Ｌk2、Ｌk3とを設ける
ことによってこれ等に基づく直列共振回路の共振のピー
クＰ2 を３倍周波数３ｆ0 よりも高域側にシフトし、３
倍周波数３ｆ0 での減衰量を大きくしている。なお、イ
ンダクタンスＬk3は接続導体層１０の接続部１０ｃの幅
及び長さで制御可能であり、またヴィアホール導体１
１、１２のインダクタンスＬk1、Ｌk2はこの径及び長さ
によって制御可能である。インダクタンスＬk1、Ｌk2、
Ｌk3の値を大きくすると第２のピークＰ2 は図１７で点
線で示すように低周波数側にシフトし、Ｌk1、Ｌk2、Ｌ
k3の値を小さくすると第２のピークは図１７で実線で示
すように高周波側にシフトする。ストリップライン容量
結合導体層８、９と第１及び第２のコンデンサ電極部１
０ａ、１０ｂの面積を変えて共振結合コンデンサＣk1、
Ｃk2の値を変えても第２のピークＰ2 のシフトは生じる
が、この場合、ストリップライン導体層２、３間即ち共
振器Ｌ1 、Ｌ2 間の結合度が変化し、所望の通過帯域幅
が得られなくなる。従って、インダクタンスＬk1、Ｌk
2、Ｌk3によって第２のピークＰ2 をシフトすることが
望ましい。図１７のフィルタによれば基本波周波数ｆ0
の３倍周波数３ｆ0 のノイズの通過を阻止することがで
きる。 （３） 波長短縮効果用導体層１３、１４の幅がストリ
ップライン導体層２、３の幅よりも狭く形成され、平面
的に見てストリップライン導体層２、３に収まっている
ので、ｘ軸方向のパターンずれが生じてもこの容量変化
が発生しない。

【００１６】

【第２の実施例】次に、図１８及び図１９を参照して第
２の実施例の積層フィルタを説明する。但し、第２の実
施例を示す図１８、図１９及び後述する第３の実施例を
示す図２０〜図２２及び第４の実施例を示す図２３にお
いて図１〜図１６と実質的に同一の部分には同一の符号
を付してその説明を省略する。

【００１７】図１８及び図１９に示す第２の実施例の積
層フィルタは第１の実施例の積層フィルタにおける第１
及び第２のストリップライン容量結合導体層８、９を図
１８に示すように長く形成した他は第１の実施例と同一
に形成したものである。図９と同様に示す図１８及び図
４と同様に示す図１９から明らかなように第１の主面１
９側から平面的に見て第１及び第２のストリップライン
容量結合導体層８、９は第１及び第２の入出力結合容量
導体層４、５に重なる部分を有するように配置されてい
る。従って、図１９から明らかなように第１及び第２の
入出力結合容量導体層４、５は第１及び第２のストリッ
プライン導体層２、３と第１及び第２のストリップライ
ン容量結合導体層８、９との間に挟まれた部分を有し、
これ等によってある程度グランドから遮へいされる。従
って、第２の実施例の積層フィルタの第１及び第２の入
出力結合容量導体層４、５とグランド導体層６、７との
間の寄生容量が小さくなる。この結果、図１６の等価回
路における端子Ｔ1 、Ｔ2 とグランドとの間の寄生容量
が小さくなり、端子Ｔ1 から見たインピーダンスが高く
なり、帯域幅の広いバンドパスフィルタを提供すること
ができる。また、第１及び第２の入出力結合容量導体層
４、５はストリップライン導体層２、３と、ストリップ
ライン容量結合導体層８、９との両方に容量結合される
ので、小さな面積で必要な結合容量を得ることができ、
省スペース化が可能になる。このため、積層フィルタの
設計の自由度の向上及び積層間の剥離防止ができる。な
お、第２の実施例は、上述のような格別な効果を有する
他に第１の実施例と同一の効果も有する。

【００１８】

【第３の実施例】図２０〜図２２に示す第３の実施例の
積層フィルタは３段に構成した他は第１の実施例の積層
フィルタと同一に構成されている。即ち、図２０及び図
２１に示すように第７の誘電体層１ｇに追加して第３の
ストリップライン導体層３０が設けられ、また、第５の
誘電体層１ｅに第３及び第４のストリップライン容量結
合導体層３１、３２が設けられ、これ等が第３及び第４
のヴィアホール導体３４、３５によって第２及び第３の
ストリップライン導体層３、３０に接続されている。ま
た、図２１に示すように第４の誘電体層１ｄの上に第２
の接続導体層３３が設けられている。これは第１の接続
導体層１０と同様に形成されたものであり、両端に第３
及び第４のコンデンサ電極部３３ａ、３３ｂを有し、中
央に第２の接続部３３ｃを有する。両端のコンデンサ電
極部３３ａ、３３ｂに第３及び第４のストリップライン
容量結合導体層３１、３２に対向している。また、第３
の波長短縮効果用導体層３６が第３のストリップライン
導体層３０に対向するように第８の誘電体層１ｈ上に配
置されている。なお、図２０及び図２１には第１及び第
２の入出力結合容量導体層４、５が示されていないが、
第１の入出力結合容量導体層４は第１〜第３のストリッ
プライン導体層２、３、３０の内の一方の端側（入力
側）の第１のストリップライン導体層２に対向し、第２
の入出力結合容量導体層５は他方の端側（出力側）の第
３のストリップライン導体層３０に対向している。

【００１９】図２２は図２０及び図２１に示した第３の
実施例の積層フィルタの等価回路図であり、図１６の回
路に第３の共振器Ｌ3 と、第３及び第４の容量結合コン
デンサＣk3、Ｃk4と、インダクタンスＬk4、Ｌk5、Ｌk6
と、第３の波長短縮効果用コンデンサＣg3とを付加した
ものに相当する。第３の共振器Ｌ3 は第３のストリップ
ライン導体層３０に基づくものであり、第３及び第４の
容量結合コンデンサＣk3、Ｃk4は第３及び第４のストリ
ップライン容量結合導体層３１、３２と第３及び第４の
コンデンサ電極部３３ａ、３３ｂとの間の容量に相当
し、第４及び第５の結合インダクタンスＬk4、Ｌk5はヴ
ィアホール導体３４、３５に基づくものであり、第６の
結合インダクタンスＬk6は接続部３３ｃに基づくもので
あり、第３の波長短縮効果用コンデンサＣg3は第３の波
長短縮効果用導体層３６と第３のストリップライン導体
層３０との間の容量に相当する。この第３の実施例の３
段の積層フィルタにおいても第１の実施例と同一の作用
効果を得ることができる。

【００２０】

【第４の実施例】第４の実施例の誘電体フィルタは、図
２３に示すように第１及び第２のストリップライン導体
層２、３に対してタップとしての第１及び第２の入出力
端子結合導体層４′、５′の一端を接続し、これ等の他
端を第１及び第２の入出力端子導体層１５、１６に接続
したものである。即ち、この第４の実施例の誘電体フィ
ルタは、第１の実施例の図１０に示す第１及び第２の入
出力結合容量導体層４、５の代わりに第１及び第２の入
出力端子結合導体層４′、５′を誘電体層１ｇの上に設
け、この他は第１の実施例と同一に構成したものであ
る。従って、第４の実施例の誘電体フィルタの等価回路
は図１６からコンデンサＣ1 、Ｃ2 を省略したものに相
当する。この第４の実施例でも、図１６のインダクタン
スＬk1、Ｌk2、Ｌk3に相当するものが得られるので、第
１の実施例と同一の効果を有する。なお、第１及び第２
の入出力端子結合導体層４′、５′をストリップライン
導体層２、３が設けられている誘電体層１ｇと別の誘電
体層に設け、これをヴイアホ−ル導体を介してストリッ
プライン導体層２、３に接続することもできる。

【００２１】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 第１及び第２のグラント端子導体層１７、１８
を相互に接続することができる。 （２） グランド導体層６、７の一方又は両方を誘電体
１の第１及び第２の主面１９、２０の一方又は両方に設
けることができる。

【図面の簡単な説明】

【図１】第１の実施例の積層フィルタを示す斜視図であ
る。

【図２】図１の積層フィルタの内部の導体パターンを伴
って示す平面図である。

【図３】図２のＡ−Ａ線拡大断面図である。

【図４】図２のＢ−Ｂ線拡大断面図である。

【図５】図２の第１の誘電体層の平面図である。

【図６】図２の第２の誘電体層上の導体層の平面パター
ンと外周の端子導体層とを示す一部切断平面図である。

【図７】図２の第３の誘電体層の表面と外周の端子導体
層とを示す一部切断平面図である。

【図８】図２の第４の誘電体層の導体層の平面パターン
と外周の端子導体層とを示す一部切断平面図である。

【図９】図２の第５の誘電体層の導体層の平面パターン
と外周の端子導体層とを示す一部切断平面図である。

【図１０】図２の第６の誘電体層の導体層の平面パター
ンと外周の端子導体層とを示す一部切断平面図である。

【図１１】図２の第７の誘電体層の導体層の平面パター
ンと外周の端子導体層とを示す一部切断平面図である。

【図１２】図２の第８の誘電体層の導体層の平面パター
ンと外周の端子導体層とを示す一部切断平面図である。

【図１３】図２の第９の誘電体層の表面と外周の端子導
体層とを示す一部切断平面図である。

【図１４】図２の第１０の誘電体層の導体層の平面パタ
ーンと外周の端子導体層とを示す一部切断平面図であ
る。

【図１５】図２の積層フィルタの底面図である。

【図１６】図１の積層フィルタの等価回路図である。

【図１７】図１の積層フィルタの周波数特性図である。

【図１８】第２の実施例の積層フィルタを図９と同様に
示す平面図である。

【図１９】第２の実施例の積層フィルタを図４と同様に
示す断面図である。

【図２０】第３の実施例の積層フィルタの第５及び第７
の誘電体層と導体パターンを示す斜視図である。

【図２１】第３の実施例の積層フィルタを図４と同様に
示す断面図である。

【図２２】図２１の積層フィルタの等価回路図である。

【図２３】第４の実施例の誘電体フィルタのストリップ
ライン導体層と入出力端子結合導体層とを図１１と同様
に示す平面図である。

【符号の説明】

１ 誘電体 ２、３ ストリップライン導体層 ４、５ 入出力結合容量導体層 ６、７ グランド導体層 ８、９ ストリップライン容量結合導体層 １０ 接続導体層

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【手続補正書】

【提出日】平成１０年２月２５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】第１及び第２のストリップライン導体層
２、３は図１１に示すように１／４波長（伝送信号の中
心周波数の波の１／４の長さ）を有し、第１の主面１９
側から平面的に見て互いに並置され、これ等の一端は開
放され、これ等の他端は第３の側面２３に露出し、第１
のグランド端子導体層１７に接続されている。第１及び
第２の入出力結合容量導体層４、５は図２及び図１０に
示すように平面的に見て第１及び第２のストリップライ
ン導体層２、３に重なる部分を有するように配置され、
これ等の一端は第１及び第２の側面２１、２２に露出し
て第１及び第２の入出力端子導体層１５、１６に接続さ
れている。この実施例の積層フィルタは対称に形成され
ているので、２つの端子導体層１５、１６のいずれか一
方を入力端子、他方を出力端子として使用することがで
きる。しかし、一方を入力端子導体層、他方を出力端子
導体層と特定しても差し支えない。第１及び第２のグラ
ンド導体層６、７は図２、図６及び図１４から明らかな
ように平面的に見て第１及び第２のストリップライン導
体層２、３に重なる部分を有するように形成され、第１
及び第２のグランド端子導体層１７、１８に接続されて
いる。第１及び第２のストリップライン容量結合導体層
８、９は図２、図４、図９から明らかなように第１及び
第２のストリップライン導体層２、３と異なる厚み方向
位置に配置され且つ第５の誘電体層１ｅを介してその一
部が第１及び第２のストリップライン導体層２、３に対
向するように配置されている。なお、第１及び第２のス
トリップライン容量結合導体層８、９はヴィアホール導
体１１、１２を介して第１及び第２のストリップライン
導体層２、３に接続されている。ヴィアホール導体１
１、１２は第５及び第６の誘電体層１ｅ、１ｆの両方に
設けられている。第４の誘電体層１ｄ上の接続導体層１
０は図２、図４及び図８から明らかなように第１及び第
２のストリップライン容量結合導体層８、９に第４の誘
電体層１ｄを介して対向する第１及び第２のコンデンサ
電極部１０ａ、１０ｂとこれより幅の狭い接続部１０ｃ
とから成る。なお、接続部１０ｃは第１及び第２のヴィ
アホール導体１１、１２と同様にインダクタンスを有す
る。第８の誘電体層１ｈ上の第１及び第２の波長短縮効
果用導体層１３、１４は図２、図４及び図１２から明ら
かなように第１及び第２のストリップライン導体層２、
３に第７の誘電体層１ｇを介して対向するように配置さ
れ、これ等の一端は第２のグランド端子導体層１８に接
続されている。なお、第１及び第２の波長短縮効果用導
体層１３、１４はこれに基づく容量のバラツキを防ぐた
めに第１及び第２のストリップライン導体層２、３より
も狭い幅に形成されている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】図１６は図１〜図１５に示した積層フィル
タの等価回路を示す。この等価回路の入出力結合コンデ
ンサＣ１、Ｃ２は第１及び第２のストリップライン導体
層２、３と第１及び第２の入出力結合容量導体層４、５
との間の容量に相当する。Ｌ１、Ｌ２は第１及び第２の
ストリップライン導体層２、３に基づく共振器を示し、
等価的にコンデンサＣとインダクタンスＬの並列回路で
示されている。第１及び第２のストリップライン導体層
２、３は並置されているので、Ｍで示すような磁界結合
即ち誘導結合され、更に電界結合即ち容量結合もされて
いる。共振器Ｌ１、Ｌ２間の共振器結合コンデンサＣｋ
１、Ｃｋ２は第１及び第２のストリップライン容量結合
導体層８、９と第１及び第２のコンデンサ電極部１０
ａ、１０ｂとの間の容量に相当する。共振器結合コンデ
ンサＣｋ１、Ｃｋ２に直列接続されたインダクタンスＬ
ｋ１、Ｌｋ２はヴィアホール導体１１、１２のインダク
タンスに相当し、中間のインダクタンスＬｋ３は接続導
体層１０の接続部１０ｃのインダクタンスに相当する。
第１及び第２の波長短縮効果用コンデンサＣｇ１、Ｃｇ
２は波長短縮用導体層と第１及び第２のストリップライ
ン導体層２、３との間の容量に相当している。この波長
短縮効果用コンデンサＣｇ１、Ｃｇ２は共振器Ｌ１、Ｌ
２のコンデンサＣに並列に接続されるので、共振周波数
を低くするように作用する。従って、ある共振周波数を
得る場合に、コンデンサＣｇ１、Ｃｇ２を設けない場合
に比べて第１及び第２のストリップライン導体層２、３
の長さを短くして小型化を図ることができる。第１及び
第２の入出力端子Ｔ１、Ｔ２は第１及び第２の入出力端
子導体層１５、１６に対応し、グランドはグランド端子
導体層１７、１８に対応している。なお、第１及び第２
の入出力端子Ｔ１、Ｔ２とグランドとの間に寄生容量が
あるが図１６では省略されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】

【第４の実施例】第４の実施例の誘電体フィルタ即ち積
層フィルタは、図２３に示すように第１及び第２のスト
リップライン導体層２、３に対してタップとしての第１
及び第２の入出力端子結合導体層４′、５′の一端を接
続し、これ等の他端を第１及び第２の入出力端子導体層
１５、１６に接続したものである。即ち、この第４の実
施例の誘電体フィルタは、第１の実施例の図１０に示す
第１及び第２の入出力結合容量導体層４、５の代わりに
第１及び第２の入出力端子結合導体層４′、５′を誘電
体層１ｇの上に設け、この他は第１の実施例と同一に構
成したものである。従って、第４の実施例の誘電体フィ
ルタの等価回路は図１６からコンデンサＣ１、Ｃ２を省
略したものに相当する。この第４の実施例でも、図１６
のインダクタンスＬｋ１、Ｌｋ２、Ｌｋ３に相当するも
のが得られるので、第１の実施例と同一の効果を有す
る。なお、第１及び第２の入出力端子結合導体層４′、
５′をストリップライン導体層２、３が設けられている
誘電体層１ｇと別の誘電体層に設け、これをヴイアホー
ル導体を介してストリップライン導体層２、３に接続す
ることもできる。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims (3)

【特許請求の範囲】
1. 【請求項１】 誘電体に少なくとも第１及び第２のスト
   リップライン導体層と第１及び第２の入出力結合容量導
   体層と少なくとも第１及び第２のストリップライン容量
   結合導体層と相互接続導体層とが埋設され、 前記誘電体の外周面に第１及び第２の入出力端子導体層
   とグランド端子導体層とが設けられ、 前記誘電体の内部又は前記誘電体の外周面に前記複数の
   ストリップライン導体層に対向するようにグランド導体
   層が設けられ、 前記少なくとも第１及び第２のストリップライン導体層
   は平面的に見て互いに並置され且つこれ等の一端は前記
   グランド端子導体層に接続され、 前記第１の入出力結合容量導体層は互いに並置された前
   記複数のストリップライン導体層の内の一方の端側のス
   トリップライン導体層の一部に対向するように配置され
   且つ前記第１の入出力端子導体層に接続され、 前記第２の入出力結合容量導体層は互いに並置された前
   記複数のストリップライン導体層の内の他方の端側のス
   トリップライン導体層の一部に対向するように配置され
   且つ前記第２の入出力端子導体層に接続され、 前記第１及び第２のストリップライン容量結合導体層は
   前記誘電体の厚み方向における前記第１及び第２のスト
   リップライン導体層が設けられている高さ位置と異なる
   高さ位置に配置され且つ第１及び第２のヴィアホール導
   体を介して前記第１及び第２のストリップライン導体層
   に接続され、 前記相互接続導体層は前記誘電体の厚み方向において前
   記第１及び第２のストリップライン容量結合導体層と異
   なる高さ位置に配置され且つ第１及び第２のコンデンサ
   電極部とこれ等の接続部とを有し、 前記第１及び第２のコンデンサ電極部は誘電体層を介し
   て前記第１及び第２のストリップライン容量結合導体層
   に対向するように配置され、 前記グランド導体層は前記グランド端子導体層に接続さ
   れていることを特徴とする積層フィルタ。
2. 【請求項２】 前記第１のストリップライン容量結合導
   体層は平面的に見て前記第１の入出力結合容量導体層に
   重なる部分を有するように形成され、 前記第１の入出力結合容量導体層は前記誘電体の厚み方
   向において前記第１のストリップライン導体層と前記第
   １のストリップライン容量結合導体層との間に配置され
   ていることを特徴とする請求項１の積層フィルタ。
3. 【請求項３】 誘電体に少なくとも第１及び第２のスト
   リップライン導体層と第１及び第２の入出力端子結合導
   体層と少なくとも第１及び第２のストリップライン容量
   結合導体層と相互接続導体層とが埋設され、 前記誘電体の外周面に第１及び第２の入出力端子導体層
   とグランド端子導体層とが設けられ、 前記誘電体の内部又は前記誘電体の外周面に前記複数の
   ストリップライン導体層に対向するようにグランド導体
   層が設けられ、 前記少なくとも第１及び第２のストリップライン導体層
   は平面的に見て互いに並置され且つこれ等の一端は前記
   グランド端子導体層に接続され、 前記第１の入出力端子結合導体層は互いに並置された前
   記複数のストリップライン導体層の内の一方の端側のス
   トリップライン導体層を前記第１の入出力端子導体層に
   接続するように配置され、 前記第２の入出力結合容量導体層は互いに並置された前
   記複数のストリップライン導体層の内の他方の端側のス
   トリップライン導体層を前記第２の入出力端子導体層に
   接続するように配置され、 前記第１及び第２のストリップライン容量結合導体層は
   前記誘電体の厚み方向における前記第１及び第２のスト
   リップライン導体層が設けられている高さ位置と異なる
   高さ位置に配置され且つ第１及び第２のヴィアホール導
   体を介して前記第１及び第２のストリップライン導体層
   に接続され、 前記相互接続導体層は前記誘電体の厚み方向において前
   記第１及び第２のストリップライン容量結合導体層と異
   なる高さ位置に配置され且つ第１及び第２のコンデンサ
   電極部とこれ等の接続部とを有し、 前記第１及び第２のコンデンサ電極部は誘電体層を介し
   て前記第１及び第２のストリップライン容量結合導体層
   に対向するように配置され、 前記グランド導体層は前記グランド端子導体層に接続さ
   れていることを特徴とする積層フィルタ。