JPH11203108A - 乗算回路 - Google Patents

Abstract

(57)【要約】 【課題】 少ないゲート量で、乗算速度を向上する。 【解決手段】 例えば、８ｂｉｔの被乗数ＩＮ１と乗数
ＩＮ２が入力されると、シフトレジスタ１２によって１
サイクル毎に乗数ＩＮ２のＭＳＢ側から１ｂｉｔずつ取
出される。この１ｂｉｔと被乗数ＩＮ１とが乗算手段１
３で乗算される。この乗算結果と、アキュムレータ１５
に格納された１サイクル前の加算結果とが加算器１４で
加算され、該アキュムレータ１５に格納される。これに
より、１サイクル毎に１ｂｉｔ分の加算が行われ、複数
のサイクルで乗算が終了する。被乗数ＩＮ１が０のとき
にはこれが“０”検出回路１１で検出され、“０”検出
信号Ｓ１１が“１”になり、直ちに乗算動作が終了す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のビット（以
下、「ｂｉｔ」という）の２進数でそれぞれ表現された
被乗数と乗数とを乗算する乗算回路に関するものであ
る。

【０００２】

【従来の技術】複数ｂｉｔの２進数でそれぞれ表現され
た被乗数と乗数との乗算は、これらの被乗数及び乗数の
各ｂｉｔ（桁）の加算で実現される。例えば、１０進数
で表現された被乗数５５と乗数１０３との乗算５５＊１
０３＝５６６５（但し、「＊」は乗算記号）の方法は、
次のようになる。１０進数の５５は８ｂｉｔの２進数で
表現すると“００１１０１１１”となり、１０進数の１
０３を８ｂｉｔの２進数で表現すると“０１１００１１
１”となる。これらの乗算例を図２に示す。図２に示す
ように、被乗数“００１１０１１１”と乗数“０１１０
０１１１”の乗算では、まず乗数“０１１００１１１”
のそれぞれのｂｉｔ毎に被乗数“００１１０１１１”と
の間で乗算をして部分積を出し、次にこれらの部分積を
足して積を求める。即ち、乗数“０１１００１１１”を
ｂｉｔ毎に分解し、この分解したｂｉｔが“１”であれ
ば被乗数“００１１０１１１”を加算し、“０”であれ
ば加算せず、この処理を桁合わせをしながら行えば、乗
算結果５６６５が求まる。

【０００３】図３は、従来の乗算回路を示す構成図であ
る。この乗算回路は、８ｂｉｔの被乗数ＩＮ１（＝５５
＝“００１１０１１１”）と８ｂｉｔの乗数ＩＮ２（＝
１０３＝“０１１００１１１”）とを乗算する回路であ
り、ＡＮＤゲートで構成された８個の部分積生成回路１
₁ 〜１₈ と、この部分積生成回路１₁ 〜１₈ で求めた部
分積を加算する７個の加算器２₁ 〜２₇ と、該加算器２
₇ の加算結果（即ち、１６ｂｉｔの乗算結果）ＯＵＴを
記憶するレジスタ３とを備えている。この乗算回路で
は、被乗数ＩＮ１と乗数ＩＮ２とを部分積生成回路１₁
〜１₈で乗算して部分積を求め、この部分積を加算器２
₁ 〜２₇ で加算し、この加算結果（即ち、乗算結果）Ｏ
ＵＴをレジスタ３に記憶する。そのため、１サイクルで
乗算し、この乗算結果を加算することができる。

【０００４】図４は、従来の他の乗算回路を示す構成図
である。この乗算回路は、図３の乗算回路に比べてゲー
ト量を削減させた回路構成であり、シフトレジスタ４に
よって１サイクル毎に８ｂｉｔの乗数ＩＮ２（＝１０３
＝“０１１００１１１”）の最上位ｂｉｔ（以下、「Ｍ
ＳＢ」という）側から１ｂｉｔずつを取出す。この１ｂ
ｉｔと８ｂｉｔの被乗数ＩＮ１（＝５５＝“００１１０
１１１”）とをＡＮＤゲート５で乗算し、２入力の１６
ｂｉｔ加算器６の一方の入力端子Ａへ送る。加算器６の
出力端子にはアキュムレータ（累算器）７が接続され、
このアキュムレータ７から出力される１６ｂｉｔの出力
信号のうち、下位１５ｂｉｔが加算器６の他方の入力端
子Ｂに入力される。加算器６では、２入力の桁合わせを
するために、ＡＮＤゲート５から出力される８ｂｉｔの
出力信号を１６ｂｉｔになるようにシフトすると共に、
アキュムレータ７の出力信号１６ｂｉｔのうちの下位１
５ｂｉｔをシフトして１６ｂｉｔにし、これらの２つの
入力信号を加算して１６ｂｉｔの加算結果をアキュムレ
ータ７に格納する。そのため、１サイクル毎にＡＮＤゲ
ート５で部分積が求められ、加算器６を通して８サイク
ルでアキュムレータ７に１６ｂｉｔの乗算結果ＯＵＴが
格納される。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
図３及び図４の乗算回路では、次の（ａ）〜（ｃ）のよ
うな課題があった。 （ａ） 図３の乗算回路では、高速演算が可能である反
面、ゲート量が増大するという課題がある。 （ｂ） 図４の乗算回路では、図３の乗算回路に比べて
加算器６の数を少なくしてゲート量を削減することがで
きるが、加算時間が長くなるという課題がある。 （ｃ） 例えば、画像圧縮等の技術に利用される離散コ
サイン変換（以下、「ＤＣＴ」という）の逆変換を行う
際には、被乗数ＩＮ１と乗数ＩＮ２の積を計算する必要
がある。この場合、被乗数ＩＮ１及び乗数ＩＮ２のう
ち、乗数ＩＮ２は固定（例えば、国際標準であるＩＴＵ
−ＴＨ．２６３準拠の演算の場合は８種類）であり、被
乗数ＩＮ１は０である場合が多い。このような乗算を行
う場合、従来の図３又は図４の乗算回路では、ゲート量
を削減しつつ乗算速度の向上を図ることが困難である。
本発明は、前記従来技術が持っていた課題を解決し、少
ないゲート量で、乗算速度の速い乗算回路を提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１に係る発明では、複数ｂｉ
ｔの２進数でそれぞれ表現された被乗数と乗数とを乗算
する乗算回路において、複数ｂｉｔの乗数を入力し、１
サイクル毎に該乗数のＭＳＢ側から１ｂｉｔずつを取出
して出力する選択手段と、前記選択手段の出力信号と前
記複数ｂｉｔの被乗数の全ｂｉｔとを乗算して複数ｂｉ
ｔの乗算結果を出力する乗算手段と、前記１サイクル毎
に複数ｂｉｔの加算結果を更新しつつ記憶する記憶手段
と、前記記憶手段に記憶された１サイクル前の加算結果
と前記乗算手段の出力信号とを前記１サイクル毎に加算
して前記複数ｂｉｔの加算結果を求め、この加算結果を
前記記憶手段に記憶させる加算手段と、前記複数ｂｉｔ
の被乗数が全ｂｉｔ“０”であるか否かを検出し、全ｂ
ｉｔ“０”のときには直ちに演算を終了させて全ｂｉｔ
“０”の最終乗算結果を出力させる出力制御手段とを、
備えている。このような構成を採用したことにより、被
乗数及び乗数が与えられると、選択手段によって１サイ
クル毎に乗数のＭＳＢ側から１ｂｉｔずつが取出され、
この取出された１ｂｉｔと被乗数とが乗算手段で乗算さ
れて部分積が求められる。この部分積が加算手段及び記
憶手段によって累加算されていく。これにより、１サイ
クル毎に１ｂｉｔ分の加算が行われ、複数のサイクルで
乗算が終了する。被乗数の全ｂｉｔが“０”の時、これ
が出力制御手段で検出されると、直ちに演算が終了し、
全ｂｉｔ“０”の最終乗算結果が出力される。

【０００７】請求項２に係る発明では、複数ｂｉｔの２
進数でそれぞれ表現された被乗数と乗数との乗算を行う
乗算回路において、前記複数ｂｉｔの乗数を入力し、１
サイクル毎に該乗数をＭＳＢ側からｂｉｔ毎にチェック
し、該ｂｉｔが“１”ならば前の“１”であったｂｉｔ
からどれだけ離れているかを示す値を出力する入力手段
と、前記１サイクル毎に複数ｂｉｔの加算結果を更新し
つつ記憶する記憶手段と、前記記憶手段に記憶された１
サイクル前の加算結果を、前記入力手段の出力信号で示
されるｂｉｔ数だけＭＳＢ側にシフトさせて出力するシ
フト手段と、前記複数ｂｉｔの被乗数と前記シフト手段
の出力信号とを前記１サイクル毎に加算して前記複数ｂ
ｉｔの加算結果を求め、この加算結果を前記記憶手段に
記憶させる加算手段とを、備えている。このような構成
を採用したことにより、被乗数及び乗数が与えられる
と、入力手段により、１サイクル毎に該乗数がＭＳＢ側
からｂｉｔ毎にチェックされ、該ｂｉｔが“１”ならば
前の“１”であったｂｉｔからどれだけ離れているかを
示す値が出力される。シフト手段により、記憶手段に記
憶された１サイクル前の加算結果が、入力手段の出力信
号で示されるｂｉｔ数だけＭＳＢ側にシフトされる。こ
のシフト手段の出力信号と被乗数とが加算手段によって
１サイクル毎に加算され、この加算結果が記憶手段に記
憶される。これにより、１サイクル毎に１ｂｉｔ分の加
算が行われ、複数のサイクルで乗算が終了する。

【０００８】請求項３に係る発明では、複数ｂｉｔの２
進数でそれぞれ表現された被乗数と乗数とを乗算する乗
算回路において、前記複数ｂｉｔの乗数を入力し、該乗
数の各ｂｉｔを“１”，“０”，“−１”で表現して
“１”及び“−１”の数が最小になるように変換し、こ
の変換結果を１サイクル毎にＭＳＢ側からｂｉｔ毎にチ
ェックし、該ｂｉｔが“１”又は“−１”ならば前の
“１”又は“−１”であったｂｉｔからどれだけ離れて
いるかを示す第１の信号を出力し、かつ該ｂｉｔが
“１”のときには“０”、“−１”の時には“１”を示
す第２の信号を出力する入力手段と、前記複数ｂｉｔの
被乗数を入力し、前記第２の信号が“０”のときには該
被乗数をそのまま出力し、該第２の信号が“１”のとき
には該被乗数の符号を反転して出力する符号反転手段
と、前記１サイクル毎に複数ｂｉｔの加算結果を更新し
つつ記憶する記憶手段と、前記記憶手段に記憶された１
サイクル前の加算結果を、前記第１の信号で示されるｂ
ｉｔ数だけＭＳＢ側にシフトさせて出力するシフト手段
と、前記符号反転手段の出力信号と前記シフト手段の出
力信号とを前記１サイクル毎に加算して前記複数ｂｉｔ
の加算結果を求め、この加算結果を前記記憶手段に記憶
させる加算手段とを、備えている。このような構成を採
用したことにより、被乗数及び乗数が与えられると、入
力手段から第１及び第２の信号が出力される。第２の信
号が“０”のときには、被乗数が符号反転手段をそのま
ま通過し、該第２の信号が“１”のときには、被乗数の
符号が符号反転手段で反転される。記憶手段に記憶され
た１サイクル前の加算結果が、シフト手段によって第１
の信号で示されるｂｉｔ数だけＭＳＢ側にシフトされ
る。符号反転手段の出力信号とシフト手段の出力信号と
が、加算手段によって１サイクル毎に加算されて記憶手
段に記憶される。これにより、１サイクル毎に１ｂｉｔ
分の加算が行われ、複数のサイクルで乗算が終了する。

【０００９】請求項４に係る発明では、複数ｂｉｔの２
進数でそれぞれ表現された被乗数と乗数との乗算を行う
乗算回路において、請求項２又は３の乗算回路と、前記
複数ｂｉｔの被乗数が全ｂｉｔ“０”であるか否かを検
出し、全ｂｉｔ“０”のときには直ちに演算を終了させ
て全ｂｉｔ“０”の最終乗算結果を出力させる出力制御
手段とを、備えている。このような構成を採用したこと
により、被乗数が全ｂｉｔ“０”のときにはこれが出力
制御手段で検出され、直ちに演算が終了して全ｂｉｔ
“０”の最終乗算結果が出力される。請求項５に係る発
明では、請求項１又は４の乗算回路において、前記出力
制御手段は、前記複数ｂｉｔの被乗数が全ｂｉｔ“０”
であるか否かを検出して全ｂｉｔ“０”のときには
“０”検出信号を出力する“０”検出回路を有し、該
“０”検出信号によって前記記憶手段の出力信号を全ｂ
ｉｔ“０”に初期化する構成にしている。このような構
成を採用したことにより、被乗数が全ｂｉｔ“０”のと
きには、これが“０”検出回路で検出され、この“０”
検出信号によって記憶手段の出力信号が全ｂｉｔ“０”
に初期化される。

【００１０】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す乗算回路の構成
図である。この乗算回路は、複数ｂｉｔ（例えば、８ｂ
ｉｔ）の２進数でそれぞれ表現された被乗数ＩＮ１と乗
数ＩＮ２とを乗算して複数ｂｉｔ（例えば、１６ｂｉ
ｔ）の乗算結果ＯＵＴを出力する回路であり、被乗数Ｉ
Ｎ１を入力する出力制御手段（例えば、“０”検出回
路）１１と、乗数ＩＮ２を入力する選択手段（例えば、
シフトレジスタ）１２と、被乗数ＩＮ１とシフトレジス
タ１２の出力信号とを乗算する乗算手段１３とを有して
いる。“０”検出回路１１は、被乗数ＩＮ１が全ｂｉｔ
“０”であるか否かを検出し、全ｂｉｔ“０”のときに
は“１”の“０”検出信号Ｓ１１を出力する回路であ
る。シフトレジスタ１２は、８ｂｉｔの乗数ＩＮ２を入
力し、１サイクル毎に該乗数ＩＮ２のＭＳＢ側から１ｂ
ｉｔずつを取出して乗算手段１３へ出力する回路であ
る。乗算手段１３は、シフトレジスタ１２の１ｂｉｔの
出力信号と８ｂｉｔの被乗数ＩＮ１の全ｂｉｔとを乗算
して８ｂｉｔの乗算結果を出力する機能を有している。

【００１１】乗算手段１３の出力端子は、２入力の加算
手段（例えば、１６ｂｉｔの加算器）１４の一方の入力
端子Ａに接続され、この加算器１４の出力端子が記憶手
段（例えば、アキュムレータ）１５の入力端子に接続さ
れ、該アキュムレータ１５の出力端子の一部が加算器１
４の他方の入力端子Ｂに接続されている。加算器１４
は、２入力のｂｉｔ数の桁合わせのためのシフト機能を
有し、乗算手段１３の８ｂｉｔの出力信号の上位に
“０”を８ｂｉｔ付加した入力信号と、アキュムレータ
１５の１６ｂｉｔの出力信号のうちの下位１５ｂｉｔに
対して下位に“０”を１ｂｉｔ付加した入力信号とを加
算し、１６ｂｉｔの加算結果を出力する回路である。ア
キュムレータ１５は、１サイクル毎に加算器１４で加算
された１６ｂｉｔの加算結果を更新しつつ記憶し、１６
ｂｉｔの乗算結果ＯＵＴを出力し、また“０”検出回路
１１から出力される“１”の“０”検出信号Ｓ１１によ
って該アキュムレータ１５の出力信号が全ｂｉｔ“０”
に初期化される回路である。

【００１２】図５は、図１の“０”検出回路１１の構成
例を示す回路図である。この“０”検出回路１１は、８
ｂｉｔの被乗数ＩＮ１のＮＯＲ論理を取り、該被乗数Ｉ
Ｎ１の全ｂｉｔが“０”の時には“１”の“０”検出信
号Ｓ１１を出力する８入力のＮＯＲゲート１１ａで構成
されている。図６は、図１の乗算手段１３の構成例を示
す回路図である。この乗算手段１３は、８ｂｉｔの被乗
数ＩＮ１の各ｂｉｔ毎にシフトレジスタ１２の１ｂｉｔ
の出力信号とＡＮＤ論理を取る８個の２入力ＡＮＤゲー
ト１３ａで構成されている。８個の２入力ＡＮＤゲート
１３ａは、シフトレジスタ１３の１ｂｉｔの出力信号が
“１”のときには８ｂｉｔの被乗数ＩＮ１をそのまま出
力し、“０”のときには８ｂｉｔの全ｂｉｔ“０”の出
力信号を出力する機能を有している。

【００１３】次に、動作を説明する。画像圧縮等の技術
に利用されるＤＣＴの逆変換を行う際に被乗数ＩＮ１と
乗数ＩＮ２の積を計算する必要があるが、この場合、乗
数ＩＮ２は固定であり、被乗数ＩＮ１は０である場合が
多い。本実施形態の乗算回路では、被乗数ＩＮ１の値が
０か、そうでないかにより積の計算方法が異なるので、
以下、（１）被乗数ＩＮ１≠０のときの動作と、（２）
被乗数ＩＮ１＝０のときの動作を分けて説明する。

【００１４】（１） 被乗数ＩＮ１≠０のときの動作 図７は、図１の被乗数ＩＮ１≠０のときの例えば被乗数
ＩＮ１＝５５（＝“００１１０１１１”）と乗数ＩＮ２
＝１０３（＝“０１１００１１１”）との乗算動作を示
すタイムチャートである。このタイムチャートを参照し
つつ、図１の乗算回路の動作を説明する。図１の乗算回
路は、クロック信号ＣＫに同期して乗算動作を行う。最
初に、全ｂｉｔを“０”にする図示しない初期化手段に
より、シフトレジスタ１２及びアキュムレータ１５が
“０”に初期化される。時刻ｔ１でクロック信号ＣＫが
立上がると、８ｂｉｔの被乗数ＩＮ１の５５（＝“００
１１０１１１”）と８ｂｉｔの乗数ＩＮ２の１０３（＝
“０１１００１１１”）が入力され、その８ｂｉｔの乗
数ＩＮ２の“０１１００１１１”がシフトレジスタ１２
に格納されていく。被乗数ＩＮ１は０でないので、乗算
中はこれが“０”検出回路１１で検出され、“０”検出
信号Ｓ１１が常に０である。

【００１５】クロック信号ＣＫの最初（１回目）の立上
がりエッジの時刻ｔ１から次の２回目の立上がりエッジ
の時刻ｔ３の間、“０”検出信号Ｓ１１が“０”である
ので以降の演算を継続する。シフトレジスタ１２は、格
納した８ｂｉｔの乗数ＩＮ２のうちのＭＳＢ側から１ｂ
ｉｔずつを出力する機能を有するので、時刻ｔ１〜ｔ３
の間、乗数ＩＮ２のＭＳＢ（＝“０”）を出力し、乗算
手段１３へ送る。乗算手段１３では、シフトレジスタ１
２から出力される１ｂｉｔの“０”と８ｂｉｔの被乗数
ＩＮ１とのＡＮＤ論理を取るため、８ｂｉｔの出力信号
が“００００００００”となり、これが加算器１４の入
力端子Ａへ送られる。このとき、アキュムレータ１５の
内容は１６ｂｉｔ全てが“０”のため、この下位１５ｂ
ｉｔも全て“０”であり、これが加算器１４の入力端子
Ｂに入力されるので、該加算器１４の加算結果が１６ｂ
ｉｔ全て“０”である。よって、時刻ｔ３のクロック信
号ＣＫの立上がりエッジで、１６ｂｉｔ全てが“０”の
加算結果がアキュムレータ１５に取込まれる。

【００１６】クロック信号ＣＫの２回目の立上がりエッ
ジの時刻ｔ３から３回目の立上がりエッジの時刻ｔ５の
間、シフトレジスタ１２から乗数ＩＮ２のＭＳＢ側から
２ｂｉｔ目の“１”が出力される。そのため、乗算手段
１３の乗算結果が“００１１０１１１”になり、加算器
１４の入力端子Ａへ入力される。加算器１４の入力端子
Ｂには、アキュムレータ１５の出力信号の下位１５ｂｉ
ｔ全てが“０”の信号が入力されるため、該加算器１４
の加算結果が“００１１０１１１”となる。よって、時
刻ｔ５のクロック信号ＣＫの立上がりエッジで、“００
１１０１１１”がアキュムレータ１５に取込まれる。ク
ロック信号ＣＫの３回目の立上がりエッジの時刻ｔ５か
ら４回目の立上がりエッジの時刻ｔ７の間、シフトレジ
スタ１２から乗数ＩＮ２のＭＳＢ側から３ｂｉｔ目の
“１”が出力される。そのため、乗算手段１３の乗算結
果が“００１１０１１１”になり、加算器１４の入力端
子Ａに入力される。アキュムレータ１５の出力信号は
“００１１０１１１”であり、この下位１５ｂｉｔが取
出されて加算器１４の入力端子Ｂに入力され、この入力
端子Ｂ側でその下位１５ｂｉｔの下位に“０”の１ｂｉ
ｔが付加されて“０１１０１１１０”となるので、該加
算器１４の加算結果が“１０１００１０１”となる。よ
って、時刻ｔ７のクロック信号ＣＫの立上がりエッジ
で、“１０１００１０１”がアキュムレータ１５に取込
まれる。

【００１７】クロック信号ＣＫの４回目の立上がりエッ
ジの時刻ｔ７から５回目の立上がりエッジの時刻ｔ９の
間、シフトレジスタ１２から乗数ＩＮ２のＭＳＢ側から
４ｂｉｔ目の“０”が出力される。そのため、乗算手段
１３の乗算結果が８ｂｉｔ全て“０”になり、加算器１
４の入力端子Ａに入力される。アキュムレータ１５の出
力信号が“１０１００１０１”であるため、加算器１４
の入力端子Ｂに入力された信号が“１０１００１０１
０”となり、該加算器１４の加算結果が“１０１００１
０１０”となる。よって、時刻ｔ９のクロック信号ＣＫ
の立上がりエッジで、“１０１００１０１０”がアキュ
ムレータ１５に取込まれる。以降同様の繰返し演算が行
われ、乗数ＩＮ２のｂｉｔ数（即ち、８サイクル）繰返
してクロック信号ＣＫの９回目の立上がりエッジの時刻
ｔ１７で乗算が終わり、この乗算結果ＯＵＴの５６６５
（＝“０００１０１１０００１００００１”）がアキュ
ムレータ１５に格納される。

【００１８】（２） 被乗数ＩＮ１＝０のときの動作 図８は、図１の被乗数ＩＮ１＝０のときの例えば被乗数
ＩＮ１＝０（＝“００００００００”）と乗数ＩＮ２＝
１０３（＝“０１１００１１１”）との乗算動作を示す
タイムチャートである。このタイムチャートを参照しつ
つ、図１の乗算回路の動作を説明する。最初に、図示し
ない初期化手段によってシフトレジスタ１２及びアキュ
ムレータ１５が“０”に初期化される。クロック信号Ｃ
Ｋの最初（１回目）の立上がりエッジの時刻ｔ１で、被
乗数ＩＮ１＝０（＝“００００００００”）と乗数ＩＮ
２＝１０３（＝“０１１００１１１”）が入力される。
乗数ＩＮ２はシフトレジスタ１２に格納されていく。被
乗数ＩＮ１は０（＝“００００００００”）のため、乗
算中これが“０”検出回路１１で検出され、この“０”
検出信号Ｓ１１が“１”になる。クロック信号ＣＫの１
回目の立上がりエッジの時刻ｔ１から２回目の立上がり
エッジの時刻ｔ３の間、“０”検出信号Ｓ１１が“１”
となるので、例えば、この“１”によってアキュムレー
タ１５が“０”に初期化され、以降の乗算を行わずに時
刻ｔ３の最後で乗算動作が終了する。このとき、乗算結
果ＯＵＴを格納するアキュムレータ１５の内容が“０”
のため、該乗算結果ＯＵＴと一致する。以上のように、
この第１の実施形態では、１サイクル毎に１ｂｉｔ分の
加算を行い、８サイクルで乗算を終了させる乗算回路に
おいて、被乗数ＩＮ１が“０”であることを検出する
“０”検出回路１１を設けたので、該被乗数ＩＮ１が
“０”であるときには直ちに演算を終了する。そのた
め、被乗数ＩＮ１が“０”のときに乗算を高速に行うこ
とができる。

【００１９】第２の実施形態 図９は、本発明の第２の実施形態を示す乗算回路の構成
図であり、第１の実施形態を示す図１中の要素と共通の
要素には共通の符号が付されている。この第２の実施形
態の乗算回路では、図１のシフトレジスタ１２及び乗算
手段１３に代えて、入力手段２１、“０”検出回路２２
及びシフト手段２３が設けられている。例えば、８ｂｉ
ｔの被乗数ＩＮ１は、“０”検出回路１１に入力される
と共に加算器１４の入力端子Ａに入力される構成になっ
ている。入力手段２１は、例えば８ｂｉｔの乗数ＩＮ２
を入力し、クロック信号ＣＫの各サイクル毎に該乗数Ｉ
Ｎ２をＭＳＢ側からｂｉｔ毎にチェックし、そのｂｉｔ
が“１”ならば前の“１”であったｂｉｔからどれだけ
離れているかを示す３ｂｉｔの値を出力する。この値
は、８ｂｉｔの乗数ＩＮ２の終了時に“０”となる。例
えば、乗数ＩＮ２が１０３（＝“０１１００１１１”）
のときは、入力手段２１から出力される値が各サイクル
毎に２，１，３，１，１，０となる。

【００２０】入力手段２１の出力側には、“０”検出回
路２２が接続されると共に、シフト手段２３を介して加
算器１４の入力端子Ｂが接続されている。“０”検出回
路２２は、入力手段２１から出力される３ｂｉｔの出力
信号が全て“０”のときには“１”、そうでないときに
は“０”の“０”検出信号Ｓ２２を出力する回路であ
り、例えば、この“０”検出信号Ｓ２２が“０”のとき
には加算器１４の動作が停止される。シフト手段２３
は、入力手段３１から出力される３ｂｉｔの出力信号
と、アキュムレータ１５から出力される１６ｂｉｔの出
力信号のうちの下位１５ｂｉｔとを入力し、その下位１
５ｂｉｔを、入力手段２１の３ｂｉｔの出力信号で示さ
れるｂｉｔ数だけ左（ＭＳＢ側）にシフトさせ、空いた
最下位ｂｉｔ（以下、「ＬＳＢ」という）側には必要な
数だけ“０”が挿入され、加算器１４の入力端子Ｂに入
力する回路である。以上のように構成される乗算回路で
は、被乗数ＩＮ１の値が０か、そうでないかにより積の
計算方法が異なるので、以下、（１）被乗数ＩＮ１≠０
のときの動作と、（２）被乗数ＩＮ１＝０のときの動作
を説明する。

【００２１】（１） 被乗数ＩＮ１≠０のときの動作 図１０は、図９の被乗数ＩＮ１≠０のときの例えば被乗
数ＩＮ１＝５５（＝“００１１０１１１”）と乗数ＩＮ
２＝１０３（＝“０１１００１１１”）との乗算動作を
示すタイムチャートである。このタイムチャートを参照
しつつ、図９の乗算回路の動作を説明する。最初に、図
示しない初期化手段によってアキュムレータ１５が
“０”に初期化される。クロック信号ＣＫの最初（１回
目）の立上がりエッジの時刻ｔ１以降に、８ｂｉｔの被
乗数ＩＮ１＝５５（＝“００１１０１１１”）と乗数Ｉ
Ｎ２＝１０３（＝“０１１００１１１”）が入力され
る。入力手段２１は、乗数ＩＮ２＝１０３（＝“０１１
００１１１”）を入力すると、３ｂｉｔの出力信号の値
２を出力し、シフト手段２３へ送る。乗算中は、被乗数
ＩＮ１が０でないため、これが“０”検出回路１１で検
出され、“０”検出信号Ｓ１１が常に“０”である。ま
た、被乗数ＩＮ１＝５５（＝“００１１０１１１”）
が、乗算中常に加算器１４の入力端子Ａに入力されてい
る。

【００２２】クロック信号ＣＫの２回目の立上がりエッ
ジの時刻ｔ３から３回目の立上がりエッジの時刻ｔ５ま
での間、被乗数ＩＮ１及び乗数ＩＮ２が０でないので、
これらが“０”検出回路１１及び２２で検出され、
“０”検出信号Ｓ１１及びＳ２２が“０”となり、以降
の演算が継続される。時刻ｔ１〜ｔ３の間、入力手段２
１から出力される３ｂｉｔの出力信号の値が２のため、
シフト手段２３は、アキュムレータ１５から出力される
１６ｂｉｔの出力信号のうちの下位１５ｂｉｔに対して
２ｂｉｔ左へシフトした値（アキュムレータ１５の１６
ｂｉｔの出力信号は全て“０”なので、この値が“０”
である）を出力し、加算器１４の入力端子Ｂへ送る。そ
のために、加算器１４の加算結果は、“０００００００
０００１１０１１１”である。よって、時刻ｔ３のクロ
ック信号ＣＫの立上がりエッジで、“００００００００
００１１０１１１”がアキュムレータ１５に取込まれ
る。

【００２３】クロック信号ＣＫの２回目の立上がりエッ
ジの時刻ｔ３から３回目の立上がりエッジの時刻ｔ５ま
での間、入力手段２１から出力される３ｂｉｔの出力信
号が全て０でないので、これが“０”検出回路２２で検
出され、“０”検出信号Ｓ２２が“０”となり、以降の
演算が継続される。入力手段２１の３ｂｉｔの出力信号
の値が１のため、シフト手段２３は、アキュムレータ１
５の１６ｂｉｔの出力信号のうちの下位１５ｂｉｔの内
容を１ｂｉｔシフトした値（アキュムレータ１５の１６
ｂｉｔの出力信号が“００００００００００１１０１１
１”なので、この値は“０００００００００１１０１１
１０”である）を出力し、加算器１４の入力端子Ｂへ入
力する。そのため、加算器１４の加算結果は、“０００
０００００１０１００１０１”である。よって、時刻ｔ
５のクロック信号ＣＫの立上がりエッジで、“００００
００００１０１００１０１”がアキュムレータ１５に取
込まれる。

【００２４】クロック信号ＣＫの３回目の立上がりエッ
ジの時刻ｔ５から４回目の立上がりエッジの時刻ｔ７の
間、“０”検出信号Ｓ２２が“０”なので、以降の演算
が継続される。入力手段２１から出力される３ｂｉｔの
出力信号の値が３のため、シフト手段２３は、アキュム
レータ１５から出力される１６ｂｉｔの出力信号のうち
の下位３ｂｉｔの内容を３ｂｉｔシフトした値（アキュ
ムレータ１５の出力信号は“００００００００１０１０
０１０１”なので、この値は“０００００１０１００１
０１０００”である）を出力し、加算器１４の入力端子
Ｂに入力する。そのため、加算器１４の加算結果は、
“０００００１０１０１０１１１１１”である。よっ
て、時刻ｔ７のクロック信号ＣＫの立上がりエッジで、
“０００００１０１０１０１１１１１”がアキュムレー
タ１５に取込まれる。以降同様の繰返し演算が行われ、
クロック信号ＣＫの６回目の立上がりエッジの時刻ｔ１
１から７回目の立上がりエッジの時刻ｔ１３で、入力手
段２１から出力される３ｂｉｔの出力信号の値が全て
“０”となる。これが“０”検出回路２２で検出され、
“０”検出信号Ｓ２２が“１”になり、例えば加算器１
４の動作が停止されて乗算動作が終了する。このときの
乗算結果ＯＵＴ（＝５６６５＝“０００１０１１０００
１００００１”）がアキュムレータ１５に格納される。

【００２５】（２） 被乗数ＩＮ１＝０のときの動作 被乗数ＩＮ１が０（＝“００００００００”）のとき
は、第１の実施形態と同様に、“０”検出信号Ｓ１１が
“１”となり、例えばアキュムレータ１５が“０”に初
期化される。そのため、アキュムレータ１５の１６ｂｉ
ｔ出力信号が全て“０”となり、乗算結果ＯＵＴと一致
する。以上のように、この第２の実施形態では、加算器
１４による加算とシフト手段２３によるシフトとの繰返
しによる計算を行うことにより、１サイクル毎に１ｂｉ
ｔ分の加算を行い、５サイクルで乗算を終了させること
ができる。これにより、第１の実施形態よりも乗算を高
速に行うことができる。

【００２６】第３の実施形態 図１１は、本発明の第３の実施形態を示す乗算回路の構
成図であり、第２の実施形態を示す図９中の要素と共通
の要素には共通の符号が付されている。この第３の実施
形態の乗算回路では、図９の入力手段２１に代えて構成
の異なる入力手段３１が設けられ、さらに加算器１４の
入力端子Ａ側に符号反転手段（例えば、符号反転器）３
２が新たに追加されている。入力手段３１は、乗数ＩＮ
２を入力して所定のデータ変換を行い、この変換結果を
第１の信号Ｓ３１ａ及び第２の信号Ｓ３１ｂとして各サ
イクル毎に出力し、該第１の信号Ｓ３１ａをシフト手段
２３に与えると共に、第２の信号Ｓ３１ｂを符号反転器
３２に与える回路である。即ち、入力手段３１は、例え
ば、８ｂｉｔの乗数ＩＮ２を入力し、該乗数ＩＮ２の各
ｂｉｔを“１”，“０”，“−１”で表現して“１”及
び“−１”の数が最小になるように変換し、この変換結
果を１サイクル毎にＭＳＢ側からｂｉｔ毎にチェック
し、該ｂｉｔが“１”又は“−１”ならば前の“１”又
は“−１”であったｂｉｔからどれだけ離れているかを
示す３ｂｉｔの第１の信号Ｓ３１ａを出力し、かつ該ｂ
ｉｔが“１”のときには“０”、“−１”のときには
“１”を示す１ｂｉｔの第２の信号Ｓ３１ｂを出力する
機能を有している。第１の信号Ｓ３１ａ及び第２の信号
Ｓ３１ｂは、乗数の終了時に共に“０”となる。例え
ば、乗数ＩＮ２が１０３（＝“０１１００１１１”）の
とき、“０１１００１１１”を各ｂｉｔ“１”，
“０”，“−１”で記述して“１”又は“−１”の数を
減らすと、（１），（０），（−１），（０），
（１），（０），（０），（−１）のように記述でき
る。ここで、（）内は各ｂｉｔの値であり、各サイクル
で第２の信号Ｓ３１ｂ及び第１の信号Ｓ３１ａの値は、
（０，１），（１，２），（０，２），（１，３）とな
る。符号反転器３２は、例えば、８ｂｉｔの被乗数ＩＮ
１及び１ｂｉｔの第２の信号Ｓ３１ｂを入力し、第２の
信号Ｓ３１ｂが“０”のとき、被乗数ＩＮ１をそのまま
出力し、該第２の信号Ｓ３１ｂが“１”のとき、該被乗
数ＩＮ１の符号を反転して出力し、加算器１４の入力端
子Ａへ与える回路である。以上のように構成される乗算
回路では、被乗数ＩＮ１の値が０か、そうでないかによ
り積の計算方法が異なるので、以下、（１）被乗数ＩＮ
１≠０のときの動作と、（２）被乗数ＩＮ１＝０のとき
の動作を分けて説明する。

【００２７】（１） 被乗数ＩＮ１≠０のときの動作 図１２は、図１１の被乗数ＩＮ１≠０のときの例えば被
乗数ＩＮ１＝５５（＝“００１１０１１１”）と乗数Ｉ
Ｎ２＝１０３（＝“０１１００１１１”）との乗算動作
を示すタイムチャートである。このタイムチャートを参
照しつつ、図１１の乗算回路の動作を説明する。最初
に、図示しない初期化手段によってアキュムレータ１５
が“０”に初期化される。クロック信号ＣＫの最初（１
回目）の立上がりエッジの時刻ｔ１以降に、８ｂｉｔの
被乗数ＩＮ１＝５５（＝“００１１０１１１”）と乗数
ＩＮ２＝１０３（＝“０１１００１１１”）が入力され
る。入力手段３１では、８ｂｉｔの乗数ＩＮ２を入力す
ると、１ｂｉｔの信号Ｓ３１ｂ＝“０”と３ｂｉｔの信
号Ｓ３１ａ＝１を出力する。被乗数ＩＮ１は０でないの
で、これが“０”検出回路１１で検出されて“０”検出
信号Ｓ１１が乗算中常に“０”である。

【００２８】クロック信号ＣＫの１回目の立上がりエッ
ジの時刻ｔ１から２回目の立上がりエッジの時刻ｔ３ま
での間、“０”検出信号Ｓ１１及びＳ２２が共に“０”
であるので、以降の演算を継続する。入力手段３１から
出力される信号Ｓ３１ａの値が１のため、シフト手段２
３は、アキュムレータ１５の出力信号が１ｂｉｔシフト
した値（アキュムレータ１５の出力信号は全て“０”な
ので、この値は“０”である）を出力し、加算器１４の
入力端子Ｂに入力する。入力手段３１から出力される信
号Ｓ３１ｂは“０”のため、符号反転器３２は、被乗数
ＩＮ１をそのまま透過して“００００００００００１１
０１１１”を出力し、加算器１４の入力端子Ａに入力す
る。そのため、加算器１４の加算結果は、“０００００
０００００１１０１１１”である。よって、時刻ｔ３の
クロック信号ＣＫの立上がりエッジで、“００００００
００００１１０１１１”がアキュムレータ１５に取込ま
れる。

【００２９】クロック信号ＣＫの２回目の立上がりエッ
ジの時刻ｔ３から３回目の立上がりエッジの時刻ｔ５の
間、“０”検出信号Ｓ２２が“０”のため、以降の演算
が継続される。入力手段３１から出力される信号Ｓ３１
ａの値が２のため、シフト手段２３は、アキュムレータ
１５の出力信号を１ｂｉｔシフトした値（アキュムレー
タ１５の出力信号は“００００００００００１１０１１
１”なので、この値は“０００００００００１１０１１
１０”である）を出力し、加算器１４の入力端子Ｂに入
力する。入力手段３１から出力される信号Ｓ３１ｂが
“１”のため、符号反転器３２は、被乗数ＩＮ１の符号
を反転して“１１１１１１１１１１００１００１”を出
力し、加算器１４の入力端子Ａに入力する。そのため、
加算器１４の加算結果は、“００００００００１０１０
０１０１”となる。よって、時刻ｔ５のクロック信号Ｃ
Ｋの立上がりエッジで、“００００００００１０１００
１０１”がアキュムレータ１５に取込まれる。

【００３０】クロック信号ＣＫの３回目の立上がりエッ
ジの時刻ｔ５から４回目の立上がりエッジの時刻ｔ７ま
での間、“０”検出信号Ｓ２２が“０”であるので、以
降の演算が継続される。信号Ｓ３１ａの値が２のため、
シフト手段２３は、アキュムレータ１５の出力信号を２
ｂｉｔシフトした値（アキュムレータ１５の出力信号は
“００００００００１０１００１０１”なので、この値
は“００００００１０１００１０１００”である）を出
力し、加算器１４の入力端子Ｂに入力する。信号Ｓ３１
ｂが“０”のため、符号反転器３２は被乗数ＩＮ１をそ
のまま透過して“００００００００００１１０１１１”
を出力し、加算器１４の入力端子Ａに入力する。そのた
め、加算器１４の加算結果は、“００００００１０１１
００１０１１”である。よって、時刻ｔ７のクロック信
号ＣＫの立上がりエッジで、“００００００１０１１０
０１０１１”がアキュムレータ１５に取込まれる。

【００３１】クロック信号ＣＫの４回目の立上がりエッ
ジの時刻ｔ７から５回目の立上がりエッジの時刻ｔ９ま
での間、“０”検出信号Ｓ２２が“０”なので、以降の
演算が継続される。信号Ｓ３１ａの値が３のため、シフ
ト手段２３は、アキュムレータ１５の出力信号を３ｂｉ
ｔシフトした値（アキュムレータ１５の出力信号は“０
０００００１０１１００１０１１”なので、この値は
“０００１０１１００１０１１０００”である）を出力
し、加算器１４の入力端子Ｂに入力する。信号Ｓ３１ｂ
は“１”のため、符号反転器３２は、被乗数ＩＮ１の符
号を反転して“１１１１１１１１１１００１００１”を
出力し、加算器１４の入力端子Ａに入力する。そのた
め、加算器１４の加算結果は“０００１０１１０００１
００００１”となる。よって、時刻ｔ９のクロック信号
ＣＫの立上がりエッジで、“０００１０１１０００１０
０００１”がアキュムレータ１５に取込まれる。クロッ
ク信号ＣＫの５回目の立上がりエッジの時刻ｔ９から６
回目の立上がりエッジの時刻ｔ１１までの間、信号Ｓ３
１ａの値が０のため、“０”検出信号Ｓ２２が“１”と
なる。“０”検出信号Ｓ２２が“１”となると、例えば
加算器１４の動作が停止し、乗算動作が終了する。この
乗算結果ＯＵＴ（＝５６６５＝“０００１０１１０００
１００００１”）は、アキュムレータ１５に格納され
る。 （２） 被乗数ＩＮ１＝０のときの動作 被乗数ＩＮ１が０のときは、第１の実施形態と同様に、
“０”検出信号Ｓ１１が“１”となり、例えばアキュム
レータ１５が“０”に初期化され、以降の乗算が行われ
ずに終了する。乗算結果ＯＵＴを蓄えるアキュムレータ
１５の内容は０であるため、該乗算結果ＯＵＴと一致す
る。以上のように、この第３の実施形態では、符号反転
器３２を設けたので、第２の実施形態よりも乗算に必要
なサイクル数を減少でき、より乗算速度を高速にでき
る。

【００３２】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） 図９及び図１１のシフト手段２３は、任意の数
だけシフトできるとしたが、このシフト数を制限するこ
とによってハード量を減らすことができる。なお、ハー
ド量を減らすと乗算時間が長くなる。 （ｂ） 図９及び図１１において、“０”検出回路１１
は特に必要ではない。但し、“０”検出回路１１を省略
した場合、被乗数ＩＮ１が０のとき、乗算時間が長くな
る。 （ｃ） 図１、図９及び図１１において、“０”検出信
号Ｓ１１が“１”のとき、アキュムレータ１５を“０”
に初期化せずに、他の手段によって直ちに乗算動作を終
了させるような構成にしてもよい。

【００３３】

【発明の効果】以上詳細に説明したように、請求項１に
係る発明によれば、１サイクル毎に１ｂｉｔ分の加算を
行い、複数のサイクルで乗算を終了させる乗算回路にお
いて、出力制御手段を設けたので、被乗数が０であると
きには直ちに乗算を終了させることができる。これによ
り、少ないゲート量で乗算速度の速い乗算回路を得るこ
とができる。請求項２に係る発明によれば、加算手段に
よる加算とシフト手段によるシフトとの繰返しによる計
算を行うことにより、１サイクル毎に１ｂｉｔ分の加算
を行い、複数のサイクルで乗算を終了させるようにした
ので、請求項１の発明よりもより乗算を高速に行うこと
ができる。請求項３に係る発明によれば、入力手段、符
号反転手段及びシフト手段を設けたので、乗算に必要な
サイクル数をより減少でき、請求項２に係る発明よりも
より乗算速度を高速に行うことができる。請求項４及び
５に係る発明によれば、出力制御手段を設けたので、被
乗数が０があるときには直ちに演算を終了し、また被乗
数が０でないときも、乗算に必要なサイクル数を減少さ
せて乗算速度を向上できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す乗算回路の構成
図である。

【図２】乗算例を示す図である。

【図３】従来の乗算回路を示す構成図である。

【図４】従来の他の乗算回路を示す構成図である。

【図５】図１の“０”検出回路１１の回路図である。

【図６】図１の乗算手段１３の回路図である。

【図７】図１の被乗数ＩＮ１≠０のときのタイムチャー
トである。

【図８】図１の被乗数ＩＮ１＝０のときのタイムチャー
トである。

【図９】本発明の第２の実施形態を示す乗算回路の構成
図である。

【図１０】図９の被乗数ＩＮ１≠０のときのタイムチャ
ートである。

【図１１】本発明の第３の実施形態を示す乗算回路の構
成図である。

【図１２】図１１の被乗数ＩＮ１≠０のときのタイムチ
ャートである。

【符号の説明】

１１，２２ “０”検出回路 １２ シフトレジスタ １３ 乗算手段 １４ 加算器 １５ アキュムレータ ２１，３１ 入力手段 ２３ シフト手段 ３２ 符号反転器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数ビットの２進数でそれぞれ表現され
   た被乗数と乗数のうちの該複数ビットの乗数を入力し、
   １サイクル毎に該乗数の最上位ビット側から１ビットず
   つを取出して出力する選択手段と、 前記選択手段の出力信号と前記複数ビットの被乗数の全
   ビットとを乗算して複数ビットの乗算結果を出力する乗
   算手段と、 前記１サイクル毎に複数ビットの加算結果を更新しつつ
   記憶する記憶手段と、 前記記憶手段に記憶された１サイクル前の加算結果と前
   記乗算手段の出力信号とを前記１サイクル毎に加算して
   前記複数ビットの加算結果を求め、この加算結果を前記
   記憶手段に記憶させる加算手段と、 前記複数ビットの被乗数が全ビット“０”であるか否か
   を検出し、全ビット“０”の時には直ちに演算を終了さ
   せて全ビット“０”の最終乗算結果を出力させる出力制
   御手段とを、備えたことを特徴とする乗算回路。
2. 【請求項２】 複数ビットの２進数でそれぞれ表現され
   た被乗数と乗数のうちの該複数ビットの乗数を入力し、
   １サイクル毎に該乗数を最上位ビット側からビット毎に
   チェックし、該ビットが“１”ならば前の“１”であっ
   たビットからどれだけ離れているかを示す値を出力する
   入力手段と、 前記１サイクル毎に複数ビットの加算結果を更新しつつ
   記憶する記憶手段と、 前記記憶手段に記憶された１サイクル前の加算結果を、
   前記入力手段の出力信号で示されるビット数だけ最上位
   ビット側にシフトさせて出力するシフト手段と、 前記複数ビットの被乗数と前記シフト手段の出力信号と
   を前記１サイクル毎に加算して前記複数ビットの加算結
   果を求め、この加算結果を前記記憶手段に記憶させる加
   算手段とを、備えたことを特徴とする乗算回路。
3. 【請求項３】 複数ビットの２進数でそれぞれ表現され
   た被乗数と乗数のうちの該複数ビットの乗数を入力し、
   該乗数の各ビットを“１”，“０”，“−１”で表現し
   て“１”及び“−１”の数が最小になるように変換し、
   この変換結果を１サイクル毎に最上位ビット側からビッ
   ト毎にチェックし、該ビットが“１”又は“−１”なら
   ば前の“１”又は“−１”であったビットからどれだけ
   離れているかを示す第１の信号を出力し、かつ該ビット
   が“１”の時には“０”、“−１”の時には“１”を示
   す第２の信号を出力する入力手段と、 前記複数ビットの被乗数を入力し、前記第２の信号が
   “０”の時には該被乗数をそのまま出力し、該第２の信
   号が“１”の時には該被乗数の符号を反転して出力する
   符号反転手段と、 前記１サイクル毎に複数ビットの加算結果を更新しつつ
   記憶する記憶手段と、 前記記憶手段に記憶された１サイクル前の加算結果を、
   前記第１の信号で示されるビット数だけ最上位ビット側
   にシフトさせて出力するシフト手段と、 前記符号反転手段の出力信号と前記シフト手段の出力信
   号とを前記１サイクル毎に加算して前記複数ビットの加
   算結果を求め、この加算結果を前記記憶手段に記憶させ
   る加算手段とを、備えたことを特徴とする乗算回路。
4. 【請求項４】 請求項２又は３の乗算回路と、 前記複数ビットの被乗数が全ビット“０”であるか否か
   を検出し、全ビット“０”の時には直ちに演算を終了さ
   せて全ビット“０”の最終乗算結果を出力させる出力制
   御手段とを、備えたことを特徴とする乗算回路。
5. 【請求項５】 前記出力制御手段は、前記複数ビットの
   被乗数が全ビット“０”であるか否かを検出して全ビッ
   ト“０”の時には“０”検出信号を出力する“０”検出
   回路を有し、該“０”検出信号によって前記記憶手段の
   出力信号を全ビット“０”に初期化する構成にしたこと
   を特徴とする請求項１又は４記載の乗算回路。