JPH11203131A - データ語からｎビットを抽出する方法および装置 - Google Patents
データ語からｎビットを抽出する方法および装置Info
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- JPH11203131A JPH11203131A JP10308564A JP30856498A JPH11203131A JP H11203131 A JPH11203131 A JP H11203131A JP 10308564 A JP10308564 A JP 10308564A JP 30856498 A JP30856498 A JP 30856498A JP H11203131 A JPH11203131 A JP H11203131A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【課題】 データレジスタのｍ番目のビットによって始
まるｎビットのビットサイズを有している鎖状連結され
た２つのレジスタに記憶されているデータ語からｎビッ
ト（ｍ＜ｎ）を抽出するための方法を、６４ビットシフ
タを使用しないなどハードウェアコストを低減して実施
する。 【解決手段】 第１レジスタ１のｍ個の有意ビットを第
２レジスタ２のｍ個の有意ビットによって置換し、その
結果を１つのレジスタに記憶し、レジスタの内容をｍビ
ットだけ回転する（１０）。
まるｎビットのビットサイズを有している鎖状連結され
た２つのレジスタに記憶されているデータ語からｎビッ
ト（ｍ＜ｎ）を抽出するための方法を、６４ビットシフ
タを使用しないなどハードウェアコストを低減して実施
する。 【解決手段】 第１レジスタ１のｍ個の有意ビットを第
２レジスタ２のｍ個の有意ビットによって置換し、その
結果を１つのレジスタに記憶し、レジスタの内容をｍビ
ットだけ回転する（１０）。
Description
【０００１】
【発明の属する技術分野】本発明は、データを抽出する
ための方法および装置に関する。この種の方法および装
置は通例、いずれかの種類のマイクロプロセッサまたは
マイクロコントローラに使用されている。内部的に、デ
ータはマイクロプロセッサまたはマイクロコントローラ
のレジスタファイルの種々のレジスタにおいて表示され
る。３２ビットのマイクロプロセッサは１つのレジスタ
ファイルを有していることができる。この種のレジスタ
ファイルは、例えば３２個の３２ビット幅のレジスタを
含んでいる。数多くの目的にとって、特別なデータを表
示するために３２ビットでは十分ではない。それ故に、
例えば、１つの６４ビットレジスタを形成するために、
２つのレジスタが鎖状連結されている。６４ビットのこ
の特別なデータサイズを有しているデータの処理のため
に、特別なインストラクションが使用される。これらの
インストラクションの１つは所謂抽出インストラクショ
ンである。この抽出インストラクションとは、２つまた
はそれ以上の複数のレジスタによって表示されるデータ
語からある数のビットを抽出することができるようにす
るものである。この種のインストラクションは殊に、例
えばＤＳＰフィルタ累算の結果を正規化するために使用
される。
ための方法および装置に関する。この種の方法および装
置は通例、いずれかの種類のマイクロプロセッサまたは
マイクロコントローラに使用されている。内部的に、デ
ータはマイクロプロセッサまたはマイクロコントローラ
のレジスタファイルの種々のレジスタにおいて表示され
る。３２ビットのマイクロプロセッサは１つのレジスタ
ファイルを有していることができる。この種のレジスタ
ファイルは、例えば３２個の３２ビット幅のレジスタを
含んでいる。数多くの目的にとって、特別なデータを表
示するために３２ビットでは十分ではない。それ故に、
例えば、１つの６４ビットレジスタを形成するために、
２つのレジスタが鎖状連結されている。６４ビットのこ
の特別なデータサイズを有しているデータの処理のため
に、特別なインストラクションが使用される。これらの
インストラクションの１つは所謂抽出インストラクショ
ンである。この抽出インストラクションとは、２つまた
はそれ以上の複数のレジスタによって表示されるデータ
語からある数のビットを抽出することができるようにす
るものである。この種のインストラクションは殊に、例
えばＤＳＰフィルタ累算の結果を正規化するために使用
される。
【０００２】図１には、抽出インストラクションの効果
を表している模式図が示されている。参照番号１および
２は、単一の６４ビットデータレジスタを形成するため
に鎖状連結されているレジスタである。従って、各レジ
スタ１および２は、３２ビットの幅を有している。抽出
インストラクションは、６４ビット語の３２ビットを抽
出することができかつそれを演算の結果を表すレジスタ
３に記憶することができる。上述したように、抽出イン
ストラクションは、６４ビット値を形成するために２つ
のデータレジスタソースを鎖状連結して、６４ビット値
から３２個の連続するビットが抽出されるようにするも
のである。この種の演算は、ある数のビットの左方向へ
のシフトおよびそれに続く、シフト結果の最下位の３２
ビットの切り捨てと考えられる。ある数のビットの値
は、１つのデータレジスタまたは即値データから到来す
る。それ故に、この種のインストラクションは通例、６
４ビット値を含んでいるレジスタを指示している４つの
パラメータ、６４ビットレジスタ内の抽出語を位置の値
を指示している１つのパラメータ、および結果を書き込
むための１つのレジスタを有している。
を表している模式図が示されている。参照番号１および
２は、単一の６４ビットデータレジスタを形成するため
に鎖状連結されているレジスタである。従って、各レジ
スタ１および２は、３２ビットの幅を有している。抽出
インストラクションは、６４ビット語の３２ビットを抽
出することができかつそれを演算の結果を表すレジスタ
３に記憶することができる。上述したように、抽出イン
ストラクションは、６４ビット値を形成するために２つ
のデータレジスタソースを鎖状連結して、６４ビット値
から３２個の連続するビットが抽出されるようにするも
のである。この種の演算は、ある数のビットの左方向へ
のシフトおよびそれに続く、シフト結果の最下位の３２
ビットの切り捨てと考えられる。ある数のビットの値
は、１つのデータレジスタまたは即値データから到来す
る。それ故に、この種のインストラクションは通例、６
４ビット値を含んでいるレジスタを指示している４つの
パラメータ、６４ビットレジスタ内の抽出語を位置の値
を指示している１つのパラメータ、および結果を書き込
むための１つのレジスタを有している。
【０００３】上述したように、この種の抽出インストラ
クションは、数個のガードビットのために６４ビット累
算器が使用されている、デジタル信号プロセッサフィル
タ累算の結果を正規化するために使用することができ
る。計数先行サインインストラクションを使用すること
によって、６４ビット累算器内の位置の値を検出するこ
とができる。抽出インストラクションは、鎖状連結され
ている２つのソースに対して同じソースレジスタを使用
することによってマルチビット回転を実現するためにも
使用することができる。
クションは、数個のガードビットのために６４ビット累
算器が使用されている、デジタル信号プロセッサフィル
タ累算の結果を正規化するために使用することができ
る。計数先行サインインストラクションを使用すること
によって、６４ビット累算器内の位置の値を検出するこ
とができる。抽出インストラクションは、鎖状連結され
ている２つのソースに対して同じソースレジスタを使用
することによってマルチビット回転を実現するためにも
使用することができる。
【０００４】米国特許第５２９５２５０号明細書には、
バレルシフタを有するマイクロプロセッサが示されてい
る。バレルシフタは、語データにおける連続ビットスト
リングの抽出、挿入および比較を実施するためのマイク
ロプログラムによって制御されかつマイクロインストラ
クションによって操作されるシフトユニットとして用い
られる。
バレルシフタを有するマイクロプロセッサが示されてい
る。バレルシフタは、語データにおける連続ビットスト
リングの抽出、挿入および比較を実施するためのマイク
ロプログラムによって制御されかつマイクロインストラ
クションによって操作されるシフトユニットとして用い
られる。
【０００５】この種のインストラクションを実施するた
めに、通例、それぞれのレジスタのサイズを有している
シフタが必要である。図１においては、抽出されるべき
語はビット位置２１において始まりかつビット位置５３
において終了することを仮定している。それ故に、６４
ビットシフタは、６４ビットレジスタ１，２の内容を１
０ビットだけ左にシフトしかつその結果をレジスタ３に
記憶することが必要になる。米国特許第５２９５２５０
号明細書の図１には、この種の装置が示されており、そ
の際参照番号１０４はバレルシフタを表している。
めに、通例、それぞれのレジスタのサイズを有している
シフタが必要である。図１においては、抽出されるべき
語はビット位置２１において始まりかつビット位置５３
において終了することを仮定している。それ故に、６４
ビットシフタは、６４ビットレジスタ１，２の内容を１
０ビットだけ左にシフトしかつその結果をレジスタ３に
記憶することが必要になる。米国特許第５２９５２５０
号明細書の図１には、この種の装置が示されており、そ
の際参照番号１０４はバレルシフタを表している。
【０００６】
【発明が解決しようとする課題】６４ビットシフタは、
大量のシリコン領域を必要とする。それ故に本発明の課
題は、この種のインストラクションを実施するために要
求されるハードウェアを簡素化する、データ抽出方法お
よび装置を提供することである。
大量のシリコン領域を必要とする。それ故に本発明の課
題は、この種のインストラクションを実施するために要
求されるハードウェアを簡素化する、データ抽出方法お
よび装置を提供することである。
【０００７】
【課題を解決するための手段】この課題は、データ語が
２つの鎖状連結されたレジスタに記憶されていて、第１
レジスタのｍ個の有意ビットを第２レジスタのｍ個の有
意ビットによって置換することによって解決される。そ
れから、結果がレジスタに記憶されかつ内容がｍビット
だけ左方向に回転される。
２つの鎖状連結されたレジスタに記憶されていて、第１
レジスタのｍ個の有意ビットを第２レジスタのｍ個の有
意ビットによって置換することによって解決される。そ
れから、結果がレジスタに記憶されかつ内容がｍビット
だけ左方向に回転される。
【０００８】それぞれがデータレジスタのｍ番目のビッ
トによって始まるｎビットのビットサイズを有してお
り、ただしｍはｎより小さい、２つの鎖状連結されたレ
ジスタに記憶されているデータ語からｎビットを抽出す
るための装置は、データ語を含んでいる第１および第２
のレジスタと、抽出されたデータのスタート位置を指示
している第３のレジスタと、第１レジスタのｍ個の有意
ビットを第２レジスタのｍ個の有意ビットに置換するた
めの論理結合回路とを有している。論理結合回路は、こ
れらレジスタに接続されている。更に、ｎビットシフト
前送り／回転手段が設けられておりかつ論理結合レジス
タに接続されている。
トによって始まるｎビットのビットサイズを有してお
り、ただしｍはｎより小さい、２つの鎖状連結されたレ
ジスタに記憶されているデータ語からｎビットを抽出す
るための装置は、データ語を含んでいる第１および第２
のレジスタと、抽出されたデータのスタート位置を指示
している第３のレジスタと、第１レジスタのｍ個の有意
ビットを第２レジスタのｍ個の有意ビットに置換するた
めの論理結合回路とを有している。論理結合回路は、こ
れらレジスタに接続されている。更に、ｎビットシフト
前送り／回転手段が設けられておりかつ論理結合レジス
タに接続されている。
【０００９】本発明は、いずれの付加的なハードウェア
も、殊に６４ビットシフタを必要とすることなく、上述
の抽出インストラクションを実現するために、マイクロ
プロセッサの算術論理ユニットの既存のリソースを使用
するのである。
も、殊に６４ビットシフタを必要とすることなく、上述
の抽出インストラクションを実現するために、マイクロ
プロセッサの算術論理ユニットの既存のリソースを使用
するのである。
【００１０】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１１】図２には、抽出インストラクションを実現
するために必要であるエレメントを含んでいるブロック
線図が示されている。２つの３２ビットレジスタ１およ
び２は鎖状連結されておりかつ１つの６ビットレジスタ
を形成している。別のレジスタ４が設けられており、こ
れは、６４ビットレジスタの間の、抽出されるべきであ
る３２ビットデータ語の位置を指示している定数を含ん
でいる。３つすべてのレジスタ１，２および４は、論理
結合回路１１に接続されている。論理結合回路１１はマ
スク発生器６を含んでおり、その入力側はレジスタ４に
接続されている。更に、２つのＡＮＤ演算子５および７
が設けられている。ＡＮＤ演算子５は２つの入力側を有
しており、第１の入力側はレジスタ１に接続されており
かつ第２の入力側はマスク発生器６の出力側に接続され
ている。第２のＡＮＤ演算子７も２つの入力側を有して
いる。ＡＮＤ演算子７の第１の入力側はレジスタ２に接
続されており、第２の入力側はインバータ８の出力側に
接続されており、インバータの入力側はマスク発生器６
の出力側に接続されている。更に、２つの入力側と１つ
の出力側とを有している１つのＯＲ演算子９が設けられ
ている。ＯＲ演算子９の第１入力側は、ＡＮＤ演算子５
の出力側に接続されておりかつＯＲ演算子９の第２入力
側は、ＡＮＤ演算子７の出力側に接続されている。ＯＲ
演算子９の出力側は論理結合回路１１の出力側を形成し
ている。１つの入力側と、１つの出力側と、１つの制御
入力側とを有しているシフト／回転レジスタ１０が設け
られている。このシフト／回転レジスタは例えばバレル
シフタとすることができる。シフト／回転レジスタ１０
の入力側はＯＲ演算子９の出力側に接続されている。シ
フト／回転レジスタ１０の制御入力側はレジスタ４の出
力側に接続されている。更に、シフト／回転レジスタ１
０の出力側に接続されておりかつ抽出演算の結果を含ん
でいるレジスタ３が設けられている。
するために必要であるエレメントを含んでいるブロック
線図が示されている。２つの３２ビットレジスタ１およ
び２は鎖状連結されておりかつ１つの６ビットレジスタ
を形成している。別のレジスタ４が設けられており、こ
れは、６４ビットレジスタの間の、抽出されるべきであ
る３２ビットデータ語の位置を指示している定数を含ん
でいる。３つすべてのレジスタ１，２および４は、論理
結合回路１１に接続されている。論理結合回路１１はマ
スク発生器６を含んでおり、その入力側はレジスタ４に
接続されている。更に、２つのＡＮＤ演算子５および７
が設けられている。ＡＮＤ演算子５は２つの入力側を有
しており、第１の入力側はレジスタ１に接続されており
かつ第２の入力側はマスク発生器６の出力側に接続され
ている。第２のＡＮＤ演算子７も２つの入力側を有して
いる。ＡＮＤ演算子７の第１の入力側はレジスタ２に接
続されており、第２の入力側はインバータ８の出力側に
接続されており、インバータの入力側はマスク発生器６
の出力側に接続されている。更に、２つの入力側と１つ
の出力側とを有している１つのＯＲ演算子９が設けられ
ている。ＯＲ演算子９の第１入力側は、ＡＮＤ演算子５
の出力側に接続されておりかつＯＲ演算子９の第２入力
側は、ＡＮＤ演算子７の出力側に接続されている。ＯＲ
演算子９の出力側は論理結合回路１１の出力側を形成し
ている。１つの入力側と、１つの出力側と、１つの制御
入力側とを有しているシフト／回転レジスタ１０が設け
られている。このシフト／回転レジスタは例えばバレル
シフタとすることができる。シフト／回転レジスタ１０
の入力側はＯＲ演算子９の出力側に接続されている。シ
フト／回転レジスタ１０の制御入力側はレジスタ４の出
力側に接続されている。更に、シフト／回転レジスタ１
０の出力側に接続されておりかつ抽出演算の結果を含ん
でいるレジスタ３が設けられている。
【００１２】この有利な実施例において、抽出インスト
ラクションは、ニーモニックＤＥＸＴＲおよびこれに続
く４つのパラメータによって表示することができる。第
１のパラメータは、その中に結果を書き込む目標レジス
タを指示している。第２および第３のパラメータは、６
４ビットを形成する２つのレジスタを指示している。第
４のパラメータは、６４ビットレジスタ内の３２ビット
語の位置を指示するレジスタまたは定数とすることがで
きる。本発明による抽出インストラクションの動作を説
明するために、レジスタは次の内容を有しているものと
仮定する：レジスタ１＝「Ａ５３７Ａ５４９」；レジス
タ２＝「Ｂ０Ｂ０Ｂ０Ｂ０」；レジスタ４＝「００００
０００Ａ」。レジスタの内容はすべて、１６進数であ
る。各レジスタは３２ビット幅であるので、レジスタ４
の最下位５ビットだけがこの実施例においては使用され
る。レジスタ４におけるシフト値は１０であるので、レ
ジスタ３に書き込まれる結果は６４ビットレジスタ１お
よび２の３２ビットに等しく、それは、最上位ビットと
してビット５３で始まりかつ最下位ビットとしてビット
２１で終了する。
ラクションは、ニーモニックＤＥＸＴＲおよびこれに続
く４つのパラメータによって表示することができる。第
１のパラメータは、その中に結果を書き込む目標レジス
タを指示している。第２および第３のパラメータは、６
４ビットを形成する２つのレジスタを指示している。第
４のパラメータは、６４ビットレジスタ内の３２ビット
語の位置を指示するレジスタまたは定数とすることがで
きる。本発明による抽出インストラクションの動作を説
明するために、レジスタは次の内容を有しているものと
仮定する：レジスタ１＝「Ａ５３７Ａ５４９」；レジス
タ２＝「Ｂ０Ｂ０Ｂ０Ｂ０」；レジスタ４＝「００００
０００Ａ」。レジスタの内容はすべて、１６進数であ
る。各レジスタは３２ビット幅であるので、レジスタ４
の最下位５ビットだけがこの実施例においては使用され
る。レジスタ４におけるシフト値は１０であるので、レ
ジスタ３に書き込まれる結果は６４ビットレジスタ１お
よび２の３２ビットに等しく、それは、最上位ビットと
してビット５３で始まりかつ最下位ビットとしてビット
２１で終了する。
【００１３】次に、図２のハードウェアの動作をステッ
プ毎に説明する。レジスタ４の内容がマスク発生器６に
供給され、マスク発生器が「００３ＦＦＦＦ」を含んで
いるマスクを発生する。換言すれば、最初の１０個の最
上位ビットは０にセットされておりかつビットの残りは
１にセットされる。このマスクは、レジスタ１の内容と
ＡＮＤをとられて、「００３７Ａ５４９」を形成し、一
方「ＦＦＣ０００００」となる、マスクの反転はレジス
タ２とＡＮＤをとられて、「Ｂ０８０００００」を形成
する。それから２つのＡＮＤ演算子５および７の出力側
において取り出されるこれら２つの即値結果はＯＲ演算
子９によってＯＲをとられて、「Ｂ０Ｂ７Ａ５４９」を
形成する。それからＯＲ演算子９の出力側において取り
出されるこの即値結果はシフト／回転レジスタ１０に供
給される。シフト／回転レジスタ１０は、この実施例で
は、シフト／回転レジスタ１０が１０回左方向にシフト
されるべきであることを指示している、レジスタ４の内
容によって制御される。適正な動作を実施するために、
シフト／回転レジスタは回転レジスタとして動作し、そ
れは制御入力側によって指示される回数だけ左方向に内
容を回転する。換言すれば、３２ビット回転レジスタ１
０は、結果「ＤＥ９５２６Ｃ２」を生成し、これはレジ
スタ３に記憶される。
プ毎に説明する。レジスタ４の内容がマスク発生器６に
供給され、マスク発生器が「００３ＦＦＦＦ」を含んで
いるマスクを発生する。換言すれば、最初の１０個の最
上位ビットは０にセットされておりかつビットの残りは
１にセットされる。このマスクは、レジスタ１の内容と
ＡＮＤをとられて、「００３７Ａ５４９」を形成し、一
方「ＦＦＣ０００００」となる、マスクの反転はレジス
タ２とＡＮＤをとられて、「Ｂ０８０００００」を形成
する。それから２つのＡＮＤ演算子５および７の出力側
において取り出されるこれら２つの即値結果はＯＲ演算
子９によってＯＲをとられて、「Ｂ０Ｂ７Ａ５４９」を
形成する。それからＯＲ演算子９の出力側において取り
出されるこの即値結果はシフト／回転レジスタ１０に供
給される。シフト／回転レジスタ１０は、この実施例で
は、シフト／回転レジスタ１０が１０回左方向にシフト
されるべきであることを指示している、レジスタ４の内
容によって制御される。適正な動作を実施するために、
シフト／回転レジスタは回転レジスタとして動作し、そ
れは制御入力側によって指示される回数だけ左方向に内
容を回転する。換言すれば、３２ビット回転レジスタ１
０は、結果「ＤＥ９５２６Ｃ２」を生成し、これはレジ
スタ３に記憶される。
【００１４】有利な実施例によるこの解決法は３２ビッ
トシフタとマスク発生器しか使用しないので、実現およ
び抽出インストラクションが影響する領域は軽減され
る。６４ビットシフタを使用する解決法に比べて、本発
明によるこの解決法は、シリコン領域は１／２しか使用
しない。ロジックも僅かしか使用されないので、過渡的
な電力消費が低減される。本発明の別の利点は、シフタ
が小さいため実行がより早くなることにある。というの
は、バレルシフタを形成するためにマルチプレクサ段の
若干のレベルしか使用されないからである。
トシフタとマスク発生器しか使用しないので、実現およ
び抽出インストラクションが影響する領域は軽減され
る。６４ビットシフタを使用する解決法に比べて、本発
明によるこの解決法は、シリコン領域は１／２しか使用
しない。ロジックも僅かしか使用されないので、過渡的
な電力消費が低減される。本発明の別の利点は、シフタ
が小さいため実行がより早くなることにある。というの
は、バレルシフタを形成するためにマルチプレクサ段の
若干のレベルしか使用されないからである。
【図１】抽出インストラクションを説明する模式図であ
る。
る。
【図２】本発明の抽出インストラクションを実施するた
めに必要とされるハードウェアを示すブロック線図であ
る。
めに必要とされるハードウェアを示すブロック線図であ
る。
１，２ ３２ビットレジスタ、 ３ 書き込みレジス
タ、 ４ 指示レジスタ、 ５，７ ＡＮＤ演算子、
６ マスク発生器、 ９ ＯＲ演算子、 １０シフト／
回転レジスタ、 １１ 論理結合回路
タ、 ４ 指示レジスタ、 ５，７ ＡＮＤ演算子、
６ マスク発生器、 ９ ＯＲ演算子、 １０シフト／
回転レジスタ、 １１ 論理結合回路
Claims (5)
- 【請求項１】 ２つの鎖状連結されたレジスタに記憶さ
れている１つのデータ語からｎビットを抽出するための
方法であって、それぞれのレジスタはデータレジスタの
ｍ番目のビットによって始まるｎビットのビットサイズ
を有しており、ここでｍはｎより小さいという形式の方
法において、第１のレジスタのｍ個の有意ビットを第２
レジスタのｍ個の有意ビットによって置換し、その結果
を１つのレジスタに記憶し、かつ前記レジスタの内容を
ｍビットだけ回転することを特徴とするデータ語からｎ
ビットを抽出する方法。 - 【請求項２】 前記ｍ個の有意ビットの置換は次のステ
ップを有している、即ち第１の種類のｍ個のビットと第
２の種類のｍ−ｎ個のビットを有しているマスクを発生
し、前記マスクをブール演算によって第１のレジスタと
結合し、反転されたマスクをブール演算によって第２の
レジスタと結合し、かつ前記２つのレジスタをブール演
算によって結合する請求項１記載のデータ語からｎビッ
トを抽出する方法。 - 【請求項３】 ２つの鎖状連結されたレジスタに記憶さ
れている１つのデータ語からｎビットを抽出するための
装置であって、それぞれのレジスタはデータレジスタの
ｍ番目のビットによって始まるｎビットのビットサイズ
を有しており、ここでｍはｎより小さいという形式の装
置において、データ語を含んでいる第１および第２のレ
ジスタを備え、、抽出されるデータのスタート位置を指
示している第３のレジスタを備え、第１のレジスタのｍ
個の有意ビットを第２のレジスタのｍ個の有意ビットと
置換するための論理結合回路を備え、該論理結合回路は
複数の入力側および１つの出力側を有しており、該論理
結合回路の入力側は前記複数のレジスタに接続されてお
り、かつ１つの入力側および１つの出力側を有している
ｎビットシフト／回転手段を備え、前記入力側は前記論
理結合レジスタの前記出力側に接続されていることを特
徴とするデータ語からｎビットを抽出するための装置。 - 【請求項４】 前記論理回路は次の構成要素を有してい
る：入力側が前記指示レジスタに接続されている１つの
入力側および１つの出力側を有しているマスク発生器、
複数の入力側が前記第１のレジスタおよび前記マスク発
生器の前記出力側に接続されている、複数の入力側およ
び１つの出力側を有している第１のＡＮＤ演算子、一方
の入力側が前記第２のレジスタに接続されておりかつ他
方の入力側に前記マスク発生器の反転された出力信号が
供給される、複数の入力側および１つの出力側を有して
いる第２のＡＮＤ演算子、それぞれの入力側が前記第１
のＡＮＤ演算子および第２のＡＮＤ演算子に接続されて
いる、複数の入力側および１つの出力側を有しているＯ
Ｒ演算子、制御入力側が前記指示レジスタに接続されて
おり、入力側が前記ＯＲ演算子の前記出力側に接続され
ている、１つの入力側、１つの出力側および１つの制御
入力側を有しているシフト／回転手段請求項３記載のデ
ータ語からｎビットを抽出するための装置。 - 【請求項５】 前記ブール演算子および前記シフト／回
転手段は、マイクロプロセッサの算術論理ユニットの部
分である請求項４記載のデータ語からｎビットを抽出す
るための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/961384 | 1997-10-30 | ||
| US08/961,384 US6052522A (en) | 1997-10-30 | 1997-10-30 | Method and apparatus for extracting data stored in concatenated registers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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