JPH11203155A - データ記憶装置 - Google Patents
データ記憶装置Info
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- JPH11203155A JPH11203155A JP10017839A JP1783998A JPH11203155A JP H11203155 A JPH11203155 A JP H11203155A JP 10017839 A JP10017839 A JP 10017839A JP 1783998 A JP1783998 A JP 1783998A JP H11203155 A JPH11203155 A JP H11203155A
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Abstract
(57)【要約】
【課題】伝送したデータ数と送信処理を完了したデータ
数を比較し、データ伝送順序の正否を判定することを可
能とするデータ記憶装置を提供するものである。 【解決手段】データの制御を行う処理装置と、通信の制
御を行う処理装置と、データを記録または再生するため
の主メモリと、データ数および異常発生の有無を伝達す
るための双方向メモリと、処理装置がメモリのオフセッ
トを記憶するインデックスレジスタとを、設けて成るも
のである。
数を比較し、データ伝送順序の正否を判定することを可
能とするデータ記憶装置を提供するものである。 【解決手段】データの制御を行う処理装置と、通信の制
御を行う処理装置と、データを記録または再生するため
の主メモリと、データ数および異常発生の有無を伝達す
るための双方向メモリと、処理装置がメモリのオフセッ
トを記憶するインデックスレジスタとを、設けて成るも
のである。
Description
【０００１】
【発明の属する技術分野】本発明はデータを記憶するデ
ータ記憶装置に関するものである。
ータ記憶装置に関するものである。
【０００２】
【従来の技術】従来のデータ記憶装置の構成例を図３に
示す。図３において、１１はデータ処理装置、１２は通
信処理装置、２は主メモリ、３１、３２は双方向メモ
リ、４１、４２、４３、４４はインデックスレジスタ、
５は通信インターフェースを示す。説明の便宜上、主メ
モリ２の内部メモリ数をｍ、先頭アドレスをＭＭ＋０と
し、以下のアドレスをオフセットを更新してＭＭ＋１、
ＭＭ＋２、・・・、ＭＭ＋ｍと示す。同様に双方向メモ
リ３１の内部メモリ数をｎ、先頭アドレスをＤＭ＋０と
し、以下のアドレスをオフセットを更新してＤＭ＋１、
ＤＭ＋２、・・・、ＤＭ＋ｎと示す。ここで、主メモリ
２の内部メモリ数ｍと双方向メモリ３１の内部メモリ数
ｎの関係はｍ＞ｎであるとする。また、双方向メモリ３
２をＤＦ、インデックスレジスタ４１をＸ１、４２をＹ
１、４３をＸ２、４４をＹ２、通信インターフェース５
をＣＯＭと示す。
示す。図３において、１１はデータ処理装置、１２は通
信処理装置、２は主メモリ、３１、３２は双方向メモ
リ、４１、４２、４３、４４はインデックスレジスタ、
５は通信インターフェースを示す。説明の便宜上、主メ
モリ２の内部メモリ数をｍ、先頭アドレスをＭＭ＋０と
し、以下のアドレスをオフセットを更新してＭＭ＋１、
ＭＭ＋２、・・・、ＭＭ＋ｍと示す。同様に双方向メモ
リ３１の内部メモリ数をｎ、先頭アドレスをＤＭ＋０と
し、以下のアドレスをオフセットを更新してＤＭ＋１、
ＤＭ＋２、・・・、ＤＭ＋ｎと示す。ここで、主メモリ
２の内部メモリ数ｍと双方向メモリ３１の内部メモリ数
ｎの関係はｍ＞ｎであるとする。また、双方向メモリ３
２をＤＦ、インデックスレジスタ４１をＸ１、４２をＹ
１、４３をＸ２、４４をＹ２、通信インターフェース５
をＣＯＭと示す。
【０００３】図３の動作をデータ制御部と通信制御部に
分け、図４のフローチャートを用いて説明すると次の如
くである。ただし、双方向メモリＤＦの初期値は０とす
る。データ制御部のデータ処理装置１１は主メモリ２の
オフセットを記憶するためのインデックスレジスタＸ１
を０にし、主メモリ２の先頭アドレスＭＭ＋０からアク
セスできるようにする。次にデータを双方向メモリ３１
にデータを書き込んだことを示す双方向メモリＤＦの値
が１である場合、通信制御部の処理が完了していないも
のとして待ち状態になるが、ＤＦの初期値は０であるの
でこの時点では次にデータ処理装置１１は双方向メモリ
３１のオフセットを記憶するためのインデックスレジス
タＹ１を０にし、双方向メモリ３１の先頭アドレスＤＭ
＋０からアクセスできるようにする。データ処理装置１
１は主メモリ２のアドレスＭＭ＋０のデータを読みだ
し、双方向メモリ３１のアドレスＤＭ＋０に書き込む。
Ｘ１、Ｙ１のそれぞれ元の値に１を加算及び記憶し、ま
ずＸ１の値が主メモリ２の全メモリ数すなわちｍに達
し、双方向メモリ３１へのデータ伝送が全て完了したか
どうか判定する。
分け、図４のフローチャートを用いて説明すると次の如
くである。ただし、双方向メモリＤＦの初期値は０とす
る。データ制御部のデータ処理装置１１は主メモリ２の
オフセットを記憶するためのインデックスレジスタＸ１
を０にし、主メモリ２の先頭アドレスＭＭ＋０からアク
セスできるようにする。次にデータを双方向メモリ３１
にデータを書き込んだことを示す双方向メモリＤＦの値
が１である場合、通信制御部の処理が完了していないも
のとして待ち状態になるが、ＤＦの初期値は０であるの
でこの時点では次にデータ処理装置１１は双方向メモリ
３１のオフセットを記憶するためのインデックスレジス
タＹ１を０にし、双方向メモリ３１の先頭アドレスＤＭ
＋０からアクセスできるようにする。データ処理装置１
１は主メモリ２のアドレスＭＭ＋０のデータを読みだ
し、双方向メモリ３１のアドレスＤＭ＋０に書き込む。
Ｘ１、Ｙ１のそれぞれ元の値に１を加算及び記憶し、ま
ずＸ１の値が主メモリ２の全メモリ数すなわちｍに達
し、双方向メモリ３１へのデータ伝送が全て完了したか
どうか判定する。
【０００４】主メモリ２の全メモリ数分のデータ伝送が
未完の場合は次にＹ１の値が双方向メモリ３１の全メモ
リ数すなわちｎに達し、双方向メモリ３１が１度に伝送
できる分のデータの書き込みが完了したかどうか判定す
る。ｎ個のデータ伝送が未完の場合はｎ個のデータの書
き込みが完了するまで繰り返し処理を行う。ｎ個のデー
タ伝送が完了した場合は次にＤＦに１を書き込み、ＤＦ
が０、すなわち通信制御部の処理が完了するまで待ち状
態になる。ＤＦが０になった後は主メモリ２の全データ
数分すなわちｍ個のデータ伝送が完了するまで繰り返し
処理を行う。ｍ個のデータ伝送が完了した場合はＤＦに
１を書き込み、データ制御部の処理を終了する。
未完の場合は次にＹ１の値が双方向メモリ３１の全メモ
リ数すなわちｎに達し、双方向メモリ３１が１度に伝送
できる分のデータの書き込みが完了したかどうか判定す
る。ｎ個のデータ伝送が未完の場合はｎ個のデータの書
き込みが完了するまで繰り返し処理を行う。ｎ個のデー
タ伝送が完了した場合は次にＤＦに１を書き込み、ＤＦ
が０、すなわち通信制御部の処理が完了するまで待ち状
態になる。ＤＦが０になった後は主メモリ２の全データ
数分すなわちｍ個のデータ伝送が完了するまで繰り返し
処理を行う。ｍ個のデータ伝送が完了した場合はＤＦに
１を書き込み、データ制御部の処理を終了する。
【０００５】通信制御部のデータ処理装置１２はまず送
信データ数を計数するためのインデックスレジスタＸ２
を０にし、次にＤＦが０すなわちデータ制御部からデー
タ伝送がない場合は伝送が行われるまで待ち状態にな
る。ＤＦが１になると次に双方向メモリ３１のオフセッ
トを記憶するためのインデックスレジスタＹ２を０に
し、双方向メモリ３１の先頭アドレスＤＭ＋０からアク
セスできるようにする。通信処理装置１２は双方向メモ
リ３１のアドレスＤＭ＋０のデータを読みだし、通信イ
ンターフェースＣＯＭに書き込み、データの送信を行
う。Ｘ２、Ｙ２のそれぞれ元の値に１を加算及び記憶
し、まずＸ２の値が主メモリ２の全メモリ数すなわちｍ
に達し、通信インターフェースＣＯＭへのデータ書き込
みが全て完了したかどうか判定する。
信データ数を計数するためのインデックスレジスタＸ２
を０にし、次にＤＦが０すなわちデータ制御部からデー
タ伝送がない場合は伝送が行われるまで待ち状態にな
る。ＤＦが１になると次に双方向メモリ３１のオフセッ
トを記憶するためのインデックスレジスタＹ２を０に
し、双方向メモリ３１の先頭アドレスＤＭ＋０からアク
セスできるようにする。通信処理装置１２は双方向メモ
リ３１のアドレスＤＭ＋０のデータを読みだし、通信イ
ンターフェースＣＯＭに書き込み、データの送信を行
う。Ｘ２、Ｙ２のそれぞれ元の値に１を加算及び記憶
し、まずＸ２の値が主メモリ２の全メモリ数すなわちｍ
に達し、通信インターフェースＣＯＭへのデータ書き込
みが全て完了したかどうか判定する。
【０００６】主メモリ２の全メモリ数分のデータ伝送が
未完の場合は次にＹ２の値が双方向メモリ３１の全メモ
リ数すなわちｎに達し、双方向メモリ３１が１度に伝送
できる分のデータの読みだしが完了したかどうか判定す
る。ｎ個のデータ伝送が未完の場合はｎ個のデータの読
みだしが完了するまで繰り返し処理を行う。ｎ個のデー
タ伝送が完了した場合は次にＤＦに０を書き込み、ＤＦ
が１、すなわちデータ制御部から再び双方向メモリ３１
へのデータ書き込みが完了するまで待ち状態になる。Ｄ
Ｆが１になった後は主メモリ２の全データ数ｍ個のデー
タ伝送が完了するまで繰り返し処理を行う。ｍ個のデー
タ伝送が完了した場合はＤＦに０を書き込み、通信制御
部の処理を終了する。以上の処理を行うことによりデー
タを伝送するための媒体より数の多いデータを伝達し、
送信することができる。
未完の場合は次にＹ２の値が双方向メモリ３１の全メモ
リ数すなわちｎに達し、双方向メモリ３１が１度に伝送
できる分のデータの読みだしが完了したかどうか判定す
る。ｎ個のデータ伝送が未完の場合はｎ個のデータの読
みだしが完了するまで繰り返し処理を行う。ｎ個のデー
タ伝送が完了した場合は次にＤＦに０を書き込み、ＤＦ
が１、すなわちデータ制御部から再び双方向メモリ３１
へのデータ書き込みが完了するまで待ち状態になる。Ｄ
Ｆが１になった後は主メモリ２の全データ数ｍ個のデー
タ伝送が完了するまで繰り返し処理を行う。ｍ個のデー
タ伝送が完了した場合はＤＦに０を書き込み、通信制御
部の処理を終了する。以上の処理を行うことによりデー
タを伝送するための媒体より数の多いデータを伝達し、
送信することができる。
【０００７】
【発明が解決しようとする課題】しかしながらこの装置
においては、通信処理装置１２はデータ処理装置１１か
ら双方向メモリＤＦを介してデータ伝送があったことの
みを伝達されるので、外乱等により通信処理装置１２と
データ処理装置１１の間で同調がとれなくなった場合、
たとえばデータ処理装置１１が伝送したデータ数が２ｎ
であるのに通信処理装置１２では送信処理を完了したデ
ータ数がｎであると判定された場合、データの送信が正
常に行われなくなるが、その異常を判定することは不可
能である。本発明は上述した点に鑑みて創案されたもの
で、その目的とするところは、これらの欠点を解決する
データ記憶装置を提供することにある。
においては、通信処理装置１２はデータ処理装置１１か
ら双方向メモリＤＦを介してデータ伝送があったことの
みを伝達されるので、外乱等により通信処理装置１２と
データ処理装置１１の間で同調がとれなくなった場合、
たとえばデータ処理装置１１が伝送したデータ数が２ｎ
であるのに通信処理装置１２では送信処理を完了したデ
ータ数がｎであると判定された場合、データの送信が正
常に行われなくなるが、その異常を判定することは不可
能である。本発明は上述した点に鑑みて創案されたもの
で、その目的とするところは、これらの欠点を解決する
データ記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】つまり、その目的を達成
するための手段は、 １）請求項１において、データの制御を行うためのデー
タ処理装置と、データを記録または再生するための複数
の主メモリと、前記データ処理装置がデータを記憶する
メモリのオフセットを記録または再生するためのインデ
ックスレジスタと、データを伝達するための複数の双方
向メモリと、前記データ処理装置がデータを伝達するた
めの双方向メモリのオフセットを記録または再生するた
めのインデックスレジスタと、データの数量を伝達する
ための双方向メモリと、通信の制御を行うための通信処
理装置と、該通信処理装置がデータを伝達するための双
方向メモリのオフセットを記録または再生するためのイ
ンデックスレジスタと、前記通信処理装置が通信処理を
完了したデータの数量を記録または再生するためのイン
デックスレジスタとからなり、通信処理装置が伝達され
たデータの数量と通信処理の完了したデータの数量を比
較することによりデータ伝達順序の正否を判定するよう
構成したことを特徴とするデータ記憶装置である。
するための手段は、 １）請求項１において、データの制御を行うためのデー
タ処理装置と、データを記録または再生するための複数
の主メモリと、前記データ処理装置がデータを記憶する
メモリのオフセットを記録または再生するためのインデ
ックスレジスタと、データを伝達するための複数の双方
向メモリと、前記データ処理装置がデータを伝達するた
めの双方向メモリのオフセットを記録または再生するた
めのインデックスレジスタと、データの数量を伝達する
ための双方向メモリと、通信の制御を行うための通信処
理装置と、該通信処理装置がデータを伝達するための双
方向メモリのオフセットを記録または再生するためのイ
ンデックスレジスタと、前記通信処理装置が通信処理を
完了したデータの数量を記録または再生するためのイン
デックスレジスタとからなり、通信処理装置が伝達され
たデータの数量と通信処理の完了したデータの数量を比
較することによりデータ伝達順序の正否を判定するよう
構成したことを特徴とするデータ記憶装置である。
【０００９】２）請求項２において、データの制御を行
うためのデータ処理装置と、データを記録または再生す
るための複数の主メモリと、前記データ処理装置がデー
タを記憶するメモリのオフセットを記録または再生する
ためのインデックスレジスタと、データを伝達するため
の複数の双方向メモリと、前記データ処理装置がデータ
を伝達するための双方向メモリのオフセットを記録また
は再生するためのインデックスレジスタと、データの数
量を伝達するための双方向メモリと、通信の制御を行う
ための通信処理装置と、該通信処理装置がデータを伝達
するための双方向メモリのオフセットを記録または再生
するためのインデックスレジスタと、前記通信処理装置
が通信処理を完了したデータの数量を記録または再生す
るためのインデックスレジスタと、前記通信処理装置が
データ処理装置に異常の発生を伝達するための双方向メ
モリとからなり、通信処理装置が伝達されたデータの数
量と通信処理の完了したデータの数量を比較することに
よりデータ伝達順序の正否を判定し、双方向メモリを介
してデータ処理装置に異常の発生を伝達するよう構成し
たことを特徴とするデータ記憶装置である。
うためのデータ処理装置と、データを記録または再生す
るための複数の主メモリと、前記データ処理装置がデー
タを記憶するメモリのオフセットを記録または再生する
ためのインデックスレジスタと、データを伝達するため
の複数の双方向メモリと、前記データ処理装置がデータ
を伝達するための双方向メモリのオフセットを記録また
は再生するためのインデックスレジスタと、データの数
量を伝達するための双方向メモリと、通信の制御を行う
ための通信処理装置と、該通信処理装置がデータを伝達
するための双方向メモリのオフセットを記録または再生
するためのインデックスレジスタと、前記通信処理装置
が通信処理を完了したデータの数量を記録または再生す
るためのインデックスレジスタと、前記通信処理装置が
データ処理装置に異常の発生を伝達するための双方向メ
モリとからなり、通信処理装置が伝達されたデータの数
量と通信処理の完了したデータの数量を比較することに
よりデータ伝達順序の正否を判定し、双方向メモリを介
してデータ処理装置に異常の発生を伝達するよう構成し
たことを特徴とするデータ記憶装置である。
【００１０】その作用は、かかる解決手段により、通信
の制御を行う処理装置が伝送されたデータ数と通信処理
を完了したデータ数を比較することにより、伝送された
データの順序が正常であるか否かを判定することができ
る。以下、本発明の一実施例を図面に基づいて詳述す
る。
の制御を行う処理装置が伝送されたデータ数と通信処理
を完了したデータ数を比較することにより、伝送された
データの順序が正常であるか否かを判定することができ
る。以下、本発明の一実施例を図面に基づいて詳述す
る。
【００１１】
【発明の実施の形態】図１は本発明の請求項１又は２記
載の一実施例を図３に類して示したブロック図で、１
１’はデータ処理装置、１２’は通信処理装置、２は主
メモリ、３１、３２’、３３は双方向メモリ、４１、４
２、４３、４４はインデックスレジスタ、５は通信イン
ターフェースを示す。 従来例と同様に主メモリ２の内
部メモリ数ｍと双方向メモリ３１の内部メモリ数ｎの関
係はｍ＞ｎであるとする。また、説明の便宜上双方向メ
モリ３２’をＤＰ、双方向メモリ３３をＥＦと示す。図
１の動作をデータ制御部と通信制御部に分け、図２のフ
ローチャートを用いて説明すると次の如くである。ただ
し、双方向メモリＤＰ及びＥＦの初期値は０とする。
載の一実施例を図３に類して示したブロック図で、１
１’はデータ処理装置、１２’は通信処理装置、２は主
メモリ、３１、３２’、３３は双方向メモリ、４１、４
２、４３、４４はインデックスレジスタ、５は通信イン
ターフェースを示す。 従来例と同様に主メモリ２の内
部メモリ数ｍと双方向メモリ３１の内部メモリ数ｎの関
係はｍ＞ｎであるとする。また、説明の便宜上双方向メ
モリ３２’をＤＰ、双方向メモリ３３をＥＦと示す。図
１の動作をデータ制御部と通信制御部に分け、図２のフ
ローチャートを用いて説明すると次の如くである。ただ
し、双方向メモリＤＰ及びＥＦの初期値は０とする。
【００１２】データ制御部のデータ処理装置１１’は主
メモリ２のオフセットを記憶するためのインデックスレ
ジスタＸ１を０にし、主メモリ２の先頭アドレスＭＭ＋
０からアクセスできるようにする。次に双方向メモリＥ
Ｆの値を読み通信制御部の異常検出の有無を判定する。
ＥＦの値が１である場合は異常が発生しているとしてＥ
Ｆを０にしてデータ制御部の処理を終了するが、ＥＦの
初期値は０であるので次にデータを双方向メモリ３１に
書き込んだデータ数を示す双方向メモリＤＰの値を読み
通信制御部の処理が完了しているかどうか判定する。Ｄ
Ｐが０でない場合、通信制御部の処理が完了していない
ものとして待ち状態になるが、ＤＦの初期値は０である
のでこの時点では次にデータ処理装置１１’は双方向メ
モリ３１のオフセットを記憶するためのインデックスレ
ジスタＹ１を０にし、双方向メモリ３１の先頭アドレス
ＤＭ＋０からアクセスできるようにする。データ処理装
置１１’は主メモリ２のアドレスＭＭ＋０のデータを読
みだし、双方向メモリ３１のアドレスＤＭ＋０に書き込
む。Ｘ１、Ｙ１のそれぞれ元の値に１を加算及び記憶
し、まずＸ１の値が主メモリ２の全メモリ数すなわちｍ
に達し、双方向メモリ３１へのデータ伝送が全て完了し
たかどうか判定する。
メモリ２のオフセットを記憶するためのインデックスレ
ジスタＸ１を０にし、主メモリ２の先頭アドレスＭＭ＋
０からアクセスできるようにする。次に双方向メモリＥ
Ｆの値を読み通信制御部の異常検出の有無を判定する。
ＥＦの値が１である場合は異常が発生しているとしてＥ
Ｆを０にしてデータ制御部の処理を終了するが、ＥＦの
初期値は０であるので次にデータを双方向メモリ３１に
書き込んだデータ数を示す双方向メモリＤＰの値を読み
通信制御部の処理が完了しているかどうか判定する。Ｄ
Ｐが０でない場合、通信制御部の処理が完了していない
ものとして待ち状態になるが、ＤＦの初期値は０である
のでこの時点では次にデータ処理装置１１’は双方向メ
モリ３１のオフセットを記憶するためのインデックスレ
ジスタＹ１を０にし、双方向メモリ３１の先頭アドレス
ＤＭ＋０からアクセスできるようにする。データ処理装
置１１’は主メモリ２のアドレスＭＭ＋０のデータを読
みだし、双方向メモリ３１のアドレスＤＭ＋０に書き込
む。Ｘ１、Ｙ１のそれぞれ元の値に１を加算及び記憶
し、まずＸ１の値が主メモリ２の全メモリ数すなわちｍ
に達し、双方向メモリ３１へのデータ伝送が全て完了し
たかどうか判定する。
【００１３】主メモリ２の全メモリ数分のデータ伝送が
未完の場合は次にＹ１の値が双方向メモリ３１の全メモ
リ数すなわちｎに達し、双方向メモリ３１が１度に伝送
できる分のデータの書き込みが完了したかどうか判定す
る。ｎ個のデータ伝送が未完の場合はｎ個のデータの書
き込みが完了するまで繰り返し処理を行う。ｎ個のデー
タ伝送が完了した場合は次にＤＰにＸ１を書き込み、Ｄ
Ｐが０、すなわち通信制御部の処理が完了するまで待ち
状態になる。ＤＰが０になった後は主メモリ２の全デー
タ数すなわちｍ個のデータ伝送が完了するまで繰り返し
処理を行うが、途中でＥＦが１すなわち通信制御部の異
常が検出された場合は処理を中断する。ｍ個のデータ伝
送が完了した場合はＤＰにＸ１を書き込み、データ制御
部の処理を終了する。
未完の場合は次にＹ１の値が双方向メモリ３１の全メモ
リ数すなわちｎに達し、双方向メモリ３１が１度に伝送
できる分のデータの書き込みが完了したかどうか判定す
る。ｎ個のデータ伝送が未完の場合はｎ個のデータの書
き込みが完了するまで繰り返し処理を行う。ｎ個のデー
タ伝送が完了した場合は次にＤＰにＸ１を書き込み、Ｄ
Ｐが０、すなわち通信制御部の処理が完了するまで待ち
状態になる。ＤＰが０になった後は主メモリ２の全デー
タ数すなわちｍ個のデータ伝送が完了するまで繰り返し
処理を行うが、途中でＥＦが１すなわち通信制御部の異
常が検出された場合は処理を中断する。ｍ個のデータ伝
送が完了した場合はＤＰにＸ１を書き込み、データ制御
部の処理を終了する。
【００１４】通信制御部のデータ処理装置１２’はまず
送信データ数を計数するためのインデックスレジスタＸ
２を０にし、次にＤＰが０すなわちデータ制御部からデ
ータ伝送がない場合は伝送が行われるまで待ち状態にな
る。ＤＰが０以外の値になると次にＤＰの値が正常であ
るかどうかの判定を行う。データ処理装置１１’から書
き込まれる値ＤＰは送信処理の完了したデータ数Ｘ２と
双方向メモリ３１を介して一度に伝送できるデータ数ｎ
との和以下である場合に正常であり、該和を超えた場合
には送信処理を行ったデータ数に対し伝送されたデータ
数が過大であるので、異常発生と判定して双方向メモリ
ＥＦに１を書き込み通信制御部の処理を終了する。異常
がない場合は次に伝送されたデータ数ＤＰが送信処理を
完了したデータ数Ｘ２以下かどうか判定する。ＤＰがＸ
２より大きい場合は正常であり、ＤＰがＸ２以下である
場合は送信処理を行ったデータ数に対し伝送されたデー
タ数が過小であるので、異常発生と判定して双方向メモ
リＥＦに１を書き込み通信制御部の処理を終了する。異
常がない場合は次に双方向メモリ３１のオフセットを記
憶するためのインデックスレジスタＹ２を０にし、双方
向メモリ３１の先頭アドレスＤＭ＋０からアクセスでき
るようにする。通信処理装置１２は双方向メモリ３１の
アドレスＤＭ＋０のデータを読みだし、通信インターフ
ェースＣＯＭに書き込み、データの送信を行う。Ｘ２、
Ｙ２のそれぞれ元の値に１を加算及び記憶し、まずＸ２
の値が主メモリ２の全メモリ数ｍに達し、通信インター
フェースＣＯＭへのデータ書き込みが全て完了したかど
うか判定する。
送信データ数を計数するためのインデックスレジスタＸ
２を０にし、次にＤＰが０すなわちデータ制御部からデ
ータ伝送がない場合は伝送が行われるまで待ち状態にな
る。ＤＰが０以外の値になると次にＤＰの値が正常であ
るかどうかの判定を行う。データ処理装置１１’から書
き込まれる値ＤＰは送信処理の完了したデータ数Ｘ２と
双方向メモリ３１を介して一度に伝送できるデータ数ｎ
との和以下である場合に正常であり、該和を超えた場合
には送信処理を行ったデータ数に対し伝送されたデータ
数が過大であるので、異常発生と判定して双方向メモリ
ＥＦに１を書き込み通信制御部の処理を終了する。異常
がない場合は次に伝送されたデータ数ＤＰが送信処理を
完了したデータ数Ｘ２以下かどうか判定する。ＤＰがＸ
２より大きい場合は正常であり、ＤＰがＸ２以下である
場合は送信処理を行ったデータ数に対し伝送されたデー
タ数が過小であるので、異常発生と判定して双方向メモ
リＥＦに１を書き込み通信制御部の処理を終了する。異
常がない場合は次に双方向メモリ３１のオフセットを記
憶するためのインデックスレジスタＹ２を０にし、双方
向メモリ３１の先頭アドレスＤＭ＋０からアクセスでき
るようにする。通信処理装置１２は双方向メモリ３１の
アドレスＤＭ＋０のデータを読みだし、通信インターフ
ェースＣＯＭに書き込み、データの送信を行う。Ｘ２、
Ｙ２のそれぞれ元の値に１を加算及び記憶し、まずＸ２
の値が主メモリ２の全メモリ数ｍに達し、通信インター
フェースＣＯＭへのデータ書き込みが全て完了したかど
うか判定する。
【００１５】主メモリ２の全メモリ数分のデータ伝送が
未完の場合は次にＹ２の値が双方向メモリ３１の全メモ
リ数すなわちｎに達し、双方向メモリ３１が１度に伝送
できる分のデータの読みだしが完了したかどうか判定す
る。ｎ個のデータ伝送が未完の場合はｎ個のデータの読
みだしが完了するまで繰り返し処理を行う。ｎ個のデー
タ伝送が完了した場合は次にＤＰに０を書き込み、ＤＦ
が１、すなわちデータ制御部から再び双方向メモリ３１
へのデータ書き込みが完了するまで待ち状態になる。Ｄ
Ｐが１になった後は主メモリ２の全データ数分すなわち
ｎ個のデータ伝送が完了するまで繰り返し処理を行う
が、途中で伝送データ数の異常を検出した場合、ＥＦに
１を書き込み処理を中断する。ｎ個のデータ伝送が完了
した場合はＤＰに０を書き込み、通信制御部の処理を終
了する。
未完の場合は次にＹ２の値が双方向メモリ３１の全メモ
リ数すなわちｎに達し、双方向メモリ３１が１度に伝送
できる分のデータの読みだしが完了したかどうか判定す
る。ｎ個のデータ伝送が未完の場合はｎ個のデータの読
みだしが完了するまで繰り返し処理を行う。ｎ個のデー
タ伝送が完了した場合は次にＤＰに０を書き込み、ＤＦ
が１、すなわちデータ制御部から再び双方向メモリ３１
へのデータ書き込みが完了するまで待ち状態になる。Ｄ
Ｐが１になった後は主メモリ２の全データ数分すなわち
ｎ個のデータ伝送が完了するまで繰り返し処理を行う
が、途中で伝送データ数の異常を検出した場合、ＥＦに
１を書き込み処理を中断する。ｎ個のデータ伝送が完了
した場合はＤＰに０を書き込み、通信制御部の処理を終
了する。
【００１６】
【発明の効果】以上詳述したように本発明によれば、伝
送されたデータ数と通信処理が完了したデータ数を比較
することにより、外乱等によりデータを制御する処理装
置と通信を制御する処理装置の間に同調がとれない場合
は異常を検出し、処理の中断が可能である簡便な構成の
装置を提供でき、実用上の効果は顕著である。また、本
例ではデータ処理装置から伝送されるデータを通信処理
装置により送信を行うものとしているが、構成から明白
なように通信処理装置が受信したデータをデータ処理装
置に伝送する装置にも応用できる。
送されたデータ数と通信処理が完了したデータ数を比較
することにより、外乱等によりデータを制御する処理装
置と通信を制御する処理装置の間に同調がとれない場合
は異常を検出し、処理の中断が可能である簡便な構成の
装置を提供でき、実用上の効果は顕著である。また、本
例ではデータ処理装置から伝送されるデータを通信処理
装置により送信を行うものとしているが、構成から明白
なように通信処理装置が受信したデータをデータ処理装
置に伝送する装置にも応用できる。
【図１】図１は本発明の一実施例を示すブロック図であ
る。
る。
【図２】図２は本発明の実施例の動作を説明するための
フローチャートである。
フローチャートである。
【図３】図３は従来例を示すブロック図である。
【図４】図４は従来例の動作を説明するためのフローチ
ャートである。
ャートである。
１１ データ処理装置 １１’ データ処理装置 １２ 通信処理装置 １２’ 通信処理装置 ２ 主メモリ ３１ 双方向メモリ ３２ 双方向メモリ ３２’ 双方向メモリ ３３ 双方向メモリ ４１ インデックスレジスタ ４２ インデックスレジスタ ４３ インデックスレジスタ ４４ インデックスレジスタ ５ 通信インターフェース
Claims (2)
- 【請求項１】 データの制御を行うためのデータ処理装
置と、データを記録または再生するための複数の主メモ
リと、前記データ処理装置がデータを記憶するメモリの
オフセットを記録または再生するためのインデックスレ
ジスタと、データを伝達するための複数の双方向メモリ
と、前記データ処理装置がデータを伝達するための双方
向メモリのオフセットを記録または再生するためのイン
デックスレジスタと、データの数量を伝達するための双
方向メモリと、通信の制御を行うための通信処理装置
と、該通信処理装置がデータを伝達するための双方向メ
モリのオフセットを記録または再生するためのインデッ
クスレジスタと、前記通信処理装置が通信処理を完了し
たデータの数量を記録または再生するためのインデック
スレジスタとからなり、通信処理装置が伝達されたデー
タの数量と通信処理の完了したデータの数量を比較する
ことによりデータ伝達順序の正否を判定するよう構成し
たことを特徴とするデータ記憶装置。 - 【請求項２】 データの制御を行うためのデータ処理装
置と、データを記録または再生するための複数の主メモ
リと、前記データ処理装置がデータを記憶するメモリの
オフセットを記録または再生するためのインデックスレ
ジスタと、データを伝達するための複数の双方向メモリ
と、前記データ処理装置がデータを伝達するための双方
向メモリのオフセットを記録または再生するためのイン
デックスレジスタと、データの数量を伝達するための双
方向メモリと、通信の制御を行うための通信処理装置
と、該通信処理装置がデータを伝達するための双方向メ
モリのオフセットを記録または再生するためのインデッ
クスレジスタと、前記通信処理装置が通信処理を完了し
たデータの数量を記録または再生するためのインデック
スレジスタと、前記通信処理装置がデータ処理装置に異
常の発生を伝達するための双方向メモリとからなり、通
信処理装置が伝達されたデータの数量と通信処理の完了
したデータの数量を比較することによりデータ伝達順序
の正否を判定し、双方向メモリを介してデータ処理装置
に異常の発生を伝達するよう構成したことを特徴とする
データ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10017839A JPH11203155A (ja) | 1998-01-14 | 1998-01-14 | データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10017839A JPH11203155A (ja) | 1998-01-14 | 1998-01-14 | データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203155A true JPH11203155A (ja) | 1999-07-30 |
Family
ID=11954857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10017839A Pending JPH11203155A (ja) | 1998-01-14 | 1998-01-14 | データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203155A (ja) |
-
1998
- 1998-01-14 JP JP10017839A patent/JPH11203155A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061025 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070305 |