JPH11203206A - 不揮発性メモリのセキュリティ回路 - Google Patents
不揮発性メモリのセキュリティ回路Info
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- JPH11203206A JPH11203206A JP873498A JP873498A JPH11203206A JP H11203206 A JPH11203206 A JP H11203206A JP 873498 A JP873498 A JP 873498A JP 873498 A JP873498 A JP 873498A JP H11203206 A JPH11203206 A JP H11203206A
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Abstract
(57)【要約】
【課題】第３者によるデータ解読を禁止してデータを保
護するとともに、データの書き換えも可能とする不揮発
性メモリのセキュリティ回路を提供する。 【解決手段】セキュリティ回路の出力制御部は、読み出
し回路１８によって読み出された情報がセキュリティの
解除を示しているときは、読み出し回路４により読み出
されたデータの外部への出力を許可する。さらに、前記
情報がセキュリティのロック状態を示しているときは、
プログラムベリファイの動作時に第１検知回路６によっ
て前記データが全て“０”であると検知されたとき、あ
るいは消去ベリファイの動作時に第２検知回路８によっ
て前記データが全て“１”であると検知されたときに、
前記データの外部への出力を許可する。
護するとともに、データの書き換えも可能とする不揮発
性メモリのセキュリティ回路を提供する。 【解決手段】セキュリティ回路の出力制御部は、読み出
し回路１８によって読み出された情報がセキュリティの
解除を示しているときは、読み出し回路４により読み出
されたデータの外部への出力を許可する。さらに、前記
情報がセキュリティのロック状態を示しているときは、
プログラムベリファイの動作時に第１検知回路６によっ
て前記データが全て“０”であると検知されたとき、あ
るいは消去ベリファイの動作時に第２検知回路８によっ
て前記データが全て“１”であると検知されたときに、
前記データの外部への出力を許可する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリの
データ保護（第３者によるデータ解読防止）に関するも
ので、特にフラッシュＥＥＰＲＯＭなどの不揮発性メモ
リに使用されるセキュリティ回路に関するものである。
データ保護（第３者によるデータ解読防止）に関するも
ので、特にフラッシュＥＥＰＲＯＭなどの不揮発性メモ
リに使用されるセキュリティ回路に関するものである。
【０００２】
【従来の技術】近年、不揮発性メモリにおいてはボード
に実装した状態で書き換えを行いたいという市場からの
要求により、フラッシュメモリを搭載したフラッシュ混
載マイコンの開発が盛んに行われている。このような不
揮発性メモリを内蔵したマイコンでは、データの書き換
え時に不揮発性メモリに正しくデータが書かれたか否か
をベリファイするためのベリファイモードが存在する。
なお、フラッシュＥＥＰＲＯＭでは、消去状態のチェッ
クを行うためのベリファイモードも必要である。
に実装した状態で書き換えを行いたいという市場からの
要求により、フラッシュメモリを搭載したフラッシュ混
載マイコンの開発が盛んに行われている。このような不
揮発性メモリを内蔵したマイコンでは、データの書き換
え時に不揮発性メモリに正しくデータが書かれたか否か
をベリファイするためのベリファイモードが存在する。
なお、フラッシュＥＥＰＲＯＭでは、消去状態のチェッ
クを行うためのベリファイモードも必要である。
【０００３】当然、前記ベリファイモードはユーザが使
用するために公開されたモードであり、第３者であって
も容易に知り得るものとなっている。したがって、第３
者によって、プログラムの解読が行われてしまうという
問題がある。
用するために公開されたモードであり、第３者であって
も容易に知り得るものとなっている。したがって、第３
者によって、プログラムの解読が行われてしまうという
問題がある。
【０００４】これを防止するために、不揮発性メモリ内
のメモリセルにて構成されたセキュリティビットなるフ
ラグを作り、これにデータを書き込むことにより、前記
ベリファイ機能を禁止するなどの手段を取っている。す
なわち、プログラムをフラッシュＥＥＰＲＯＭなどの不
揮発性メモリに書き込んだ後（書き込み終了後）に、さ
らにセキュリティビットにデータを書き込むことによ
り、以降の本体の不揮発性メモリに対するベリファイ動
作は禁止され、不揮発性メモリに書き込まれたプログラ
ムはベリファイされることなく、保護されるものとな
る。これは、従来のＥＰＲＯＭで採用している手法と同
じである。
のメモリセルにて構成されたセキュリティビットなるフ
ラグを作り、これにデータを書き込むことにより、前記
ベリファイ機能を禁止するなどの手段を取っている。す
なわち、プログラムをフラッシュＥＥＰＲＯＭなどの不
揮発性メモリに書き込んだ後（書き込み終了後）に、さ
らにセキュリティビットにデータを書き込むことによ
り、以降の本体の不揮発性メモリに対するベリファイ動
作は禁止され、不揮発性メモリに書き込まれたプログラ
ムはベリファイされることなく、保護されるものとな
る。これは、従来のＥＰＲＯＭで採用している手法と同
じである。
【０００５】以下、図面を参照してこの従来の手法につ
いて説明する。図２は、従来の不揮発性メモリにおける
セキュリティ回路の構成を示す図である。
いて説明する。図２は、従来の不揮発性メモリにおける
セキュリティ回路の構成を示す図である。
【０００６】メモリセルアレイ５０に記憶されたデータ
は、読み出し回路５２によって読み出される。これら読
み出されたデータは出力バッファ５４に入力され、出力
イネーブル信号によってその出力の許可／不許可が制御
される。また、セキュリティセル５６に記録されたセキ
ュリティ用のデータは読み出し回路５８によって読み出
され、ＮＡＮＤ回路６０の第１端子に入力される。この
ＮＡＮＤ回路６０の第２端子には、ＯＥバー端子が接続
されている。このＯＥバー端子からは、出力を許可する
ときにローレベル信号（以下“０”）が入力され、出力
を許可しないときにハイレベル信号（以下“１”）が入
力される。
は、読み出し回路５２によって読み出される。これら読
み出されたデータは出力バッファ５４に入力され、出力
イネーブル信号によってその出力の許可／不許可が制御
される。また、セキュリティセル５６に記録されたセキ
ュリティ用のデータは読み出し回路５８によって読み出
され、ＮＡＮＤ回路６０の第１端子に入力される。この
ＮＡＮＤ回路６０の第２端子には、ＯＥバー端子が接続
されている。このＯＥバー端子からは、出力を許可する
ときにローレベル信号（以下“０”）が入力され、出力
を許可しないときにハイレベル信号（以下“１”）が入
力される。
【０００７】ここで、ＯＥバー端子からの入力が“１”
の場合、セキュリティ用のデータに関わらず、ＮＡＮＤ
回路６０の出力は“１”となる。よって、メモリセルア
レイ５０に記憶されているデータは、出力バッファ５４
から出力されない。
の場合、セキュリティ用のデータに関わらず、ＮＡＮＤ
回路６０の出力は“１”となる。よって、メモリセルア
レイ５０に記憶されているデータは、出力バッファ５４
から出力されない。
【０００８】一方、ＯＥバー端子からの入力が出力許可
を示す“０”の場合、セキュリティ用のデータがセキュ
リティの解除を示す“１”であれば、ＮＡＮＤ回路６０
の出力は“０”となる。よって、メモリセルアレイ５０
に記憶されているデータは、出力バッファ５４からＤ０
端子〜Ｄｎ端子に出力される。また、ＯＥバー端子から
の出力が出力許可を示す“０”で、セキュリティ用のデ
ータがセキュリティのロック状態を示す“０”であれ
ば、ＮＡＮＤ回路６０の出力は“１”となる。よって、
メモリセルアレイ５０に記憶されているデータは、出力
バッファ５４から出力されない。以上が従来のセキュリ
ティ回路の概要である。
を示す“０”の場合、セキュリティ用のデータがセキュ
リティの解除を示す“１”であれば、ＮＡＮＤ回路６０
の出力は“０”となる。よって、メモリセルアレイ５０
に記憶されているデータは、出力バッファ５４からＤ０
端子〜Ｄｎ端子に出力される。また、ＯＥバー端子から
の出力が出力許可を示す“０”で、セキュリティ用のデ
ータがセキュリティのロック状態を示す“０”であれ
ば、ＮＡＮＤ回路６０の出力は“１”となる。よって、
メモリセルアレイ５０に記憶されているデータは、出力
バッファ５４から出力されない。以上が従来のセキュリ
ティ回路の概要である。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来のセキュリティ回路をフラッシュＥＥＰＲＯＭなどの
市場における書き換えの用途として考えた場合、一度プ
ログラムを書き込み、前記セキュリティの手法でベリフ
ァイを禁止しても、市場での書き換えが生じた際には、
セキュリティ機能を解除してベリファイができなければ
ならない。したがって、セキュリティのフラグのデータ
を書き換えるモードも用意しておき、これもユーザに公
開せざるをえない。結局、従来のセキュリティ回路では
セキュリティをかけても解除する方法が公開されてお
り、このセキュリティ回路は第３者によるデータ解読を
禁止してデータを保護するものとはなっていない。
来のセキュリティ回路をフラッシュＥＥＰＲＯＭなどの
市場における書き換えの用途として考えた場合、一度プ
ログラムを書き込み、前記セキュリティの手法でベリフ
ァイを禁止しても、市場での書き換えが生じた際には、
セキュリティ機能を解除してベリファイができなければ
ならない。したがって、セキュリティのフラグのデータ
を書き換えるモードも用意しておき、これもユーザに公
開せざるをえない。結局、従来のセキュリティ回路では
セキュリティをかけても解除する方法が公開されてお
り、このセキュリティ回路は第３者によるデータ解読を
禁止してデータを保護するものとはなっていない。
【００１０】そこで本発明は、上記課題に鑑みてなされ
たものであり、セキュリティのロック状態でもプログラ
ムベリファイ時に全てのデータが“０”であるとき、ま
た消去ベリファイ時に全てのデータが“１”であるとき
にのみ外部へのデータ読み出しを可能とすることによ
り、第３者によるデータ解読を禁止してデータを保護す
るとともに、データの書き換えも可能な不揮発性メモリ
のセキュリティ回路を提供することを目的とする。
たものであり、セキュリティのロック状態でもプログラ
ムベリファイ時に全てのデータが“０”であるとき、ま
た消去ベリファイ時に全てのデータが“１”であるとき
にのみ外部へのデータ読み出しを可能とすることによ
り、第３者によるデータ解読を禁止してデータを保護す
るとともに、データの書き換えも可能な不揮発性メモリ
のセキュリティ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の不揮発性メモリのセキュリティ回
路は、メモリセルに記憶されたデータの読み出しを禁止
する不揮発性メモリのセキュリティ回路であって、前記
メモリセルから読み出された前記データが全て“０”か
否かを検知する第１の検知手段と、前記メモリセルから
読み出された前記データが全て“１”か否かを検知する
第２の検知手段と、前記第１の検知手段及び前記第２の
検知手段の検知結果に応じて前記データの外部への出力
を許可あるいは非許可にする出力制御手段とを具備する
ことを特徴とする。
に、請求項１に記載の不揮発性メモリのセキュリティ回
路は、メモリセルに記憶されたデータの読み出しを禁止
する不揮発性メモリのセキュリティ回路であって、前記
メモリセルから読み出された前記データが全て“０”か
否かを検知する第１の検知手段と、前記メモリセルから
読み出された前記データが全て“１”か否かを検知する
第２の検知手段と、前記第１の検知手段及び前記第２の
検知手段の検知結果に応じて前記データの外部への出力
を許可あるいは非許可にする出力制御手段とを具備する
ことを特徴とする。
【００１２】また、請求項２に記載の不揮発性メモリの
セキュリティ回路は、請求項１に記載の構成において、
前記出力制御手段が、前記第１の検知手段によって前記
データが全て“０”であると検知されたとき、あるいは
前記第２の検知手段によって前記データが全て“１”で
あると検知されたときに前記データを外部に出力するこ
とを特徴とする。
セキュリティ回路は、請求項１に記載の構成において、
前記出力制御手段が、前記第１の検知手段によって前記
データが全て“０”であると検知されたとき、あるいは
前記第２の検知手段によって前記データが全て“１”で
あると検知されたときに前記データを外部に出力するこ
とを特徴とする。
【００１３】また、請求項３に記載の不揮発性メモリの
セキュリティ回路は、請求項１に記載の構成において、
前記出力制御手段が、プログラムベリファイの動作時に
前記第１の検知手段によって前記データが全て“０”で
あると検知されたとき、あるいは消去ベリファイの動作
時に前記第２の検知手段によって前記データが全て
“１”であると検知されたときにのみ、前記データを外
部に出力することを特徴とする。
セキュリティ回路は、請求項１に記載の構成において、
前記出力制御手段が、プログラムベリファイの動作時に
前記第１の検知手段によって前記データが全て“０”で
あると検知されたとき、あるいは消去ベリファイの動作
時に前記第２の検知手段によって前記データが全て
“１”であると検知されたときにのみ、前記データを外
部に出力することを特徴とする。
【００１４】また、請求項４に記載の不揮発性メモリの
セキュリティ回路は、データを格納するメモリセルがア
レイ状に配置されたメモリセルアレイと、前記メモリセ
ルアレイから前記データを読み出す第１の読み出し手段
と、セキュリティのロック状態またはロック解除を示す
情報を格納するセキュリティセルと、前記セキュリティ
セルから前記情報を読み出す第２の読み出し手段と、前
記第１の読み出し手段により読み出されたデータが全て
“０”、あるいは全て“１”か否かを検知する検知手段
と、前記検知手段の出力に応じて前記データの外部への
出力を許可あるいは非許可にする出力制御手段とを具備
することを特徴とする。
セキュリティ回路は、データを格納するメモリセルがア
レイ状に配置されたメモリセルアレイと、前記メモリセ
ルアレイから前記データを読み出す第１の読み出し手段
と、セキュリティのロック状態またはロック解除を示す
情報を格納するセキュリティセルと、前記セキュリティ
セルから前記情報を読み出す第２の読み出し手段と、前
記第１の読み出し手段により読み出されたデータが全て
“０”、あるいは全て“１”か否かを検知する検知手段
と、前記検知手段の出力に応じて前記データの外部への
出力を許可あるいは非許可にする出力制御手段とを具備
することを特徴とする。
【００１５】また、請求項５に記載の不揮発性メモリの
セキュリティ回路は、請求項４に記載の構成において、
前記出力制御手段が、前記第１の読み出し手段により読
み出されたデータが前記検知手段によって全て“０”あ
るいは全て“１”であると検知されたとき、前記データ
の外部への出力を許可することを特徴とする。
セキュリティ回路は、請求項４に記載の構成において、
前記出力制御手段が、前記第１の読み出し手段により読
み出されたデータが前記検知手段によって全て“０”あ
るいは全て“１”であると検知されたとき、前記データ
の外部への出力を許可することを特徴とする。
【００１６】また、請求項６に記載の不揮発性メモリの
セキュリティ回路は、請求項４に記載の構成において、
前記出力制御手段が、前記第２の読み出し手段によって
読み出された前記情報がセキュリティの解除を示してい
るときは前記第１の読み出し手段により読み出されたデ
ータの外部への出力を許可し、前記情報がセキュリティ
のロック状態を示しているときはプログラムベリファイ
の動作時に前記検知手段によって前記データが全て
“０”であると検知されたとき、あるいは消去ベリファ
イの動作時に前記検知手段によって前記データが全て
“１”であると検知されたときにのみ、前記データの外
部への出力を許可することを特徴とする。
セキュリティ回路は、請求項４に記載の構成において、
前記出力制御手段が、前記第２の読み出し手段によって
読み出された前記情報がセキュリティの解除を示してい
るときは前記第１の読み出し手段により読み出されたデ
ータの外部への出力を許可し、前記情報がセキュリティ
のロック状態を示しているときはプログラムベリファイ
の動作時に前記検知手段によって前記データが全て
“０”であると検知されたとき、あるいは消去ベリファ
イの動作時に前記検知手段によって前記データが全て
“１”であると検知されたときにのみ、前記データの外
部への出力を許可することを特徴とする。
【００１７】すなわち、この発明の不揮発性メモリのセ
キュリティ回路では、セキュリティのロック状態でもプ
ログラムベリファイ時に全てのデータが“０”であると
き、また消去ベリファイ時に全てのデータが“１”であ
るときのみ、外部からのデータ読み出しを可能とするこ
とにより、セキュリティのロック状態でも、メモリセル
アレイに記憶されたデータの消去（Erase ）を可能にし
ている。
キュリティ回路では、セキュリティのロック状態でもプ
ログラムベリファイ時に全てのデータが“０”であると
き、また消去ベリファイ時に全てのデータが“１”であ
るときのみ、外部からのデータ読み出しを可能とするこ
とにより、セキュリティのロック状態でも、メモリセル
アレイに記憶されたデータの消去（Erase ）を可能にし
ている。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１は、この発明の実施
の形態の不揮発性メモリのセキュリティ回路の構成を示
す図である。
実施の形態について説明する。図１は、この発明の実施
の形態の不揮発性メモリのセキュリティ回路の構成を示
す図である。
【００１９】データが記憶されたメモリセルアレイ２に
は、前記データの読み出しを行う読み出し回路４が接続
される。さらに、前記読み出し回路４には、読み出した
読み出し単位ごと、例えば１バイトまたは１ワードの前
記データが全て“０”か否かを検知する第１検知回路６
と、同様に全て“１”か否かを検知する第２検知回路８
が接続される。前記第１検知回路６はデータが全て
“０”のとき“１”を出力し、それ以外のとき“０”を
出力する。同様に、前記第２検知回路８はデータが全て
“１”のとき“１”を出力し、それ以外のとき“０”を
出力する。
は、前記データの読み出しを行う読み出し回路４が接続
される。さらに、前記読み出し回路４には、読み出した
読み出し単位ごと、例えば１バイトまたは１ワードの前
記データが全て“０”か否かを検知する第１検知回路６
と、同様に全て“１”か否かを検知する第２検知回路８
が接続される。前記第１検知回路６はデータが全て
“０”のとき“１”を出力し、それ以外のとき“０”を
出力する。同様に、前記第２検知回路８はデータが全て
“１”のとき“１”を出力し、それ以外のとき“０”を
出力する。
【００２０】前記第１検知回路６の出力部はＡＮＤ回路
１０の第１端子に接続され、このＡＮＤ回路１０の第２
端子にはＰＶ信号が入力される。一方、前記第２検知回
路８の出力部はＡＮＤ回路１２の第１端子に接続され、
このＡＮＤ回路１２の第２端子にはＥＶ信号が入力され
る。なお、前記ＰＶ信号はプログラムベリファイの動作
時に“１”となり、それ以外のときに“０”となる。ま
た、前記ＥＶ信号は消去ベリファイの動作時に“１”と
なり、それ以外のときに“０”となる。さらに、前記Ａ
ＮＤ回路１０の出力部はＯＲ回路１４の第１端子に接続
され、前記ＡＮＤ回路１２の出力部はＯＲ回路１４の第
２端子に接続される。
１０の第１端子に接続され、このＡＮＤ回路１０の第２
端子にはＰＶ信号が入力される。一方、前記第２検知回
路８の出力部はＡＮＤ回路１２の第１端子に接続され、
このＡＮＤ回路１２の第２端子にはＥＶ信号が入力され
る。なお、前記ＰＶ信号はプログラムベリファイの動作
時に“１”となり、それ以外のときに“０”となる。ま
た、前記ＥＶ信号は消去ベリファイの動作時に“１”と
なり、それ以外のときに“０”となる。さらに、前記Ａ
ＮＤ回路１０の出力部はＯＲ回路１４の第１端子に接続
され、前記ＡＮＤ回路１２の出力部はＯＲ回路１４の第
２端子に接続される。
【００２１】また、セキュリティのロック状態“０”ま
たは解除状態“１”を記憶したセキュリティセル１６に
は、そのデータの読み出しを行う読み出し回路１８が接
続され、この読み出し回路１８の出力部は前記ＯＲ回路
１４の第３端子に接続される。さらに、前記ＯＲ回路１
４の出力部がＮＡＮＤ回路２０の第１端子に入力され、
ＯＥバー端子が前記ＮＡＮＤ回路２０の第２端子に入力
される。前記ＯＥバー端子からは、出力を許可するとき
に“０”が出力され、出力を許可しないときに“１”が
出力される。
たは解除状態“１”を記憶したセキュリティセル１６に
は、そのデータの読み出しを行う読み出し回路１８が接
続され、この読み出し回路１８の出力部は前記ＯＲ回路
１４の第３端子に接続される。さらに、前記ＯＲ回路１
４の出力部がＮＡＮＤ回路２０の第１端子に入力され、
ＯＥバー端子が前記ＮＡＮＤ回路２０の第２端子に入力
される。前記ＯＥバー端子からは、出力を許可するとき
に“０”が出力され、出力を許可しないときに“１”が
出力される。
【００２２】また、前記読み出し回路４の出力部は、出
力バッファ２２を介してＤ０端子〜Ｄｎ端子に接続され
る。前記出力バッファ２２の制御端子には、前記ＮＡＮ
Ｄ回路２０の出力部が接続される。
力バッファ２２を介してＤ０端子〜Ｄｎ端子に接続され
る。前記出力バッファ２２の制御端子には、前記ＮＡＮ
Ｄ回路２０の出力部が接続される。
【００２３】次に、この発明の実施の形態のセキュリテ
ィ回路の動作について説明する。セキュリティセル１６
に記憶されたデータが読み出し回路１８によって読み出
され、読み出し結果がセキュリティの解除を示す“１”
である場合、この不揮発性メモリは通常動作を行い、Ｏ
Ｅバー端子の入力が出力許可を示す“０”のとき、入力
アドレスに従って読み出し回路４によって読み出された
メモリセルアレイ２のデータが出力される。
ィ回路の動作について説明する。セキュリティセル１６
に記憶されたデータが読み出し回路１８によって読み出
され、読み出し結果がセキュリティの解除を示す“１”
である場合、この不揮発性メモリは通常動作を行い、Ｏ
Ｅバー端子の入力が出力許可を示す“０”のとき、入力
アドレスに従って読み出し回路４によって読み出された
メモリセルアレイ２のデータが出力される。
【００２４】動作を詳述すると、読み出し回路１８によ
ってセキュリティセル１６のデータが読み出され、その
データがセキュリティの解除を示す“１”の場合、ＯＲ
回路１４の第３端子に“１”が入力される。
ってセキュリティセル１６のデータが読み出され、その
データがセキュリティの解除を示す“１”の場合、ＯＲ
回路１４の第３端子に“１”が入力される。
【００２５】“１”が入力された前記ＯＲ回路１４の出
力部からは、その他の第２、第３端子に入力される信号
に関わらず、ＮＡＮＤ回路２０の第１端子に“１”が出
力される。さらに、ＯＥバー端子から“０”が出力され
ると、反転され、前記ＮＡＮＤ回路２０の第２端子に
“１”が入力される。
力部からは、その他の第２、第３端子に入力される信号
に関わらず、ＮＡＮＤ回路２０の第１端子に“１”が出
力される。さらに、ＯＥバー端子から“０”が出力され
ると、反転され、前記ＮＡＮＤ回路２０の第２端子に
“１”が入力される。
【００２６】このようにＮＡＮＤ回路２０の第１、第２
端子には“１”が入力されるため、このＮＡＮＤ回路２
０の出力部からは“０”が出力され、出力バッファ２２
の制御端子に入力される。ここで、前記出力バッファ２
２は、その制御端子に“０”が入力されると、入力され
たデータをそのまま出力部から出力し、その制御端子に
“１”が入力されると、入力されたデータを出力しない
回路である。
端子には“１”が入力されるため、このＮＡＮＤ回路２
０の出力部からは“０”が出力され、出力バッファ２２
の制御端子に入力される。ここで、前記出力バッファ２
２は、その制御端子に“０”が入力されると、入力され
たデータをそのまま出力部から出力し、その制御端子に
“１”が入力されると、入力されたデータを出力しない
回路である。
【００２７】したがって、読み出し回路４によってメモ
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“０”が入力されているため、入力され
た前記データはＤ０〜Ｄｎ端子に出力される。
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“０”が入力されているため、入力され
た前記データはＤ０〜Ｄｎ端子に出力される。
【００２８】次に、セキュリティセル１６に記憶された
データが読み出し回路１８によって読み出され、読み出
し結果がセキュリティのロック状態を示す“０”である
場合、ＯＲ回路１４の第３端子に“０”が入力され、そ
の動作は次のようになる。
データが読み出し回路１８によって読み出され、読み出
し結果がセキュリティのロック状態を示す“０”である
場合、ＯＲ回路１４の第３端子に“０”が入力され、そ
の動作は次のようになる。
【００２９】プログラムベリファイ及び消去ベリファイ
の動作以外では、ＰＶ信号、ＥＶ信号ともに“０”とな
るため、ＯＲ回路１４の第１、第２端子にはともに
“０”が入力される。このように、前記ＯＲ回路１４の
第１、第２、第３端子にはすべて“０”が入力されるた
め、ＯＲ回路１４の出力部からＮＡＮＤ回路２０の第１
端子に“０”が出力される。
の動作以外では、ＰＶ信号、ＥＶ信号ともに“０”とな
るため、ＯＲ回路１４の第１、第２端子にはともに
“０”が入力される。このように、前記ＯＲ回路１４の
第１、第２、第３端子にはすべて“０”が入力されるた
め、ＯＲ回路１４の出力部からＮＡＮＤ回路２０の第１
端子に“０”が出力される。
【００３０】“０”が入力された前記ＮＡＮＤ回路２０
の出力部からは、その第２端子に入力される信号に関わ
らず、“１”が出力され、出力バッファ２２の制御端子
に入力される。
の出力部からは、その第２端子に入力される信号に関わ
らず、“１”が出力され、出力バッファ２２の制御端子
に入力される。
【００３１】したがって、読み出し回路４によってメモ
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“１”が入力されているため、入力され
た前記データは出力されない。
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“１”が入力されているため、入力され
た前記データは出力されない。
【００３２】また、プログラムベリファイ及び消去ベリ
ファイの動作時では、読み出されたデータがそれぞれ全
て“０”及び全て“１”でないときは、入力アドレスに
従って読み出し回路４によって読み出されたメモリセル
アレイ２の前記データは出力されない。
ファイの動作時では、読み出されたデータがそれぞれ全
て“０”及び全て“１”でないときは、入力アドレスに
従って読み出し回路４によって読み出されたメモリセル
アレイ２の前記データは出力されない。
【００３３】ただし、プログラムベリファイの動作時で
は、読み出されたデータが全て“０”で、かつ、ＯＥバ
ー端子の出力が出力許可を示す“０”のとき、読み出さ
れたメモリセルアレイ２の前記データが出力される。ま
た、消去ベリファイの動作時では、読み出されたデータ
が全て“１”で、かつ、ＯＥバー端子の出力が出力許可
を示す“０”のとき、読み出されたメモリセルアレイ２
の前記データが出力される。
は、読み出されたデータが全て“０”で、かつ、ＯＥバ
ー端子の出力が出力許可を示す“０”のとき、読み出さ
れたメモリセルアレイ２の前記データが出力される。ま
た、消去ベリファイの動作時では、読み出されたデータ
が全て“１”で、かつ、ＯＥバー端子の出力が出力許可
を示す“０”のとき、読み出されたメモリセルアレイ２
の前記データが出力される。
【００３４】動作を詳述すると、読み出し回路１８によ
ってセキュリティセル１６のデータが読み出され、その
データがセキュリティのロック状態を示す“０”の場
合、ＯＲ回路１４の第３端子に“０”が入力される。
ってセキュリティセル１６のデータが読み出され、その
データがセキュリティのロック状態を示す“０”の場
合、ＯＲ回路１４の第３端子に“０”が入力される。
【００３５】プログラムベリファイの動作時では、入力
アドレスに従って読み出し回路４によって読み出された
メモリセルアレイ２のデータは第１検知回路６に入力さ
れ、前記データが全て“０”か否かが検知される。ここ
で、データが全て“０”でないときは次のようになる。
アドレスに従って読み出し回路４によって読み出された
メモリセルアレイ２のデータは第１検知回路６に入力さ
れ、前記データが全て“０”か否かが検知される。ここ
で、データが全て“０”でないときは次のようになる。
【００３６】前記データが全て“０”でないとき、第１
検知回路６からＡＮＤ回路１０の第１端子に“０”が出
力される。前記ＡＮＤ回路１０の第２端子には、プログ
ラムベリファイの動作時であるため、ＰＶ信号である
“１”が入力される。よって、前記ＡＮＤ回路１０の出
力部からＯＲ回路１４の第１端子に“０”が出力され
る。
検知回路６からＡＮＤ回路１０の第１端子に“０”が出
力される。前記ＡＮＤ回路１０の第２端子には、プログ
ラムベリファイの動作時であるため、ＰＶ信号である
“１”が入力される。よって、前記ＡＮＤ回路１０の出
力部からＯＲ回路１４の第１端子に“０”が出力され
る。
【００３７】また、ＡＮＤ回路１２の第２端子には、消
去ベリファイの動作時でないため、ＥＶ信号である
“０”が入力される。よって、前記ＡＮＤ回路１２の出
力部からＯＲ回路１４の第２端子に“０”が出力され
る。このように、前記ＯＲ回路１４の第１、第２、第３
端子にはすべて“０”が入力されるため、ＯＲ回路１４
の出力部からＮＡＮＤ回路２０の第１端子に“０”が出
力される。
去ベリファイの動作時でないため、ＥＶ信号である
“０”が入力される。よって、前記ＡＮＤ回路１２の出
力部からＯＲ回路１４の第２端子に“０”が出力され
る。このように、前記ＯＲ回路１４の第１、第２、第３
端子にはすべて“０”が入力されるため、ＯＲ回路１４
の出力部からＮＡＮＤ回路２０の第１端子に“０”が出
力される。
【００３８】“０”が入力された前記ＮＡＮＤ回路２０
の出力部からは、その第２端子に入力される信号に関わ
らず、“１”が出力され、出力バッファ２２の制御端子
に入力される。
の出力部からは、その第２端子に入力される信号に関わ
らず、“１”が出力され、出力バッファ２２の制御端子
に入力される。
【００３９】したがって、読み出し回路４によってメモ
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“１”が入力されているため、入力され
た前記データは出力されない。
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“１”が入力されているため、入力され
た前記データは出力されない。
【００４０】また、セキュリティセル１６のデータがセ
キュリティのロック状態を示す“０”の場合で、プログ
ラムベリファイの動作時で、さらに読み出されたメモリ
セルアレイ２のデータが全て“０”であるときは次のよ
うになる。
キュリティのロック状態を示す“０”の場合で、プログ
ラムベリファイの動作時で、さらに読み出されたメモリ
セルアレイ２のデータが全て“０”であるときは次のよ
うになる。
【００４１】前記データが全て“０”であるとき、第１
検知回路６からＡＮＤ回路１０の第１端子に“１”が出
力される。前記ＡＮＤ回路１０の第２端子には、プログ
ラムベリファイの動作時であるため、ＰＶ信号である
“１”が入力される。よって、前記ＡＮＤ回路１０の出
力部からＯＲ回路１４の第１端子に“１”が出力され
る。
検知回路６からＡＮＤ回路１０の第１端子に“１”が出
力される。前記ＡＮＤ回路１０の第２端子には、プログ
ラムベリファイの動作時であるため、ＰＶ信号である
“１”が入力される。よって、前記ＡＮＤ回路１０の出
力部からＯＲ回路１４の第１端子に“１”が出力され
る。
【００４２】よって、前記ＯＲ回路１４の第２、第３端
子に入力される信号に関わらず、ＯＲ回路１４の出力部
からＮＡＮＤ回路２０の第１端子に“１”が出力され
る。ＯＥバー端子から“０”が入力されると、反転さ
れ、前記ＮＡＮＤ回路２０の第２端子には“１”が入力
される。このようにＮＡＮＤ回路２０の第１、第２端子
には“１”が入力されるため、このＮＡＮＤ回路２０の
出力部からは“０”が出力され、出力バッファ２２の制
御端子に入力される。
子に入力される信号に関わらず、ＯＲ回路１４の出力部
からＮＡＮＤ回路２０の第１端子に“１”が出力され
る。ＯＥバー端子から“０”が入力されると、反転さ
れ、前記ＮＡＮＤ回路２０の第２端子には“１”が入力
される。このようにＮＡＮＤ回路２０の第１、第２端子
には“１”が入力されるため、このＮＡＮＤ回路２０の
出力部からは“０”が出力され、出力バッファ２２の制
御端子に入力される。
【００４３】したがって、読み出し回路４によってメモ
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“０”が入力されているため、入力され
た前記データはＤ０〜Ｄｎ端子に出力される。
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“０”が入力されているため、入力され
た前記データはＤ０〜Ｄｎ端子に出力される。
【００４４】また、セキュリティセル１６のデータがセ
キュリティのロック状態を示す“０”の場合で、消去ベ
リファイの動作時では、入力アドレスに従って読み出し
回路４によって読み出されたメモリセルアレイ２のデー
タは第２検知回路８に入力され、前記データが全て
“１”か否かが検知される。ここで、データが全て
“１”でないときは次のようになる。
キュリティのロック状態を示す“０”の場合で、消去ベ
リファイの動作時では、入力アドレスに従って読み出し
回路４によって読み出されたメモリセルアレイ２のデー
タは第２検知回路８に入力され、前記データが全て
“１”か否かが検知される。ここで、データが全て
“１”でないときは次のようになる。
【００４５】前記データが全て“１”でないとき、第２
検知回路８からＡＮＤ回路１２の第１端子に“０”が出
力される。前記ＡＮＤ回路１２の第２端子には、消去ベ
リファイの動作時であるため、ＥＶ信号である“１”が
入力される。よって、前記ＡＮＤ回路１２の出力部から
ＯＲ回路１４の第２端子に“０”が出力される。
検知回路８からＡＮＤ回路１２の第１端子に“０”が出
力される。前記ＡＮＤ回路１２の第２端子には、消去ベ
リファイの動作時であるため、ＥＶ信号である“１”が
入力される。よって、前記ＡＮＤ回路１２の出力部から
ＯＲ回路１４の第２端子に“０”が出力される。
【００４６】また、ＡＮＤ回路１０の第２端子には、プ
ログラムベリファイの動作時でないため、ＰＶ信号であ
る“０”が入力される。よって、前記ＡＮＤ回路１０の
出力部からＯＲ回路１４の第１端子に“０”が出力され
る。なお、前記ＯＲ回路１４の第３端子には、セキュリ
ティのロック状態を示す“０”が入力される。このよう
に、ＯＲ回路１４の第１、第２、第３端子にはすべて
“０”が入力されるため、ＯＲ回路１４の出力部からＮ
ＡＮＤ回路２０の第１端子に“０”が出力される。
ログラムベリファイの動作時でないため、ＰＶ信号であ
る“０”が入力される。よって、前記ＡＮＤ回路１０の
出力部からＯＲ回路１４の第１端子に“０”が出力され
る。なお、前記ＯＲ回路１４の第３端子には、セキュリ
ティのロック状態を示す“０”が入力される。このよう
に、ＯＲ回路１４の第１、第２、第３端子にはすべて
“０”が入力されるため、ＯＲ回路１４の出力部からＮ
ＡＮＤ回路２０の第１端子に“０”が出力される。
【００４７】“０”が入力された前記ＮＡＮＤ回路２０
の出力部からは、その第２端子に入力される信号に関わ
らず、“１”が出力され、出力バッファ２２の制御端子
に入力される。
の出力部からは、その第２端子に入力される信号に関わ
らず、“１”が出力され、出力バッファ２２の制御端子
に入力される。
【００４８】したがって、読み出し回路４によってメモ
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“１”が入力されているため、入力され
た前記データは出力されない。
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“１”が入力されているため、入力され
た前記データは出力されない。
【００４９】また、セキュリティセル１６のデータがセ
キュリティのロック状態を示す“０”の場合で、消去ベ
リファイの動作時で、さらに読み出されたメモリセルア
レイ２のデータが全て“１”であるときは次のようにな
る。
キュリティのロック状態を示す“０”の場合で、消去ベ
リファイの動作時で、さらに読み出されたメモリセルア
レイ２のデータが全て“１”であるときは次のようにな
る。
【００５０】前記データが全て“１”であるとき、第２
検知回路８からＡＮＤ回路１２の第１端子に“１”が出
力される。前記ＡＮＤ回路１０の第２端子には、消去ベ
リファイの動作時であるため、ＥＶ信号である“１”が
入力される。よって、前記ＡＮＤ回路１２の出力部から
ＯＲ回路１４の第２端子に“１”が出力される。
検知回路８からＡＮＤ回路１２の第１端子に“１”が出
力される。前記ＡＮＤ回路１０の第２端子には、消去ベ
リファイの動作時であるため、ＥＶ信号である“１”が
入力される。よって、前記ＡＮＤ回路１２の出力部から
ＯＲ回路１４の第２端子に“１”が出力される。
【００５１】よって、前記ＯＲ回路１４の第１、第３端
子に入力される信号に関わらず、ＯＲ回路１４の出力部
からＮＡＮＤ回路２０の第１端子に“１”が出力され
る。ＯＥバー端子から“０”が出力されると、反転さ
れ、前記ＮＡＮＤ回路２０の第２端子には“１”が入力
される。このようにＮＡＮＤ回路２０の第１、第２端子
には“１”が入力されるため、このＮＡＮＤ回路２０の
出力部からは“０”が出力され、出力バッファ２２の制
御端子に入力される。
子に入力される信号に関わらず、ＯＲ回路１４の出力部
からＮＡＮＤ回路２０の第１端子に“１”が出力され
る。ＯＥバー端子から“０”が出力されると、反転さ
れ、前記ＮＡＮＤ回路２０の第２端子には“１”が入力
される。このようにＮＡＮＤ回路２０の第１、第２端子
には“１”が入力されるため、このＮＡＮＤ回路２０の
出力部からは“０”が出力され、出力バッファ２２の制
御端子に入力される。
【００５２】したがって、読み出し回路４によってメモ
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“０”が入力されているため、入力され
た前記データはＤ０〜Ｄｎ端子に出力される。
リセルアレイ２のデータが読み出され、そのデータが出
力バッファ２２に入力されると、この出力バッファ２２
の制御端子には“０”が入力されているため、入力され
た前記データはＤ０〜Ｄｎ端子に出力される。
【００５３】このように動作させることにより、セキュ
リティのロック状態でもａｌｌ“０”ベリファイとａｌ
ｌ“１”ベリファイは可能となる。このように、ａｌｌ
“０”ベリファイとａｌｌ“１”ベリファイを可能とす
ることにより、セキュリティのロック状態でも、メモリ
セルアレイの消去（Erase ）動作ができるようになる。
なお、消去を行うためには、ａｌｌ“０”ベリファイと
ａｌｌ“１”ベリファイができることを必要とする。そ
して、セキュリティのロック状態でも消去を可能とする
ことにより、結果として、メモリセルアレイのデータを
消去しない限りセキュリティを解除できないというよう
な回路的な保護手段をチップ内へ容易に形成することが
できる。
リティのロック状態でもａｌｌ“０”ベリファイとａｌ
ｌ“１”ベリファイは可能となる。このように、ａｌｌ
“０”ベリファイとａｌｌ“１”ベリファイを可能とす
ることにより、セキュリティのロック状態でも、メモリ
セルアレイの消去（Erase ）動作ができるようになる。
なお、消去を行うためには、ａｌｌ“０”ベリファイと
ａｌｌ“１”ベリファイができることを必要とする。そ
して、セキュリティのロック状態でも消去を可能とする
ことにより、結果として、メモリセルアレイのデータを
消去しない限りセキュリティを解除できないというよう
な回路的な保護手段をチップ内へ容易に形成することが
できる。
【００５４】すなわち、従来のセキュリティのロック状
態では、どんなデータも読み出すことができなかった、
つまりベリファイすることができなかった。これに対し
て、この発明ではセキュリティのロック状態でも消去シ
ーケンスを実行できるように、プログラムベリファイ時
のａｌｌ“０”ベリファイと消去ベリファイ時のａｌｌ
“１”ベリファイを可能にした。
態では、どんなデータも読み出すことができなかった、
つまりベリファイすることができなかった。これに対し
て、この発明ではセキュリティのロック状態でも消去シ
ーケンスを実行できるように、プログラムベリファイ時
のａｌｌ“０”ベリファイと消去ベリファイ時のａｌｌ
“１”ベリファイを可能にした。
【００５５】これにより、前述したように、メモリセル
アレイの消去を行わない限りセキュリティのロック状態
の解除はできないというような回路的な保護手段を実現
することができる。なお、このようなメモリセルアレイ
のデータを消去しなければセキュリティを解除できない
という制御は、半導体チップ内に簡単にロジックで形成
することができる。
アレイの消去を行わない限りセキュリティのロック状態
の解除はできないというような回路的な保護手段を実現
することができる。なお、このようなメモリセルアレイ
のデータを消去しなければセキュリティを解除できない
という制御は、半導体チップ内に簡単にロジックで形成
することができる。
【００５６】以上説明したようにこの実施の形態によれ
ば、セキュリティのロック状態でもプログラムベリファ
イ時のａｌｌ“０”ベリファイと消去ベリファイ時のａ
ｌｌ“１”ベリファイは可能となる。したがって、セキ
ュリティをロックしたままの状態で、すなわちロックを
解除することなく、メモリセルアレイのデータを消去す
ることができる。
ば、セキュリティのロック状態でもプログラムベリファ
イ時のａｌｌ“０”ベリファイと消去ベリファイ時のａ
ｌｌ“１”ベリファイは可能となる。したがって、セキ
ュリティをロックしたままの状態で、すなわちロックを
解除することなく、メモリセルアレイのデータを消去す
ることができる。
【００５７】さらに、この機能を用いて、メモリセルア
レイのデータを消去しない限りセキュリティを解除でき
ないというような回路的な保護手段を半導体チップ内に
形成しておけば、メモリセルアレイのデータを消去した
後でなければセキュリティのロック状態を解除できない
ようにすることができる。
レイのデータを消去しない限りセキュリティを解除でき
ないというような回路的な保護手段を半導体チップ内に
形成しておけば、メモリセルアレイのデータを消去した
後でなければセキュリティのロック状態を解除できない
ようにすることができる。
【００５８】よって、セキュリティのロック状態を解除
後に、メモリセルアレイのデータをベリファイしても、
このときはメモリセルアレイのデータはすでに消去され
ているため、読み出しデータはａｌｌ“１”となり、プ
ログラムデータの解読は防止できる。すなわち、第３者
が違法にメモリセルアレイのデータを解読しようとした
場合、セキュリティのロック状態が解除できたときはす
でにメモリセルアレイのデータは消去されており、デー
タを解読することはできない。
後に、メモリセルアレイのデータをベリファイしても、
このときはメモリセルアレイのデータはすでに消去され
ているため、読み出しデータはａｌｌ“１”となり、プ
ログラムデータの解読は防止できる。すなわち、第３者
が違法にメモリセルアレイのデータを解読しようとした
場合、セキュリティのロック状態が解除できたときはす
でにメモリセルアレイのデータは消去されており、デー
タを解読することはできない。
【００５９】なお、正規ユーザであれば、セキュリティ
のロック状態を解除するときはプログラムデータを書き
換えたいときであり、セキュリティのロック状態が解除
できたときに、メモリセルアレイのデータが消去された
状態であってもなんら問題はなく、その後に新しいプロ
グラムを書き込み、セキュリティをロックすればよい。
のロック状態を解除するときはプログラムデータを書き
換えたいときであり、セキュリティのロック状態が解除
できたときに、メモリセルアレイのデータが消去された
状態であってもなんら問題はなく、その後に新しいプロ
グラムを書き込み、セキュリティをロックすればよい。
【００６０】
【発明の効果】以上述べたように本発明によれば、セキ
ュリティのロック状態でもプログラムベリファイ時に全
てのデータが“０”であるとき、また消去ベリファイ時
に全てのデータが“１”であるときに外部へのデータ読
み出しを可能とすることにより、第３者によるデータ解
読を禁止してデータを保護するとともに、データの書き
換えも可能な不揮発性メモリのセキュリティ回路を提供
することができる。
ュリティのロック状態でもプログラムベリファイ時に全
てのデータが“０”であるとき、また消去ベリファイ時
に全てのデータが“１”であるときに外部へのデータ読
み出しを可能とすることにより、第３者によるデータ解
読を禁止してデータを保護するとともに、データの書き
換えも可能な不揮発性メモリのセキュリティ回路を提供
することができる。
【図１】この発明の実施の形態の不揮発性メモリのセキ
ュリティ回路の構成を示す図である。
ュリティ回路の構成を示す図である。
【図２】従来の不揮発性メモリにおけるセキュリティ回
路の構成を示す図である。
路の構成を示す図である。
２…メモリセルアレイ ４…読み出し回路 ６…第１検知回路 ８…第２検知回路 １０、１２…ＡＮＤ回路 １４…ＯＲ回路 １６…セキュリティセル １８…読み出し回路 ２０…ＮＡＮＤ回路 ２２…出力バッファ
Claims (6)
- 【請求項１】 メモリセルに記憶されたデータの読み出
しを禁止する不揮発性メモリのセキュリティ回路におい
て、 前記メモリセルから読み出された前記データが全て
“０”か否かを検知する第１の検知手段と、 前記メモリセルから読み出された前記データが全て
“１”か否かを検知する第２の検知手段と、 前記第１の検知手段及び前記第２の検知手段の検知結果
に応じて前記データの外部への出力を許可あるいは非許
可にする出力制御手段と、 を具備することを特徴とする不揮発性メモリのセキュリ
ティ回路。 - 【請求項２】 前記出力制御手段は、前記第１の検知手
段によって前記データが全て“０”であると検知された
とき、あるいは前記第２の検知手段によって前記データ
が全て“１”であると検知されたときに前記データを外
部に出力することを特徴とする請求項１に記載の不揮発
性メモリのセキュリティ回路。 - 【請求項３】 前記出力制御手段は、プログラムベリフ
ァイの動作時に前記第１の検知手段によって前記データ
が全て“０”であると検知されたとき、あるいは消去ベ
リファイの動作時に前記第２の検知手段によって前記デ
ータが全て“１”であると検知されたときにのみ、前記
データを外部に出力することを特徴とする請求項１に記
載の不揮発性メモリのセキュリティ回路。 - 【請求項４】 データを格納するメモリセルがアレイ状
に配置されたメモリセルアレイと、 前記メモリセルアレイから前記データを読み出す第１の
読み出し手段と、 セキュリティのロック状態またはロック解除を示す情報
を格納するセキュリティセルと、 前記セキュリティセルから前記情報を読み出す第２の読
み出し手段と、 前記第１の読み出し手段により読み出されたデータが全
て“０”、あるいは全て“１”か否かを検知する検知手
段と、 前記検知手段の出力に応じて前記データの外部への出力
を許可あるいは非許可にする出力制御手段と、 を具備することを特徴とする不揮発性メモリのセキュリ
ティ回路。 - 【請求項５】 前記出力制御手段は、前記第１の読み出
し手段により読み出されたデータが前記検知手段によっ
て全て“０”あるいは全て“１”であると検知されたと
き、前記データの外部への出力を許可することを特徴と
する請求項４に記載の不揮発性メモリのセキュリティ回
路。 - 【請求項６】 前記出力制御手段は、前記第２の読み出
し手段によって読み出された前記情報がセキュリティの
解除を示しているときは前記第１の読み出し手段により
読み出されたデータの外部への出力を許可し、前記情報
がセキュリティのロック状態を示しているときはプログ
ラムベリファイの動作時に前記検知手段によって前記デ
ータが全て“０”であると検知されたとき、あるいは消
去ベリファイの動作時に前記検知手段によって前記デー
タが全て“１”であると検知されたときにのみ、前記デ
ータの外部への出力を許可することを特徴とする請求項
４に記載の不揮発性メモリのセキュリティ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00873498A JP3684062B2 (ja) | 1998-01-20 | 1998-01-20 | 不揮発性メモリのセキュリティ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00873498A JP3684062B2 (ja) | 1998-01-20 | 1998-01-20 | 不揮発性メモリのセキュリティ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203206A true JPH11203206A (ja) | 1999-07-30 |
| JP3684062B2 JP3684062B2 (ja) | 2005-08-17 |
Family
ID=11701193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00873498A Expired - Fee Related JP3684062B2 (ja) | 1998-01-20 | 1998-01-20 | 不揮発性メモリのセキュリティ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3684062B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229731B1 (en) | 1999-06-29 | 2001-05-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with security function and protect function |
| US6996006B2 (en) | 2003-06-25 | 2006-02-07 | Renesas Technology Corp. | Semiconductor memory preventing unauthorized copying |
| JP2012234607A (ja) * | 2011-05-09 | 2012-11-29 | Nec Access Technica Ltd | データ書き込み装置およびデータ書き込み方法 |
-
1998
- 1998-01-20 JP JP00873498A patent/JP3684062B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229731B1 (en) | 1999-06-29 | 2001-05-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with security function and protect function |
| US6996006B2 (en) | 2003-06-25 | 2006-02-07 | Renesas Technology Corp. | Semiconductor memory preventing unauthorized copying |
| JP2012234607A (ja) * | 2011-05-09 | 2012-11-29 | Nec Access Technica Ltd | データ書き込み装置およびデータ書き込み方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3684062B2 (ja) | 2005-08-17 |
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