JPH11203250A - 時計情報補正システム - Google Patents

Abstract

(57)【要約】 【課題】 バスを占有しない時計情報補正システムを得
る。 【解決手段】 システムの初期設定時各スレーブプロセ
サ２，３は同報コマンドを受信して一斉に時計情報を取
り込み、ＣＰＵ２１，３１はプロセサ間通信インタフェ
ース回路２３，３３から時計情報を読み出してメモリー
２２，３２へ書き込む。ＣＰＵ１１は時計回路１２から
読み出した時計情報を基に予め決められた一定周期毎に
割り込み生成回路１３に対して時刻補正割り込み出力要
求を出す。割り込み生成回路１３はスレーブプロセサ
２，３に対して割り込み信号を専用線５へ送出する。各
スレーブプロセサ２，３は、マスタプロセサ１からの割
り込み信号を専用線５から一斉に受信すると、初期設定
時にメモリー２２，３２に書き込まれた時刻情報に予め
決められて送られてくる一定周期割り込みの周期時間を
加算してこの時刻情報を再度メモリー２２，３２に書き
込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は時計情報補正システ
ムに関し、特にマルチプロセサシステムにおける時計情
報補正システムに関する。

【０００２】

【従来の技術】複数のプロセサ（中央処理装置としての
コンピュータ；ＣＰＵ）を結合して多重化システムを構
成し、高信頼度を目指すシステムをマルチプロセサシス
テムと呼ぶ。この場合、多重化されたプロセサの各々の
内部時計の保持する時刻を一致させる必要がある。本発
明はこのマルチプロセサシステムにおける時計情報補正
システムに関する。

【０００３】例えば、特開平２−２０５９１０号公報記
載の従来のマルチプロセサにおいては、時計情報の補正
（同期；一致化）は、マスタとなるプロセサあるいは各
プロセサが共有するマスタ時計回路の時計情報を割り込
み（プロセスインタラプト）によって、あるいは一定周
期毎にプロセサ間の通信手段を用いて、スレーブプロセ
サに対して送出し、各スレーブプロセサはこのマスタプ
ロセサからの時計情報を各自の時計回路に書き込むこと
により時計情報の補正、同期（一致）化を図っている。

【０００４】

【発明が解決しようとする課題】特開平２−２０５９１
０号公報記載のマルチプロセサの時計回路には、各プロ
セサ毎に同一のハード時計回路を持つ必要がある。すな
わち、従来、プロセサが持つ時計の計時手段として、ハ
ード的な時計回路あるいはソフトウェアの計時プログラ
ムによる手段の二通りがあるが、ソフトウェアの計時プ
ログラムによる時計制御は、ソフトウェアの様々なプロ
グラム処理時間による計時誤差が大きいため、一システ
ム内に複数の時計を有するマルチプロセサシステムにお
いて、各々のプロセサの時計情報を同期化することは難
しい。

【０００５】各プロセサ毎の計時手段としてハード的な
時計回路を設け、マスタプロセサの時計回路あるいは各
プロセサが共有するマスタ時計から送られてくる時計情
報にスレーブプロセサが従属する方式により、時計情報
を補正する必要がある。

【０００６】また、マスタプロセサは各スレーブプロセ
サの時計情報を補正、同期化させるためにプロセサ間の
通信手段を用いて一定周期、あるいは割り込み発生毎に
時計情報の転送を行う必要がある。

【０００７】マスタプロセサは、各プロセサが持つ時計
情報の計時誤差を最小に抑えるために一定の短時間周期
毎に全プロセサに対してプロセサ間の通信手段等を用い
て、時、分、秒、年、月、日、曜日等の時計情報を転送
し、スレーブプロセサはこの時計情報を受信し自己の時
計回路に書き込むことにより、時計情報の校正を行って
いる。

【０００８】この情報転送は、時計情報通信に使用する
バスの使用（占有）率が高く、本来のシステムの処理動
作のために、必要となるプロセサ間データ通信等の処理
を妨げるという問題がある。

【０００９】本発明の目的は、バスを占有しない時計情
報補正システムを提供することである。

【００１０】

【課題を解決するための手段】本発明によれば、時計回
路を有するマスタプロセサと、スレーブプロセサと、前
記マスタプロセサ及び前記スレーブプロセサ相互間を接
続するプロセサバスとを含むマルチプロセサシステムの
時計情報補正システムであって、前記プロセサバス以外
に前記マスタプロセッサと前記スレーブプロセッサとの
間を接続する専用線と、前記マスタプロセサに設けら
れ、初期設定時に前記プロセサバスを介して前記マスタ
プロセサの時計回路の持つ時計情報を前記スレーブプロ
セサに送出する手段と、前記初期設定後は、一定時間間
隔にて前記スレーブプロセサに前記専用線を介して時計
情報の更新のための割り込みを生成する手段と、前記ス
レーブプロセサに設けられ、前記初期設定時の時計情報
を格納する格納手段と、前記割り込みの受信に応答して
前記格納手段に格納されている前記時計情報を更新して
この更新情報を基に時計情報を発生するスレーブ時計情
報発生手段と、を含むことを特徴とする時計情報補正シ
ステムが得られる。

【００１１】本発明の作用を述べる。マルチプロセサシ
ステムにおいて、マスタとなるプロセサにのみ時計回路
を設け、この時計回路から一定周期の割り込みを生成し
て他の複数のスレーブプロセサに対して配信し、各スレ
ーブプロセサはこの割り込みを受信する毎に上記一定周
期に相当する時間を、初期設定時にマスタプロセサから
送出されてきた時計情報に加算することにより、プロセ
サ間での時計情報転送を行わずに、短時間周期にて全プ
ロセサの時計情報の補正、同期化を行い、さらに、スレ
ーブ時計にソフトウェアによる計時手段を採用し、ハー
ドウェア回路構成の簡易化を目指す。

【００１２】本発明によるマルチプロセサの時計情報補
正システムは、マスタプロセサからの短時間周期割り込
み信号を各スレーブプロセサが受信する毎に時計情報を
補正する。すなわち、システム内のマスタとなる時計回
路と、初期設定時にマスタの時計情報をプロセサ通信用
バスに対して送受信するプロセサ間通信インタフェース
回路と、初期設定時にマスタプロセサから送られてきた
時計情報を格納するためのメモリー回路とを有する。

【００１３】また、マスタの時計情報からある一定周期
を検出し、この周期毎にスレーブプロセサに対して時刻
補正のための割り込み信号を送出する割り込み生成回路
と、メモリー回路の時計情報を基に自己のプロセサ内の
時計計時を行い、さらにマスタからの割り込み受信毎に
メモリー内の時計情報を書き換えるＣＰＵとを有する。

【００１４】スレーブとなるプロセサは、マスタプロセ
サからの割り込みにより、短時間周期にて、自己の時計
回路の時計情報を計算値により補正する。このため、プ
ロセサ間にて煩雑な短時間周期毎の時計情報の通信を行
うことなく、誤差の少ない計時を可能とし、これによ
り、ソフトウェアによる計時プログラムを用いて自己の
プロセサ内の時計計時を行えるため、ハード的な時計回
路を有する必要がない。

【００１５】マスタプロセサは一定周期にて割り込み信
号を送出することにより、各スレーブプロセサの時計情
報補正を行うことが可能となり、時計補正のための時計
情報送出の必要がなく、システムのプロセサ間通信等の
運用処理の妨げになることを防ぐ。

【００１６】

【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。

【００１７】図１は本発明によるマルチプロセサシステ
ムの時計情報補正システムの実施例の構成を示すブロッ
ク図である。図１を参照すると、本発明によるマルチプ
ロセサにおける時計情報補正システムは、マスタとなる
マスタプロセサ部１、マスタプロセサ部１により制御さ
れる、例えば２個（２個に限らない）のスレーブプロセ
サ部２，３、マスタプロセサ部１及びスレーブプロセサ
部２，３を相互に接続するプロセサバス４により構成さ
れる。

【００１８】マスタプロセサ部１は、中央処理装置（Ｃ
ＰＵ）１１と、ＣＰＵ１１のＩ／Ｏ制御（内部）バス１
５上に主時計情報を発生する時計回路１２と、時計情報
の補正を行う割り込み生成回路１３と、他プロセサと接
続するためのプロセサ間インタフェース回路１４とを有
する。

【００１９】各スレーブプロセサ部２，３は、ＣＰＵ２
１，３１、メモリー２２，３２、これらを相互に接続す
る内部バス２４，３４及びプロセサ間インタフェース回
路２３，３３をそれぞれ有する。

【００２０】割り込み生成回路１３はＣＰＵ１からの割
り込み生成要求により割り込みパルスを作り出すパルス
生成回路により構成される。割り込み信号は全プロセサ
１，２，３に割り込み信号専用線５を介してワイヤード
接続される。各プロセサ間はプロセサバス４にて相互に
接続される。各プロセサ間通信インタフェース回路２
３，３３は各ＣＰＵ２１，３１他からの制御情報をプロ
セサバス４ヘ接続するための送受信制御を行う。

【００２１】本発明の実施例の動作を説明する。システ
ムの初期設定時、マスタプロセサ部１のＣＰＵ１１は時
計回路１２から時計情報を読み出し、プロセサ間通信イ
ンタフェース回路１４を介してプロセサバス４ヘ送出す
る。このとき、プロセサ間通信インタフェース回路１４
は、送出する時計情報を全プロセサ２，３が同時に受信
できるように、同報コマンドをヘッダとして付加して送
出する。

【００２２】各スレーブプロセサ２，３はこの同報コマ
ンドを受信することにより一斉に時計情報を取り込んで
各々自己のＣＰＵ２１，３１へ通知する。ＣＰＵ２１，
３１は時計情報を受信したことを認識すると、プロセサ
間通信インタフェース回路２３，３３から時計情報を読
み出し、メモリー２２，３２へ書き込む。その後、メモ
リー２２，３２に書き込まれた時計情報を基に各プロセ
サ２１，３１毎のソフトウェアの計時プログラムにより
計時を開始する。

【００２３】マスタプロセサ部１のＣＰＵ１１は自己の
時計回路１２から読み出した時計情報を基に予め決めら
れた一定周期毎に割り込み生成回路１３に対し時刻補正
割り込み出力要求を出す。この要求により、割り込み生
成回路１３はスレーブプロセサ２，３に対して専用線５
を介して割り込み信号を送出する。各スレーブプロセサ
２，３はマスタプロセサ１からの割り込み信号を専用線
５により一斉に受信すると、初期設定時に、自己のメモ
リー２２，３２に書き込まれた時刻情報に予め決められ
て送られてくる一定周期割り込みの周期時間を加算して
この時刻情報を再度メモリー２２，３２に書き込む。

【００２４】これにより、一定周期割り込み発生毎に全
プロセサ２，３のメモリー２２，３２内の時計情報は同
時に補正され、ソフトウェアは常に補正される新しい時
計情報を基に計時することができる。

【００２５】次に、本発明の他の実施例について、図２
を参照して詳細に説明する。図２において図１と同等部
分は同一符号により示している。図２を参照すると、マ
スプロセサ部１のＣＰＵ１１、ＣＰＵ１１のＩ／Ｏ制御
（内部）バス１５上に時計回路１２と割り込み生成回路
１３及び他プロセサ２，３と接続するためのプロセサ間
通信インタフェース回路１４を設け、スレーブプロセサ
部２，３には、ＣＰＵ２１，３１、メモリー２２，３
２、内部バス２４，３４及びプロセサ間インタフェース
回路２５，３５を設ける。

【００２６】割り込み生成回路１３はＣＰＵ１１からの
割り込み要求オーダを受けるためのアドレス展開回路１
６と、データラッチ回路１７と、割り込みパルス生成回
路１８とから構成される。割り込み生成回路１３が出力
する割り込み信号は全スレーブプロセサ２，３に割り込
み信号専用線５を介してワイヤード接続される。各プロ
セサ１，２，３は他のプロセサ１，２，３との通信を行
うためのプロセサバス４にマルチ接続されている。

【００２７】プロセサバス４ヘのデータの送受信はプロ
セサ間通信インタフェース回路１４，２３，３３にて行
われる。プロセサ間通信インタフェース回路１４，２
３，３３はＣＰＵ１１，２１，３１とプロセサバス４と
のインタフェース回路であり、ＣＰＵ１１，２１，３１
からの制御オーダを蓄積する送信ＦＩＦＯ（ファースト
インファーストアウトメモリー素子にて構成される一次
バッファメモリーであり、送受信タイミングを調整す
る）４２，２５，３５にて構成される。

【００２８】さらに、プロセサバス４からの受信データ
を蓄積する受信ＦＩＦＯ４１，２６，３６及びデータの
送受信を行うドライバ／レシーバ４３，２７，３７にて
構成される。また、時計情報受信をＣＰＵ２１，３１に
通知するための時計情報受信割り込み生成回路を有す
る。

【００２９】図２において、マスタプロセサ部１のＣＰ
Ｕ１１はシステムの初期設定時に自己の時計回路１２か
ら時計情報を読み出して、これをスレーブプロセサ２，
３ヘ送出するために、プロセサ間通信インタフェース回
路１４の送信ＦＩＦＯ４２へ書き込む制御オーダを発行
する。プロセサ間通信インタフェース回路１４において
は、ＣＰＵ１１からの時計情報送出オーダを受信する
と、全スレーブプロセサ２，３が同時にデータ受信でき
るように同報コマンドを送出し、その後、ＦＩＦＯ４２
内の時計情報を読み出してプロセサバス４ヘ送出する。

【００３０】通常、プロセサ間通信はデータ送出時送り
先のプロセサ番号を送出し、その後、本来通信するため
のデータを送出する。受信側のプロセッサ１，２，３は
プロセサバス４からのデータを監視して受信したプロセ
サ番号と自己のプロセサ番号とが一致した場合、その後
のデータを取り込む。時計情報通信の場合は、プロセサ
番号の代わりに同報コマンドを送出する。

【００３１】この同報コマンドを受信した全スレーブプ
ロセサ２，３は一斉にその後のデータを受信ＦＩＦＯ２
６，３６に取り込む。各スレーブプロセサ２，３のＣＰ
Ｕ２１，３１は同報コマンドを受信したことを各々のプ
ロセサ間通信インタフェース回路２３，３３からの割り
込みにより認識すると、プロセサ間通信インタフェース
回路２３，３３から時計情報を読み出してメモリー２
２，３２へ書き込む。

【００３２】その後、ソフトウェアの計時プログラムに
より、メモリー２２，３２へ書き込まれた時計情報（初
期値）から計時を開始する。以上の時計情報転送動作は
システムの初期設定時にのみ行われる。マスタプロセサ
部１のＣＰＵ１１は初期設定時の時計情報送出後、常時
自己の時計情報を読み出しており、この時計情報から予
め決められた一定周期毎に、割り込み生成部１３に対し
て割り込み出力要求オーダを出す。

【００３３】このオーダにより割り込み生成回路１３は
全スレーブプロセサ２，３に対して割り込み信号を出力
する。各スレーブプロセサ２，３はマスタプロセサ１か
らの割り込み信号を専用線５を介して一斉に受信する
と、初期設定時に、メモリ２２，３２に書き込まれてい
た時計情報を読み出して予め決められた一定の割り込み
周期時間を加算する。加算後の時計情報を再度メモリー
２２，３２に書き込み、この新しく補正された時計情報
（初期値）からソフトウェアの計時プログラムにより計
時を再開する。

【００３４】例えば、予め決められた一定時間を５秒と
すると、マスタプロセサ１は５秒毎にスレーブプロセサ
２，３に対し割り込みをかけ、各スレーブプロセサ２，
３はメモリー２２，３２内の時計情報に割り込み受信毎
に５秒加算して行く。この５秒毎に全プロセサ２，３ー
斉に補正される時計情報を基にソフトウェアの計時プロ
グラムを動作させる。一定周期割り込み時間を短くすれ
ば、より一層の正確な時計計時を行うことができる。

【００３５】

【発明の効果】以上説明したように本発明は、マルチプ
ロセサシステムにおいて、マスタとなるプロセサにのみ
ハード的時計回路を持たせ、他のスレーブプロセッサに
はソフト時計を採用することができ、これにより装置構
成を簡易化することができる効果がある。すなわち、各
スレーブプロセサの時計情報をマスタプロセサからの割
込により短時間周期で補正、同期化でき、これにより各
スレーブプロセサ毎に行うソフトウェア時計の計時誤差
を低減させることができるためである。

【００３６】さらに、各スレーブプロセサの内部時計補
正時に、補正のための時計情報をプロセサ間にて通信す
る必要がないため、システムの運用処理のために行われ
るプロセサ間データ通信の伝送効率を向上できる効果が
ある。

【００３７】すなわち、各スレーブプロセサはマスタプ
ロセサからの割り込みを、プロセッサバスを使用せずに
専用線を使用して、時計情報の補正、同期化の起動信号
とし自己のメモリー内の時計情報を各プロセサ毎に補正
するため、初期設定時以外は、時計情報補正によるプロ
セサ間通信バスの使用を必要としないからである。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】本発明の実施例の詳細ブロック図である。

【符号の説明】

１ マスタプロセサ部 ２，３ スレーブプロセサ部 ４ プロセサバス ５ 割り込み信号専用線 １１，２１，３１ ＣＰＵ １２ 時計回路 １３ 割り込み生成回路 １４，２３，３３ ＣＰＵ間通信インタフェース １５，２４，３４ 内部バス ２２，３２ メモリー

Claims (4)

【特許請求の範囲】
1. 【請求項１】 時計回路を有するマスタプロセサと、ス
   レーブプロセサと、前記マスタプロセサ及び前記スレー
   ブプロセサ相互間を接続するプロセサバスとを含むマル
   チプロセサシステムの時計情報補正システムであって、 前記プロセサバス以外に前記マスタプロセッサと前記ス
   レーブプロセッサとの間を接続する専用線と、 前記マスタプロセサに設けられ、 初期設定時に前記プロセサバスを介して前記マスタプロ
   セサの時計回路の持つ時計情報を前記スレーブプロセサ
   に送出する手段と、 前記初期設定後は、一定時間間隔にて前記スレーブプロ
   セサに前記専用線を介して時計情報の更新のための割り
   込みを生成する手段と、 前記スレーブプロセサに設けられ、 前記初期設定時の時計情報を格納する格納手段と、 前記割り込みの受信に応答して前記格納手段に格納され
   ている前記時計情報を更新してこの更新情報を基に時計
   情報を発生するスレーブ時計情報発生手段と、を含むこ
   とを特徴とする時計情報補正システム。
2. 【請求項２】 前記格納手段の格納時計情報に、前記割
   り込みの発生毎に前記一定時間に相当する時間だけ加算
   して更新することを特徴とする請求項１記載の時計情報
   補正システム。
3. 【請求項３】 前記スレーブ時計情報発生手段は、前記
   格納手段に格納され更新された時間情報を初期値として
   計時することにより前記スレーブプロセサの時計情報を
   発生することを特徴とする請求項２記載の時計情報補正
   システム。
4. 【請求項４】 前記スレーブ時計情報発生手段は、ソフ
   トウエアにより構成される時計であることを特徴とする
   請求項１，２あるいは３記載の時計情報補正システム。