JPH11203272A5 - - Google Patents

Description

また、これと同時に、スレーブモード用プロセッサ７０２の第１のデータパス１０８および第２のデータパス１０９は、グループＡ₂ ，Ｂ₂ ，Ｃ₂ ，Ｄ₂ のそれぞれ最初の複素数データ（すなわち、０番地、１０２４番地、２０４８番地および３０７２番地の複素数データ）を作業用ＲＡＭ１０７から取り込んで式（１）〜（４）を用いた演算処理を行い、演算結果ａ _i ，ｂ _i ，ｃ _i ，ｄ _i を得る。そして、これらの演算結果が、マスタモード用プロセッサ７０１の場合と同様にして、スレーブモード用プロセッサ７０２内の作業用ＲＡＭ１０７に格納される。

続いて、図２３に示した高速フーリエ変換処理装置の動作を説明する。

Claims (6)

1. 前記第１のデータパスが、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を入力して演算Ａ_i ＋Ｃ_i ，Ｂ_i ＋Ｄ _i を行う第５の加算器と、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を前記第５の加算器で演算することなく通過させる第５のバイパスと、
   前記第５の加算器または前記第５のバイパスから複素数データを２個ずつ取り込んで、両データの加算結果および減算結果を出力する第１の加減算器と、
   この第１の加減算器の前記加算結果とひねり係数Ｗ_i1または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第５の乗算器と、
   前記第１の加減算器の前記減算結果とひねり係数Ｗ_i3または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第６の乗算器と、
   この第５の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ａ_i の実数部および虚数部として出力し、さらに、第６の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ｃ_i の実数部および虚数部として出力する第２の加減算器と、
   を備えたことを特徴とする請求項２に記載の高速フーリエ変換処理装置。
2. 前記第２のデータパスが、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を入力して演算Ａ_i −Ｃ_i ，ｊ（Ｂ_i −Ｄ _i ）を行う減算／複素減算器と、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を前記減算／複素減算器で演算することなく通過させる第６のバイパスと、
   前記減算／複素減算器または前記第６のバイパスから複素数データを２個ずつ取り込んで、両データの減算結果および加算結果を出力する第３の加減算器と、
   この第３の加減算器の前記減算結果とひねり係数Ｗ_i2または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第７の乗算器と、
   前記第３の加減算器の前記加算結果とひねり係数Ｗ_i4または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第８の乗算器と、
   この第７の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ｂ_i の実数部および虚数部として出力し、さらに、第８の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ｄ_i の実数部および虚数部として出力する第４の加減算器と、
   を備えたことを特徴とする請求項２または５に記載の高速フーリエ変換処理装置。
3. 前記第１のデータパスまたは前記第３のデータパスの少なくとも一方が、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を入力して演算Ａ_i ＋Ｃ_i ，Ｂ_i ＋Ｄ _i を行う第５の加算器と、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を前記第５の加算器で演算することなく通過させる第５のバイパスと、
   前記第５の加算器または前記第５のバイパスから複素数データを２個ずつ取り込んで、両データの加算結果および減算結果を出力する第１の加減算器と、
   この第１の加減算器の前記加算結果とひねり係数Ｗ_i1または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第５の乗算器と、
   前記第１の加減算器の前記減算結果とひねり係数Ｗ_i3または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第６の乗算器と、
   前記第５の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ａ_i の実数部および虚数部として出力し、さらに、第６の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ｃ_i の実数部および虚数部として出力する第２の加減算器と、
   を備えたことを特徴とする請求項１０に記載の高速フーリエ変換処理装置。
4. 前記第２のデータパスまたは前記第４のデータパスの少なくとも一方が、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を入力して演算Ａ_i −Ｃ_i ，ｊ（Ｂ_i −Ｄ _i ）を行う減算／複素減算器と、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を前記減算／複素減算器で演算することなく通過させる第５のバイパスと、
   前記減算／複素減算器または前記第６のバイパスから複素数データを２個ずつ取り込んで、両データの減算結果および加算結果を出力する第３の加減算器と、
   この第３の加減算器の前記減算結果とひねり係数Ｗ_i2または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第７の乗算器と、
   前記第３の加減算器の前記加算結果とひねり係数Ｗ_i4または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第８の乗算器と、
   前記第７の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ｂ_i の実数部および虚数部として出力し、さらに、第８の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ｄ_i の実数部および虚数部として出力する第４の加減算器と、
   を備えたことを特徴とする請求項１０または１３に記載の高速フーリエ変換処理装置。
5. 前記第１のデータパスまたは前記第３のデータパスの少なくとも一方が、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を入力して演算Ａ_i ＋Ｃ_i ，Ｂ_i ＋Ｄ _i を行う第５の加算器と、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を前記第５の加算器で演算することなく通過させる第５のバイパスと、
   前記第５の加算器または前記第５のバイパスから複素数データを２個ずつ取り込んで、両データの加算結果および減算結果を出力する第１の加減算器と、
   この第１の加減算器の前記加算結果とひねり係数Ｗ_i1または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第５の乗算器と、
   前記第１の加減算器の前記減算結果とひねり係数Ｗ_i3または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第６の乗算器と、
   この第５の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ａ_i の実数部および虚数部として出力し、さらに、第６の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ｃ_i の実数部および虚数部として出力する第２の加減算器と、
   を備えたことを特徴とする請求項１７に記載の高速フーリエ変換処理装置。
6. 前記第２のデータパスまたは前記第４のデータパスの少なくとも一方が、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を入力して演算Ａ_i −Ｃ_i ，ｊ（Ｂ_i −Ｄ _i ）を行う減算／複素減算器と、
   前記複素数データＡ_i ，Ｃ_i ，Ｂ_i ，Ｄ_i を前記第５の加算器で演算することなく通過させる第６のバイパスと、
   前記第５の加算器または前記第６のバイパスから複素数データを２個ずつ取り込んで、両データの減算結果および加算結果を出力する第３の加減算器と、
   この第３の加減算器の前記減算結果とひねり係数Ｗ_i2または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第７の乗算器と、
   前記第３の加減算器の前記加算結果とひねり係数Ｗ_i4または「１」との、実数部どうしの乗算、実数部と虚数部との乗算、虚数部どうしの乗算および虚数部と実数部との乗算を順次行う第８の乗算器と、
   前記第７の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ｂ_i の実数部および虚数部として出力し、さらに、第８の乗算器から入力した実数部どうしの乗算結果から虚数部どうしの乗算結果を減算するとともに、実数部と虚数部との乗算結果を虚数部と実数部との乗算結果に加算して、これらの演算結果を演算結果ｄ_i の実数部および虚数部として出力する第４の加減算器と、
   を備えたことを特徴とする請求項１７または２０に記載の高速フーリエ変換処理装置。