JPH11203863A - 信号遅延装置及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 バーストモードにおいて高速な読み出し動作
を実現する。 【解決手段】 シンクロナスＤＲＡＭ等のバーストモー
ドを持つ半導体記憶装置において、パイプライン動作を
行う構成とする。メモリセルアレイ１の読出回路と出力
バッファ８との間に、入力制御信号ＤＳＥＬ０，ＤＳＥ
Ｌ１により入力が制御され出力制御信号ＯＳＥＬ０，Ｏ
ＳＥＬ１により出力が制御される記憶回路を複数並列に
接続したＦＩＦＯバッファ２を配置する。カウンタ９は
同期信号ＩＣＬＫを計数する。入力制御部６はカウント
信号ＯＣＮＴ０，ＯＣＮＴ１に基づいて信号ＤＳＥＬ
０，ＤＳＥＬ１を生成する。出力制御部７は信号ＯＣＮ
Ｔ０，ＯＣＮＴ１に基づいて信号ＯＳＥＬ０，ＯＳＥＬ
１を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力データを後段
の回路が出力するまで一時的に蓄える信号遅延装置及
び、この信号遅延装置を読み出された記憶データを出力
バッファが出力するまで一時的に蓄える回路として使用
する、シンクロナスＤＲＡＭ等のバーストモードを具備
した半導体記憶装置に関するものである。

【０００２】

【従来の技術】近年、ＣＰＵと主記憶に用いるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）の速度
差が問題となっている。飛躍的に高速化したＣＰＵの要
求に対して、速度の改善が少ないＤＲＡＭは答えられな
い（即ち速度差に対応できない）。このため、高速なＣ
ＰＵを用いたコンピュータシステムでは、主記憶（メイ
ンメモリ）のメモリ容量と比較して小容量ではあるが、
高速なキャッシュメモリをＣＰＵチップ内または外付け
にて接続し、この速度差を吸収している。キャッシュメ
モリは主記憶のうち、一部のデータのコピー（写し）を
保持している。このデータのコピーは連続したアドレス
を持つ複数のデータを単位とし、この単位を「ページ」
と呼ぶ。

【０００３】ＣＰＵは、通常キャッシュメモリに対して
アクセスを行う。そして、キャッシュメモリ内に所望の
データがないときには主記憶から新たに所望のデータを
キャッシュメモリにコピーする。この際、コピーはペー
ジ単位で行われる。このため、このようなシステムの主
記憶を構成するメモリ素子には、キャッシュメモリに対
し連続したアドレスを持つデータ列を高速に入出力でき
る機能をもつことが要求される。この場合、メモリにお
いて、先頭アドレスを指定するのみで、これを含むデー
タ列を外部から入力される基準クロック信号に同期して
入出力する方法が採用されている。これを「バースト転
送」と呼び、１つのアドレスを指定することにより入力
されるデータ列の長さを「バースト長」と呼ぶ。バース
ト転送を行うメモリの典型的な例としてシンクロナスＤ
ＲＡＭがある。

【０００４】通常、汎用ＤＲＡＭ（ファストページモー
ドを持つＤＲＡＭ）は、アドレスを指定してからデータ
が外部に出力されるまでの間、すなわちアドレスアクセ
ス時間が高速なもので２０ｎｓ（＝５０ＭＨｚ）程度で
ある。シンクロナスＤＲＡＭにおいては、１つのデータ
の処理に掛かる時間は、基本的には汎用ＤＲＡＭと同一
であるが、内部の処理を多重化し、複数のデータを同時
に内部処理することにより、１データ当たりの見かけ上
の処理時間を短縮し、入出力を高速化して１００ＭＨｚ
以上の速度を得ることを可能としている。このときのデ
ータ入出力の周波数、すなわち基準クロックの周波数を
「バースト転送周波数」と呼ぶ。ただし、シンクロナス
ＤＲＡＭも汎用ＤＲＡＭも、基本的に、アドレスアクセ
ス時間は同一、すなわち、１つのデータに注目すれば、
内部処理時間は汎用ＤＲＡＭと基本的に同一であるた
め、読み出し指示のコマンド入力からデータ出力までは
通常複数の基準クロック周期を要する。

【０００５】読み出し指示のコマンド入力のクロックか
ら、出力データが外部に出力されるまでの基準クロック
のクロック数を「ＣＡＳ（カス）レイテンシ」と呼ぶ。
シンクロナスＤＲＡＭでは、通常、「モードレジスタ」
と呼ばれる動作条件設定用の記憶回路を具備しており、
外部から入力される所定のモードレジスタセットコマン
ドにより、ＣＡＳレイテンシ等を設定することができ
る。外部からＣＡＳレイテンシが設定できるようになっ
ているのは、そのシンクロナスＤＲＡＭの最高バースト
転送周波数の基準クロックで、他の回路または基板配線
が動作しないために、シンクロナスＤＲＡＭのバースト
転送周波数、すなわち基準クロックの周波数を下げて使
用する場合、基準クロック周期とＣＡＳレイテンシとの
関係がアドレスアクセス時間を満足する範囲で、ＣＡＳ
レイテンシを低くすることによって、１番目のデータの
出力までの時間を短くできるからである（基準クロック
周波数が低い場合には、ＣＡＳレイテンシを小さくする
必要がない。逆に、アドレスアクセス時間が一定の条件
下で、最高バースト転送周波数を高めるためには、ＣＡ
Ｓレイテンシを大きくする必要がある）。

【０００６】ところで、内部処理の多重化の従来の技術
として、パイプライン方式とプリフェッチ方式とがあ
る。図１３は、従来の典型的なパイプライン方式の読み
出し動作を説明するためのタイミングチャート図であ
る。図１３では、パイプラインのステージ数は「４」と
され、ＣＡＳレイテンシは「４」、バースト長は「４」
の読み出しを２回行う場合のタイミング波形の１例が示
されている。パイプライン方式は、内部の一連の処理を
いくつかのステージに分割し、１つのデータに関する情
報を各ステージで基準クロックに従い順次処理する。

【０００７】図１３に示す従来例では、内部カラムアド
レスＹＡＤＤを生成する第１のステージ、内部カラムア
ドレスＹＡＤＤをプリデコードしてプリデコードカラム
アドレス信号ＰＹＡＤＤを生成する第２のステージ、信
号ＰＹＡＤＤで指定されるアドレスのデータをデータ入
出力線ＩＯＢＵＳに読み出す第３のステージ、及びデー
タ入出力線ＩＯＢＵＳ上のデータをＤＱピンからチップ
外部に出力する第４のステージの計４ステージからなる
４段パイプライン方式である。すなわち、基準クロック
ＩＣＬＫ（外部クロック信号ＣＬＫから生成される内部
クロック）のサイクルＴ１〜Ｔ２において、内部カラム
アドレスＹＡＤＤ信号を生成するための第１のステージ
で処理された第１のデータのアドレスＡａＯ（入力され
たアドレス信号ＡＤＤ参照）は、基準クロックＩＣＬＫ
の次のサイクルＴ２〜Ｔ３において第２のステージで処
理される。それと同時に第２のデータのアドレスＡａ１
は第１のステージで処理される。各ステージは並列に同
時にその処理動作が行われるため、ステージ数分のデー
タが並列処理されることになる。各ステージはそれぞれ
基準クロックＩＣＬＫにより制御されているので、複数
のデータに関する情報が１つのステージに同時に存在す
ることはなく、結果として、各データは内部で衝突する
ことなく基準クロックＩＣＬＫに同期して出力される。

【０００８】図１４は、従来のプリフェッチ方式の読み
出し動作を説明するためのタイミングチャート図であ
る。図１４においては、並列数（プリフェッチ数）は
「２」、／ＣＡＳレイテンシは「３」、バースト長は
「４」の読み出しを２回行う場合のタイミング波形図が
示されている。プリフェッチ方式は、内部処理を並列に
行い、入出力でデータをプリフェッチし、パラレル−シ
リアル変換を行う。すなわち、データの内部処理の経路
を複数設け、複数のデータに対し同一の処理を実質的に
同時に行う。ただし、出力は同時には行い得ないため、
それ以前に、同時処理された複数のデータに対しパラレ
ル−シリアル変換を施し、シリアルデータを順次基準ク
ロックに従い出力する。すなわち、変換後のデータを出
力するには、変換前の並列数と同じだけの基準クロック
数を要する。したがって、パラレル−シリアル変換前の
処理は並列数と同じだけの基準クロック数で行えば、デ
ータを間断なく出力することができる。図１４を参照し
て、基準クロックＩＣＬＫをＴ１〜Ｔ３の２サイクル
で、外部アドレスＡＤＤの取り込みから、データ入出力
線ＩＯＢＵＳへのデータ読み出しを行っている。このと
き、読み出されるデータはＤａ０、Ｄａ１の２ビットで
あり、このうち、データＤａ０は基準クロックのＴ３〜
Ｔ４のサイクルで外部に出力され、データＤａ１はＴ４
〜Ｔ５のサイクルで外部に出力される。

【０００９】

【発明が解決しようとする課題】上記の如く、シンクロ
ナスＤＲＡＭ等、バースト動作を行う半導体記憶装置の
バースト転送周波数の最高動作周波数を上げるための方
式として、パイプライン方式とプリフェッチ方式があ
る。そして、パイプライン方式において、最高バースト
転送周波数を向上させるためには、パイプラインのステ
ージ数を増し、各ステージの処理を短縮して、並列度を
上げるようにしている。ただし、ＤＲＡＭ内部の処理の
関係で、各ステージを区切れる箇所は限られている。ま
た、最小基準クロック周期は、最も時間の掛かるステー
ジに合わせなければならない。さらに、各ステージ間を
接続する回路でのオーバーヘッドも増加するため、事実
上ステージ数は３〜４程度に制限される。すなわち、デ
ータの多重度も３〜４に制限される。また、プリフェッ
チ方式で最高バースト転送周波数を向上させるために
は、並列に処理するデータの数を増加させる。このため
には、同一の回路が並列分だけ必要とされ、回路規模が
大きくなり、これを実現するためにはチップ面積が増大
する。また、プリフェッチ方式では、データの入出力は
並列分を単位として行われなければならず、並列分を下
回る単位のデータの入出力はできない。このため、並列
度を上げると、機能上の自由度が低下し、これを用いた
コンピュータシステムの性能低下を招く。これらの理由
により並列度つまり多重度は２程度に制限される。この
ように、上記２方式はどちらもデータの多重度を上げる
ことにより、高速化することができるが、それぞれの理
由により多重度には限界がある。すなわち、最高バース
ト転送周波数に限界があるという問題点があった。本発
明は、上記課題を解決するためになされたもので、バー
ストモードにおいて高速な読み出し動作を実現する半導
体記憶装置、及びこの半導体記憶装置において、読み出
された記憶データを出力バッファが出力するまで一時的
に蓄える信号遅延装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の信号遅延装置
は、請求項１に記載のように、入力制御信号によりデー
タの入力が制御されると共に、出力制御信号によりデー
タの出力が制御されるデータレジスタを複数並列に接続
し、入力制御信号と出力制御信号とを同一の信号発生回
路の出力を基に生成するようにしたものである。また、
請求項２に記載のように、上記データレジスタは、入力
が信号入力端子に接続され、制御入力に上記入力制御信
号が与えられる第１のトランスファゲートと、入力が第
１のトランスファゲートの出力に接続された第１のイン
バータと、入力が第１のインバータの出力に接続され、
出力が第１のトランスファゲートの出力に接続された第
２のインバータと、入力が第１のインバータの出力及び
第２のインバータの入力に接続され、出力が信号出力端
子に接続され、制御入力に上記出力制御信号が与えられ
る第２のトランスファゲートとを有するものである。ま
た、請求項３に記載のように、上記データレジスタは、
入力が信号入力端子に接続され、上記入力制御信号がク
ロック端子に接続され、上記入力制御信号に同期して入
力を保持するフリップフロップ回路と、入力が該フリッ
プフロップ回路の出力端子に接続され、制御入力に上記
出力制御信号が与えられる第２のトランスファゲートと
を有するものである。また、請求項４に記載のように、
上記信号発生回路は、クロック信号を計数するカウンタ
と、該カウンタのカウント値をデコードするデコーダと
を有するものである。また、請求項５に記載のように、
上記信号発生回路は、クロック信号を計数し、バイナリ
形式でカウント値を出力するカウンタで構成され、上記
バイナリ形式のカウント値につながる信号をデコードし
て入力制御信号または出力制御信号とするようにしたも
のである。また、請求項６に記載のように、２つの上記
データレジスタを有し、上記デコーダは、上記入力制御
信号を入力とする第３のインバータと、上記出力制御信
号を入力とする第４のインバータとを有し、一方のデー
タレジスタには上記入力制御信号、出力制御信号が与え
られ、他方のデータレジスタには第３のインバータの出
力が入力制御信号として与えられると共に第４のインバ
ータの出力が出力制御信号として与えられるようにした
ものである。また、請求項７に記載のように、同一レジ
スタ内の入力制御信号と出力制御信号とは活性化する期
間が所望の時間差を有するものである。また、請求項８
に記載のように、同一レジスタ内の入力制御信号と出力
制御信号とに与える信号をそれぞれカウンタの異なるデ
コード出力と接続することで所望の時間差を持たせたも
のである。また、請求項９に記載のように、所望の時間
差を選択する手段を設けたものである。また、請求項１
０に記載のように、所望の時間差を選択する手段は、同
一レジスタ内の入力制御信号と出力制御信号とに与える
信号をそれぞれカウンタの異なるデコード出力と接続す
るスイッチ網を複数を設けておき、該スイッチ網を切り
替えることで所望の時間差を選択できるようにしたもの
である。

【００１１】また、本発明の半導体記憶装置は、請求項
１１に記載のように、外部入力信号に応じて記憶データ
の読み出しを行う読み出し回路と、入力制御信号により
データの入力が制御されると共に、出力制御信号により
データの出力が制御されるデータレジスタが複数並列に
接続された、上記読み出し回路によって読み出された記
憶データを一時的に蓄える信号遅延装置と、基準クロッ
クに基づいてクロックを計数してカウント信号を出力す
るカウンタと、カウント信号に基づいて上記入力制御信
号を出力する入力制御部と、カウント信号に基づいて上
記出力制御信号を出力する出力制御部とを備え、上記入
力制御部と出力制御部が、同一の記憶データの処理に関
して、上記基準クロックの異なるエッジに応じてそれぞ
れ動作するようにしたものである。このように、読み出
し回路は、同一サイクルに複数の処理動作を行うパイプ
ライン方式に従って構成される。また、信号遅延装置内
の各データレジスタは、互いに異なる複数の入力制御信
号、複数の出力制御信号で制御されるか、あるいは共通
の入力制御信号、出力制御信号で制御される。

【００１２】また、請求項１２に記載のように、入力が
上記信号遅延装置の出力に接続され、信号遅延装置から
出力された記憶データを基準クロックに同期して外部に
出力する出力バッファを備え、上記読み出し回路と出力
バッファ回路が、同一の記憶データの処理に関して、上
記基準クロックの異なるエッジに応じてそれぞれ動作す
るようにしたものである。また、請求項１３に記載のよ
うに、上記読み出し回路を動作させる基準クロックのエ
ッジと上記出力バッファ回路を動作させる基準クロック
のエッジとの間の周期数のうち、最大数と同じ個数のデ
ータレジスタで上記信号遅延装置を構成するようにした
ものである。また、請求項１４に記載のように、上記信
号遅延装置内の各データレジスタは、入力が信号入力端
子に接続され、制御入力に上記入力制御信号が与えられ
る第１のトランスファゲートと、入力が第１のトランス
ファゲートの出力に接続された第１のインバータと、入
力が第１のインバータの出力に接続され、出力が第１の
トランスファゲートの出力に接続された第２のインバー
タと、入力が第１のインバータの出力及び第２のインバ
ータの入力に接続され、出力が信号出力端子に接続さ
れ、制御入力に上記出力制御信号が与えられる第２のト
ランスファゲートとを有するものである。また、請求項
１５に記載のように、上記カウンタから出力されるカウ
ント値をデコードする手段を入力制御部又は出力制御部
と信号遅延装置との間に設けたものである。また、請求
項１６に記載のように、上記信号遅延装置は、２つの上
記データレジスタを有し、上記カウント値をデコードす
る手段は、上記入力制御信号を入力とする第３のインバ
ータと、上記出力制御信号を入力とする第４のインバー
タとを有し、一方のデータレジスタには上記入力制御信
号、出力制御信号が与えられ、他方のデータレジスタに
は第３のインバータの出力が入力制御信号として与えら
れると共に第４のインバータの出力が出力制御信号とし
て与えられるようにしたものである。

【００１３】また、請求項１７に記載のように、上記カ
ウンタは、上記基準クロックに応じて状態変化する、上
記信号遅延装置内のデータレジスタと同じ数の状態を持
ち、その状態を複数の上記カウント信号で表すものであ
り、上記入力制御部は、上記カウンタから出力されるカ
ウント信号をそれぞれ遅延させる複数の遅延回路と、各
遅延回路の出力をリード用クロックに応じてラッチし、
入力制御信号として出力する複数のラッチ回路とからな
るものであり、上記出力制御部は、上記カウンタから出
力されるカウント信号を上記出力制御信号とするもので
ある。また、請求項１８に記載のように、上記カウンタ
は、上記基準クロックに応じて状態変化する、上記信号
遅延装置内のデータレジスタと同じ数の状態を持ち、そ
の状態を１つの上記カウント信号で表すものであり、上
記入力制御部は、上記カウンタから出力されるカウント
信号を遅延させる遅延回路と、遅延回路の出力に接続さ
れたインバータと、インバータの出力をリード用クロッ
クに応じてラッチし、入力制御信号として出力するラッ
チ回路とからなるものであり、上記出力制御部は、上記
カウンタから出力されるカウント信号を上記出力制御信
号とするものである。また、請求項１９に記載のよう
に、上記カウンタは、上記基準クロックに応じて状態変
化する、上記信号遅延装置内のデータレジスタと同じ数
の状態を持ち、その状態を複数の上記カウント信号で表
すものであり、上記入力制御部は、上記カウンタから出
力される出力制御信号をそれぞれ遅延させる複数の遅延
回路と、入力信号をリード用クロックに応じてラッチ
し、入力制御信号として出力する複数のラッチ回路と、
上記遅延回路とラッチ回路の間に設けられ、複数の遅延
回路の出力と複数のラッチ回路の入力の接続制御を行う
切替回路とからなるものであり、上記出力制御部は、上
記カウンタから出力されるカウント信号を上記出力制御
信号とするものである。また、請求項２０に記載のよう
に、上記基準クロックに基づいて読み出し期間中出力さ
れる上記リード用クロックを生成するリード用クロック
生成回路と、上記基準クロックと読み出し期間中である
ことを示すイネーブル信号との論理積をとり、この結果
を基準クロックとして上記カウンタに与える論理積回路
とを備え、上記出力制御部は、カウンタの出力とイネー
ブル信号との論理積をとり、この結果を出力制御信号と
する論理積回路を有し、上記入力制御部及び出力制御部
が読み出し期間中だけ動作するものである。

【００１４】

【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示す半導体記憶装置
のブロック図、図２は図１の半導体記憶装置のうち信号
遅延装置となるファーストインファーストアウト（以
下、ＦＩＦＯと略する）バッファ２の構成を示すブロッ
ク図である。また、図３は図１の半導体記憶装置の動作
を説明するためのタイミングチャート図である。

【００１５】本実施の形態では、ＣＡＳレイテンシを
「３」とし、バースト長を「４」として説明するが、Ｃ
ＡＳレイテンシやバースト長についてはこれに限定され
るものでなく、他の値でもよい。

【００１６】本実施の形態の半導体記憶装置は、メモリ
セルがマトリクス状に配置されたメモリセルアレイ１を
有する。列アドレスデコーダ（不図示）は、内部列アド
レス信号に従って、各列のメモリセルに対応してそれぞ
れ設けられた複数のデジット線のうちの１本を選択レベ
ルとする。これにより、選択デジット線に接続されてい
るメモリセルの記憶データがメモリセルアレイ１内のセ
ンスアンプ（不図示）を介して出力線ＲＷＢＵＳに出力
される。

【００１７】この半導体記憶装置では、アクセスタイム
の高速化のため、読み出しコマンド入力以降からＦＩＦ
Ｏバッファ２までの処理を基準クロックである内部同期
信号ＩＣＬＫに非同期で行っている。ただし、メモリセ
ルアレイ１から読み出された記憶データを半導体記憶装
置の外部に出力する出力バッファ８は内部同期信号ＩＣ
ＬＫ（ＩＣＬＫＯＥ）に同期しているので、ＦＩＦＯバ
ッファ２によりデータの追突を解決している。

【００１８】図２にＦＩＦＯバッファ２の構成を示す。
ＦＩＦＯバッファ２は、ＣＡＳレイテンシの最高値−１
（本実施の形態では、３−１＝２）個の未出力データを
保持できればよい。なぜなら、これ以上のデータをメモ
りセルアレイ１から読み出すために内部同期信号ＩＣＬ
Ｋを入力すれば、半導体記憶装置外への出力が必ず行わ
れ、結局、出力されたデータの保持の必要がなくなり、
この保持に使用していたレジスタをメモリセルアレイ１
から新たに読み出されたデータの保持に使用すればよい
からである。

【００１９】したがって、本実施の形態のＦＩＦＯバッ
ファ２は、２個のレジスタ２−０，２−１を有してい
る。各レジスタは内部同期信号ＩＣＬＫに同期してサイ
クリック（０→１→０→・・・）に使用される。

【００２０】各レジスタ２−０，２−１は、入力（ソー
ス又はドレインの一方）がＦＩＦＯバッファ２の信号入
力端子に接続され、制御入力（ゲート）にＦＩＦＯバッ
ファ入力制御信号ＤＳＥＬ（ＤＳＥＬ０，ＤＳＥＬ１）
が与えられたＮｃｈトランジスタからなる第１のトラン
スファゲート２１−０，２１−１と、入力が第１のトラ
ンスファゲート２１−０，２１−１の出力（ソース又は
ドレインの他方）に接続された第１のインバータ２２−
０，２２−１と、入力が第１のインバータ２２−０，２
２−１の出力に接続され、出力が第１のトランスファゲ
ート２１−０，２１−１の出力に接続された第２のイン
バータ２３−０，２３−１と、入力（ソース又はドレイ
ンの一方）が第１のインバータ２２−０，２２−１の出
力及び第２のインバータ２３−０，２３−１の入力に接
続され、出力がＦＩＦＯバッファ２の信号出力端子に接
続され、制御入力（ゲート）にＦＩＦＯバッファ出力制
御信号ＯＳＥＬ（ＯＳＥＬ０，ＯＳＥＬ１）が与えられ
たＮｃｈトランジスタからなる第２のトランスファゲー
ト２４−０，２４−１とから構成されている。

【００２１】そして、各レジスタは、第１のトランスフ
ァゲート２１−０，２１−１の入力をＦＩＦＯバッファ
２の信号入力端子に接続し、第２のトランスファゲート
２４−０，２４−１の出力をＦＩＦＯバッファ２の信号
出力端子に接続することで、並列に接続されている。

【００２２】従来は、ラッチ回路を直列に接続したＦＩ
ＦＯを使用していたので、ＣＡＳレイテンシを変更する
と、ラッチ回路の段数を変更したり、制御動作を工夫す
るなどして対応しなければならなかった。例えば、ラッ
チ回路が４段直列に接続されたいるものを、２段分のラ
ッチ回路だけで動作させようとしても、不要な回路が途
中に入るので、データがＦＩＦＯを通過するのに要する
時間が長くなっていた。これに対し、本発明では、レジ
スタ２−０，２−１を並列に並べることにより、従来の
パイプライン方式のようにレイテンシが増加してもアク
セスパスの段数が増加することがなく、データがＦＩＦ
Ｏを通過するのに要する時間は一定となるので、アクセ
スタイムの高速化が可能となる。

【００２３】各レジスタ２−０，２−１の入力は、ＦＩ
ＦＯバッファ入力制御信号ＤＳＥＬ（ＤＳＥＬ０，ＤＳ
ＥＬ１）によっていずれか１つが選択されるように制御
され、活性化されたＦＩＦＯバッファ入力制御信号ＤＳ
ＥＬによって制御されるレジスタのみに出力線ＲＷＢＵ
Ｓのデータがラッチされる。

【００２４】各レジスタ２−０，２−１の出力は、ＦＩ
ＦＯバッファ出力制御信号ＯＳＥＬ（ＯＳＥＬ０，ＯＳ
ＥＬ１）によっていずれか１つが選択されるように制御
され、活性化されたＦＩＦＯバッファ出力制御信号ＯＳ
ＥＬによって制御されるレジスタのみがデータ出力を行
う。

【００２５】遅延回路３は、内部同期信号ＩＣＬＫを一
定時間遅延して、遅延後の信号を同期信号ＩＣＬＫ１と
して出力する。この遅延回路３は、出力線ＲＷＢＵＳへ
のデータ出力に見合う分の時間だけ内部同期信号ＩＣＬ
Ｋを遅らせるものである。

【００２６】リード用同期信号生成回路４は、リードイ
ネーブル信号ＲＥＡＤＥＮが活性化レベル（本実施の形
態では、「Ｈ」レベル）であるとき、遅延回路３から入
力された同期信号ＩＣＬＫ１をリード用同期信号ＹＲＤ
として出力し、リードイネーブル信号ＲＥＡＤＥＮが不
活性化レベル（本実施の形態では、「Ｌ」レベル）であ
るとき、遅延回路３から入力された同期信号ＩＣＬＫ１
を出力しない。

【００２７】ＡＮＤゲート５は、内部同期信号ＩＣＬＫ
とリードイネーブル信号ＲＥＡＤＥＮとの論理積をと
り、この論理積の結果、すなわちリードイネーブル信号
ＲＥＡＤＥＮが「Ｈ」レベルのとき内部同期信号ＩＣＬ
Ｋを後述するカウンタ９の基準クロックとなるカウント
アップ信号ＯＣＮＴＣＫとして出力する。

【００２８】カウンタ９は、カウントアップ信号ＯＣＮ
ＴＣＫに同期してこの信号を計数する。カウンタ９のカ
ウント数はＦＩＦＯバッファ数２のレジスタ数と同じ数
をサイクリックにカウントする。本実施の形態では、レ
ジスタ数は「２」であるので、カウント値は０→１→０
→・・・のようになる。カウンタ９は、カウント値をデ
コードしてＦＩＦＯバッファ数２のレジスタ数分のカウ
ント信号ＯＣＮＴ０、ＯＣＮＴ１を出力する。ここで、
複数のカウント信号ＯＣＮＴ０、ＯＣＮＴ１のうちの１
つだけが「Ｈ」レベルで、他は「Ｌ」レベルになる。つ
まり、カウンタ９は、カウント値「０」をとるとき、カ
ウント信号ＯＣＮＴ０を「Ｈ」レベル、ＯＣＮＴ１を
「Ｌ」レベルとし、カウント値「１」をとるとき、カウ
ント信号ＯＣＮＴ０を「Ｌ」レベル、ＯＣＮＴ１を
「Ｈ」レベルとする。なお、カウント値は「０」又は
「１」の何れから始まってもよい。

【００２９】ＦＩＦＯバッファ入力制御部６は、ＦＩＦ
Ｏバッファ２の各レジスタ２−０，２−１の入力を制御
する。

【００３０】そして、ＦＩＦＯバッファ入力制御部６
は、それぞれの状態に対応するＦＩＦＯバッファ入力制
御信号ＤＳＥＬ（ＤＳＥＬ０，ＤＳＥＬ１）を活性化す
る。したがって、ＦＩＦＯバッファ２では、活性化され
たＦＩＦＯバッファ入力制御信号ＤＳＥＬによって制御
されるレジスタのみに出力線ＲＷＢＵＳのデータがラッ
チされる。

【００３１】このＦＩＦＯバッファ入力制御部６は、後
述するカウンタ９から出力されるカウント信号ＯＣＮＴ
１を一定時間遅延し、この遅延した信号を入力制御用カ
ウント信号ＤＣＮＴ０として出力する遅延回路６１−０
と、カウンタ９から出力されるカウント信号ＯＣＮＴ０
を一定時間遅延し、この遅延した信号を入力制御用カウ
ント信号ＤＣＮＴ１として出力する遅延回路６１−１
と、遅延回路６１−０から出力された入力制御用カウン
ト信号ＤＣＮＴ０をリード用同期信号ＹＲＤの立ち上が
りでラッチし、この結果をＦＩＦＯバッファ入力制御信
号ＤＳＥＬ０として出力するラッチ回路６２−０と、遅
延回路６１−１から出力された入力制御用カウント信号
ＤＣＮＴ１をリード用同期信号ＹＲＤの立ち上がりでラ
ッチし、この結果をＦＩＦＯバッファ入力制御信号ＤＳ
ＥＬ１として出力するラッチ回路６２−１とから構成さ
れている。

【００３２】ＦＩＦＯバッファ出力制御部７は、ＦＩＦ
Ｏバッファ２の各レジスタ２−０，２−１の出力を制御
する。

【００３３】そして、ＦＩＦＯバッファ出力制御部７
は、それぞれの状態に対応するＦＩＦＯバッファ出力制
御信号ＯＳＥＬ（ＯＳＥＬ０，ＯＳＥＬ１）を活性化す
る。したがって、ＦＩＦＯバッファ２では、活性化され
たＦＩＦＯバッファ出力制御信号ＯＳＥＬによって制御
されるレジスタのみがデータ出力を行う。

【００３４】このＦＩＦＯバッファ出力制御部７は、カ
ウント信号ＯＣＮＴ０とリードイネーブル信号ＲＥＡＤ
ＥＮとの論理積をとり、この論理積の結果をＦＩＦＯバ
ッファ出力制御信号ＯＳＥＬ０として出力するＡＮＤゲ
ート７２−０と、カウント信号ＯＣＮＴ１とリードイネ
ーブル信号ＲＥＡＤＥＮとの論理積をとり、この論理積
の結果をＦＩＦＯバッファ出力制御信号ＯＳＥＬ１とし
て出力するＡＮＤゲート７２−１とから構成されてい
る。

【００３５】出力バッファ８は、ＦＩＦＯバッファ２か
ら出力されたデータを出力用同期信号ＩＣＬＫＯＥに同
期して半導体記憶装置外に出力する。ここで、出力用同
期信号ＩＣＬＫＯＥは、内部同期信号ＩＣＬＫと同期し
ており、データ出力時のみ同期信号を出力するようにし
たもので、内部同期信号ＩＣＬＫとリードイネーブル信
号ＲＥＡＤＥＮを所望期間遅延した信号とを論理積する
ことで得られる。なお、本実施の形態では、出力バッフ
ァ８専用の出力用同期信号ＩＣＬＫＯＥを使用している
が、内部同期信号ＩＣＬＫを使用してもよい。

【００３６】次に、本実施の形態の半導体記憶装置の動
作を説明する。外部からの入力信号は、公知の一般的な
シンクロナスＤＲＡＭと同一である。図示しない列アド
レスバッファ回路には外部入力信号である外部アドレス
信号が与えられる。読み出しコマンド入力時の外部アド
レス信号は、バースト先頭データのアドレスを示してい
る。このアドレスは、内部で、行アドレスと列アドレス
に分けて保持される。

【００３７】図３の時刻ｔ１において、外部入力信号で
ある読み出しコマンドが入力されると、行アドレスバッ
ファ回路は、外部アドレス信号をラッチして、デコード
し、ワード線のうちの１つを選択・活性化する。列アド
レスバッファ回路は、外部アドレス信号をラッチして、
これを内部列アドレス信号として出力する。行アドレス
と列アドレスとが時分割で入力される方式のメモリで
は、このときの内部列アドレス信号の値は外部アドレス
信号の値と同一であり、バースト先頭データの列アドレ
スを示している。

【００３８】また、外部から読み出しコマンドが入力さ
れると、図示しないバーストカウンタは、バースト期間
（内部同期信号ＩＣＬＫのバースト長分のサイクル数の
期間）の間、読み出し期間中であることを示す「Ｈ」レ
ベルのリードイネーブル信号ＲＥＡＤＥＮを出力し続け
る（図３（ｂ））。なお、バースト長とＣＡＳレイテン
シは、モード設定コマンドで初期設定されている。

【００３９】そして、リードイネーブル信号ＲＥＡＤＥ
Ｎの有効期間中、列アドレスバッファ回路は、読み出し
コマンド入力時（時刻ｔ１）の内部同期信号ＩＣＬＫよ
り後の同期信号ＩＣＬＫ（時刻ｔ２，ｔ３・・・）に応
じて、バーストデータの２ビット目以降の列アドレスを
示す内部列アドレス信号を順次生成する。

【００４０】列アドレスデコーダ（不図示）は、列アド
レスバッファ回路からの内部列アドレス信号に従って、
各列のメモリセルに対応してそれぞれ設けられた複数の
デジット線のうちの１本を選択レベルとする。デジット
線は、センスアンプに接続され、メモリセルの記憶情報
を読み書きするものである。

【００４１】一方、行アドレスバッファ回路（不図示）
から出力された内部行アドレス信号が行アドレスデコー
ダ（不図示）に入力されることにより、行アドレスデコ
ーダが各行のメモリセルに対応してそれぞれ設けられた
複数のワード線のうちの１本を選択レベルとする。

【００４２】こうして、選択ワード線及び選択デジット
線に接続されているメモリセルのデータがメモリセルア
レイ１内のセンスアンプ（不図示）を介して出力線ＲＷ
ＢＵＳに出力される（図３（ｅ）のＤＡＴＡ０）。

【００４３】同様に、読み出しコマンド入力に続く２番
目の内部同期信号ＩＣＬＫ（時刻ｔ２）に応じて、バー
ストデータの２ビット目のデータ（図３（ｅ）のＤＡＴ
Ａ１）が出力線ＲＷＢＵＳに出力され、３番目の内部同
期信号ＩＣＬＫ（時刻ｔ３）に応じて、バーストデータ
の３ビット目のデータ（図３（ｅ）のＤＡＴＡ２）が出
力線ＲＷＢＵＳに出力される。以降のデータについても
同様である。

【００４４】メモリセルアレイ１からＦＩＦＯバッファ
２の入力端までのデータパスの制御は、バースト先頭の
データに関しては、全て読み出しコマンド入力時（時刻
ｔ１）の内部同期信号ＩＣＬＫのエッジのみに基づいて
行われ、読み出しコマンド入力時以降（時刻ｔ２，ｔ３
・・・）に入力される内部同期信号ＩＣＬＫの有無には
無関係（非同期）に伝達される。

【００４５】また、バースト２ビット目以降のデータに
関しては、読み出しコマンド入力時以降（時刻ｔ２，ｔ
３・・・）の対応する内部同期信号ＩＣＬＫのエッジの
みに基づいて行われ、対応する内部同期信号ＩＣＬＫの
後に入力される内部同期信号ＩＣＬＫの有無には無関係
に伝達される。

【００４６】このように本実施の形態においては、読み
出し制御のうち、以上説明した部分については、ＣＡＳ
レイテンシには依存しない。また、本実施の形態では、
ある１つの時間（サイクルタイム）で複数のデータに関
する情報を処理していることからパイプライン方式を採
用している。

【００４７】したがって、内部同期信号ＩＣＬＫの周波
数が高くなると、内部処理のある部分で前のデータの処
理終了前に次のデータがやってくる場合がある。例え
ば、出力線ＲＷＢＵＳに出力されるデータが確定しない
時間に内部列アドレス信号が次のデータのアドレスに変
化する場合等である。

【００４８】この場合には誤動作を起こすことになる
が、前記従来例においてもこれらの条件の場合には誤動
作を起こすので、本実施の形態の欠点にはならない。む
しろ、従来例のステージ間の内部同期信号ＩＣＬＫ同期
動作に対する、オーバーヘッドがない分、最高動作周波
数を高くできる。

【００４９】次に、出力線ＲＷＢＵＳに出力されたデー
タは、ＦＩＦＯバッファ入力制御部６によって指定され
るＦＩＦＯバッファ２のレジスタ２−０又は２−１に取
り込まれる。レジスタ２−０，２−１に取り込まれたデ
ータは、ＦＩＦＯバッファ出力制御部７の制御により、
バッファ出力線ＯＵＴに出力され、出力バッファ８に送
られる。

【００５０】次に、ＦＩＦＯバッファ入力制御部６及び
ＦＩＦＯバッファ出力制御部７によるＦＩＦＯバッファ
２の制御について説明する。まず、遅延回路３は、内部
同期信号ＩＣＬＫを一定時間遅延して、遅延後の信号を
同期信号ＩＣＬＫ１として出力する。遅延回路３は、メ
モリセルアレイ１から読み出したデータをＦＩＦＯバッ
ファ２内のレジスタにラッチするタイミングを決めるた
めのものであり、タイミングが合っていればなくてもよ
い。

【００５１】リード用同期信号生成回路４は、リードイ
ネーブル信号ＲＥＡＤＥＮが活性化レベル（本実施の形
態では、「Ｈ」レベル）であるとき、遅延回路３から入
力された同期信号ＩＣＬＫ１をリード用クロックである
リード用同期信号ＹＲＤとして出力する（図３
（ｄ））。

【００５２】一方、ＡＮＤゲート５は、内部同期信号Ｉ
ＣＬＫとリードイネーブル信号ＲＥＡＤＥＮとの論理積
をとり、この論理積の結果、すなわちリードイネーブル
信号ＲＥＡＤＥＮが「Ｈ」レベルのとき内部同期信号Ｉ
ＣＬＫをカウントアップ信号ＯＣＮＴＣＫとして出力す
る（図３（ｃ））。

【００５３】ＦＩＦＯバッファ入力制御部６内の遅延回
路６１−０は、カウンタ９から出力されるカウント信号
ＯＣＮＴ１を一定時間遅延し、この遅延した信号を入力
制御用カウント信号ＤＣＮＴ０として出力する（図３
（ｈ））。

【００５４】また、ＦＩＦＯバッファ入力制御部６内の
遅延回路６１−１は、カウンタ９から出力されるカウン
ト信号ＯＣＮＴ０を一定時間遅延し、この遅延した信号
を入力制御用カウント信号ＤＣＮＴ１として出力する
（図３（ｉ））。なお、遅延回路６１−０，６１−１
は、同期信号ＩＣＬＫ１に同期したリード用同期信号Ｙ
ＲＤとのタイミングを調整するためのものであり、タイ
ミングが合っていればなくてもよい。

【００５５】ＦＩＦＯバッファ入力制御部６内のラッチ
回路６２−０は、遅延回路６１−０から出力された入力
制御用カウント信号ＤＣＮＴ０をリード用同期信号ＹＲ
Ｄの立ち上がりでラッチし、これをＦＩＦＯバッファ入
力制御信号ＤＳＥＬ０として出力する（図３（ｊ））。

【００５６】また、制御部６内のラッチ回路６２−１
は、遅延回路６１−１から出力された入力制御用カウン
ト信号ＤＣＮＴ１をリード用同期信号ＹＲＤの立ち上が
りでラッチし、これをＦＩＦＯバッファ入力制御信号Ｄ
ＳＥＬ１として出力する（図３（ｋ））。

【００５７】こうして、ＦＩＦＯバッファ入力制御部６
の複数の出力ＤＳＥＬ０，ＤＳＥＬ１は、リードイネー
ブル信号ＲＥＡＤＥＮが活性化レベルであるとき、リー
ド用同期信号ＹＲＤの立ち上がりエッジに同期していず
れか１つが「Ｈ」レベルとなる。

【００５８】つまり、ＦＩＦＯバッファ入力制御部６
は、カウンタ９のカウント値が「０」をとるとき、ＦＩ
ＦＯバッファ入力制御信号ＤＳＥＬ０を「Ｈ」レベル、
ＤＳＥＬ１を「Ｌ」レベルとし、カウント値が「１」を
とるとき、ＦＩＦＯバッファ入力制御信号ＤＳＥＬ０を
「Ｌ」レベル、ＤＳＥＬ１を「Ｈ」レベルとする。

【００５９】ＦＩＦＯバッファ２におけるレジスタ２−
０内の第１のトランスファゲート２１−０は、ＦＩＦＯ
バッファ入力制御信号ＤＳＥＬ０が「Ｈ」レベルのとき
オンとなり、「Ｌ」レベルのときオフとなる。同様に、
レジスタ２−１内の第１のトランスファゲート２１−１
は、ＦＩＦＯバッファ入力制御信号ＤＳＥＬ１が「Ｈ」
レベルのときオンとなり、「Ｌ」レベルのときオフとな
る。

【００６０】時刻ｔ２においてＦＩＦＯバッファ入力制
御信号ＤＳＥＬ０は図３（ｊ）に示すように「Ｈ」レベ
ルなので、トランスファゲート２１−０はオン状態とな
る。こうして、図３（ｌ）に示すように、トランスファ
ゲート２１−０の出力ＲＢＵＳ０に出力線ＲＷＢＵＳ上
の先頭データＤＡＴＡ０が出力され、インバータ２２−
０と２３−０で構成されるデータ保持部にＤＡＴＡ０が
保持され、このデータＤＡＴＡ０がレジスタ２−０に取
り込まれたことになる。

【００６１】また、時刻ｔ２においてＦＩＦＯバッファ
入力制御信号ＤＳＥＬ１は図３（ｋ）に示すように
「Ｌ」レベルなので、トランスファゲート２１−１はオ
フ状態である。したがって、図３（ｍ）に示すように、
トランスファゲート２１−１の出力ＲＢＵＳ１は不定の
ままであり、データＤＡＴＡ０はレジスタ２−１には取
り込まれない。

【００６２】次に、時刻ｔ３においてＦＩＦＯバッファ
入力制御信号ＤＳＥＬ０は「Ｌ」レベルなので、トラン
スファゲート２１−０はオフ状態となる。よって、出力
線ＲＷＢＵＳに出力された２ビット目のデータＤＡＴＡ
１はレジスタ２−０には取り込まれず、トランスファゲ
ート２１−０の出力ＲＢＵＳ０は先にラッチされたデー
タＤＡＴＡ０のままである。

【００６３】また、時刻ｔ３においてＦＩＦＯバッファ
入力制御信号ＤＳＥＬ１は「Ｈ」レベルなので、トラン
スファゲート２１−１はオン状態となる。こうして、図
３（ｍ）に示すように、トランスファゲート２１−１の
出力ＲＢＵＳ１に出力線ＲＷＢＵＳ上のデータＤＡＴＡ
１が出力され、インバータ２２−１と２３−１で構成さ
れるデータ保持部にＤＡＴＡ１が保持され、このデータ
ＤＡＴＡ１がレジスタ２−１に取り込まれたことにな
る。

【００６４】以下、同様にして、時刻ｔ４では、３ビッ
ト目のデータＤＡＴＡ２がレジスタ２−０に取り込ま
れ、時刻ｔ５では、４ビット目のデータＤＡＴＡ３がレ
ジスタ２−１に取り込まれる。

【００６５】次に、ＦＩＦＯバッファ出力制御部７内の
ＡＮＤゲート７２−０は、カウント信号ＯＣＮＴ０とリ
ードイネーブル信号ＲＥＡＤＥＮとの論理積をとり、こ
の論理積の結果をＦＩＦＯバッファ出力制御信号ＯＳＥ
Ｌ０として出力する。

【００６６】また、カウンタ７内のＡＮＤゲート７２−
１は、カウント信号ＯＣＮＴ１とリードイネーブル信号
ＲＥＡＤＥＮとの論理積をとり、この論理積の結果をＦ
ＩＦＯバッファ出力制御信号ＯＳＥＬ１として出力す
る。

【００６７】このような構成により、ＦＩＦＯバッファ
出力制御部７の複数の出力ＯＳＥＬ０，ＯＳＥＬ１は、
リードイネーブル信号ＲＥＡＤＥＮが活性化レベルであ
るとき、カウントアップ信号ＯＣＮＴＣＫの立ち上がり
エッジに同期して、ＯＳＥＬ０，ＯＳＥＬ１のいずれか
１つが「Ｈ」レベルとなる。

【００６８】つまり、ＦＩＦＯバッファ出力制御部７
は、カウンタ９のカウント値が「０」をとるとき、ＦＩ
ＦＯバッファ出力制御信号ＯＳＥＬ０を「Ｈ」レベル、
ＯＳＥＬ１を「Ｌ」レベルとし、カウント値が「１」を
とるとき、ＦＩＦＯバッファ出力制御信号ＯＳＥＬ０を
「Ｌ」レベル、ＯＳＥＬ１を「Ｈ」レベルとする。

【００６９】ＦＩＦＯバッファ２におけるレジスタ２−
０内の第２のトランスファゲート２４−０は、ＦＩＦＯ
バッファ出力制御信号ＯＳＥＬ０が「Ｈ」レベルのとき
オンとなり、「Ｌ」レベルのときオフとなる。同様に、
レジスタ２−１内の第２のトランスファゲート２４−１
は、ＦＩＦＯバッファ出力制御信号ＯＳＥＬ１が「Ｈ」
レベルのときオンとなり、「Ｌ」レベルのときオフとな
る。

【００７０】時刻ｔ３においてＦＩＦＯバッファ出力制
御信号ＯＳＥＬ０は図３（ｎ）に示すように「Ｈ」レベ
ルなので、トランスファゲート２４−０はオン状態とな
る。こうして、図３（ｐ）に示すように、レジスタ２−
０に保持されていたデータＤＡＴＡ０がバッファ出力線
ＯＵＴに出力される。

【００７１】また、時刻ｔ３においてＦＩＦＯバッファ
出力制御信号ＯＳＥＬ１は図３（ｏ）に示すように
「Ｌ」レベルなので、トランスファゲート２４−１はオ
フ状態である。したがって、レジスタ２−１に保持され
ているデータＤＡＴＡ１はバッファ出力線ＯＵＴには出
力されない。

【００７２】次に、時刻ｔ４においてＦＩＦＯバッファ
出力制御信号ＯＳＥＬ０は「Ｌ」レベルなので、トラン
スファゲート２４−０はオフ状態となる。よって、レジ
スタ２−０に保持されているデータＤＡＴＡ２はバッフ
ァ出力線ＯＵＴには出力されない。

【００７３】また、時刻ｔ４においてＦＩＦＯバッファ
出力制御信号ＯＳＥＬ１は「Ｈ」レベルなので、トラン
スファゲート２４−１はオン状態となる。こうして、図
３（ｐ）に示すように、レジスタ２−１に保持されてい
たデータＤＡＴＡ１がバッファ出力線ＯＵＴに出力され
る。

【００７４】以下、同様にして、時刻ｔ５では、レジス
タ２−０に保持されていたデータＤＡＴＡ２がバッファ
出力線ＯＵＴに出力される。出力バッファ８は、ＦＩＦ
Ｏバッファ２から出力されたデータを図３（ｑ）に示す
出力用同期信号ＩＣＬＫＯＥに同期して出力端子ＤＱに
出力する（図３（ｒ））。

【００７５】以上のようにして、読み出しコマンド入力
時（時刻ｔ１）の内部同期信号ＩＣＬＫから３クロック
目（ｔ１のクロック含まず）の時刻ｔ４で、先頭データ
ＤＡＴＡ０が出力され、以下、順にデータＤＡＴＡ１，
ＤＡＴＡ２，・・・が出力される。これで、ＣＡＳレイ
テンシ「３」の動作が実現される。

【００７６】以上のように本実施の形態では、ＦＩＦＯ
バッファ２に、ＣＡＳレイテンシ−１（本実施の形態で
は、２）個分のレジスタ２−０，２−１を設けている
が、正しいデータフロー制御を保証するためには、１つ
のデータをＦＩＦＯバッファ入力制御信号ＤＳＥＬによ
って特定のレジスタに入力し、この特定のレジスタから
レイテンシ後にＦＩＦＯバッファ出力制御信号ＯＳＥＬ
によってデータを出力させなければならない。

【００７７】したがって、ＦＩＦＯバッファ入力制御信
号ＤＳＥＬとＦＩＦＯバッファ出力制御信号ＯＳＥＬ
は、常に一定の関係を保つ必要がある。この関係を図４
に示す。なお、図４では、ＦＩＦＯバッファ入力制御信
号ＤＳＥＬとＦＩＦＯバッファ出力制御信号ＯＳＥＬを
上述したカウント値「０」又は「１」で表記している。

【００７８】ＣＡＳレイテンシ「３」を実現する、図４
のようなＦＩＦＯバッファ入力制御信号ＤＳＥＬとＦＩ
ＦＯバッファ出力制御信号ＯＳＥＬの関係を保つため
に、本実施の形態では、遅延回路６１−０で一定時間遅
延したカウント信号ＯＣＮＴ１をラッチ回路６２−０に
与えてＦＩＦＯバッファ入力制御信号ＤＳＥＬ０を生成
し、遅延回路６１−１で一定時間遅延したカウント信号
ＯＣＮＴ０をラッチ回路６２−１に与えてＦＩＦＯバッ
ファ入力制御信号ＤＳＥＬ１を生成している。

【００７９】このような構成により、リードイネーブル
信号ＲＥＡＤＥＮが活性化レベルとなった後のＦＩＦＯ
バッファ入力制御信号ＤＳＥＬとＦＩＦＯバッファ出力
制御信号ＯＳＥＬは、内部同期信号ＩＣＬＫの周波数、
クロックサスペンド等に無関係に常に一定の関係に保た
れる。

【００８０】ＦＩＦＯバッファ入力制御部６及びＦＩＦ
Ｏバッファ出力制御部７の構成としては、本実施の形態
の構成とは別に、カウンタ９のようなサイクリックのカ
ウンタを制御部６，７にそれぞれ設ける構成が考えられ
る。

【００８１】しかし、このような構成では、例えば、レ
イテンシ「３」の場合、ＦＩＦＯバッファ入力制御信号
ＤＳＥＬを「１」にして、ＦＩＦＯバッファ出力制御信
号ＯＳＥＬを「０」にするリセットを行わなければなら
ず、かつリセット後は図４で説明した関係がずれないよ
うに２つのカウンタを管理しなければならない。また、
２つのカウンタのずれを防止するために、いったんリセ
ットした後は、カウンタを常に動作させなければならな
い。このような複雑な制御回路が必要であった。

【００８２】これに対し、本実施の形態では、上述の構
成をとることにより、ＦＩＦＯバッファ入出力制御部
６，７に共通のカウンタ９を１つ設ければよいので、チ
ップ面積を削減することができる。また、ＦＩＦＯバッ
ファ入力制御信号ＤＳＥＬとＦＩＦＯバッファ出力制御
信号ＯＳＥＬの関係は常に一定に保たれるので、ＦＩＦ
Ｏバッファ入力制御部６及びＦＩＦＯバッファ出力制御
部７を常に動作させておく必要がなく、リードイネーブ
ル信号ＲＥＡＤＥＮが活性化レベルとなったときだけ動
作させればよいので、スタンバイ電流を削減することが
できる。

【００８３】こうして、常に１つのデータに対して、Ｆ
ＩＦＯバッファ２の入力／出力共に同一のカウンタを使
用し、正しいデータフロー制御が行われることが保証さ
れる。したがって、ＦＩＦＯバッファ２のレジスタ選択
に関し、読み出しコマンド入力に起因するリセット回路
などの制御系は全く存在しない。

【００８４】このため、適当な内部同期信号ＩＣＬＫの
周波数およびＣＡＳレイテンシが与えられたアクセスタ
イムの限界では、出力線ＲＷＢＵＳのデータおよび同一
レジスタのＤＳＥＬとＯＳＥＬが重なり合ったタイミン
グとなる。

【００８５】このとき、データはＦＩＦＯバッファ２中
を単純に通過し、出力バッファ８に達する。このため、
データ出力を外部からの同期信号に同期させるための、
アドレスアクセス時間に対するオーバーヘッドは、デー
タがＦＩＦＯバッファ２を通過する際の遅延のみであ
り、非常に短い。

【００８６】この後、ＦＩＦＯバッファ２から出力され
たデータは出力バッファ８により半導体記憶装置外部に
出力され、一連の読み出し動作を終了する。そして、外
部では、データを読み出すために入力した内部同期信号
ＩＣＬＫ（時刻ｔ１）のエッジからＣＡＳレイテンシ後
の内部同期信号ＩＣＬＫ（時刻ｔ４）のエッジのタイミ
ングで、このデータを使用することになる。

【００８７】以上、説明してきたように、本実施の形態
では、データパスに関しては最小限の回路を挿入するの
みであるので、パイプライン動作をしているにも拘わら
ず、これによるアドレスアクセス時間に対するオーバー
ヘッドがほとんどない、高速な読み出し方式を実現する
ことができる。

【００８８】さらに、ＣＡＳレイテンシ等によりパイプ
ラインの境界制御のタイミングを変化させる必要がな
く、どのＣＡＳレイテンシにおいても内部同期信号ＩＣ
ＬＫの最高周波数は純粋にＤＲＡＭコア部分の動作周波
数のみであり、最高バースト転送周波数も上げられる。
また、以上の理由により回路も簡略化され、チップ面積
も減少する。本実施の形態では、２つのインバータ２
２、２３でデータを保持するようにしているが、これに
限定されるものではなく、フリップフロップ回路や、Ｄ
ＳＥＬの同期してＲＷＢＵＳをラッチするデータ保持回
路でもよい。 また、入力の制御にＮチャネルトランジ
スタをトランスファゲート２１を使用した例を示した
が、ＤＳＥＬとＲＷＢＵＳを入力とする論理積回路で実
現してもよい。また、出力側についても、入力側と同様
にＡＮＤゲートやＮＡＮＤゲートなどの論理積回路でも
よい。

【００８９】［実施の形態の２］図５は本発明の他の実
施の形態を示す半導体記憶装置のブロック図、図６は図
５の半導体記憶装置のうち信号遅延装置となるＦＩＦＯ
バッファ２ａの構成を示すブロック図であり、図１、図
２と同様の構成には同一の符号を付してある。また、図
７は図５の半導体記憶装置の動作を説明するためのタイ
ミングチャート図である。

【００９０】本実施の形態においても、メモリセルアレ
イ１から出力線ＲＷＢＵＳにデータが出力されるまでの
動作は実施の形態の１と同様である。また、遅延回路
３、リード用同期信号生成回路４、ＡＮＤゲート５、出
力バッファ８の動作も実施の形態の１と同様である。

【００９１】したがって、ここではＦＩＦＯバッファ２
ａ、ＦＩＦＯバッファ入力制御部６ａ及びＦＩＦＯバッ
ファ出力制御部７ａについて説明する。ＦＩＦＯバッフ
ァ２ａは、ＣＡＳレイテンシの最高値（本実施の形態で
は、３）−１個のレジスタ２ａ−０，２ａ−１を有して
いる。各レジスタは内部同期信号ＩＣＬＫに同期してサ
イクリック（２ａ−０→２ａ−１→２ａ−０→・・・）
に使用される。

【００９２】各レジスタ２ａ−０，２ａ−１の構成は、
実施の形態の１と同様であり、第１のトランスファゲー
ト２１−０，２１−１の入力をＦＩＦＯバッファ２ａの
信号入力端子に接続し、第２のトランスファゲート２４
−０，２４−１の出力をＦＩＦＯバッファ２ａの信号出
力端子に接続することで、並列に接続されている。

【００９３】ただし、本実施の形態では、ＦＩＦＯバッ
ファ入力制御信号ＤＳＥＬ１は存在せず、ＦＩＦＯバッ
ファ入力制御信号ＤＳＥＬ０を実施の形態の１と同様に
トランスファゲート２１−０の制御入力に与えると共
に、第３のインバータ２５を介してトランスファゲート
２１−１の制御入力にも与えている。

【００９４】また、ＦＩＦＯバッファ出力制御信号ＯＳ
ＥＬ１は存在せず、ＦＩＦＯバッファ出力制御信号ＯＳ
ＥＬ０を実施の形態の１と同様にトランスファゲート２
４−０の制御入力に与えると共に、第４のインバータ２
６を介してトランスファゲート２４−１の制御入力にも
与えている。

【００９５】カウンタ９ａは、カウントアップ信号ＯＣ
ＮＴＣＫに同期してこの信号を計数する。カウンタ９ａ
のカウント数はＦＩＦＯバッファ数２ａのレジスタ数と
同じ数をサイクリックにカウントする。本実施の形態で
は、レジスタ数は「２」であるので、カウント値は０→
１→０→・・・のようになる。実施の形態の１と異な
り、カウンタ９ａはデコードする前のカウント値をその
まま出力する。本実施の形態では、ＦＩＦＯ２ａのレジ
スタ数が「２」であるので、カウンタ９ａの出力線は１
本でよい。レジスタ数が「４」までであれば２本、レジ
スタ数が「８」まであれば３本でよい。一般にレジスタ
数をｍとすると、カウンタの出力線の数はｌｏｇ₂ ｍで
表される。このように、本実施の形態では、カウンタ９
ａと各制御部６ａ、７ａやＦＩＦＯバッファ２ａとの配
線数を減らすことができるので、配線に要する面積を低
減できる。本実施の形態では、カウンタ９ａは、カウン
ト信号ＯＣＮＴ０だけを出力し、カウント値「０」をと
るとき、カウント信号ＯＣＮＴ０を「Ｈ」レベルとし、
カウント値「１」をとるとき、カウント信号ＯＣＮＴ０
を「Ｌ」レベルとする。なお、カウント値は「０」又は
「１」の何れから始まってもよい。

【００９６】次に、ＦＩＦＯバッファ入力制御部６ａ
は、カウンタ９ａから出力されるカウント信号ＯＣＮＴ
０を一定時間遅延する遅延回路６１ａと、遅延回路６１
ａの出力を論理反転し、この反転結果を入力制御用カウ
ント信号ＤＣＮＴ０として出力するインバータ６３ａ
と、インバータ６３ａから出力された入力制御用カウン
ト信号ＤＣＮＴ０をリード用同期信号ＹＲＤの立ち上が
りでラッチし、この結果をＦＩＦＯバッファ入力制御信
号ＤＳＥＬ０として出力するラッチ回路６２ａとから構
成されている。

【００９７】ＦＩＦＯバッファ出力制御部７ａは、ＡＮ
Ｄゲート７２ａから構成され、カウント信号ＯＣＮＴ０
とリードイネーブル信号ＲＥＡＤＥＮとの論理積をと
り、この論理積の結果をＦＩＦＯバッファ出力制御信号
ＯＳＥＬ０として出力する。

【００９８】次に、ＦＩＦＯバッファ２ａ、ＦＩＦＯバ
ッファ入力制御部６ａ及びＦＩＦＯバッファ出力制御部
７ａの動作を説明する。

【００９９】ＦＩＦＯバッファ入力制御部６ａ内の遅延
回路６１ａは、カウンタ９ａから出力されるカウント信
号ＯＣＮＴ０を一定時間遅延し、インバータ６３ａは、
遅延回路６１ａの出力を論理反転して、入力制御用カウ
ント信号ＤＣＮＴ０として出力する（図７（ｇ））。

【０１００】ＦＩＦＯバッファ入力制御部６ａ内のラッ
チ回路６２ａは、インバータ６３ａから出力された入力
制御用カウント信号ＤＣＮＴ０をリード用同期信号ＹＲ
Ｄの立ち上がりでラッチし、これをＦＩＦＯバッファ入
力制御信号ＤＳＥＬ０として出力する（図７（ｈ））。

【０１０１】こうして、ＦＩＦＯバッファ入力制御部６
ａの出力ＤＳＥＬ０は、リードイネーブル信号ＲＥＡＤ
ＥＮが活性化レベルであるとき、リード用同期信号ＹＲ
Ｄの立ち上がりエッジに同期して０→１→０→・・・の
値を出力する。

【０１０２】つまり、ＦＩＦＯバッファ入力制御部６ａ
は、カウンタ９ａのカウント値が「０」をとるとき、Ｆ
ＩＦＯバッファ入力制御信号ＤＳＥＬ０を「Ｈ」レベル
とし、カウント値が「１」をとるとき、ＦＩＦＯバッフ
ァ入力制御信号ＤＳＥＬ０を「Ｌ」レベルとする。

【０１０３】ＦＩＦＯバッファ２ａにおけるレジスタ２
ａ−０内の第１のトランスファゲート２１−０は、ＦＩ
ＦＯバッファ入力制御信号ＤＳＥＬ０が「Ｈ」レベルの
ときオンとなり、「Ｌ」レベルのときオフとなる。ま
た、レジスタ２ａ−１内の第１のトランスファゲート２
１−１は、第３のインバータ２５により、ＦＩＦＯバッ
ファ入力制御信号ＤＳＥＬ０が「Ｌ」レベルのときオン
となり、「Ｈ」レベルのときオフとなる。

【０１０４】時刻ｔ２においてＦＩＦＯバッファ入力制
御信号ＤＳＥＬ０は図７（ｈ）に示すように「Ｈ」レベ
ルなので、トランスファゲート２１−０はオン状態とな
る。こうして、図７（ｊ）に示すように、トランスファ
ゲート２１−０の出力ＲＢＵＳ０に出力線ＲＷＢＵＳ上
の先頭データＤＡＴＡ０が出力され、インバータ２２−
０，２３−０で構成されるデータ保持部に保持され、こ
のデータＤＡＴＡ０がレジスタ２ａ−０に取り込まれた
ことになる。

【０１０５】また、ＦＩＦＯバッファ入力制御信号ＤＳ
ＥＬ０が「Ｈ」レベルなので、トランスファゲート２１
−１はオフ状態である。したがって、図７（ｋ）に示す
ように、トランスファゲート２１−１の出力ＲＢＵＳ１
は不定のままであり、データＤＡＴＡ０はレジスタ２ａ
−１には取り込まれない。

【０１０６】次に、時刻ｔ３においてＦＩＦＯバッファ
入力制御信号ＤＳＥＬ０は「Ｌ」レベルなので、トラン
スファゲート２１−０はオフ状態となる。よって、出力
線ＲＷＢＵＳに出力された２ビット目のデータＤＡＴＡ
１はレジスタ２ａ−０には取り込まれず、トランスファ
ゲート２１−０の出力ＲＢＵＳ０は先にラッチされたデ
ータＤＡＴＡ０のままである。

【０１０７】また、ＦＩＦＯバッファ入力制御信号ＤＳ
ＥＬ０が「Ｌ」レベルなので、トランスファゲート２１
−１はオン状態となる。こうして、図７（ｋ）に示すよ
うに、トランスファゲート２１−１の出力ＲＢＵＳ１に
出力線ＲＷＢＵＳ上のデータＤＡＴＡ１が出力され、イ
ンバータ２２−１，２３−１で構成されるデータ保持部
に保持され、このデータＤＡＴＡ１がレジスタ２ａ−１
に取り込まれたことになる。

【０１０８】以下、同様にして、時刻ｔ４では、３ビッ
ト目のデータＤＡＴＡ２がレジスタ２ａ−０に取り込ま
れ、時刻ｔ５では、４ビット目のデータＤＡＴＡ３がレ
ジスタ２ａ−１に取り込まれる。

【０１０９】次に、ＦＩＦＯバッファ出力制御部７ａ内
のＡＮＤゲート７２ａは、カウント信号ＯＣＮＴ０とリ
ードイネーブル信号ＲＥＡＤＥＮとの論理積をとり、こ
の論理積の結果をＦＩＦＯバッファ出力制御信号ＯＳＥ
Ｌ０として出力する。

【０１１０】このような構成により、ＦＩＦＯバッファ
出力制御部７ａの出力ＯＳＥＬ０は、リードイネーブル
信号ＲＥＡＤＥＮが活性化レベルであるとき、カウント
アップ信号ＯＣＮＴＣＫの立ち上がりエッジに同期して
０→１→０→・・・の値をとる。

【０１１１】つまり、ＦＩＦＯバッファ出力制御部７ａ
は、カウンタ９ａのカウント値が「０」をとるとき、Ｆ
ＩＦＯバッファ出力制御信号ＯＳＥＬ０を「Ｈ」レベル
とし、カウント値が「１」をとるとき、ＦＩＦＯバッフ
ァ出力制御信号ＯＳＥＬ０を「Ｌ」レベルとする。

【０１１２】ＦＩＦＯバッファ２ａにおけるレジスタ２
ａ−０内の第２のトランスファゲート２４−０は、ＦＩ
ＦＯバッファ出力制御信号ＯＳＥＬ０が「Ｈ」レベルの
ときオンとなり、「Ｌ」レベルのときオフとなる。ま
た、レジスタ２ａ−１内の第２のトランスファゲート２
４−１は、第４のインバータ２６により、ＦＩＦＯバッ
ファ出力制御信号ＯＳＥＬ０が「Ｌ」レベルのときオン
となり、「Ｈ」レベルのときオフとなる。

【０１１３】時刻ｔ３においてＦＩＦＯバッファ出力制
御信号ＯＳＥＬ０は図７（ｌ）に示すように「Ｈ」レベ
ルなので、トランスファゲート２４−０はオン状態とな
る。こうして、図７（ｎ）に示すように、レジスタ２ａ
−０に保持されていたデータＤＡＴＡ０がバッファ出力
線ＯＵＴに出力される。

【０１１４】また、ＦＩＦＯバッファ出力制御信号ＯＳ
ＥＬ０が「Ｈ」レベルなので、トランスファゲート２４
−１はオフ状態である。したがって、レジスタ２ａ−１
に保持されているデータＤＡＴＡ１はバッファ出力線Ｏ
ＵＴには出力されない。

【０１１５】次に、時刻ｔ４においてＦＩＦＯバッファ
出力制御信号ＯＳＥＬ０は「Ｌ」レベルなので、トラン
スファゲート２４−０はオフ状態となる。よって、レジ
スタ２−０に保持されているデータＤＡＴＡ２はバッフ
ァ出力線ＯＵＴには出力されない。

【０１１６】また、ＦＩＦＯバッファ出力制御信号ＯＳ
ＥＬ０が「Ｌ」レベルなので、トランスファゲート２４
−１はオン状態となる。こうして、図７（ｎ）に示すよ
うに、レジスタ２ａ−１に保持されていたデータＤＡＴ
Ａ１がバッファ出力線ＯＵＴに出力される。

【０１１７】以下、同様にして、時刻ｔ５では、レジス
タ２ａ−０に保持されていたデータＤＡＴＡ２がバッフ
ァ出力線ＯＵＴに出力される。

【０１１８】本実施の形態では、カウンタ９ａのカウン
ト値をカウンタ９ａ内でデコードするのではなく、ＦＩ
ＦＯバッファ２ａ内のインバータ２５、２６でデコード
するようにした。このため、実施の形態の１と同様の動
作を実現すると共に、ＦＩＦＯバッファ入力制御部６ａ
及びＦＩＦＯバッファ出力制御部７ａの構成を実施の形
態よりも簡略化することができ、さらに、カウンタ９ａ
と各制御部６ａ、７ａやＦＩＦＯバッファ２ａとの間を
接続する配線数を減らすことができるので、配線に要す
る面積を低減できる。

【０１１９】［実施の形態の３］図８は本発明の他の実
施の形態を示す半導体記憶装置のブロック図、図９は図
８の半導体記憶装置のうち信号遅延装置となるＦＩＦＯ
バッファ２ｂの構成を示すブロック図であり、図１、図
２と同様の構成には同一の符号を付してある。また、図
１０は図８の半導体記憶装置のレイテンシ「３」のとき
の動作を説明するためのタイミングチャート図、図１１
は図８の半導体記憶装置のレイテンシ「４」のときの動
作を説明するためのタイミングチャート図である。

【０１２０】実施の形態の１，２では、ＣＡＳレイテン
シを「３」に固定していたが、本実施の形態では、ＣＡ
Ｓレイテンシ「３」または「４」を選択することができ
る。本実施の形態においても、メモリセルアレイ１から
出力線ＲＷＢＵＳにデータが出力されるまでの動作は実
施の形態の１と同様である。また、遅延回路３、リード
用同期信号生成回路４、ＡＮＤゲート５、出力バッファ
８の動作も実施の形態の１と同様である。

【０１２１】したがって、ここではＦＩＦＯバッファ２
ｂ、ＦＩＦＯバッファ入力制御部６ｂ及びＦＩＦＯバッ
ファ出力制御部７ｂについて説明する。ＦＩＦＯバッフ
ァ２ｂは、ＣＡＳレイテンシの最高値（本実施の形態で
は、４）−１個のレジスタ２ｂ−０，２ｂ−１，２ｂ−
２を有している。各レジスタ２ｂ−０，２ｂ−１，２ｂ
−２は内部同期信号ＩＣＬＫに同期してサイクリック
（２ｂ−０→２ｂ−１→２ｂ−２→２ｂ−０→・・・）
に使用される。

【０１２２】各レジスタ２ｂ−０，２ｂ−１，２ｂ−２
の構成は、実施の形態の１と同様であり、第１のトラン
スファゲート２１−０，２１−１，２１−２の入力をＦ
ＩＦＯバッファ２ｂの信号入力端子に接続し、第２のト
ランスファゲート２４−０，２４−１，２４−２の出力
をＦＩＦＯバッファ２ｂの信号出力端子に接続すること
で、並列に接続されている。

【０１２３】ただし、本実施の形態では、ＦＩＦＯバッ
ファ入力制御信号ＤＳＥＬ２が新たに追加されているの
で、このＦＩＦＯバッファ入力制御信号ＤＳＥＬ２をレ
ジスタ２ｂ−２内の第１のトランスファゲート２１−２
の制御入力に与える。また、ＦＩＦＯバッファ出力制御
信号ＯＳＥＬ２が新たに追加されているので、このＦＩ
ＦＯバッファ出力制御信号ＯＳＥＬ２をレジスタ２ｂ−
２内の第２のトランスファゲート２４−２の制御入力に
与える。

【０１２４】次に、カウンタ９ｂは、カウントアップ信
号ＯＣＮＴＣＫに同期してこの信号を計数する。カウン
タ９ｂのカウント数はＦＩＦＯバッファ数２ａのレジス
タ数と同じ数をサイクリックにカウントする。本実施の
形態では、レジスタ数は「３」であるので、カウント値
は０→１→２→０→・・・のようになる。また、カウン
タ９ｂは、カウント値をデコードしてＦＩＦＯバッファ
２ｂのレジスタ数分（本実施の形態では「３」）のカウ
ント信号ＯＣＮＴ０〜ＯＣＮＴ３の３本を出力する。こ
こで、複数のカウント信号ＯＣＮＴ０〜ＯＣＮＴ２のう
ちの１つだけが「Ｈ」レベルで、他は「Ｌ」レベルにな
る。次に、ＦＩＦＯバッファ入力制御部６ｂは、カウン
タ９ｂから出力されるカウント信号ＯＣＮＴ２，ＯＣＮ
Ｔ１，ＯＣＮＴ０をそれぞれ一定時間遅延する遅延回路
６１ｂ−０，６１ｂ−１，６１ｂ−２と、入力（ソース
又はドレインの一方）が遅延回路６１ｂ−０，６１ｂ−
１，６１ｂ−２に接続され、制御入力（ゲート）にレイ
テンシ３イネーブル信号ＭＤＣＬＴ３が与えられたＮｃ
ｈトランジスタからなるトランスファゲート６４ｂ−
０，６４ｂ−１，６４ｂ−２と、入力（ソース又はドレ
インの一方）が遅延回路６１ｂ−１，６１ｂ−０，６１
ｂ−２に接続され出力（ソース又はドレインの他方）が
トランスファゲート６４ｂ−０，６４ｂ−１，６４ｂ−
２の出力と接続され、制御入力（ゲート）にレイテンシ
４イネーブル信号ＭＤＣＬＴ４が与えられたＮｃｈトラ
ンジスタからなるトランスファゲート６５ｂ−０，６５
ｂ−１，６５ｂ−２と、トランスファゲート６４ｂ−０
または６５ｂ−０の出力である入力制御用カウント信号
ＤＣＮＴ０をリード用同期信号ＹＲＤの立ち上がりでラ
ッチし、この結果をＦＩＦＯバッファ入力制御信号ＤＳ
ＥＬ０として出力するラッチ回路６２ｂ−０と、トラン
スファゲート６４ｂ−１または６５ｂ−１の出力である
入力制御用カウント信号ＤＣＮＴ１をリード用同期信号
ＹＲＤの立ち上がりでラッチし、この結果をＦＩＦＯバ
ッファ入力制御信号ＤＳＥＬ１として出力するラッチ回
路６２ｂ−１と、トランスファゲート６４ｂ−２または
６５ｂ−２の出力である入力制御用カウント信号ＤＣＮ
Ｔ２をリード用同期信号ＹＲＤの立ち上がりでラッチ
し、この結果をＦＩＦＯバッファ入力制御信号ＤＳＥＬ
２として出力するラッチ回路６２ｂ−２とから構成され
ている。

【０１２５】そして、トランスファゲート６４ｂ−０，
６４ｂ−１，６４ｂ−２，６５ｂ−０，６５ｂ−１，６
５ｂ−２がレイテンシ「３」とレイテンシ「４」の切替
回路１０を構成している。この切替信号ＭＤＣＴＬ３、
ＭＤＣＴＬ４はＣＰＵなど外部の制御装置からコマンド
信号として入力される。

【０１２６】ＦＩＦＯバッファ出力制御部７ｂは、カウ
ント信号ＯＣＮＴ０とリードイネーブル信号ＲＥＡＤＥ
Ｎとの論理積をとり、この論理積の結果をＦＩＦＯバッ
ファ出力制御信号ＯＳＥＬ０として出力するＡＮＤゲー
ト７２ｂ−０と、カウント信号ＯＣＮＴ１とリードイネ
ーブル信号ＲＥＡＤＥＮとの論理積をとり、この論理積
の結果をＦＩＦＯバッファ出力制御信号ＯＳＥＬ１とし
て出力するＡＮＤゲート７２ｂ−１と、カウント信号Ｏ
ＣＮＴ２とリードイネーブル信号ＲＥＡＤＥＮとの論理
積をとり、この論理積の結果をＦＩＦＯバッファ出力制
御信号ＯＳＥＬ２として出力するＡＮＤゲート７２ｂ−
２とから構成されている。

【０１２７】次に、ＦＩＦＯバッファ２ｂ、ＦＩＦＯバ
ッファ入力制御部６ｂ及びＦＩＦＯバッファ出力制御部
７ｂのＣＡＳレイテンシ「３」の場合の動作を図１０を
用いて説明する。

【０１２８】カウンタ９ｂは、カウント値「０」をとる
とき、カウント信号ＯＣＮＴ０を「Ｈ」レベル、ＯＣＮ
Ｔ１を「Ｌ」レベル、ＯＣＮＴ２を「Ｌ」レベルとし、
カウント値「１」をとるとき、カウント信号ＯＣＮＴ０
を「Ｌ」レベル、ＯＣＮＴ１を「Ｈ」レベル、ＯＣＮＴ
２を「Ｌ」レベルとし、カウント値「２」をとるとき、
カウント信号ＯＣＮＴ０を「Ｌ」レベル、ＯＣＮＴ１を
「Ｌ」レベル、ＯＣＮＴ２を「Ｈ」レベルとする。

【０１２９】なお、図１０（ｆ）では、カウント信号Ｏ
ＣＮＴ０，ＯＣＮＴ１，ＯＣＮＴ２をまとめてＯＣＮＴ
ｉとし、「Ｈ」レベルであるものだけを表すようにして
いる（例えば、ｉ＝０であれば、カウント値「０」、す
なわちカウント信号ＯＣＮＴ０が「Ｈ」レベルであるこ
とを示している）。

【０１３０】ＦＩＦＯバッファ入力制御部６ｂ内の遅延
回路６１ｂ−０は、カウンタ９ｂから出力されるカウン
ト信号ＯＣＮＴ２を一定時間遅延し、遅延回路６１ｂ−
１は、カウント信号ＯＣＮＴ１を一定時間遅延し、遅延
回路６１ｂ−２は、カウント信号ＯＣＮＴ０を一定時間
遅延する。

【０１３１】トランスファゲート６４ｂ−０，６４ｂ−
１，６４ｂ−２は、ＣＡＳレイテンシ「３」の動作時に
活性化レベル（本実施の形態では、「Ｈ」レベル）とな
るレイテンシ３イネーブル信号ＭＤＣＬＴ３に従って、
このレイテンシ３イネーブル信号ＭＤＣＬＴ３が活性化
レベルのときオンとなり、レイテンシ３イネーブル信号
ＭＤＣＬＴ３が不活性化レベルのときオフとなる。

【０１３２】トランスファゲート６５ｂ−０，６５ｂ−
１，６５ｂ−２は、ＣＡＳレイテンシ「４」の動作時に
活性化レベル（本実施の形態では、「Ｈ」レベル）とな
るレイテンシ４イネーブル信号ＭＤＣＬＴ４に従って、
レイテンシ４イネーブル信号ＭＤＣＬＴ４が活性化レベ
ルのときオンとなり、レイテンシ４イネーブル信号ＭＤ
ＣＬＴ４が不活性化レベルのときオフとなる。

【０１３３】ここでは、ＣＡＳレイテンシ「３」の動作
であり、レイテンシ３イネーブル信号ＭＤＣＬＴ３が活
性化レベルで、レイテンシ４イネーブル信号ＭＤＣＬＴ
４が不活性化レベルなので、トランスファゲート６４ｂ
−０，６４ｂ−１，６４ｂ−２はオン状態、トランスフ
ァゲート６５ｂ−０，６５ｂ−１，６５ｂ−２はオフ状
態となる。

【０１３４】したがって、遅延回路６１ｂ−０の出力が
入力制御用カウント信号ＤＣＮＴ０となり、遅延回路６
１ｂ−１の出力が入力制御用カウント信号ＤＣＮＴ２と
なり、遅延回路６１ｂ−２の出力が入力制御用カウント
信号ＤＣＮＴ１となる。

【０１３５】なお、図１０（ｇ）では、入力制御用カウ
ント信号ＤＣＮＴ０，ＤＣＮＴ１，ＤＣＮＴ２をまとめ
てＤＣＮＴｉとし、「Ｈ」レベルであるものだけを表す
ようにしている（例えば、ｉ＝０であれば、カウント値
「０」、すなわち入力制御用カウント信号ＤＣＮＴ０が
「Ｈ」レベルであることを示している）。

【０１３６】ラッチ回路６２ｂ−０は、トランスファゲ
ート６４ｂ−０から出力された入力制御用カウント信号
ＤＣＮＴ０をリード用同期信号ＹＲＤの立ち上がりでラ
ッチし、これをＦＩＦＯバッファ入力制御信号ＤＳＥＬ
０として出力する（図１０（ｈ））。

【０１３７】ラッチ回路６２ｂ−１は、トランスファゲ
ート６４ｂ−１から出力された入力制御用カウント信号
ＤＣＮＴ１をリード用同期信号ＹＲＤの立ち上がりでラ
ッチし、これをＦＩＦＯバッファ入力制御信号ＤＳＥＬ
１として出力する（図１０（ｉ））。

【０１３８】ラッチ回路６２ｂ−２は、トランスファゲ
ート６４ｂ−２から出力された入力制御用カウント信号
ＤＣＮＴ２をリード用同期信号ＹＲＤの立ち上がりでラ
ッチし、これをＦＩＦＯバッファ入力制御信号ＤＳＥＬ
２として出力する（図１０（ｊ））。

【０１３９】こうして、ＦＩＦＯバッファ入力制御部６
ｂは、リードイネーブル信号ＲＥＡＤＥＮが活性化レベ
ルであるとき、リード用同期信号ＹＲＤの立ち上がりエ
ッジに同期してＤＳＥＬ０→ＤＳＥＬ１→ＤＳＥＬ２→
ＤＳＥＬ０→・・・の順に「Ｈ」レベルを出力する。

【０１４０】つまり、ＦＩＦＯバッファ入力制御部６ｂ
は、カウンタ９ｂのカウント値が「０」をとるとき、Ｆ
ＩＦＯバッファ入力制御信号ＤＳＥＬ０を「Ｈ」レベ
ル、ＤＳＥＬ１を「Ｌ」レベル、ＤＳＥＬ２を「Ｌ」レ
ベルとし、カウント値が「１」をとるとき、ＦＩＦＯバ
ッファ入力制御信号ＤＳＥＬ０を「Ｌ」レベル、ＤＳＥ
Ｌ１を「Ｈ」レベル、ＤＳＥＬ２を「Ｌ」レベルとし、
カウント値が「２」をとるとき、ＦＩＦＯバッファ入力
制御信号ＤＳＥＬ０を「Ｌ」レベル、ＤＳＥＬ１を
「Ｌ」レベル、ＤＳＥＬ２を「Ｈ」レベルとする。

【０１４１】ＦＩＦＯバッファ２ｂにおけるレジスタ２
ｂ−０内の第１のトランスファゲート２１−０は、ＦＩ
ＦＯバッファ入力制御信号ＤＳＥＬ０が「Ｈ」レベルの
ときオンとなり、「Ｌ」レベルのときオフとなる。レジ
スタ２ｂ−１内の第１のトランスファゲート２１−１
は、ＦＩＦＯバッファ入力制御信号ＤＳＥＬ１が「Ｈ」
レベルのときオンとなり、「Ｌ」レベルのときオフとな
る。

【０１４２】そして、レジスタ２ｂ−２内の第１のトラ
ンスファゲート２１−２は、ＦＩＦＯバッファ入力制御
信号ＤＳＥＬ２が「Ｈ」レベルのときオンとなり、
「Ｌ」レベルのときオフとなる。

【０１４３】時刻ｔ２において、ＦＩＦＯバッファ入力
制御信号ＤＳＥＬ０は図１０（ｈ）に示すように「Ｌ」
レベルなので、トランスファゲート２１−０はオフ状態
である。したがって、図１０（ｋ）に示すように、トラ
ンスファゲート２１−０の出力ＲＢＵＳ０は不定のまま
であり、データＤＡＴＡ０はレジスタ２ｂ−１には取り
込まれない。

【０１４４】時刻ｔ２において、ＦＩＦＯバッファ入力
制御信号ＤＳＥＬ１は図１０（ｉ）に示すように「Ｈ」
レベルなので、トランスファゲート２１−１はオン状態
となる。こうして、図１０（ｌ）に示すように、トラン
スファゲート２１−１の出力ＲＢＵＳ１に出力線ＲＷＢ
ＵＳ上の先頭データＤＡＴＡ０が出力され、インバータ
２２−１，２３−１で構成されるデータ保持部に保持さ
れ、このデータＤＡＴＡ０がレジスタ２ｂ−１に取り込
まれたことになる。

【０１４５】また、ＦＩＦＯバッファ入力制御信号ＤＳ
ＥＬ２が「Ｌ」レベルなので、トランスファゲート２１
−２はオフ状態である。よって、図１０（ｍ）に示すよ
うに、トランスファゲート２１−２の出力ＲＢＵＳ２は
不定のままであり、データＤＡＴＡ０はレジスタ２ｂ−
２には取り込まれない。

【０１４６】次に、時刻ｔ３においてＦＩＦＯバッファ
入力制御信号ＤＳＥＬ０は「Ｌ」レベルなので、トラン
スファゲート２１−０はオフ状態となる。よって、出力
線ＲＷＢＵＳに出力された２ビット目のデータＤＡＴＡ
１はレジスタ２ｂ−０には取り込まれず、トランスファ
ゲート２１−０の出力ＲＢＵＳ０は不定のままである。

【０１４７】また、時刻ｔ３においてＦＩＦＯバッファ
入力制御信号ＤＳＥＬ１は「Ｌ」レベルなので、トラン
スファゲート２１−１はオフ状態となる。したがって、
出力線ＲＷＢＵＳに出力された２ビット目のデータＤＡ
ＴＡ１はレジスタ２ｂ−１には取り込まれず、トランス
ファゲート２１−１の出力ＲＢＵＳ１は先にラッチされ
たデータＤＡＴＡ０のままである。

【０１４８】そして、時刻ｔ３においてＦＩＦＯバッフ
ァ入力制御信号ＤＳＥＬ２が「Ｈ」レベルなので、トラ
ンスファゲート２１−２はオン状態となる。こうして、
図１０（ｍ）に示すように、トランスファゲート２１−
２の出力ＲＢＵＳ２に出力線ＲＷＢＵＳ上のデータＤＡ
ＴＡ１が出力され、インバータ２２−２，２３−２で構
成されるデータ保持部に保持され、このデータＤＡＴＡ
１がレジスタ２ｂ−２に取り込まれたことになる。

【０１４９】以下、同様にして、時刻ｔ４では、３ビッ
ト目のデータＤＡＴＡ２がレジスタ２ｂ−０に取り込ま
れ、時刻ｔ５では、４ビット目のデータＤＡＴＡ３がレ
ジスタ２ｂ−１に取り込まれる。

【０１５０】次に、ＦＩＦＯバッファ出力制御部７ｂ内
のＡＮＤゲート７２ｂ−０は、カウント信号ＯＣＮＴ０
とリードイネーブル信号ＲＥＡＤＥＮとの論理積をと
り、この論理積の結果をＦＩＦＯバッファ出力制御信号
ＯＳＥＬ０として出力する。

【０１５１】また、制御部７ｂ内のＡＮＤゲート７２ｂ
−１は、カウント信号ＯＣＮＴ１とリードイネーブル信
号ＲＥＡＤＥＮとの論理積をとり、この論理積の結果を
ＦＩＦＯバッファ出力制御信号ＯＳＥＬ１として出力す
る。そして、制御部７ｂ内のＡＮＤゲート７２ｂ−２
は、カウント信号ＯＣＮＴ２とリードイネーブル信号Ｒ
ＥＡＤＥＮとの論理積をとり、この論理積の結果をＦＩ
ＦＯバッファ出力制御信号ＯＳＥＬ２として出力する。

【０１５２】このような構成により、ＦＩＦＯバッファ
出力制御部７ｂは、リードイネーブル信号ＲＥＡＤＥＮ
が活性化レベルであるとき、カウントアップ信号ＯＣＮ
ＴＣＫの立ち上がりエッジに同期してＯＳＥＬ０→ＯＳ
ＥＬ１→ＯＳＥＬ２→ＯＳＥＬ０→・・・の順に「Ｈ」
レベルの信号を出力する。

【０１５３】つまり、ＦＩＦＯバッファ出力制御部７ｂ
は、カウンタ９ｂのカウント値が「０」をとるとき、Ｆ
ＩＦＯバッファ出力制御信号ＯＳＥＬ０を「Ｈ」レベ
ル、ＯＳＥＬ１を「Ｌ」レベル、ＯＳＥＬ２を「Ｌ」レ
ベルとし、カウント値が「１」をとるとき、ＦＩＦＯバ
ッファ出力制御信号ＯＳＥＬ０を「Ｌ」レベル、ＯＳＥ
Ｌ１を「Ｈ」レベル、ＯＳＥＬ２を「Ｌ」レベルとし、
カウント値が「２」をとるとき、ＦＩＦＯバッファ出力
制御信号ＯＳＥＬ０を「Ｌ」レベル、ＯＳＥＬ１を
「Ｌ」レベル、ＯＳＥＬ２を「Ｈ」レベルとする。

【０１５４】ＦＩＦＯバッファ２ｂにおけるレジスタ２
ｂ−０内の第２のトランスファゲート２４−０は、ＦＩ
ＦＯバッファ出力制御信号ＯＳＥＬ０が「Ｈ」レベルの
ときオンとなり、「Ｌ」レベルのときオフとなる。レジ
スタ２ｂ−１内の第２のトランスファゲート２４−１
は、ＦＩＦＯバッファ出力制御信号ＯＳＥＬ１が「Ｈ」
レベルのときオンとなり、「Ｌ」レベルのときオフとな
る。

【０１５５】そして、レジスタ２ｂ−２内の第２のトラ
ンスファゲート２４−２は、ＦＩＦＯバッファ出力制御
信号ＯＳＥＬ２が「Ｈ」レベルのときオンとなり、
「Ｌ」レベルのときオフとなる。

【０１５６】時刻ｔ３において、ＦＩＦＯバッファ出力
制御信号ＯＳＥＬ０は図１０（ｎ）に示すように「Ｌ」
レベルなので、トランスファゲート２４−０はオフ状態
である。したがって、レジスタ２ｂ−０に保持されてい
るデータ（不定）はバッファ出力線ＯＵＴには出力され
ない。

【０１５７】また、時刻ｔ３において、ＦＩＦＯバッフ
ァ出力制御信号ＯＳＥＬ１は図１０（ｏ）に示すように
「Ｈ」レベルなので、トランスファゲート２４−１はオ
ン状態となる。こうして、図１０（ｑ）に示すように、
レジスタ２ｂ−１に保持されていたデータＤＡＴＡ０が
バッファ出力線ＯＵＴに出力される。

【０１５８】また、時刻ｔ３において、ＦＩＦＯバッフ
ァ出力制御信号ＯＳＥＬ２は図１０（ｐ）に示すように
「Ｌ」レベルなので、トランスファゲート２４−２はオ
フ状態である。よって、レジスタ２ｂ−２に保持されて
いるデータＤＡＴＡ１はバッファ出力線ＯＵＴには出力
されない。

【０１５９】次に、時刻ｔ４においてＦＩＦＯバッファ
出力制御信号ＯＳＥＬ０は「Ｌ」レベルなので、トラン
スファゲート２４−０はオフ状態である。したがって、
レジスタ２ｂ−０に保持されているデータＤＡＴＡ２は
バッファ出力線ＯＵＴには出力されない。

【０１６０】同様に、ＦＩＦＯバッファ出力制御信号Ｏ
ＳＥＬ１も「Ｌ」レベルなので、トランスファゲート２
４−１はオフ状態である。よって、レジスタ２ｂ−１に
保持されているデータＤＡＴＡ１はバッファ出力線ＯＵ
Ｔには出力されない。

【０１６１】そして、時刻ｔ４においてＦＩＦＯバッフ
ァ出力制御信号ＯＳＥＬ２が「Ｈ」レベルなので、トラ
ンスファゲート２４−２はオン状態となる。こうして、
図１０（ｑ）に示すように、レジスタ２ｂ−２に保持さ
れていたデータＤＡＴＡ１がバッファ出力線ＯＵＴに出
力される。

【０１６２】以下、同様にして、時刻ｔ５では、レジス
タ２ｂ−０に保持されていたデータＤＡＴＡ２がバッフ
ァ出力線ＯＵＴに出力される。こうして、実施の形態の
１と同様の動作を実現することができる。

【０１６３】次に、ＦＩＦＯバッファ２ｂ、ＦＩＦＯバ
ッファ入力制御部６ｂ及びＦＩＦＯバッファ出力制御部
７ｂのＣＡＳレイテンシ「４」の場合の動作を図１１を
用いて説明する。図１１（ｆ）では、図１０（ｆ）と同
様にカウント信号ＯＣＮＴ０，ＯＣＮＴ１，ＯＣＮＴ２
をまとめてＯＣＮＴｉとして記載している。

【０１６４】ここでは、ＣＡＳレイテンシ「４」の動作
であり、レイテンシ３イネーブル信号ＭＤＣＬＴ３が不
活性化レベルで、レイテンシ４イネーブル信号ＭＤＣＬ
Ｔ４が活性化レベルなので、トランスファゲート６４ｂ
−０，６４ｂ−１，６４ｂ−２はオフ状態、トランスフ
ァゲート６５ｂ−０，６５ｂ−１，６５ｂ−２はオン状
態となる。

【０１６５】したがって、遅延回路６１ｂ−０の出力が
入力制御用カウント信号ＤＣＮＴ１となり、遅延回路６
１ｂ−１の出力が入力制御用カウント信号ＤＣＮＴ０と
なり、遅延回路６１ｂ−２の出力が入力制御用カウント
信号ＤＣＮＴ２となる。

【０１６６】図１１（ｇ）では、図１０（ｇ）と同様に
入力制御用カウント信号ＤＣＮＴ０，ＤＣＮＴ１，ＤＣ
ＮＴ２をまとめてＤＣＮＴｉとして記載している。ラッ
チ回路６２ｂ−０は、トランスファゲート６５ｂ−０か
ら出力された入力制御用カウント信号ＤＣＮＴ０をリー
ド用同期信号ＹＲＤの立ち上がりでラッチし、これをＦ
ＩＦＯバッファ入力制御信号ＤＳＥＬ０として出力する
（図１１（ｈ））。

【０１６７】ラッチ回路６２ｂ−１は、トランスファゲ
ート６５ｂ−１から出力された入力制御用カウント信号
ＤＣＮＴ１をリード用同期信号ＹＲＤの立ち上がりでラ
ッチし、これをＦＩＦＯバッファ入力制御信号ＤＳＥＬ
１として出力する（図１１（ｉ））。

【０１６８】ラッチ回路６２ｂ−２は、トランスファゲ
ート６５ｂ−２から出力された入力制御用カウント信号
ＤＣＮＴ２をリード用同期信号ＹＲＤの立ち上がりでラ
ッチし、これをＦＩＦＯバッファ入力制御信号ＤＳＥＬ
２として出力する（図１１（ｊ））。

【０１６９】こうして、ＦＩＦＯバッファ入力制御部６
ｂは、リードイネーブル信号ＲＥＡＤＥＮが活性化レベ
ルであるとき、リード用同期信号ＹＲＤの立ち上がりエ
ッジに同期してＤＳＥＬ０→ＤＳＥＬ１→ＤＳＥＬ２→
ＤＳＥＬ０→・・・の順に「Ｈ」レベルを出力する。

【０１７０】時刻ｔ２において、ＦＩＦＯバッファ入力
制御信号ＤＳＥＬ０は図１１（ｈ）に示すように「Ｌ」
レベルなので、トランスファゲート２１−０はオフ状態
となる。したがって、図１１（ｋ）に示すように、トラ
ンスファゲート２１−０の出力ＲＢＵＳ０は不定のまま
であり、データＤＡＴＡ０はレジスタ２ｂ−０には取り
込まれない。

【０１７１】同様に、時刻ｔ２においてＦＩＦＯバッフ
ァ入力制御信号ＤＳＥＬ１は図１１（ｉ）に示すように
「Ｌ」レベルなので、トランスファゲート２１−１はオ
フ状態となる。よって、図１１（ｌ）に示すように、ト
ランスファゲート２１−１の出力ＲＢＵＳ１は不定のま
まであり、データＤＡＴＡ０はレジスタ２ｂ−１には取
り込まれない。

【０１７２】そして、時刻ｔ２においてＦＩＦＯバッフ
ァ入力制御信号ＤＳＥＬ２は図１０（ｊ）に示すように
「Ｈ」レベルなので、トランスファゲート２１−２はオ
ン状態となる。こうして、図１１（ｍ）に示すように、
トランスファゲート２１−２の出力ＲＢＵＳ２に出力線
ＲＷＢＵＳ上の先頭データＤＡＴＡ０が出力され、イン
バータ２２−２，２３−２で構成されるデータ保持部に
保持され、このデータＤＡＴＡ０がレジスタ２ｂ−２に
取り込まれたことになる。

【０１７３】次に、時刻ｔ３においてＦＩＦＯバッファ
入力制御信号ＤＳＥＬ０が「Ｈ」レベルなので、トラン
スファゲート２１−０はオン状態となる。こうして、図
１１（ｋ）に示すように、トランスファゲート２１−０
の出力ＲＢＵＳ０に２ビット目のデータＤＡＴＡ１が出
力され、インバータ２２−０，２３−０で構成されるデ
ータ保持部に保持され、このデータＤＡＴＡ１がレジス
タ２ｂ−０に取り込まれたことになる。

【０１７４】また、ＦＩＦＯバッファ入力制御信号ＤＳ
ＥＬ１は「Ｌ」レベルなので、トランスファゲート２１
−１はオフ状態である。したがって、出力線ＲＷＢＵＳ
に出力された２ビット目のデータＤＡＴＡ１はレジスタ
２ｂ−１には取り込まれず、トランスファゲート２１−
１の出力ＲＢＵＳ１は不定のままである。

【０１７５】同様に、時刻ｔ３においてＦＩＦＯバッフ
ァ入力制御信号ＤＳＥＬ２は「Ｌ」レベルなので、トラ
ンスファゲート２１−２はオフ状態である。よって、出
力線ＲＷＢＵＳに出力された２ビット目のデータＤＡＴ
Ａ１はレジスタ２ｂ−２には取り込まれず、トランスフ
ァゲート２１−２の出力ＲＢＵＳ２は先にラッチされた
データＤＡＴＡ０のままである。

【０１７６】以下、同様にして、時刻ｔ４では、３ビッ
ト目のデータＤＡＴＡ２がレジスタ２ｂ−１に取り込ま
れ、時刻ｔ５では、４ビット目のデータＤＡＴＡ３がレ
ジスタ２ｂ−２に取り込まれる。

【０１７７】一方、時刻ｔ３においてＦＩＦＯバッファ
出力制御信号ＯＳＥＬ０は図１１（ｎ）に示すように
「Ｌ」レベルなので、トランスファゲート２４−０はオ
フ状態である。したがって、レジスタ２ｂ−０に保持さ
れているデータＤＡＴＡ１はバッファ出力線ＯＵＴには
出力されない。

【０１７８】また、時刻ｔ３においてＦＩＦＯバッファ
出力制御信号ＯＳＥＬ１は図１１（ｏ）に示すように
「Ｈ」レベルなので、トランスファゲート２４−１はオ
ン状態となる。こうして、図１１（ｑ）に示すように、
バッファ出力線ＯＵＴにレジスタ２ｂ−１に保持されて
いるデータが出力されるが、このときのデータは無効な
データ（不定）である。

【０１７９】また、時刻ｔ３においてＦＩＦＯバッファ
出力制御信号ＯＳＥＬ２は図１１（ｐ）に示すように
「Ｌ」レベルなので、トランスファゲート２４−２はオ
フ状態である。よって、レジスタ２ｂ−２に保持されて
いるデータＤＡＴＡ０はバッファ出力線ＯＵＴには出力
されない。

【０１８０】次に、時刻ｔ４においてＦＩＦＯバッファ
出力制御信号ＯＳＥＬ０は「Ｌ」レベルなので、トラン
スファゲート２４−０はオフ状態である。したがって、
レジスタ２ｂ−０に保持されているデータＤＡＴＡ１は
バッファ出力線ＯＵＴには出力されない。

【０１８１】同様に、ＦＩＦＯバッファ出力制御信号Ｏ
ＳＥＬ１も「Ｌ」レベルなので、トランスファゲート２
４−１はオフ状態である。よって、レジスタ２ｂ−１に
保持されているデータＤＡＴＡ２はバッファ出力線ＯＵ
Ｔには出力されない。

【０１８２】そして、時刻ｔ４においてＦＩＦＯバッフ
ァ出力制御信号ＯＳＥＬ２が「Ｈ」レベルなので、トラ
ンスファゲート２４−２はオン状態となる。こうして、
図１１（ｑ）に示すように、レジスタ２ｂ−２に保持さ
れていたデータＤＡＴＡ０がバッファ出力線ＯＵＴに出
力される。

【０１８３】以下、同様にして、時刻ｔ５では、レジス
タ２ｂ−０に保持されていたデータＤＡＴＡ１がバッフ
ァ出力線ＯＵＴに出力される。こうして、ＣＡＳレイテ
ンシ「４」の動作を実現することができる。

【０１８４】本実施の形態では、ＦＩＦＯバッファ入力
制御信号ＤＳＥＬとＦＩＦＯバッファ出力制御信号ＯＳ
ＥＬの関係が実施の形態の１と異なる。この関係を図１
２に示す。図１２（ｂ）〜図１２（ｄ）は、ＣＡＳレイ
テンシ「３」の場合を示し、図１２（ｅ）〜図１２
（ｇ）は、ＣＡＳレイテンシ「４」の場合を示す。な
お、図１２では、ＦＩＦＯバッファ入力制御信号ＤＳＥ
ＬとＦＩＦＯバッファ出力制御信号ＯＳＥＬを上述した
カウント値「０」，「１」又は「２」で表記している。

【０１８５】ＣＡＳレイテンシ「３」を実現する、図１
２（ｂ）、図１２（ｃ）のようなＦＩＦＯバッファ入力
制御信号ＤＳＥＬとＦＩＦＯバッファ出力制御信号ＯＳ
ＥＬの関係を保つために、レイテンシ「３」のとき、遅
延回路６１ｂ−０で一定時間遅延したカウント信号ＯＣ
ＮＴ２をトランスファゲート６４ｂ−０を介してラッチ
回路６２ｂ−０に与えてＦＩＦＯバッファ入力制御信号
ＤＳＥＬ０を生成し、遅延回路６１ｂ−１で一定時間遅
延したカウント信号ＯＣＮＴ１をトランスファゲート６
４ｂ−１を介してラッチ回路６２ｂ−１に与えてＦＩＦ
Ｏバッファ入力制御信号ＤＳＥＬ１を生成し、遅延回路
６１ｂ−２で一定時間遅延したカウント信号ＯＣＮＴ０
をトランスファゲート６４ｂ−２を介してラッチ回路６
２ｂ−２に与えてＦＩＦＯバッファ入力制御信号ＤＳＥ
Ｌ２を生成している。このように、ＦＩＦＯバッファ入
力制御用信号ＤＳＥＬとＦＩＦＯバッファ出力制御用信
号ＯＳＥＬとは１クロック分遅延している。このため、
ＭＤＣＴＬ３を活性化レベルにしたときの緩衝回路は入
力信号を１クロック分遅延して出力する遅延装置として
機能させることができる。

【０１８６】また、ＣＡＳレイテンシ「４」を実現す
る、図１２（ｅ）、図１２（ｆ）のようなＦＩＦＯバッ
ファ入力制御信号ＤＳＥＬとＦＩＦＯバッファ出力制御
信号ＯＳＥＬの関係を保つために、レイテンシ「４」の
とき、遅延回路６１ｂ−０で一定時間遅延したカウント
信号ＯＣＮＴ２をトランスファゲート６５ｂ−１を介し
てラッチ回路６２ｂ−１に与えてＦＩＦＯバッファ入力
制御信号ＤＳＥＬ１を生成し、遅延回路６１ｂ−１で一
定時間遅延したカウント信号ＯＣＮＴ１をトランスファ
ゲート６５ｂ−０を介してラッチ回路６２ｂ−０に与え
てＦＩＦＯバッファ入力制御信号ＤＳＥＬ０を生成し、
遅延回路６１ｂ−２で一定時間遅延したカウント信号Ｏ
ＣＮＴ０をトランスファゲート６５ｂ−２を介してラッ
チ回路６２ｂ−２に与えてＦＩＦＯバッファ入力制御信
号ＤＳＥＬ２を生成している。このように、ＦＩＦＯバ
ッファ入力制御用信号ＤＳＥＬとＦＩＦＯバッファ出力
制御用信号ＯＳＥＬとは２クロック分遅延している。こ
のため、ＭＤＣＴＬ４を活性化レベルにしたときの緩衝
回路は入力信号を２クロック分遅延して出力する遅延装
置として機能させることができる。

【０１８７】こうして、リードイネーブル信号ＲＥＡＤ
ＥＮが活性化レベルとなった後のＦＩＦＯバッファ入力
制御信号ＤＳＥＬとＦＩＦＯバッファ出力制御信号ＯＳ
ＥＬは、内部同期信号ＩＣＬＫの周波数、クロックサス
ペンド等に無関係に常に一定の関係に保たれ、実施の形
態の１と同様の効果が得られると共に、ＣＡＳレイテン
シ「３」あるいはＣＡＳレイテンシ「４」の何れかの動
作を選択できるという効果が得られる。

【０１８８】本実施の形態では、レイテンシ切替回路１
０をラッチ回路６２−０〜６２−２と遅延回路６５ｂ−
０〜６５ｂ−２との間に設けた例を示すが、これに限定
されることはなく、カウンタ９ｂとＦＩＦＯバッファ２
ｂとの間のいずれに設けても同じ機能を実現できる。さ
らに、ＦＩＦＯバッファ出力制御部７ｂ、すなわち、Ａ
ＮＤゲート７２ｂ−０〜７２ｂ−２の入力とカウンタ９
ｂとの間、または出力とＦＩＦＯバッファ２ｂとの間に
設けても同じ機能を実現できる。つまり、ＦＩＦＯバッ
ファ入力制御信号ＤＳＥＬが「Ｈ」レベルになる期間と
ＦＩＦＯバッファ出力制御信号ＯＳＥＬが「Ｈ」レベル
になる期間とに一定の時間間隔を持たすことができれば
よい。

【０１８９】また、ＦＩＦＯバッファ入力制御部６ｂ内
のラッチ回路６２ｂ−０〜６２ｂ−２は、入力制御用カ
ウント信号ＤＣＮＴ０〜２のいずれかとリード用同期信
号ＹＲＤとを入力とするＡＮＤゲートに置き換えても実
現できる。また、遅延回路６１ｂ−０〜６２ｂ−２およ
び３は、メモリセルアレイ１の出力をＦＩＦＯバッファ
２ｂのレジスタ２ｂ−０〜２ｂ−２でラッチするタイミ
ングを調整するたものであり、メモリセルアレイ１の出
力でタイミングが調整されていれば、必ずしも必要不可
欠のものではない。

【０１９０】また、各部のトランスファゲートをＮチャ
ネルトランジスタで構成した例を示したが、Ｐチャネル
トランジスタをＮチャネルトランジスタと並列に接続し
て、これらのゲート間にインバータを接続し、このイン
バータの入力に制御信号を入力するようにしたトランス
ファゲートでもよいし、また、Ｎチャネルトランジスタ
の入力信号とゲートの制御信号とを入力とするＡＮＤゲ
ートでもよい。

【０１９１】

【発明の効果】本発明によれば、請求項１に記載のよう
に、入力制御信号によりデータの入力が制御されると共
に、出力制御信号によりデータの出力が制御されるデー
タレジスタを複数並列に接続して信号遅延装置を構成す
ることにより、従来のパイプライン方式のようにレイテ
ンシが増加してもアクセスパスの段数が増加することが
なく、アクセスタイムの高速化が可能となる。

【０１９２】また、請求項１１に記載のように、読み出
し回路、信号遅延装置、カウンタ、入力制御部及び出力
制御部を設けることにより、付加的なゲート遅延がほと
んどない高速なバーストモードを持つ半導体記憶装置を
ほとんど面積の増加なく実現することができる。

【０１９３】また、請求項１９に記載のように、入力制
御部を複数の遅延回路、複数のラッチ回路、及び遅延回
路とラッチ回路の間に設けられた切替回路から構成する
ことにより、ＣＡＳレイテンシの切り替えを行うことが
できる。

【０１９４】また、請求項１１に記載のように、リード
用クロック生成回路と論理積回路とを備え、出力制御部
に論理積回路を設けることにより、入力制御部及び出力
制御部が読み出し期間中だけ動作するので、スタンバイ
電流を低減することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態を示す半導体記憶
装置のブロック図である。

【図２】 図１の半導体記憶装置のうちＦＩＦＯバッフ
ァの構成を示すブロック図である。

【図３】 図１の半導体記憶装置の動作を説明するため
のタイミングチャート図である。

【図４】 ＦＩＦＯバッファ入力制御信号ＤＳＥＬとＦ
ＩＦＯバッファ出力制御信号ＯＳＥＬの関係を示す図で
ある。

【図５】 本発明の他の実施の形態を示す半導体記憶装
置のブロック図である。

【図６】 図５の半導体記憶装置のうちＦＩＦＯバッフ
ァの構成を示すブロック図である。

【図７】 図５の半導体記憶装置の動作を説明するため
のタイミングチャート図である。

【図８】 本発明の他の実施の形態を示す半導体記憶装
置のブロック図である。

【図９】 図８の半導体記憶装置のうちＦＩＦＯバッフ
ァの構成を示すブロック図である。

【図１０】 図８の半導体記憶装置のレイテンシ３のと
きの動作を説明するためのタイミングチャート図であ
る。

【図１１】 図８の半導体記憶装置のレイテンシ４のと
きの動作を説明するためのタイミングチャート図であ
る。

【図１２】 ＦＩＦＯバッファ入力制御信号ＤＳＥＬと
ＦＩＦＯバッファ出力制御信号ＯＳＥＬの関係を示す図
である。

【図１３】 従来のパイプライン方式の読み出し動作を
説明するためのタイミングチャート図である。

【図１４】 従来のプリフェッチ方式の読み出し動作を
説明するためのタイミングチャート図である。

【符号の説明】

１…メモリセルアレイ、２、２ａ、２ｂ…ＦＩＦＯバッ
ファ、３…遅延回路、４…リード用同期信号生成回路、
５…ＡＮＤゲート、６、６ａ、６ｂ…ＦＩＦＯバッファ
入力制御部、７、７ａ、７ｂ…ＦＩＦＯバッファ出力制
御部、８…出力バッファ、９、９ａ、９ｂ…カウンタ、
１０…切替回路、２−０、２−１、２ａ−０、２ａ−
１、２ｂ−０、２ｂ−１、２ｂ−２…レジスタ、６１−
０，６１−１、６１ａ、６１ｂ−０、６１ｂ−１、６１
ｂ−２…遅延回路、６２−０，６２−１、６２ａ、６２
ｂ−０、６２ｂ−１、６２ｂ−２…ラッチ回路、６３ａ
…インバータ、６４ｂ−０、６４ｂ−１、６４ｂ−２、
６５ｂ−０、６５ｂ−１、６５ｂ−２…トランスファゲ
ート、７１、７１ａ、７１ｂ…カウンタ、７２−０，７
２−１、７２ａ、７２ｂ−０、７２ｂ−１、７２ｂ−２
…ＡＮＤゲート。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 入力制御信号によりデータの入力が制御
   されると共に、出力制御信号によりデータの出力が制御
   されるデータレジスタを複数並列に接続し、 入力制御信号と出力制御信号とを同一の信号発生回路の
   出力を基に生成するようにしたことを特徴とする信号遅
   延装置。
2. 【請求項２】 請求項１記載の信号遅延装置において、 前記データレジスタは、入力が信号入力端子に接続さ
   れ、制御入力に前記入力制御信号が与えられる第１のト
   ランスファゲートと、 入力が第１のトランスファゲートの出力に接続された第
   １のインバータと、 入力が第１のインバータの出力に接続され、出力が第１
   のトランスファゲートの出力に接続された第２のインバ
   ータと、 入力が第１のインバータの出力及び第２のインバータの
   入力に接続され、出力が信号出力端子に接続され、制御
   入力に前記出力制御信号が与えられる第２のトランスフ
   ァゲートとを有することを特徴とする信号遅延装置。
3. 【請求項３】 請求項１記載の信号遅延装置において、 前記データレジスタは、入力が信号入力端子に接続さ
   れ、前記入力制御信号がクロック端子に接続され、前記
   入力制御信号に同期して入力を保持するフリップフロッ
   プ回路と、 入力が該フリップフロップ回路の出力端子に接続され、
   制御入力に前記出力制御信号が与えられる第２のトラン
   スファゲートとを有することを特徴とする信号遅延装
   置。
4. 【請求項４】 請求項１記載の信号遅延装置において、 前記信号発生回路は、クロック信号を計数するカウンタ
   と、 該カウンタのカウント値をデコードするデコーダとを有
   することを特徴とする信号遅延装置。
5. 【請求項５】 請求項１記載の信号遅延装置において、 前記信号発生回路は、クロック信号を計数し、バイナリ
   形式でカウント値を出力するカウンタで構成され、 前記バイナリ形式のカウント値につながる信号をデコー
   ドして入力制御信号または出力制御信号とするようにし
   たことを特徴とする信号遅延装置。
6. 【請求項６】 請求項５記載の信号遅延装置において、 ２つの前記データレジスタを有し、 前記デコーダは、前記入力制御信号を入力とする第３の
   インバータと、 前記出力制御信号を入力とする第４のインバータとを有
   し、 一方のデータレジスタには前記入力制御信号、出力制御
   信号が与えられ、他方のデータレジスタには第３のイン
   バータの出力が入力制御信号として与えられると共に第
   ４のインバータの出力が出力制御信号として与えられる
   ことを特徴とする信号遅延装置。
7. 【請求項７】 請求項１記載の信号遅延装置において、 同一レジスタ内の入力制御信号と出力制御信号とは活性
   化する期間が所望の時間差を有することを特徴とする信
   号遅延装置。
8. 【請求項８】 請求項７記載の信号遅延装置において、 同一レジスタ内の入力制御信号と出力制御信号とに与え
   る信号をそれぞれカウンタの異なるデコード出力と接続
   することで所望の時間差を持たせたことを特徴とする信
   号遅延装置。
9. 【請求項９】 請求項７記載の信号遅延装置において、 所望の時間差を選択する手段を設けたことを特徴とする
   信号遅延装置。
10. 【請求項１０】 請求項９記載の信号遅延装置におい
    て、 所望の時間差を選択する手段は、同一レジスタ内の入力
    制御信号と出力制御信号とに与える信号をそれぞれカウ
    ンタの異なるデコード出力と接続するスイッチ網を複数
    を設けておき、該スイッチ網を切り替えることで所望の
    時間差を選択できるようにしたことを特徴とする信号遅
    延装置。
11. 【請求項１１】 外部入力信号に応じて記憶データの読
    み出しを行う読み出し回路と、 入力制御信号によりデータの入力が制御されると共に、
    出力制御信号によりデータの出力が制御されるデータレ
    ジスタが複数並列に接続された、前記読み出し回路によ
    って読み出された記憶データを一時的に蓄える信号遅延
    装置と、 基準クロックに基づいてクロックを計数してカウント信
    号を出力するカウンタと、 カウント信号に基づいて前記入力制御信号を出力する入
    力制御部と、 カウント信号に基づいて前記出力制御信号を出力する出
    力制御部とを備え、 前記入力制御部と出力制御部が、同一の記憶データの処
    理に関して、前記基準クロックの異なるエッジに応じて
    それぞれ動作することを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項１１記載の半導体記憶装置にお
    いて、 入力が前記信号遅延装置の出力に接続され、信号遅延装
    置から出力された記憶データを基準クロックに同期して
    外部に出力する出力バッファを備え、前記読み出し回路
    と出力バッファ回路が、同一の記憶データの処理に関し
    て、前記基準クロックの異なるエッジに応じてそれぞれ
    動作することを特徴とする半導体記憶装置。
13. 【請求項１３】 請求項１２記載の半導体記憶装置にお
    いて、 前記読み出し回路を動作させる基準クロックのエッジと
    前記出力バッファ回路を動作させる基準クロックのエッ
    ジとの間の周期数のうち、最大数と同じ個数のデータレ
    ジスタで前記信号遅延装置を構成することを特徴とする
    半導体記憶装置。
14. 【請求項１４】 請求項１１記載の半導体記憶装置にお
    いて、 前記信号遅延装置内の各データレジスタは、入力が信号
    入力端子に接続され、制御入力に前記入力制御信号が与
    えられる第１のトランスファゲートと、 入力が第１のトランスファゲートの出力に接続された第
    １のインバータと、 入力が第１のインバータの出力に接続され、出力が第１
    のトランスファゲートの出力に接続された第２のインバ
    ータと、 入力が第１のインバータの出力及び第２のインバータの
    入力に接続され、出力が信号出力端子に接続され、制御
    入力に前記出力制御信号が与えられる第２のトランスフ
    ァゲートとを有するものであることを特徴とする半導体
    記憶装置。
15. 【請求項１５】 請求項１１記載の半導体記憶装置にお
    いて、 前記カウンタから出力されるカウント値をデコードする
    手段を入力制御部又は出力制御部と信号遅延装置との間
    に設けたことを特徴とする半導体記憶装置。
16. 【請求項１６】 請求項１５記載の半導体記憶装置にお
    いて、 前記信号遅延装置は、２つの前記データレジスタを有
    し、 前記カウント値をデコードする手段は、前記入力制御信
    号を入力とする第３のインバータと、 前記出力制御信号を入力とする第４のインバータとを有
    し、 一方のデータレジスタには前記入力制御信号、出力制御
    信号が与えられ、他方のデータレジスタには第３のイン
    バータの出力が入力制御信号として与えられると共に第
    ４のインバータの出力が出力制御信号として与えられる
    ことを特徴とする半導体記憶装置。
17. 【請求項１７】 請求項１１記載の半導体記憶装置にお
    いて、 前記カウンタは、前記基準クロックに応じて状態変化す
    る、前記信号遅延装置内のデータレジスタと同じ数の状
    態を持ち、その状態を複数の前記カウント信号で表すも
    のであり、 前記入力制御部は、前記カウンタから出力されるカウン
    ト信号をそれぞれ遅延させる複数の遅延回路と、 各遅延回路の出力をリード用クロックに応じてラッチ
    し、入力制御信号として出力する複数のラッチ回路とか
    らなるものであり、 前記出力制御部は、前記カウンタから出力されるカウン
    ト信号を前記出力制御信号とするものであることを特徴
    とする半導体記憶装置。
18. 【請求項１８】 請求項１１記載の半導体記憶装置にお
    いて、 前記カウンタは、前記基準クロックに応じて状態変化す
    る、前記信号遅延装置内のデータレジスタと同じ数の状
    態を持ち、その状態を１つの前記カウント信号で表すも
    のであり、 前記入力制御部は、前記カウンタから出力されるカウン
    ト信号を遅延させる遅延回路と、 遅延回路の出力に接続されたインバータと、 インバータの出力をリード用クロックに応じてラッチ
    し、入力制御信号として出力するラッチ回路とからなる
    ものであり、 前記出力制御部は、前記カウンタから出力されるカウン
    ト信号を前記出力制御信号とするものであることを特徴
    とする半導体記憶装置。
19. 【請求項１９】 請求項１１記載の半導体記憶装置にお
    いて、 前記カウンタは、前記基準クロックに応じて状態変化す
    る、前記信号遅延装置内のデータレジスタと同じ数の状
    態を持ち、その状態を複数の前記カウント信号で表すも
    のであり、 前記入力制御部は、前記カウンタから出力される出力制
    御信号をそれぞれ遅延させる複数の遅延回路と、 入力信号をリード用クロックに応じてラッチし、入力制
    御信号として出力する複数のラッチ回路と、 前記遅延回路とラッチ回路の間に設けられ、複数の遅延
    回路の出力と複数のラッチ回路の入力の接続制御を行う
    切替回路とからなるものであり、 前記出力制御部は、前記カウンタから出力されるカウン
    ト信号を前記出力制御信号とするものであることを特徴
    とする半導体記憶装置。
20. 【請求項２０】 請求項１７〜１９の何れかに記載の半
    導体記憶装置において、 前記基準クロックに基づいて読み出し期間中出力される
    前記リード用クロックを生成するリード用クロック生成
    回路と、 前記基準クロックと読み出し期間中であることを示すイ
    ネーブル信号との論理積をとり、この結果を基準クロッ
    クとして前記カウンタに与える論理積回路とを備え、 前記出力制御部は、カウンタの出力とイネーブル信号と
    の論理積をとり、この結果を出力制御信号とする論理積
    回路を有し、 前記入力制御部及び出力制御部が読み出し期間中だけ動
    作することを特徴とする半導体記憶装置。