JPH11204751A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11204751A JPH11204751A JP10003344A JP334498A JPH11204751A JP H11204751 A JPH11204751 A JP H11204751A JP 10003344 A JP10003344 A JP 10003344A JP 334498 A JP334498 A JP 334498A JP H11204751 A JPH11204751 A JP H11204751A
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Abstract
(57)【要約】
【課題】絶縁膜にコンタクトホールを形成し、そのコン
タクトホールを通して導電パターンを接続する工程を有
する半導体装置の製造方法に関し、厚い層間絶縁膜にア
スペクト比の大きなコンタクトホール内のカバレッジを
改善すること。 【解決手段】半導体層１に形成された不純物拡散層３を
形成する工程と、層間絶縁膜４を局部的にエッチングす
ることにより少なくとも一部にボーイング形状の膨らみ
のあるホール６を形成する工程と、エッチング又は研磨
によって、ホール６の最も膨らみのある部分又はそれよ
りも低い部分に至るまで層間絶縁膜４を薄層化する工程
と、薄層化された層間絶縁膜４の上とホール６の中に導
電層９を形成する工程と、導電層９をパターニングする
ことにより、ホール６の中に残すとともに層間絶縁膜４
の上に配線パターンを形成する工程とを有する。
タクトホールを通して導電パターンを接続する工程を有
する半導体装置の製造方法に関し、厚い層間絶縁膜にア
スペクト比の大きなコンタクトホール内のカバレッジを
改善すること。 【解決手段】半導体層１に形成された不純物拡散層３を
形成する工程と、層間絶縁膜４を局部的にエッチングす
ることにより少なくとも一部にボーイング形状の膨らみ
のあるホール６を形成する工程と、エッチング又は研磨
によって、ホール６の最も膨らみのある部分又はそれよ
りも低い部分に至るまで層間絶縁膜４を薄層化する工程
と、薄層化された層間絶縁膜４の上とホール６の中に導
電層９を形成する工程と、導電層９をパターニングする
ことにより、ホール６の中に残すとともに層間絶縁膜４
の上に配線パターンを形成する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、絶縁膜にホールを形成し、
そのホールを通して下側と上側の導電パターンを接続す
る工程を有する半導体装置の製造方法に関する。
方法に関し、より詳しくは、絶縁膜にホールを形成し、
そのホールを通して下側と上側の導電パターンを接続す
る工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ(dynamic random access memor
y)セルに適用されるキャパシタの蓄積電極は、プレーナ
型、トレンチ型、スタック型の３つに大別され、スタッ
ク型のキャパシタとして、例えばフィン形や筒形のもの
が採用されている。ＤＲＡＭセルのキャパシタは、メモ
リの高記憶容量化、高密度化の要求の見地から単位面積
当たりの容量を大きくする必要がある。このため、スタ
ック型を採用する場合には、キャパシタの高さを高くす
る構造が採用されている。
y)セルに適用されるキャパシタの蓄積電極は、プレーナ
型、トレンチ型、スタック型の３つに大別され、スタッ
ク型のキャパシタとして、例えばフィン形や筒形のもの
が採用されている。ＤＲＡＭセルのキャパシタは、メモ
リの高記憶容量化、高密度化の要求の見地から単位面積
当たりの容量を大きくする必要がある。このため、スタ
ック型を採用する場合には、キャパシタの高さを高くす
る構造が採用されている。
【０００３】筒形の蓄積電極を有するキャパシタを備え
たＤＲＡＭセルは、例えば図１２に示すような構造があ
る。図１２において、半導体基板101 の表面には、素子
分離用のフィールド酸化膜102 に囲まれた領域にＭＯＳ
トランジスタＴｒが形成されている。ＭＯＳトランジス
タＴｒは、シリコン基板101 上にゲート絶縁膜を介して
形成されたゲート電極105 と、ゲート電極105 の両側方
にあるシリコン基板101 に形成された一対の不純物拡散
層106 とを有している。そのゲート電極105 の上面及び
側面はゲート被覆絶縁膜107 によって覆われている。
たＤＲＡＭセルは、例えば図１２に示すような構造があ
る。図１２において、半導体基板101 の表面には、素子
分離用のフィールド酸化膜102 に囲まれた領域にＭＯＳ
トランジスタＴｒが形成されている。ＭＯＳトランジス
タＴｒは、シリコン基板101 上にゲート絶縁膜を介して
形成されたゲート電極105 と、ゲート電極105 の両側方
にあるシリコン基板101 に形成された一対の不純物拡散
層106 とを有している。そのゲート電極105 の上面及び
側面はゲート被覆絶縁膜107 によって覆われている。
【０００４】また、ＭＯＳトランジスタＴｒ、フィール
ド酸化膜102 、ゲート被覆絶縁膜107 は、第一の層間絶
縁膜110 により覆われている。さらに、第一の層間絶縁
膜110 には、ＭＯＳトランジスタの一方の不純物拡散層
106 に繋がるコンタクトホール111 が形成され、その中
には、断面がＵ字状の蓄積電極112 とその蓄積電極112
の内側の面の上に形成された誘電体膜113 と、さらに誘
電体膜113 の上に形成された対向電極114 とからなるキ
ャパシタが形成される。
ド酸化膜102 、ゲート被覆絶縁膜107 は、第一の層間絶
縁膜110 により覆われている。さらに、第一の層間絶縁
膜110 には、ＭＯＳトランジスタの一方の不純物拡散層
106 に繋がるコンタクトホール111 が形成され、その中
には、断面がＵ字状の蓄積電極112 とその蓄積電極112
の内側の面の上に形成された誘電体膜113 と、さらに誘
電体膜113 の上に形成された対向電極114 とからなるキ
ャパシタが形成される。
【０００５】そのキャパシタは第二の層間絶縁膜116 に
よって覆われており、第二の層間絶縁膜と第一の層間絶
縁膜にはビット線用のコンタクトホール115 が形成され
る。以上のような構成のＤＲＡＭセルを採用する場合に
は、ＤＲＡＭセルの周辺回路にも膜厚の厚い第一及び第
二の層間絶縁膜110,116 が存在することになる。
よって覆われており、第二の層間絶縁膜と第一の層間絶
縁膜にはビット線用のコンタクトホール115 が形成され
る。以上のような構成のＤＲＡＭセルを採用する場合に
は、ＤＲＡＭセルの周辺回路にも膜厚の厚い第一及び第
二の層間絶縁膜110,116 が存在することになる。
【０００６】
【発明が解決しようとする課題】しかし、膜厚の厚い第
一及び第二の層間絶縁膜110,116 に形成されるコンタク
トホール115 は、その膜厚に従って深くなってしまい、
そのコンタクトホール115 内に形成されるビット線のカ
バレッジが悪くなる。本発明の目的とするところは、厚
い層間絶縁膜にアスペクト比の大きなコンタクトホール
での導電膜のカバレッジを改善するため半導体装置の製
造方法を提供することにある。
一及び第二の層間絶縁膜110,116 に形成されるコンタク
トホール115 は、その膜厚に従って深くなってしまい、
そのコンタクトホール115 内に形成されるビット線のカ
バレッジが悪くなる。本発明の目的とするところは、厚
い層間絶縁膜にアスペクト比の大きなコンタクトホール
での導電膜のカバレッジを改善するため半導体装置の製
造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記した課題は、図１〜
図２に例示するように、半導体層に形成された不純物拡
散層、又は絶縁膜上の導電パターンを覆う層間絶縁膜を
形成する工程と、前記層間絶縁膜を局部的にエッチング
することにより、少なくとも一部にボーイング形状の膨
らみのあるホールを形成する工程と、エッチング又は研
磨によって、前記ホールの最も膨らみのある部分又はそ
れよりも低い部分に至るまで前記層間絶縁膜を薄層化す
る工程と、薄層化された前記層間絶縁膜の上と前記ホー
ルの中に導電層を形成する工程と、前記導電層をパター
ニングすることにより、前記ホールの中に残すとともに
前記層間絶縁膜の上に配線パターンを形成する工程とを
有することを特徴とする半導体装置の製造方法によって
解決する。
図２に例示するように、半導体層に形成された不純物拡
散層、又は絶縁膜上の導電パターンを覆う層間絶縁膜を
形成する工程と、前記層間絶縁膜を局部的にエッチング
することにより、少なくとも一部にボーイング形状の膨
らみのあるホールを形成する工程と、エッチング又は研
磨によって、前記ホールの最も膨らみのある部分又はそ
れよりも低い部分に至るまで前記層間絶縁膜を薄層化す
る工程と、薄層化された前記層間絶縁膜の上と前記ホー
ルの中に導電層を形成する工程と、前記導電層をパター
ニングすることにより、前記ホールの中に残すとともに
前記層間絶縁膜の上に配線パターンを形成する工程とを
有することを特徴とする半導体装置の製造方法によって
解決する。
【０００８】上記した半導体装置の製造方法において、
前記第一の層は、半導体の不純物となる元素を含む酸化
シリコンより構成されることを特徴とする。上記した半
導体装置の製造方法において、前記絶縁膜の成長は、前
記エッチング又は前記研磨を抑制する第一の層を成長す
る工程と、前記エッチング又は前記研磨の対象となる第
一の層を前記第一の層の上に成長する工程とを含むこと
を特徴とする。この場合、前記第二の層の成長は、半導
体の不純物となる元素を含む酸化シリコンの成長で、前
記第一の層の成長は、窒化シリコン、酸化シリコン、シ
リコンのいずれかの成長であってもよい。また、前記層
間絶縁膜の成長は、前記第一の層の下に、前記第二の層
と同じ材料よりなる第三の層が形成する工程を含んでも
よい。
前記第一の層は、半導体の不純物となる元素を含む酸化
シリコンより構成されることを特徴とする。上記した半
導体装置の製造方法において、前記絶縁膜の成長は、前
記エッチング又は前記研磨を抑制する第一の層を成長す
る工程と、前記エッチング又は前記研磨の対象となる第
一の層を前記第一の層の上に成長する工程とを含むこと
を特徴とする。この場合、前記第二の層の成長は、半導
体の不純物となる元素を含む酸化シリコンの成長で、前
記第一の層の成長は、窒化シリコン、酸化シリコン、シ
リコンのいずれかの成長であってもよい。また、前記層
間絶縁膜の成長は、前記第一の層の下に、前記第二の層
と同じ材料よりなる第三の層が形成する工程を含んでも
よい。
【０００９】上記した半導体装置の製造方法において、
前記層間絶縁膜を薄層化するための前記エッチングは、
フロロカーボンプラズマを用いるエッチングであること
を特徴とし、または、前記層間絶縁膜を薄層化するため
の前記研磨は、化学的機械的研磨であることを特徴とす
る。次に、本発明の作用について説明する。
前記層間絶縁膜を薄層化するための前記エッチングは、
フロロカーボンプラズマを用いるエッチングであること
を特徴とし、または、前記層間絶縁膜を薄層化するため
の前記研磨は、化学的機械的研磨であることを特徴とす
る。次に、本発明の作用について説明する。
【００１０】本発明によれば、層間絶縁膜のホールをボ
ーイング形状となし、そのホールのうち径の小さい上部
を研磨又はエッチングにより除去することによってホー
ルの上側の開口を広くなるようにしたので、膜厚の厚い
層間絶縁膜でも配線のカバレッジを改善できるホールが
形成される。層間絶縁膜の上部を除去するためにプラズ
マエチングを用いると、ホールの上側の開口の周縁が丸
く削れた状態になるために、さらにカバレッジが改善さ
れることになる。
ーイング形状となし、そのホールのうち径の小さい上部
を研磨又はエッチングにより除去することによってホー
ルの上側の開口を広くなるようにしたので、膜厚の厚い
層間絶縁膜でも配線のカバレッジを改善できるホールが
形成される。層間絶縁膜の上部を除去するためにプラズ
マエチングを用いると、ホールの上側の開口の周縁が丸
く削れた状態になるために、さらにカバレッジが改善さ
れることになる。
【００１１】その層間絶縁膜は、半導体基板の拡散層を
覆うものであってもよいし、多層配線構造に用いるもの
であってもよい。
覆うものであってもよいし、多層配線構造に用いるもの
であってもよい。
【００１２】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。 （第１の実施の形態）図１(a) 〜(c) 、図２(a) 〜(c)
は本発明の第１の実施の形態に係る半導体記憶装置の周
辺回路における多層配線構造を形成する工程を示す断面
図、図３(a),(b) は、その半導体記憶装置のＤＲＡＭセ
ルの配線を形成する工程を示す断面図である。
を図面に基づいて説明する。 （第１の実施の形態）図１(a) 〜(c) 、図２(a) 〜(c)
は本発明の第１の実施の形態に係る半導体記憶装置の周
辺回路における多層配線構造を形成する工程を示す断面
図、図３(a),(b) は、その半導体記憶装置のＤＲＡＭセ
ルの配線を形成する工程を示す断面図である。
【００１３】図１(a) に示すシリコン基板（半導体基
板）１の上部にはフィールド酸化膜２に囲まれた不純物
拡散層３が形成されている。不純物拡散層３は、シリコ
ン基板１がｎ型の場合はｐ型であり、シリコン基板１が
ｐ型の場合にはｎ型である。また、不純物拡散層３とフ
ィールド酸化膜２の上には、ｎ形不純物、ｐ形不純物の
少なくとも一方を含む絶縁材、例えばＢＰＳＧ(boro-ph
osphe silicate glass) よりなる層間絶縁膜４が形成さ
れている。ＢＰＳＧは、例えばシラン（SiH4）、ジボラ
ン（B2H6）、ホスフィン（PH3 ）、酸素（O2）を含む混
合ガスを用いてＣＶＤ法により成長されており、１．５
μｍ以上の膜厚に成長される。この第１の実施の形態で
は、その膜厚を２．５μｍとした。
板）１の上部にはフィールド酸化膜２に囲まれた不純物
拡散層３が形成されている。不純物拡散層３は、シリコ
ン基板１がｎ型の場合はｐ型であり、シリコン基板１が
ｐ型の場合にはｎ型である。また、不純物拡散層３とフ
ィールド酸化膜２の上には、ｎ形不純物、ｐ形不純物の
少なくとも一方を含む絶縁材、例えばＢＰＳＧ(boro-ph
osphe silicate glass) よりなる層間絶縁膜４が形成さ
れている。ＢＰＳＧは、例えばシラン（SiH4）、ジボラ
ン（B2H6）、ホスフィン（PH3 ）、酸素（O2）を含む混
合ガスを用いてＣＶＤ法により成長されており、１．５
μｍ以上の膜厚に成長される。この第１の実施の形態で
は、その膜厚を２．５μｍとした。
【００１４】そのような層間絶縁膜４の成長工程は、図
３(a) に示すように、ＤＲＡＭセルのキャパシタ２０を
形成した後に行われるので、ＤＲＡＭセルも層間絶縁膜
４によって覆われることになる。なお、ＤＲＡＭセルの
構造については後述する。次に、層間絶縁膜４の上に、
エキシマレーザ光用のレジスト５を約１．２μｍの厚さ
に塗布する。レジスト５は、露光に使用する光に合わせ
た種類のものを用い、例えばエキシマレーザ光照射によ
って露光を行う場合には、エキシマレーザに感光する構
造のものを用いる。
３(a) に示すように、ＤＲＡＭセルのキャパシタ２０を
形成した後に行われるので、ＤＲＡＭセルも層間絶縁膜
４によって覆われることになる。なお、ＤＲＡＭセルの
構造については後述する。次に、層間絶縁膜４の上に、
エキシマレーザ光用のレジスト５を約１．２μｍの厚さ
に塗布する。レジスト５は、露光に使用する光に合わせ
た種類のものを用い、例えばエキシマレーザ光照射によ
って露光を行う場合には、エキシマレーザに感光する構
造のものを用いる。
【００１５】その後に、レジスト５を露光、現像するこ
とによって、図１(b) に示すように、不純物拡散層３の
上方にコンタクトホール形成用の窓５ａを形成する。続
いて、図４に示す平行平板型エッチング装置のチャンバ
１０内にシリコン基板１を置く。そして、レジスト５の
窓５ａを通して不純物（IIIb族元素又はＶb族の元素）
を含む層間絶縁膜４をエッチングし、これにより図１
(c) に示すように、層間絶縁膜４にホール６を形成す
る。
とによって、図１(b) に示すように、不純物拡散層３の
上方にコンタクトホール形成用の窓５ａを形成する。続
いて、図４に示す平行平板型エッチング装置のチャンバ
１０内にシリコン基板１を置く。そして、レジスト５の
窓５ａを通して不純物（IIIb族元素又はＶb族の元素）
を含む層間絶縁膜４をエッチングし、これにより図１
(c) に示すように、層間絶縁膜４にホール６を形成す
る。
【００１６】エッチング条件をあげると次のようにな
る。例えば、図４に示すチャンバ１０内の圧力を５０mT
orr とし、その中の上部電極１１に周波数２７MHz でパ
ワー２０００Ｗの高周波電源１２を接続し、下部電極１
３に周波数８００MHz でパワー９００Ｗの高周波電源１
４を印加する。また、エッチングの際には、CHF3とArと
O2を含む混合ガス、又はC4F8とCOとArとO2を有する混合
ガスをガス導入口１５を通して上部電極１１と下部電極
１３の間に導入し、いずれかの混合ガスをプラズマ化
し、これにより発生したプラズマによって層間絶縁膜４
をエッチングする。
る。例えば、図４に示すチャンバ１０内の圧力を５０mT
orr とし、その中の上部電極１１に周波数２７MHz でパ
ワー２０００Ｗの高周波電源１２を接続し、下部電極１
３に周波数８００MHz でパワー９００Ｗの高周波電源１
４を印加する。また、エッチングの際には、CHF3とArと
O2を含む混合ガス、又はC4F8とCOとArとO2を有する混合
ガスをガス導入口１５を通して上部電極１１と下部電極
１３の間に導入し、いずれかの混合ガスをプラズマ化
し、これにより発生したプラズマによって層間絶縁膜４
をエッチングする。
【００１７】そのような条件で形成されたホール６に
は、中央付近に膨らみのあるボーイング形状が現れる。
そのホール６のうち最も直径が太い部分はホール６の底
から約１．７５μｍの上の位置に存在した。次に、レジ
スト５を除去した後に、化学的機械的研磨（ＣＭＰ）法
により層間絶縁膜４を研磨してその膜厚を約０．７５μ
ｍ減らし、ホール６が最も太かった部分で研磨を停止す
る。これにより残ったホール６の断面形状は、図２(a)
に示すように、上部にカップ状の膨らみがある形状とな
り、そのアスペクト比は約７となる。この場合、層間絶
縁膜４の膜厚の調整は、予め調査しておいた単位時間あ
たりの研磨速度に基づいて、研磨時間を制御することに
よって行う。
は、中央付近に膨らみのあるボーイング形状が現れる。
そのホール６のうち最も直径が太い部分はホール６の底
から約１．７５μｍの上の位置に存在した。次に、レジ
スト５を除去した後に、化学的機械的研磨（ＣＭＰ）法
により層間絶縁膜４を研磨してその膜厚を約０．７５μ
ｍ減らし、ホール６が最も太かった部分で研磨を停止す
る。これにより残ったホール６の断面形状は、図２(a)
に示すように、上部にカップ状の膨らみがある形状とな
り、そのアスペクト比は約７となる。この場合、層間絶
縁膜４の膜厚の調整は、予め調査しておいた単位時間あ
たりの研磨速度に基づいて、研磨時間を制御することに
よって行う。
【００１８】続いて、図２(b) に示すように、スパッタ
法によってTiとTiN とAlを順に層間絶縁膜４の上とホー
ル６の中に形成する。それらの多層金属を導電膜７とし
て、これをフォトリソグラフィー法によりパターニグす
ることにより、ホール６の中に残った部分をプラグ８と
して使用するとともに、ホール６の上を通る配線９を形
成する。
法によってTiとTiN とAlを順に層間絶縁膜４の上とホー
ル６の中に形成する。それらの多層金属を導電膜７とし
て、これをフォトリソグラフィー法によりパターニグす
ることにより、ホール６の中に残った部分をプラグ８と
して使用するとともに、ホール６の上を通る配線９を形
成する。
【００１９】一方、ＤＲＡＭセルを覆う部分の層間絶縁
膜４には、図３(b) に示すように、ビット線コンタクト
ホール２１を形成し、このビット線コンタクトホール２
１を通してビット線ＢＬを形成してもよい。なお、ホー
ル６の上部の膨らみが無くなるまで研磨を進めると、ホ
ール６は、図５に示すようなメサ形状の断面形状とな
る。断面がメサ形状のホール６は、図２(a) に示すよう
な上部に膨らみのあるホールに比べて上側の間口が狭く
なる。しかし、ホール６の断面がメサ形状であるので、
導電材として不純物元素を含む多結晶シリコン、不純物
元素を含む非晶質シリコンなどによって導電膜７を構成
する場合には、ホール６の内周でテーパ面が存在するこ
とによってカバレッジは良好になる。
膜４には、図３(b) に示すように、ビット線コンタクト
ホール２１を形成し、このビット線コンタクトホール２
１を通してビット線ＢＬを形成してもよい。なお、ホー
ル６の上部の膨らみが無くなるまで研磨を進めると、ホ
ール６は、図５に示すようなメサ形状の断面形状とな
る。断面がメサ形状のホール６は、図２(a) に示すよう
な上部に膨らみのあるホールに比べて上側の間口が狭く
なる。しかし、ホール６の断面がメサ形状であるので、
導電材として不純物元素を含む多結晶シリコン、不純物
元素を含む非晶質シリコンなどによって導電膜７を構成
する場合には、ホール６の内周でテーパ面が存在するこ
とによってカバレッジは良好になる。
【００２０】次に、図３(a) に示したＤＲＡＭセルにつ
いて簡単に説明する。シリコン基板１の表面において、
フィールド酸化膜２は２つのＤＲＡＭセル領域を１組と
して囲むような構造となっている。フィールド酸化膜２
に囲まれた領域には、２つのゲート電極２１ｇ，２２ｇ
がそれぞれゲート絶縁膜２１ａ，２２ａを介してシリコ
ン基板１上に形成され、各ゲート電極２１ｇ，２２ｇの
両側のシリコン基板１には不純物拡散層２３ａ，２３
ｂ，２３ｃが形成されている。また、２つのゲート電極
２１ｇ，２２ｇに挟まれない２つの不純物拡散層２３
ａ，２３ｃにはシリコンよりなる筒状の蓄積電極２０ａ
が形成され、その蓄積電極２０ａ表面上には誘電体膜２
０ｂと対向電極２０ｃが順に形成されており、蓄積電極
２０ａと誘電体膜２０ｂと対向電極２０ｃによってキャ
パシタ２０が構成されている。
いて簡単に説明する。シリコン基板１の表面において、
フィールド酸化膜２は２つのＤＲＡＭセル領域を１組と
して囲むような構造となっている。フィールド酸化膜２
に囲まれた領域には、２つのゲート電極２１ｇ，２２ｇ
がそれぞれゲート絶縁膜２１ａ，２２ａを介してシリコ
ン基板１上に形成され、各ゲート電極２１ｇ，２２ｇの
両側のシリコン基板１には不純物拡散層２３ａ，２３
ｂ，２３ｃが形成されている。また、２つのゲート電極
２１ｇ，２２ｇに挟まれない２つの不純物拡散層２３
ａ，２３ｃにはシリコンよりなる筒状の蓄積電極２０ａ
が形成され、その蓄積電極２０ａ表面上には誘電体膜２
０ｂと対向電極２０ｃが順に形成されており、蓄積電極
２０ａと誘電体膜２０ｂと対向電極２０ｃによってキャ
パシタ２０が構成されている。
【００２１】また、２つのゲート電極２１ｇ，２２ｇの
間の領域に存在する不純物拡散層２３ｂには図３(b) に
示すようなビット線ＢＬが接続されることになる。その
ビット線ＢＬを通すためのコンタクトホール２１を図
１、図２（ａ）に示した工程に沿って形成してもよい。 （第２の実施の形態）第１の実施の形態では、層間絶縁
膜４を薄層化する方法として研磨法を採用したが、化学
反応によるエッチングを採用してもよく、以下にその実
施形態について説明する。
間の領域に存在する不純物拡散層２３ｂには図３(b) に
示すようなビット線ＢＬが接続されることになる。その
ビット線ＢＬを通すためのコンタクトホール２１を図
１、図２（ａ）に示した工程に沿って形成してもよい。 （第２の実施の形態）第１の実施の形態では、層間絶縁
膜４を薄層化する方法として研磨法を採用したが、化学
反応によるエッチングを採用してもよく、以下にその実
施形態について説明する。
【００２２】まず、第１実施形態と同様に、層間絶縁膜
４にホール６を形成した後に、図６(a) に示すようにレ
ジストを除去する。次に、図４に示す平行平板形のプラ
ズマエッチング装置のチャンバ１０内にシリコン基板１
を入れる。そして、チャンバ１０内に配置された上側電
極１１に周波数３８０kHz 、パワー８００Ｗの高周波電
源１２を印加するとともに、チャンバ１０内の圧力を２
４０mTorr にするともに、下部電極１３を接地する。さ
らに、エッチングガスとしてCHF 3 とCF4 とO2を含む混
合ガスをガス導入口１５を通してチャンバ１０に導入す
る。
４にホール６を形成した後に、図６(a) に示すようにレ
ジストを除去する。次に、図４に示す平行平板形のプラ
ズマエッチング装置のチャンバ１０内にシリコン基板１
を入れる。そして、チャンバ１０内に配置された上側電
極１１に周波数３８０kHz 、パワー８００Ｗの高周波電
源１２を印加するとともに、チャンバ１０内の圧力を２
４０mTorr にするともに、下部電極１３を接地する。さ
らに、エッチングガスとしてCHF 3 とCF4 とO2を含む混
合ガスをガス導入口１５を通してチャンバ１０に導入す
る。
【００２３】そのようなエッチング条件で発生したフロ
ロカーボンのプラズマとの反応によりＢＰＳＧよりなる
層間絶縁膜４をエッチングして層間絶縁膜４を薄層化す
る。この場合、層間絶縁膜４の膜厚の調整は、予め調査
しておいた単位時間あたりのエッチングレートに基づい
て、時間を制御することによって行う。このように層間
絶縁膜４をエッチバックすると、図６(b) に示すような
上部に膨らみのあるホール６や、或いは図６(c) に示す
ような断面メサ形のホール６を形成することが可能であ
る。
ロカーボンのプラズマとの反応によりＢＰＳＧよりなる
層間絶縁膜４をエッチングして層間絶縁膜４を薄層化す
る。この場合、層間絶縁膜４の膜厚の調整は、予め調査
しておいた単位時間あたりのエッチングレートに基づい
て、時間を制御することによって行う。このように層間
絶縁膜４をエッチバックすると、図６(b) に示すような
上部に膨らみのあるホール６や、或いは図６(c) に示す
ような断面メサ形のホール６を形成することが可能であ
る。
【００２４】しかし、第一の実施の形態と異なる点は、
ホール６の上側開口の縁が面取りされて丸みＲが生じる
ことであり、第一の実施の形態のホール６に比べてカバ
レッジがさらに改善された状態になる。なお、ホール６
内への導電材の埋め込み方法は、第１の実施の形態と同
様であるので省略する。
ホール６の上側開口の縁が面取りされて丸みＲが生じる
ことであり、第一の実施の形態のホール６に比べてカバ
レッジがさらに改善された状態になる。なお、ホール６
内への導電材の埋め込み方法は、第１の実施の形態と同
様であるので省略する。
【００２５】以上のように層間絶縁膜を薄層化する際に
プラズマエッチング法を採用するとＤＲＡＭセル領域の
層間絶縁膜の薄層化をレジストマスクによって防止する
ことが可能になる。 （第３の実施の形態）第１及び第２の実施の形態では、
不純物元素を含む層間絶縁膜４の研磨やエッチバックに
よる膜厚の調整を時間で行った。しかし、研磨条件やエ
ッチバックの条件の設定を変える毎に、その研磨速度や
エッチングレートを調べるのは手間がかかるので、層間
絶縁膜４の薄層化の際の膜厚の調整に次のような方法を
採用してもよい。
プラズマエッチング法を採用するとＤＲＡＭセル領域の
層間絶縁膜の薄層化をレジストマスクによって防止する
ことが可能になる。 （第３の実施の形態）第１及び第２の実施の形態では、
不純物元素を含む層間絶縁膜４の研磨やエッチバックに
よる膜厚の調整を時間で行った。しかし、研磨条件やエ
ッチバックの条件の設定を変える毎に、その研磨速度や
エッチングレートを調べるのは手間がかかるので、層間
絶縁膜４の薄層化の際の膜厚の調整に次のような方法を
採用してもよい。
【００２６】まず、図７(a) に示す状態になるまでを説
明する。シリコン基板１の上にＢＰＳＧよりなる層間絶
縁膜４の下部層４ａを１．７５μｍの厚さに成長する。
その成長条件は、第１実施形態のＢＰＳＧの成長と同じ
である。続いて、SiH4とNH4 を含む反応ガスを用いてSi
3N4 を成長し、これを中間層４ｂとする。
明する。シリコン基板１の上にＢＰＳＧよりなる層間絶
縁膜４の下部層４ａを１．７５μｍの厚さに成長する。
その成長条件は、第１実施形態のＢＰＳＧの成長と同じ
である。続いて、SiH4とNH4 を含む反応ガスを用いてSi
3N4 を成長し、これを中間層４ｂとする。
【００２７】続いて、ＢＰＳＧの層間絶縁膜４の上部層
４ｃを形成する。この後に、第１の実施の形態に示した
エッチング条件によって、図７(b) に示すように、層間
絶縁膜４にホール６を形成する。エッチングに用いる反
応ガスは第１実施形態で示したものと同じものを用いれ
ば、Si3N4 の中間層４ｂも同じようにエッチングされ、
中間層４ｂを含む層間絶縁膜４には、中央部が太いボー
イング形状のホール６が形成されることになる。
４ｃを形成する。この後に、第１の実施の形態に示した
エッチング条件によって、図７(b) に示すように、層間
絶縁膜４にホール６を形成する。エッチングに用いる反
応ガスは第１実施形態で示したものと同じものを用いれ
ば、Si3N4 の中間層４ｂも同じようにエッチングされ、
中間層４ｂを含む層間絶縁膜４には、中央部が太いボー
イング形状のホール６が形成されることになる。
【００２８】この後に、図７(c) に示すように、ＣＭＰ
法による研磨又はプラズマエッチングによって層間絶縁
膜４を薄層化する。研磨法を採用する場合には、スラリ
ーとしてフレームドシリカを用いると、層間絶縁膜にお
いては、Si3N4 の中間層４ａに対するＰＢＳＧの上層部
４ｃの研磨の選択比が１２になって、中間層４ｂで研磨
が停止することになる。
法による研磨又はプラズマエッチングによって層間絶縁
膜４を薄層化する。研磨法を採用する場合には、スラリ
ーとしてフレームドシリカを用いると、層間絶縁膜にお
いては、Si3N4 の中間層４ａに対するＰＢＳＧの上層部
４ｃの研磨の選択比が１２になって、中間層４ｂで研磨
が停止することになる。
【００２９】一方、プラズマエッチングを採用する場合
には、図４に示した平行平板エッチング装置を用いる。
そして、チャンバ１０内の圧力を５０mTorr とし、上部
電極１１に周波数２７MHz でパワー２０００Ｗの高周波
電源１２を印加し、下部電極１３に周波数８００MHz で
パワー９００Ｗの高周波電源１４を印加し、さらに、C4
F8とCOとArを有する混合ガスを用いて層間絶縁層４の上
層部４ｃを選択的にエッチングする。Si3N4 よりなる中
間層４ｃに対するＰＢＳＧ上層部４ｃのエッチングの選
択比は４０になる。
には、図４に示した平行平板エッチング装置を用いる。
そして、チャンバ１０内の圧力を５０mTorr とし、上部
電極１１に周波数２７MHz でパワー２０００Ｗの高周波
電源１２を印加し、下部電極１３に周波数８００MHz で
パワー９００Ｗの高周波電源１４を印加し、さらに、C4
F8とCOとArを有する混合ガスを用いて層間絶縁層４の上
層部４ｃを選択的にエッチングする。Si3N4 よりなる中
間層４ｃに対するＰＢＳＧ上層部４ｃのエッチングの選
択比は４０になる。
【００３０】中間層４ｂを構成する材料としては、Si3N
4 を成長する他に、SiH4を含むガスを用いて成長する多
結晶シリコンか、SiH4とO2を含む反応ガスを用いて成長
するSiO2を用いてもよい。しかし、SiO2に対するＢＰＳ
Ｇの選択比はあまり大きくないので、Si3N4 又はシリコ
ンを用いる方が好ましい。中間層４ｂによってエッチン
グストップする場合には、第２の実施の形態と異なって
ホール６の上側の開口の縁が丸くなり難くなる。
4 を成長する他に、SiH4を含むガスを用いて成長する多
結晶シリコンか、SiH4とO2を含む反応ガスを用いて成長
するSiO2を用いてもよい。しかし、SiO2に対するＢＰＳ
Ｇの選択比はあまり大きくないので、Si3N4 又はシリコ
ンを用いる方が好ましい。中間層４ｂによってエッチン
グストップする場合には、第２の実施の形態と異なって
ホール６の上側の開口の縁が丸くなり難くなる。
【００３１】なお、中間層４ｂの形成位置を低くするこ
とによってホール６の断面形状を変えることができる。
即ち、図７(b) に示すように中間層４ｂをホール６の膨
らみ部分の途中に配置することによって、ホール６の上
部を図７(c) に示すカップ（トーチ）形状にすることが
できるし、また、図８(a) に示すように中間層４ｂをホ
ール６の膨らみ部分よりも下に配置することによって、
図８(b) に示すようにホール６の断面形状を略メサ形に
することができる。
とによってホール６の断面形状を変えることができる。
即ち、図７(b) に示すように中間層４ｂをホール６の膨
らみ部分の途中に配置することによって、ホール６の上
部を図７(c) に示すカップ（トーチ）形状にすることが
できるし、また、図８(a) に示すように中間層４ｂをホ
ール６の膨らみ部分よりも下に配置することによって、
図８(b) に示すようにホール６の断面形状を略メサ形に
することができる。
【００３２】また、不純物を含む層間絶縁膜４の材料と
しては、ＢＰＳＧの他にＰＳＧ、ＢＳＧなどがある。さ
らに、上述した層間絶縁膜は、下側と上側の配線層の間
に配置されてもよく、この層間絶縁膜に形成されるホー
ルはビアと呼ばれる。ところで、以上の３つの実施形態
において層間絶縁膜のホールがボーイング形状になるこ
とは、実験によって発見したことである。そのようなポ
ーイング形状が発生するのは次のような理由によるもの
と発明者等は考えている。
しては、ＢＰＳＧの他にＰＳＧ、ＢＳＧなどがある。さ
らに、上述した層間絶縁膜は、下側と上側の配線層の間
に配置されてもよく、この層間絶縁膜に形成されるホー
ルはビアと呼ばれる。ところで、以上の３つの実施形態
において層間絶縁膜のホールがボーイング形状になるこ
とは、実験によって発見したことである。そのようなポ
ーイング形状が発生するのは次のような理由によるもの
と発明者等は考えている。
【００３３】即ち、図９に示すように、プラズマエッチ
ングの際にプラズマ内のイオンがシリコン基板側に向け
て照射される際に、そのイオンのシリコン基板面に対す
る入射角度が９０度からズレるほどボーイング形状が発
生し易くなり、そのズレが大きくなるほど、即ち、照射
角が小さくなるほどホール中央の太い部分の径がさらに
大きくなる。また、照射角の分布の相違によってボーイ
ング形状が変化する。
ングの際にプラズマ内のイオンがシリコン基板側に向け
て照射される際に、そのイオンのシリコン基板面に対す
る入射角度が９０度からズレるほどボーイング形状が発
生し易くなり、そのズレが大きくなるほど、即ち、照射
角が小さくなるほどホール中央の太い部分の径がさらに
大きくなる。また、照射角の分布の相違によってボーイ
ング形状が変化する。
【００３４】また、イオンがレジストに捕捉される量が
増えると、イオンが基板面に対して垂直に入射するもの
が多くなる一方で、斜め方向に照射されるイオンはレジ
スト中のイオンによるクーロン斥力が働いて層間絶縁膜
に照射されにくくなる。この結果、ホールの中央の太い
部分の径が広がり難くなる。さらに、層間絶縁膜４のホ
ール６の側壁にレジストを構成していたポリマーが付着
することがあるが、その付着量が多ければ側壁がエッチ
ングされにくくなるので、ボーイング形状が発生し難く
なる。
増えると、イオンが基板面に対して垂直に入射するもの
が多くなる一方で、斜め方向に照射されるイオンはレジ
スト中のイオンによるクーロン斥力が働いて層間絶縁膜
に照射されにくくなる。この結果、ホールの中央の太い
部分の径が広がり難くなる。さらに、層間絶縁膜４のホ
ール６の側壁にレジストを構成していたポリマーが付着
することがあるが、その付着量が多ければ側壁がエッチ
ングされにくくなるので、ボーイング形状が発生し難く
なる。
【００３５】図１０(a),(b) 、図１１(a) 〜(c) は、実
験によって得られたホールの形状の相違を示している。
図１０(a),(b) は、ホールの全体でボーイング形状が発
生している。この原因は、エッチング最中のイオンの層
間絶縁膜への入射角の分布が広いためであると推測され
る。
験によって得られたホールの形状の相違を示している。
図１０(a),(b) は、ホールの全体でボーイング形状が発
生している。この原因は、エッチング最中のイオンの層
間絶縁膜への入射角の分布が広いためであると推測され
る。
【００３６】また、図１１(a) 〜(c) は、ホールに局所
的にボーイングが発生している。この原因は、エッチン
グ最中のイオンの層間絶縁膜への入射角の分布が狭く、
特定の角度で入射するイオンの量が多くなるためと考え
られる。以上のようなイオンの入射角度の変化は、レジ
ストマスクのチャージアップの程度や、ガス種に依存し
ていると考えられる。
的にボーイングが発生している。この原因は、エッチン
グ最中のイオンの層間絶縁膜への入射角の分布が狭く、
特定の角度で入射するイオンの量が多くなるためと考え
られる。以上のようなイオンの入射角度の変化は、レジ
ストマスクのチャージアップの程度や、ガス種に依存し
ていると考えられる。
【００３７】なお、図１０及び図１１に示した状態を得
るための実験は、層間絶縁膜としてＢＰＳＧを２．４μ
ｍの厚さに形成した試料を用いた。また、上部電極に２
０００〜２５００Ｗ、下部電極に６５０〜９００Ｗで高
周波電力を供給した。さらにエッチングガスとして、CH
F3とArとO2を使用してエッチングしたり、或いはC4F8と
COとArとO2の第一の混合ガスとCHF3とArとO2の第二の混
合ガスを変える２ステップのエッチングを行った。
るための実験は、層間絶縁膜としてＢＰＳＧを２．４μ
ｍの厚さに形成した試料を用いた。また、上部電極に２
０００〜２５００Ｗ、下部電極に６５０〜９００Ｗで高
周波電力を供給した。さらにエッチングガスとして、CH
F3とArとO2を使用してエッチングしたり、或いはC4F8と
COとArとO2の第一の混合ガスとCHF3とArとO2の第二の混
合ガスを変える２ステップのエッチングを行った。
【００３８】
【発明の効果】以上述べたように本発明によれば、層間
絶縁膜のホールをボーイング形状となし、そのホールの
うち径の小さい上部を研磨又はエッチングによって除去
することによってホールの上側の開口を広くなるように
したので、膜厚の厚い層間絶縁膜でも配線のカバレッジ
を改善するホールの形成が可能になる。
絶縁膜のホールをボーイング形状となし、そのホールの
うち径の小さい上部を研磨又はエッチングによって除去
することによってホールの上側の開口を広くなるように
したので、膜厚の厚い層間絶縁膜でも配線のカバレッジ
を改善するホールの形成が可能になる。
【００３９】層間絶縁膜の上部を除去するためにプラズ
マエチングを用いると、ホールの上側の開口の周縁が丸
く削れた状態になるために、さらにカバレッジが改善さ
れることになる。
マエチングを用いると、ホールの上側の開口の周縁が丸
く削れた状態になるために、さらにカバレッジが改善さ
れることになる。
【図１】本発明の第１実施形態に係るホールを層間絶縁
膜に形成する工程を示す断面図（その１）である。
膜に形成する工程を示す断面図（その１）である。
【図２】本発明の第１実施形態に係るホールを層間絶縁
膜に形成する工程を示す断面図（その２）である。
膜に形成する工程を示す断面図（その２）である。
【図３】本発明の第１実施形態に用いる層間絶縁膜に覆
われたＤＲＡＭセルを示す断面図である。
われたＤＲＡＭセルを示す断面図である。
【図４】本発明の第１実施形態のホールを層間絶縁膜に
形成する工程に使用されるエッチング装置の一例を示す
構成図である。
形成する工程に使用されるエッチング装置の一例を示す
構成図である。
【図５】本発明の第１実施形態により形成されるホール
の第２の別な形状を示す断面図である。
の第２の別な形状を示す断面図である。
【図６】本発明の第２実施形態に係るホールを層間絶縁
膜に形成する工程を示す断面図である。
膜に形成する工程を示す断面図である。
【図７】本発明の第３実施形態に係るホールを層間絶縁
膜に形成する工程を示す断面図である。
膜に形成する工程を示す断面図である。
【図８】本発明の第３実施形態に係るホールを層間絶縁
膜に形成する工程の別な例を示す断面図である。
膜に形成する工程の別な例を示す断面図である。
【図９】本発明によって形成されるホール形状の変化を
説明するためのホールの断面図である。
説明するためのホールの断面図である。
【図１０】本発明によって形成されるホールの形状の違
いの第１、第２例を示す断面図である。
いの第１、第２例を示す断面図である。
【図１１】本発明によって形成されるホールの形状の違
いの第３、第４、第５例を示す断面図である。
いの第３、第４、第５例を示す断面図である。
【図１２】従来のＤＲＡＭセルを覆う層間絶縁膜の一例
を示す断面図である。
を示す断面図である。
１ シリコン基板（半導体基板） ２ フィールド酸化膜 ３ 不純物拡散巣尾 ４ 層間絶縁膜 ４ａ 下部層 ４ｂ 中間層 ４ｃ 上部層 ５ レジスト ５ａ 窓 ６ ホール
Claims (7)
- 【請求項１】半導体層に形成された不純物拡散層、又は
絶縁膜上の導電パターンを覆う層間絶縁膜を形成する工
程と、 前記層間絶縁膜を局部的にエッチングすることにより、
少なくとも一部にボーイング形状の膨らみのあるホール
を形成する工程と、 エッチング又は研磨によって、前記ホールの最も膨らみ
のある部分又はそれよりも低い部分に至るまで前記層間
絶縁膜を薄層化する工程と、 薄層化された前記層間絶縁膜の上と前記ホールの中に導
電層を形成する工程と、 前記導電層をパターニングすることにより、前記ホール
の中に残すとともに前記層間絶縁膜の上に配線パターン
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】前記第一の層は、半導体の不純物となる元
素を含む酸化シリコンより構成されることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】前記絶縁膜の成長は、前記エッチング又は
前記研磨を抑制する第一の層を成長する工程と、前記エ
ッチング又は前記研磨の対象となる第一の層を前記第一
の層の上に成長する工程とを含むことを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項４】前記第二の層は、半導体の不純物となる元
素を含む酸化シリコンの成長であり、前記第一の層は、
窒化シリコン、酸化シリコン、シリコンのいずれかの成
長であることを特徴とする請求項３記載の半導体装置の
製造方法。 - 【請求項５】前記層間絶縁膜の成長は、前記第一の層の
下に、前記第二の層と同じ材料よりなる第三の層が形成
される工程を含むことを特徴とする請求項３に記載の半
導体装置の製造方法。 - 【請求項６】前記層間絶縁膜を薄層化するための前記エ
ッチングは、フロロカーボンプラズマを用いるエッチン
グであることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項７】前記層間絶縁膜を薄層化するための前記研
磨は、化学的機械的研磨であることを特徴とする請求項
１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003344A JPH11204751A (ja) | 1998-01-09 | 1998-01-09 | 半導体装置の製造方法 |
| KR1019980055632A KR19990066848A (ko) | 1998-01-09 | 1998-12-17 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003344A JPH11204751A (ja) | 1998-01-09 | 1998-01-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204751A true JPH11204751A (ja) | 1999-07-30 |
Family
ID=11554750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10003344A Withdrawn JPH11204751A (ja) | 1998-01-09 | 1998-01-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11204751A (ja) |
| KR (1) | KR19990066848A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1378363A3 (en) * | 2002-07-04 | 2004-01-14 | Canon Kabushiki Kaisha | Method for making through-hole and ink-jet printer head fabricated using the method |
| JP2006339616A (ja) * | 2005-06-06 | 2006-12-14 | Elpida Memory Inc | キャパシタの製造方法 |
| JP2007134654A (ja) * | 2005-11-14 | 2007-05-31 | Elpida Memory Inc | キャパシタの製造方法、メモリセル、及びｄｒａｍ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080119055A1 (en) | 2006-11-21 | 2008-05-22 | Lam Research Corporation | Reducing twisting in ultra-high aspect ratio dielectric etch |
-
1998
- 1998-01-09 JP JP10003344A patent/JPH11204751A/ja not_active Withdrawn
- 1998-12-17 KR KR1019980055632A patent/KR19990066848A/ko not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1378363A3 (en) * | 2002-07-04 | 2004-01-14 | Canon Kabushiki Kaisha | Method for making through-hole and ink-jet printer head fabricated using the method |
| JP2006339616A (ja) * | 2005-06-06 | 2006-12-14 | Elpida Memory Inc | キャパシタの製造方法 |
| US7338878B2 (en) | 2005-06-06 | 2008-03-04 | Elpida Memory, Inc. | Method for forming capacitor in semiconductor device |
| JP2007134654A (ja) * | 2005-11-14 | 2007-05-31 | Elpida Memory Inc | キャパシタの製造方法、メモリセル、及びｄｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990066848A (ko) | 1999-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |