JPH11205135A - フェーズロックドループ回路 - Google Patents
フェーズロックドループ回路Info
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- JPH11205135A JPH11205135A JP10007748A JP774898A JPH11205135A JP H11205135 A JPH11205135 A JP H11205135A JP 10007748 A JP10007748 A JP 10007748A JP 774898 A JP774898 A JP 774898A JP H11205135 A JPH11205135 A JP H11205135A
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- JP
- Japan
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- output
- input
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 無駄な位相差関係の発生を極力抑え、結果と
してロックアップタイムを短くすることができるフェー
ズロックドループ回路を得る。 【解決手段】 基準信号に応じて生成されるリファレン
ス信号と電圧制御発振器の出力に応じた比較信号との位
相を比較する位相比較器、前記位相比較器の出力を受け
るチャージポンプを備え、前記チャージポンプの出力に
応じて前記電圧制御発振器にフィードバックをかけるよ
うにしたものにおいて、前記リファレンス信号と比較信
号との位相関係を強制的に設定する設定手段を設けた。
してロックアップタイムを短くすることができるフェー
ズロックドループ回路を得る。 【解決手段】 基準信号に応じて生成されるリファレン
ス信号と電圧制御発振器の出力に応じた比較信号との位
相を比較する位相比較器、前記位相比較器の出力を受け
るチャージポンプを備え、前記チャージポンプの出力に
応じて前記電圧制御発振器にフィードバックをかけるよ
うにしたものにおいて、前記リファレンス信号と比較信
号との位相関係を強制的に設定する設定手段を設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、フェーズロック
ドループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：
以下、ＰＬＬという）、特に、通信用ＰＬＬ回路に関す
るものである。
ドループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：
以下、ＰＬＬという）、特に、通信用ＰＬＬ回路に関す
るものである。
【０００２】
【従来の技術】移動体通信において、ディジタル化が進
むにつれて周波数シンセサイザ用ＰＬＬは、ロックアッ
プタイムの高速化が求められるようになってきている。
端末の低消費電力化のためには、ＰＬＬ自体の消費電力
を押さえるように間欠動作を行っている。これは、ＰＬ
Ｌを使用しない時に、ＰＬＬをスリープ状態にし、電流
がその間極力流れないようにするのである。
むにつれて周波数シンセサイザ用ＰＬＬは、ロックアッ
プタイムの高速化が求められるようになってきている。
端末の低消費電力化のためには、ＰＬＬ自体の消費電力
を押さえるように間欠動作を行っている。これは、ＰＬ
Ｌを使用しない時に、ＰＬＬをスリープ状態にし、電流
がその間極力流れないようにするのである。
【０００３】そして、使用時にスリープ（ＯＦＦ）状態
から動作（ＯＮ）状態にするのであるが、ＰＬＬのロッ
クするまでの時間（ロックアップタイム）を考慮し、そ
の分はＯＮ状態となる。当然、このロックアップタイム
が短ければ短いほどその分低消費電力となる。
から動作（ＯＮ）状態にするのであるが、ＰＬＬのロッ
クするまでの時間（ロックアップタイム）を考慮し、そ
の分はＯＮ状態となる。当然、このロックアップタイム
が短ければ短いほどその分低消費電力となる。
【０００４】ただし、ＯＦＦ状態からＯＮ状態にする時
に、従来においては、位相比較器に入力される２つの信
号は、同期して立ち上げることはしないので、各々の分
周器のカウント開始のタイミングによって不本意な位相
差を位相比較器から出力されることがあった。
に、従来においては、位相比較器に入力される２つの信
号は、同期して立ち上げることはしないので、各々の分
周器のカウント開始のタイミングによって不本意な位相
差を位相比較器から出力されることがあった。
【０００５】具体的に例をあげて説明する。まず、図７
にＰＬＬの全体構成図を示す。ａ，ｆは分周器、ｂは位
相比較器、ｃはチャージポンプ、ｄはローパスフィル
タ、そして、ｅは電圧制御発振器である。
にＰＬＬの全体構成図を示す。ａ，ｆは分周器、ｂは位
相比較器、ｃはチャージポンプ、ｄはローパスフィル
タ、そして、ｅは電圧制御発振器である。
【０００６】動作としては、基準信号が分周器ａで分周
されたリファレンス信号ｆｒと、電圧制御発振器出力信
号ｆｏが分周器ｆで分周された信号ｆｐとの位相を位相
比較器ｂにおいて比較し、その位相差に比例した量をチ
ャージポンプｃにおいてソースまたはシンク（ポンプ動
作）し、それをローパスフィルタｄにて積分し、直流電
圧に変化し、電圧制御発振器ｅにフィードバックをかけ
る。
されたリファレンス信号ｆｒと、電圧制御発振器出力信
号ｆｏが分周器ｆで分周された信号ｆｐとの位相を位相
比較器ｂにおいて比較し、その位相差に比例した量をチ
ャージポンプｃにおいてソースまたはシンク（ポンプ動
作）し、それをローパスフィルタｄにて積分し、直流電
圧に変化し、電圧制御発振器ｅにフィードバックをかけ
る。
【０００７】次に、図８に、チャージポンプの簡単な回
路構成図を示す。ＴｐはＰＭＯＳ−Ｔｒ、ＴｎはＮＭＯ
Ｓ−Ｔｒである。
路構成図を示す。ＴｐはＰＭＯＳ−Ｔｒ、ＴｎはＮＭＯ
Ｓ−Ｔｒである。
【０００８】分周器ａ，ｆは、電源投入時には、不定な
分周器をイニシャルとして持っているような構成が多く
見られる。一番最初の電源投入時を例にとると、ローパ
スフィルタに電荷が蓄積されておらず、ローパスフィル
タｄをパッシブ型（図１０に示すラグリードフィルタ）
にし、電圧制御発振器ｅが制御電圧（ＶＴ）に比例する
もの（図１１）を使用した場合には、電圧制御発振器ｅ
の出力周波数は、使用周波数より低くなっている。理想
的には、チャージポンプのソース動作を行い、制御電圧
を上昇させるように、ＰＤＵから位相差が出力されるの
が望ましい。
分周器をイニシャルとして持っているような構成が多く
見られる。一番最初の電源投入時を例にとると、ローパ
スフィルタに電荷が蓄積されておらず、ローパスフィル
タｄをパッシブ型（図１０に示すラグリードフィルタ）
にし、電圧制御発振器ｅが制御電圧（ＶＴ）に比例する
もの（図１１）を使用した場合には、電圧制御発振器ｅ
の出力周波数は、使用周波数より低くなっている。理想
的には、チャージポンプのソース動作を行い、制御電圧
を上昇させるように、ＰＤＵから位相差が出力されるの
が望ましい。
【０００９】しかしながら、分周器の不定な分周数のた
めに、位相比較器ｂの入出力関係は、図９に示したよう
になる可能性がある。その場合には、無駄にＰＤＤから
位相差が出力され、位相関係が反転するまではフィルタ
電荷が蓄積されず、周波数は上昇をせず、ロックアップ
タイムが長くなり、低消費電力化の妨げとなっていた。
めに、位相比較器ｂの入出力関係は、図９に示したよう
になる可能性がある。その場合には、無駄にＰＤＤから
位相差が出力され、位相関係が反転するまではフィルタ
電荷が蓄積されず、周波数は上昇をせず、ロックアップ
タイムが長くなり、低消費電力化の妨げとなっていた。
【００１０】
【発明が解決しようとする課題】この発明においては、
リファレンス信号と比較信号との位相関係を強制的に設
定する設定手段を設けて、無駄な位相差関係の発生を極
力抑え、結果としてロックアップタイムを短くすること
ができるフェーズロックドループ回路を得ようとするも
のである。
リファレンス信号と比較信号との位相関係を強制的に設
定する設定手段を設けて、無駄な位相差関係の発生を極
力抑え、結果としてロックアップタイムを短くすること
ができるフェーズロックドループ回路を得ようとするも
のである。
【００１１】
【課題を解決するための手段】第１の発明のフェーズロ
ックドループ回路においては、基準信号に応じて生成さ
れるリファレンス信号と電圧制御発振器の出力に応じた
比較信号との位相を比較する位相比較器、前記位相比較
器の出力を受けるチャージポンプを備え、前記チャージ
ポンプの出力に応じて前記電圧制御発振器にフィードバ
ックをかけるようにしたものにおいて、前記リファレン
ス信号と比較信号との位相関係を強制的に設定する設定
手段を設けたものである。
ックドループ回路においては、基準信号に応じて生成さ
れるリファレンス信号と電圧制御発振器の出力に応じた
比較信号との位相を比較する位相比較器、前記位相比較
器の出力を受けるチャージポンプを備え、前記チャージ
ポンプの出力に応じて前記電圧制御発振器にフィードバ
ックをかけるようにしたものにおいて、前記リファレン
ス信号と比較信号との位相関係を強制的に設定する設定
手段を設けたものである。
【００１２】第２の発明のフェーズロックドループ回路
においては、前記リファレンス信号と比較信号との位相
関係を、所望する位相関係以外にはならないようにし、
かつ、その所望の位相差が基準信号の整数倍で任意に設
定できる設定手段を設けたものである。
においては、前記リファレンス信号と比較信号との位相
関係を、所望する位相関係以外にはならないようにし、
かつ、その所望の位相差が基準信号の整数倍で任意に設
定できる設定手段を設けたものである。
【００１３】
【発明の実施の形態】実施の形態１．この発明における
実施の形態を図について説明する。図１は、この発明を
適用した位相比較器の入力優先回路とその制御回路であ
る。図１（ａ）は、位相比較器の入力優先回路、図１
（ｂ）および図１（ｃ）は、それぞれ入力優先回路の制
御回路である。図１において、ＴＡ１，ＴＡ２は２入力
アンド、ＴＮＡ１，ＴＮＡ２は２入力ナンド、ＴＦＦ
１，ＴＦＦ２はセット付Ｄフリップフロップである。セ
ット付ＤフリップフロップＴＦＦ１，ＴＦＦ２のトリガ
入力Ｔには、それぞれ分周器ａ，ｆの出力ｆｒ，ｆｐが
接続され、セット付ＤフリップフロップＴＦＦ１，ＴＦ
Ｆ２のデータ入力Ｄは、接地部ＧＮＤに接続される。セ
ット付ＤフリップフロップＴＦＦ１，ＴＦＦ２のセット
入力ＳはＯＮ／ＯＦＦ制御信号Ｃ１に接続され、セット
付ＤフリップフロップＴＦＦ１，ＴＦＦ２のＱ出力は、
２入力ナンドＴＮＡ１，ＴＮＡ２の一方の入力に接続さ
れる。
実施の形態を図について説明する。図１は、この発明を
適用した位相比較器の入力優先回路とその制御回路であ
る。図１（ａ）は、位相比較器の入力優先回路、図１
（ｂ）および図１（ｃ）は、それぞれ入力優先回路の制
御回路である。図１において、ＴＡ１，ＴＡ２は２入力
アンド、ＴＮＡ１，ＴＮＡ２は２入力ナンド、ＴＦＦ
１，ＴＦＦ２はセット付Ｄフリップフロップである。セ
ット付ＤフリップフロップＴＦＦ１，ＴＦＦ２のトリガ
入力Ｔには、それぞれ分周器ａ，ｆの出力ｆｒ，ｆｐが
接続され、セット付ＤフリップフロップＴＦＦ１，ＴＦ
Ｆ２のデータ入力Ｄは、接地部ＧＮＤに接続される。セ
ット付ＤフリップフロップＴＦＦ１，ＴＦＦ２のセット
入力ＳはＯＮ／ＯＦＦ制御信号Ｃ１に接続され、セット
付ＤフリップフロップＴＦＦ１，ＴＦＦ２のＱ出力は、
２入力ナンドＴＮＡ１，ＴＮＡ２の一方の入力に接続さ
れる。
【００１４】２入力ナンドＴＮＡ１，ＴＮＡ２のもう一
方の入力は外部制御信号Ｃ２Ｂ，Ｃ２に接続される。２
入力ナンドＴＮＡ１，ＴＮＡ２の出力Ａ，Ｂはそれぞれ
２入力アンドＴＡ１，ＴＡ２の一方の入力に接続され
る。２入力アンドＴＡ１，ＴＡ２のもう一方の入力は、
それぞれ分周器出力ｆｒ，ｆｐと接続され、２入力アン
ドＴＡ１，ＴＡ２の出力Ｃ，Ｄは位相比較器ａ，ｆに入
力される。
方の入力は外部制御信号Ｃ２Ｂ，Ｃ２に接続される。２
入力ナンドＴＮＡ１，ＴＮＡ２の出力Ａ，Ｂはそれぞれ
２入力アンドＴＡ１，ＴＡ２の一方の入力に接続され
る。２入力アンドＴＡ１，ＴＡ２のもう一方の入力は、
それぞれ分周器出力ｆｒ，ｆｐと接続され、２入力アン
ドＴＡ１，ＴＡ２の出力Ｃ，Ｄは位相比較器ａ，ｆに入
力される。
【００１５】図２にタイミングチャートの例をあげる。
位相比較器の出力として、ＰＤＵから位相差を出力させ
たい場合には、リファレンス信号としての分周器出力ｆ
ｒを優先させる。その場合、外部制御信号Ｃ２を「Ｈ
ｉ」とする。２入力ナンドＴＮＡ１出力Ａは、「Ｈｉ」
レベル固定となり、２入力アンドＴＡ１出力Ｃとして
は、リファレンス信号ｆｒがそのまま出力される。２入
力ナンドＴＮＡ２の出力Ｂは、最初「Ｌｏｗ」レベルで
あるが、リファレンス信号ｆｒの立下がりエッジで「Ｈ
ｉ」レベルに変化し、その時点から比較信号としての分
周器出力ｆｐが２入力ナンドＴＡ２出力Ｄに出力され
る。
位相比較器の出力として、ＰＤＵから位相差を出力させ
たい場合には、リファレンス信号としての分周器出力ｆ
ｒを優先させる。その場合、外部制御信号Ｃ２を「Ｈ
ｉ」とする。２入力ナンドＴＮＡ１出力Ａは、「Ｈｉ」
レベル固定となり、２入力アンドＴＡ１出力Ｃとして
は、リファレンス信号ｆｒがそのまま出力される。２入
力ナンドＴＮＡ２の出力Ｂは、最初「Ｌｏｗ」レベルで
あるが、リファレンス信号ｆｒの立下がりエッジで「Ｈ
ｉ」レベルに変化し、その時点から比較信号としての分
周器出力ｆｐが２入力ナンドＴＡ２出力Ｄに出力され
る。
【００１６】その結果、リファレンス信号ｆｒよりも位
相が進んでいる比較信号ｆｐのエッジは無視され、リフ
ァレンス信号ｆｒを優先させることができる。逆に、外
部制御信号Ｃ２を「Ｌｏｗ」に設定すると、比較信号ｆ
ｐを優先させることができる。すなわち、セット付Ｄフ
リップフロップＴＦＦ１，ＴＦＦ２および２入力ナンド
ＴＮＡ１，ＴＮＡ２からなる入力優先回路の制御回路
は、リファレンス信号ｆｒと比較信号ｆｐとの位相関係
を強制的に設定する設定手段を構成する。
相が進んでいる比較信号ｆｐのエッジは無視され、リフ
ァレンス信号ｆｒを優先させることができる。逆に、外
部制御信号Ｃ２を「Ｌｏｗ」に設定すると、比較信号ｆ
ｐを優先させることができる。すなわち、セット付Ｄフ
リップフロップＴＦＦ１，ＴＦＦ２および２入力ナンド
ＴＮＡ１，ＴＮＡ２からなる入力優先回路の制御回路
は、リファレンス信号ｆｒと比較信号ｆｐとの位相関係
を強制的に設定する設定手段を構成する。
【００１７】実施の形態１によれば、リファレンス信号
ｆｒと比較信号ｆｐとの位相関係を強制的に設定する設
定手段を設けることにより、無駄な位相差関係の発生を
極力抑え、結果としてロックアップタイムを短くするこ
とができるフェーズロックドループ回路を得ることがで
きる。
ｆｒと比較信号ｆｐとの位相関係を強制的に設定する設
定手段を設けることにより、無駄な位相差関係の発生を
極力抑え、結果としてロックアップタイムを短くするこ
とができるフェーズロックドループ回路を得ることがで
きる。
【００１８】実施の形態２．次に、ある周波数でロック
していて、間欠動作で、一度電源がＯＦＦされ、再度使
用時に同一周波数にＯＮする場合、無駄に位相差を出力
すると、ロックアップタイムが無駄に遅くなることがあ
った。この実施の形態２では、先の実施の形態１に、位
相比較器をもう１個と位相検出器を備え、ある位相差範
囲以上は検出せず。結果として、ロックアップタイムを
短くすることができる。
していて、間欠動作で、一度電源がＯＦＦされ、再度使
用時に同一周波数にＯＮする場合、無駄に位相差を出力
すると、ロックアップタイムが無駄に遅くなることがあ
った。この実施の形態２では、先の実施の形態１に、位
相比較器をもう１個と位相検出器を備え、ある位相差範
囲以上は検出せず。結果として、ロックアップタイムを
短くすることができる。
【００１９】この発明における実施の形態２を図３につ
いて説明する。ＴＡ１，ＴＡ２は、先と同じく２入力ア
ンドであり、ＴＮＡ１，ＴＮＡ２は２入力ナンドであ
り、ＴＦＦ１，２はセット付Ｄフリップフロップで、Ｔ
ＦＦ３，４はリセット付フリップフロップ（トリガは立
ち上がりエッジ）、ＴＩ１〜６はインバータである。図
中、位相比較器１，２は、従来例の位相比較器と同じで
ある。先の実施の形態１の回路構成中、リファレンス信
号ｆｒの代わりに下記信号ｆｒ’が接続される。
いて説明する。ＴＡ１，ＴＡ２は、先と同じく２入力ア
ンドであり、ＴＮＡ１，ＴＮＡ２は２入力ナンドであ
り、ＴＦＦ１，２はセット付Ｄフリップフロップで、Ｔ
ＦＦ３，４はリセット付フリップフロップ（トリガは立
ち上がりエッジ）、ＴＩ１〜６はインバータである。図
中、位相比較器１，２は、従来例の位相比較器と同じで
ある。先の実施の形態１の回路構成中、リファレンス信
号ｆｒの代わりに下記信号ｆｒ’が接続される。
【００２０】基準信号の分周出力ｆｒを基準信号のある
周期分遅延させた信号をｆｒ’とする。位相比較器１に
遅延リファレンス信号ｆｒ’，比較信号ｆｐが入力され
る。その出力であるＰＤＵ２，ＰＤＤ２と遅延リファレ
ンス信号ｆｒ’は、位相差検出器に入力される。
周期分遅延させた信号をｆｒ’とする。位相比較器１に
遅延リファレンス信号ｆｒ’，比較信号ｆｐが入力され
る。その出力であるＰＤＵ２，ＰＤＤ２と遅延リファレ
ンス信号ｆｒ’は、位相差検出器に入力される。
【００２１】位相差検出器の出力Ｅ，Ｆは、それぞれリ
セット付フリップフロップＴＦＦ３，４のトリガに入力
され、リセット付フリップフロップＴＦＦ３，４のデー
タ入力は電源に接続される。
セット付フリップフロップＴＦＦ３，４のトリガに入力
され、リセット付フリップフロップＴＦＦ３，４のデー
タ入力は電源に接続される。
【００２２】リセット付フリップフロップＴＦＦ３のＱ
出力Ｉは、先の実施の形態１の外部制御信号の反転信号
Ｃ２Ｂの代わりに２入力アンドＴＮＡ１に接続される。
リセット付フリップフロップＴＦＦ４のＱ出力Ｇは、先
の実施の形態１の外部制御信号Ｃ２の代わりに２入力ア
ンドＴＮＡ２に接続される。リセット付フリップフロッ
プＴＦＦ１〜４のセット，リセット入力には、ＯＮ／Ｏ
ＦＦ制御信号Ｃ１が接続される。
出力Ｉは、先の実施の形態１の外部制御信号の反転信号
Ｃ２Ｂの代わりに２入力アンドＴＮＡ１に接続される。
リセット付フリップフロップＴＦＦ４のＱ出力Ｇは、先
の実施の形態１の外部制御信号Ｃ２の代わりに２入力ア
ンドＴＮＡ２に接続される。リセット付フリップフロッ
プＴＦＦ１〜４のセット，リセット入力には、ＯＮ／Ｏ
ＦＦ制御信号Ｃ１が接続される。
【００２３】位相差検出器の例を図４に示す。ＴＦＦ５
〜８は、Ｄフリップフロップであり、ＴＡ４は３入力ア
ンドで、ＴＡ５，６は２入力アンドである。Ｄフリップ
フロップＴＦＦ５〜８のトリガには基準信号が接続さ
れ、ＤフリップフロップＴＦＦ５のデータ入力にはリフ
ァレンス信号ｆｒが接続される。ＤフリップフロップＴ
ＦＦ６〜８のデータ入力には、それぞれ一つ前のＴＦＦ
のＱ出力が接続される。
〜８は、Ｄフリップフロップであり、ＴＡ４は３入力ア
ンドで、ＴＡ５，６は２入力アンドである。Ｄフリップ
フロップＴＦＦ５〜８のトリガには基準信号が接続さ
れ、ＤフリップフロップＴＦＦ５のデータ入力にはリフ
ァレンス信号ｆｒが接続される。ＤフリップフロップＴ
ＦＦ６〜８のデータ入力には、それぞれ一つ前のＴＦＦ
のＱ出力が接続される。
【００２４】３入力アンドＴＡ４の入力には、リファレ
ンス信号ｆｒ，ＤフリップフロップＴＦＦ６，８のＱ出
力が接続され、３入力アンドＴＡ４の出力が位相差検出
のマスクとなる。マスク信号は２入力アンドＴＡ５，６
に入力され、２入力アンドＴＡ５，６のもう一方の入力
は位相比較器２出力の反転信号であるＰＤＵ２Ｂ，ＰＤ
Ｄ２Ｂがそれぞれ接続される。
ンス信号ｆｒ，ＤフリップフロップＴＦＦ６，８のＱ出
力が接続され、３入力アンドＴＡ４の出力が位相差検出
のマスクとなる。マスク信号は２入力アンドＴＡ５，６
に入力され、２入力アンドＴＡ５，６のもう一方の入力
は位相比較器２出力の反転信号であるＰＤＵ２Ｂ，ＰＤ
Ｄ２Ｂがそれぞれ接続される。
【００２５】２入力アンドＴＡ５，６の出力Ｅ，Ｆが位
相差検出器の出力となり、ＴＦＦ７のＱ出力は遅延リフ
ァレンス信号ｆｒ’となる。リファレンス信号ｆｒのパ
ルス幅が、基準信号の２周期の場合、図４の回路によっ
て図５のようなタイミングチャートになる。
相差検出器の出力となり、ＴＦＦ７のＱ出力は遅延リフ
ァレンス信号ｆｒ’となる。リファレンス信号ｆｒのパ
ルス幅が、基準信号の２周期の場合、図４の回路によっ
て図５のようなタイミングチャートになる。
【００２６】このマスク幅（＋ｄ，−ｄ）は、所望する
位相差となり、ＤフリップフロップＴＦＦ５〜８の段数
と３入力アンドＴＡ４の入力端子数を変えることによっ
て、基準信号の周期の整数倍で任意に設定することがで
きる。
位相差となり、ＤフリップフロップＴＦＦ５〜８の段数
と３入力アンドＴＡ４の入力端子数を変えることによっ
て、基準信号の周期の整数倍で任意に設定することがで
きる。
【００２７】図６に、電源ＯＦＦからＯＮした時にマス
ク幅以外（＝所望する位相差以上）に、ｆｐが存在する
場合のタイミングチャートを示す。位相差検出器におい
て、所望の位相差以上に位相差が発生していることを検
出し、それが「Ｈｉ」としてＦから出力される。リセッ
ト付フリップフロップＴＦＦ３では、トリガ信号Ｆが
「Ｌｏｗ→Ｈｉ」になったことで，出力Ｇは［Ｌｏｗ→
Ｈｉ」に変化する。
ク幅以外（＝所望する位相差以上）に、ｆｐが存在する
場合のタイミングチャートを示す。位相差検出器におい
て、所望の位相差以上に位相差が発生していることを検
出し、それが「Ｈｉ」としてＦから出力される。リセッ
ト付フリップフロップＴＦＦ３では、トリガ信号Ｆが
「Ｌｏｗ→Ｈｉ」になったことで，出力Ｇは［Ｌｏｗ→
Ｈｉ」に変化する。
【００２８】一方、リセット付フリップフロップＴＦＦ
２のＱ出力は遅延リファレンス信号ｆｒ’の立下がりエ
ッジで「Ｈｉ→Ｌｏｗ」”に変化し、出力ＢはこのＱ出
力とＧのナンド合成となる。その結果、Ｂは、比較信号
ｆｐの最初の立下がりエッジから遅延リファレンス信号
ｆｒ’の最初の立下がりエッジまでの間は「Ｌｏｗ」と
なり、位相比較器２の入力Ｄとしては、その期間に存在
する比較信号ｆｐのパルスは無視されることとなる。
２のＱ出力は遅延リファレンス信号ｆｒ’の立下がりエ
ッジで「Ｈｉ→Ｌｏｗ」”に変化し、出力ＢはこのＱ出
力とＧのナンド合成となる。その結果、Ｂは、比較信号
ｆｐの最初の立下がりエッジから遅延リファレンス信号
ｆｒ’の最初の立下がりエッジまでの間は「Ｌｏｗ」と
なり、位相比較器２の入力Ｄとしては、その期間に存在
する比較信号ｆｐのパルスは無視されることとなる。
【００２９】位相比較器２のもう一つの入力Ｃは、ＰＤ
Ｕ２が「Ｈｉ」一定、よって位相差検出器出力Ｅが「Ｌ
ｏｗ」一定、その結果、リセット付フリップフロップＴ
ＦＦ３出力Ｉが「Ｌｏｗ」一定、従って２入力ナンドＴ
ＮＡ１出力Ａは「Ｈｉ」一定となり、遅延リファレンス
信号ｆｒ’がそのまま入力されることになる。
Ｕ２が「Ｈｉ」一定、よって位相差検出器出力Ｅが「Ｌ
ｏｗ」一定、その結果、リセット付フリップフロップＴ
ＦＦ３出力Ｉが「Ｌｏｗ」一定、従って２入力ナンドＴ
ＮＡ１出力Ａは「Ｈｉ」一定となり、遅延リファレンス
信号ｆｒ’がそのまま入力されることになる。
【００３０】実施の形態２によれば、リファレンス信号
ｆｒと比較信号ｆｐとの位相関係を、所望する位相関係
以外にはならないようにし、かつ、その所望の位相差が
基準信号の整数倍で任意に設定できる設定手段を設けた
ので、位相比較器２では、所望の位相差以上の位相差を
チャージポンプに伝えることはなく、ロックアップの高
速化の効果を上げることができる。
ｆｒと比較信号ｆｐとの位相関係を、所望する位相関係
以外にはならないようにし、かつ、その所望の位相差が
基準信号の整数倍で任意に設定できる設定手段を設けた
ので、位相比較器２では、所望の位相差以上の位相差を
チャージポンプに伝えることはなく、ロックアップの高
速化の効果を上げることができる。
【００３１】
【発明の効果】第１の発明によれば、リファレンス信号
と比較信号との位相関係を強制的に設定する設定手段を
設けることにより、無駄な位相差関係の発生を極力抑
え、結果としてロックアップタイムを短くすることがで
きるフェーズロックドループ回路を得ることができる。
と比較信号との位相関係を強制的に設定する設定手段を
設けることにより、無駄な位相差関係の発生を極力抑
え、結果としてロックアップタイムを短くすることがで
きるフェーズロックドループ回路を得ることができる。
【００３２】第２の発明によれば、リファレンス信号と
比較信号との位相関係を、所望する位相関係以外にはな
らないようにし、かつ、その所望の位相差が基準信号の
整数倍で任意に設定できるので、所望の位相差以上の位
相差をチャージポンプに伝えることはなく、ロックアッ
プの高速化の効果を上げることができる。
比較信号との位相関係を、所望する位相関係以外にはな
らないようにし、かつ、その所望の位相差が基準信号の
整数倍で任意に設定できるので、所望の位相差以上の位
相差をチャージポンプに伝えることはなく、ロックアッ
プの高速化の効果を上げることができる。
【図１】 この発明における実施の形態１に係る位相比
較優先決定回路を示す図である。
較優先決定回路を示す図である。
【図２】 この発明における実施の形態１に係るタイミ
ングチャートを示す図である。
ングチャートを示す図である。
【図３】 この発明における実施の形態２に係る位相比
較優先決定回路を示す図である。
較優先決定回路を示す図である。
【図４】 この発明における実施の形態２に係る位相差
検出器を示す図である。
検出器を示す図である。
【図５】 この発明における実施の形態２に係る位相差
検出器のタイミングチャートを示す図である。
検出器のタイミングチャートを示す図である。
【図６】 この発明における実施の形態２に係る位相比
較優先決定回路のタイミングチャートを示す図である。
較優先決定回路のタイミングチャートを示す図である。
【図７】 一般的なＰＬＬ回路の構成を示す図である。
【図８】 一般的なチャージポンプ回路の構成を示す図
である。
である。
【図９】 一般的なＰＬＬ回路での位相比較器の入出力
タイミングチャートの一例を示した図である。
タイミングチャートの一例を示した図である。
【図１０】 一般的なパッシブ型のローパスフィルタを
示す図である。
示す図である。
【図１１】 一般的な電圧制御発振器の特性を示す図で
ある。
ある。
ＴＡ１，ＴＡ２ ２入力アンド、ＴＮＡ１，ＴＮＡ２
２入力ナンド、ＴＦＦ１，ＴＦＦ２ セット付Ｄフリッ
プフロップ、ＴＦＦ３，４ リセット付フリップフロッ
プ、ＴＩ１〜６はインバータ、ＴＦＦ５〜８は、Ｄフリ
ップフロップ、ＴＡ４ ３入力アンドで、ＴＡ５，６
２入力アンド。
２入力ナンド、ＴＦＦ１，ＴＦＦ２ セット付Ｄフリッ
プフロップ、ＴＦＦ３，４ リセット付フリップフロッ
プ、ＴＩ１〜６はインバータ、ＴＦＦ５〜８は、Ｄフリ
ップフロップ、ＴＡ４ ３入力アンドで、ＴＡ５，６
２入力アンド。
Claims (2)
- 【請求項１】 基準信号に応じて生成されるリファレン
ス信号と電圧制御発振器の出力に応じた比較信号との位
相を比較する位相比較器、前記位相比較器の出力を受け
るチャージポンプを備え、前記チャージポンプの出力に
応じて前記電圧制御発振器にフィードバックをかけるよ
うにしたものにおいて、前記リファレンス信号と比較信
号との位相関係を強制的に設定する設定手段を設けたこ
とを特徴とするフェーズロックドループ回路。 - 【請求項２】 前記リファレンス信号と比較信号との位
相関係を、所望する位相関係以外にはならないように
し、かつ、その所望の位相差が基準信号の整数倍で任意
に設定できる設定手段を設けたことを特徴とする請求項
１に記載のフェーズロックドループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007748A JPH11205135A (ja) | 1998-01-19 | 1998-01-19 | フェーズロックドループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007748A JPH11205135A (ja) | 1998-01-19 | 1998-01-19 | フェーズロックドループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205135A true JPH11205135A (ja) | 1999-07-30 |
Family
ID=11674330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10007748A Pending JPH11205135A (ja) | 1998-01-19 | 1998-01-19 | フェーズロックドループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11205135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006059414A1 (ja) * | 2004-12-03 | 2006-06-08 | Matsushita Electric Industrial Co., Ltd. | フィルタ調整回路 |
| JP2010178374A (ja) * | 2002-10-04 | 2010-08-12 | Intersil Americas Inc | インテグレーテッドｐｌｌを備えたｐｗｍコントローラ |
-
1998
- 1998-01-19 JP JP10007748A patent/JPH11205135A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010178374A (ja) * | 2002-10-04 | 2010-08-12 | Intersil Americas Inc | インテグレーテッドｐｌｌを備えたｐｗｍコントローラ |
| WO2006059414A1 (ja) * | 2004-12-03 | 2006-06-08 | Matsushita Electric Industrial Co., Ltd. | フィルタ調整回路 |
| US7477099B2 (en) | 2004-12-03 | 2009-01-13 | Panasonic Corporation | Filter adjustment circuit |
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