JPH11205151A - 変調器およびオーバサンプル形ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】変調精度の高い変調器を提供する。 【解決手段】積分器１４は入力アナログ信号とフィード
バック信号との差電圧を積分入力電圧とし、該積分入力
電圧と第１の基準電圧との差電圧を積分する。量子化回
路４は第２の基準電圧との大小関係により積分器１４の
積分出力を量子化する。サンプリング容量列９は重み付
けられた複数の容量から構成され、量子化回路４の出力
からフィードバック信号を生成する。スイッチ群１１は
サンプリング容量列９を構成する複数の容量をフィード
バック信号を生成するための基準となる２種類の電圧源
Ｖrefp，Ｖrefmのそれぞれに切り換えて接続する複数の
スイッチから構成される。デジタルロジック１３はスイ
ッチ群１１を予め設定されたタイミングで切り換える。
量子化回路１４は比較器を用いて構成され、インバータ
４２、容量４１、スイッチ４０を備える。そして、前記
第１の基準電圧と第２の基準電圧とを単位利得増幅器１
３１のオフセット電圧と等しい電圧となるよう動作す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、変調器およびオー
バサンプル形Ａ／Ｄ変換器に係り、詳しくは、アナログ
信号をデジタル符号化するオーバサンプル形Ａ／Ｄ変換
器、および、当該Ａ／Ｄ変換器において用いられる変調
器に関するものである。

【０００２】

【従来の技術】図９は、オーバサンプル形Ａ／Ｄ変換器
の基本構成を表すブロック図である。オーバサンプル形
Ａ／Ｄ変換器は、入力端子１、変調器８０、デジタルフ
ィルタ８１、出力端子１００から構成されている。

【０００３】変調器８０は、入力端子１から入力された
アナログ信号を当該アナログ信号の周波数に比べて非常
に高い周波数でサンプリングし、そのサンプリングされ
たアナログ信号を量子化することにより、アナログ信号
をデジタル信号に変調する。デジタルフィルタ８１は、
変調器８０から出力されるデジタル信号の高域に含まれ
る量子化雑音を除去すると共に、デジタル信号のサンプ
リングレートを低下させる。その量子化雑音が除去され
ると共にサンプリングレートが低下されたデジタル信号
は、出力端子１００から出力される。

【０００４】図１０（ａ）〜（ｃ）は、変調器８０の諸
形式を表すブロック図ある。尚、図１０において、図９
に示すものと同じ構成部材については符号を等しくして
ある。図１０（ａ）は、１次ΔΣ形の変調器８０の基本
構成を表すブロック図である。

【０００５】１次ΔΣ形の変調器８０は、入力端子１、
加算器９１、積分器１４、量子化回路４、遅延器９０、
Ｄ／Ａ変換器９３、出力端子１０１から構成されてい
る。加算器９１は、入力端子１から入力されたアナログ
信号からＤ／Ａ変換器９３の出力を差し引く。積分器１
４は加算器９１の出力を積分し、量子化回路４は積分器
１４の出力を量子化する。量子化回路４の出力は、出力
端子１０１から出力されると共に、遅延器９０を介して
Ｄ／Ａ変換器９３に帰還される。

【０００６】つまり、１次ΔΣ形の変調器８０は、入力
端子１から入力されたアナログ信号と、量子化回路４か
ら出力された量子化信号との差を積分器１４にて積分
し、その積分結果が最小となるような量子化信号を得る
変調器である。ここで、変調器８０を、入力端子１から
入力されたアナログ信号の周波数に比べて非常に高い周
波数で動作させると、積分器１４の特性により量子化雑
音は高い周波数帯域に分布するようになる。この高い周
波数帯域に分布する量子化雑音は、出力端子１０１から
の出力が入力されるデジタルフィルタ８１によって除去
されるので、入力端子１から入力されたアナログ信号に
対して高精度なＡ／Ｄ変換を行うことができる。

【０００７】図１０（ｂ）は、２次ΔΣ形の変調器８０
の基本構成を表すブロック図である。２次ΔΣ形の変調
器８０は、入力端子１、加算器９１，９２、積分器１
４，１５、量子化回路４、遅延器９０、Ｄ／Ａ変換器９
３、出力端子１０１から構成されている。

【０００８】加算器９１は、入力端子１から入力された
アナログ信号からＤ／Ａ変換器９３の出力を差し引く。
積分器１４は加算器９１の出力を積分する。加算器９２
は、積分器１４の出力からＤ／Ａ変換器９３の出力を差
し引く。積分器１５は加算器９２の出力を積分し、量子
化回路４は積分器１５の出力を量子化する。量子化回路
４の出力は、出力端子１０１から出力されると共に、遅
延器９０を介してＤ／Ａ変換器９３に帰還される。

【０００９】つまり、２次ΔΣ形の変調器８０は、１次
ΔΣ形の変調器を拡張して積分器を２段に設けた変調器
であり、１次ΔΣ形の変調器よりもさらに高精度なＡ／
Ｄ変換を行うことができる。図１０（ｃ）は、１次予測
１次ノイズシェイピング形の変調器８０の基本構成を表
すブロック図である。

【００１０】１次予測１次ノイズシェイピング形の変調
器８０は、入力端子１、加算器９１，９２、積分器１
４，１５、量子化回路４、遅延器９０、Ｄ／Ａ変換器９
３、出力端子１０１から構成されている。加算器９１
は、入力端子１から入力されたアナログ信号からＤ／Ａ
変換器９３の出力を差し引く。積分器１４は加算器９１
の出力を積分し、量子化回路４は積分器１４の出力を量
子化する。量子化回路４の出力は遅延器９０を介して、
加算器９２へ送られると共に、積分器１５へ送られる。
積分器１５は遅延器９０の出力を積分する。積分器１５
の出力は、出力端子１０１から出力されると共に、加算
器９２へ送られる。加算器９２は、遅延器９０の出力と
積分器１５の出力とを加算する。加算器９２の出力はＤ
／Ａ変換器９３に帰還される。

【００１１】つまり、１次予測１次ノイズシェイピング
形の変調器８０は、量子化回路４から出力された量子化
信号を積分器１５にて積分し、その積分結果をアナログ
信号を予測する予測信号とし、その予測信号と入力端子
１から入力されたアナログ信号との差を積分器１４にて
積分し、その積分結果が最小となるような量子化信号を
得る変調器である。従って、１次予測１次ノイズシェイ
ピング形の変調器８０によれば、予測信号にてアナログ
信号を予測するため、１次ΔΣ形の変調器よりもさらに
高精度なＡ／Ｄ変換を行うことができる。

【００１２】図１１は、特公平７−７９２４３号公報に
開示された１次予測１次ノイズシェイピング形の変調器
８０を表すブロック図である。尚、図１１において、図
１０（ｃ）に示す変調器８０と同じ構成部材については
符号を等しくしてある。積分器１４は、演算増幅器２、
スイッチ２０〜２４、積分容量５、サンプリング容量
７，８から構成されている。入力端子１と演算増幅器２
の反転入力端子との間には、スイッチ２０，サンプリン
グ容量７，スイッチ２３がこの順番で直列に接続されて
いる。スイッチ２０とサンプリング容量７の間のノード
はスイッチ２１を介して接地されている。サンプリング
容量７とスイッチ２３との間のノードは、スイッチ２２
を介して接地されると共に、サンプリング容量８を介し
てサンプリング容量列９に接続されている。サンプリン
グ容量８とサンプリング容量列９との間のノードはスイ
ッチ２４を介して接地されている。演算増幅器２の反転
入力端子と出力端子との間には積分容量５が接続され、
演算増幅器２の非反転入力端子は接地されている。

【００１３】量子化回路４は比較器１０２により構成さ
れ、比較器１０２の非反転入力端子には演算増幅器２の
出力端子が接続され、比較器１０２の反転入力端子は接
地され、比較器１０２の出力端子はデジタルロジック１
３に接続されている。Ｄ／Ａ変換器９３は、デジタルロ
ジック１３、サンプリング容量列９、スイッチ群１１か
ら構成されている。サンプリング容量列９は２進の重み
付けされた複数の容量から構成され、その各容量に直列
接続されたスイッチａ０，ｂ０，ａ１，ｂ１，ａ２，ｂ
２，ａ３，ｂ３，ａ４，ｂ４，ａ５，ｂ５から構成され
るスイッチ群１１により、各容量は各々Ｄ／Ａ変換器９
３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続
される。デジタルロジック１３は、量子化回路４の出力
に基づいて、スイッチ群１１を構成する各スイッチのオ
ン・オフ動作を制御する。尚、デジタルロジック１３
は、遅延器９０および積分器１５の機能をも有し、出力
端子１０１に接続されている。

【００１４】図１２に、積分器１４の各スイッチ２０〜
２４のオン・オフ動作を制御するための制御信号のタイ
ミングチャートを示す。各制御信号ｆ１，ｆ２は、互い
の論理レベルが「１」となる重複期間が存在せず、互い
の論理レベルが「０」となる非重複期間が存在する２相
クロックである。

【００１５】各スイッチ２０，２２は、制御信号ｆ１に
従ってオン・オフ動作が制御され、その論理レベルが
「１」のときにオンし、「０」のときにオフする。ま
た、各スイッチ２１，２３，２４は、制御信号ｆ２に従
ってオン・オフ動作が制御され、その論理レベルが
「１」のときにオンし、「０」のときにオフする。

【００１６】

【発明が解決しようとする課題】図１１に示す積分器１
４は、入力端子１から入力されるアナログ信号と、Ｄ／
Ａ変換器９３（サンプリング容量列９）から入力される
フィードバック信号とを入力する２入力形の積分器であ
って、アナログ入力信号とフィードバック信号の各々の
電圧と、演算増幅器２の非反転入力に入力される接地電
圧との差電圧を積分する働きをする。ここで、説明を簡
略化するため、図１３に示すように、積分器１４からス
イッチ２４およびサンプリング容量８を省いた１入力形
の積分器１４ａを例にとり、従来の技術の問題点を説明
する。

【００１７】積分器１４ａにおいて、まず、積分容量５
に蓄積された電荷を零とし、制御信号ｆ１の論理レベル
が「１」（制御信号ｆ２の論理レベルが「０」）のとき
に、積分容量５に充電される電荷Ｑ１と、サンプリング
容量７に充電される電荷Ｑ２とを式（１）（２）によっ
て求める。このとき、入力端子１に入力されるアナログ
信号の電圧（入力電圧）をＶin、演算増幅器２の出力端
子１１０から出力される出力電圧をＶout１とする。ま
た、積分容量５の容量値をＣ０、サンプリング容量７の
容量値をＣ１とする。

【００１８】演算増幅器２の非反転入力端子に入力され
る接地電圧は０Ｖだから、Ｑ１，Ｑ２は各々Ｖout１、
Ｖinと接地電圧０Ｖとの差電圧と各容量値Ｃ０，Ｃ１の
積で表され、次のように求められる。 Ｑ１＝Ｃ０・（Ｖout１−０）＝０ ………（式１） Ｑ２＝Ｃ１・（Ｖin−０） ………（式２） そして、制御信号ｆ１の論理レベルが「０」（制御信号
ｆ２の論理レベルが「１」）に切り替わったとき、積分
容量５に充電される電荷Ｑ３と、サンプリング容量７に
充電される電荷Ｑ４とを式（３）（４）によって求め
る。このとき、演算増幅器２の出力端子１１０から出力
される出力電圧（積分器１４の出力電圧）をＶout２と
する。

【００１９】 Ｑ３＝Ｃ０・（Ｖout２−０） ………（式３） Ｑ４＝０ ………（式４） 積分容量５およびサンプリング容量７に蓄積された電荷
には電荷保存則が成り立つため、その総和は一定であ
り、式（１）〜式（４）から式（５）が求められる。

【００２０】 Ｖout２＝（Ｃ１／Ｃ０）・Ｖin ………（式５） ところで、演算増幅器２がオフセット電圧Ｖoffを有す
る場合、図１３に示す積分器１４ａの等価回路は、図１
４に示す積分器１４ｂのようになる。積分器１４ｂにお
いては、演算増幅器２の非反転入力端子に直流電源１１
１が接続されて、オフセット電圧Ｖoffが印加されてい
る。

【００２１】積分器１４ｂにおいて、式（１）〜式
（５）と同様の条件で解析を行うと、式（６）〜式（１
０）が求められる。 Ｑ１＝Ｃ０・（Ｖout１−Ｖoff）＝０ ………（式６） Ｑ２＝Ｃ１・Ｖin ………（式７） Ｑ３＝Ｃ０・（Ｖout２−Ｖoff） ………（式８） Ｑ４＝Ｃ１・（−Ｖoff） ………（式９） Ｖout２＝Ｖoff＋（Ｃ１／Ｃ０）・（Ｖin＋Ｖoff） ………（式１０） 式（１０）に示すように、演算増幅器２がオフセット電
圧Ｖoffを有すると、演算増幅器２の出力電圧Ｖout２に
オフセット電圧Ｖoffの影響が現れることになり、積分
器１４ｂの出力側からみるとオフセット電圧Ｖoff分だ
け入力電圧Ｖinが増えたのと同じことになるため、オフ
セット電圧Ｖoffに対応して出力電圧Ｖout２が大きくな
ってしまう。

【００２２】同様に、図１１に示す２入力形の積分器１
４においても、演算増幅器２がオフセット電圧を有する
と、演算増幅器２の出力電圧にオフセット電圧の影響が
現れ、そのオフセット電圧に対応して出力電圧が不要に
大きくなってしまう。従来の１次予測１次ノイズシェイ
ピング形の変調器８０において、量子化回路４を構成す
る比較器１０２は、入力端子１から入力されるアナログ
信号の最大入力振幅の中間電位（この例では、接地電
圧）を基準に、積分器１４の出力が大きいか小さいかを
判定して、量子化を行うようになっている。従って、演
算増幅器２がオフセット電圧を有すると、そのオフセッ
ト電圧の影響で積分器１４の出力が不正確になるため、
量子化回路４の出力も不正確になる。その結果、１次予
測１次ノイズシェイピング形の変調器８０は変調精度が
低下することになる。

【００２３】ところで、図１０に示すように、１次ΔΣ
形の変調器８０は、１次予測１次ノイズシェイピング形
の変調器８０から積分器１５および加算器９２を省いた
構成であり、１次予測１次ノイズシェイピング形の変調
器８０における積分器１５はデジタルロジック１３によ
って構成されている。そのため、１次ΔΣ形の変調器８
０においても、積分器１４を構成する演算増幅器２がオ
フセット電圧を有する場合、１次予測１次ノイズシェイ
ピング形の変調器８０と同様に、変調精度が低下するこ
とになる。

【００２４】図１５は、２次ΔΣ形の変調器８０の具体
例を表すブロック図である。尚、図１５において、図１
０（ｂ）および図１１に示す変調器８０と同じ構成部材
については符号を等しくしてある。積分器１４は、演算
増幅器２、スイッチ２０〜２３，２８、積分容量５、サ
ンプリング容量７から構成されている。入力端子１と演
算増幅器２の反転入力端子との間には、スイッチ２０，
サンプリング容量７，スイッチ２３がこの順番で直列に
接続されている。スイッチ２０とサンプリング容量７の
間のノードはスイッチ２１を介して接地されている。サ
ンプリング容量７とスイッチ２３との間のノードは、ス
イッチ２２を介して接地されると共に、サンプリング容
量９ａを介してスイッチ群１１に接続されている。サン
プリング容量９ａとスイッチ群１１との間のノードは、
スイッチ２８を介して接地されている。演算増幅器２の
反転入力端子と出力端子との間には積分容量５が接続さ
れ、演算増幅器２の非反転入力端子は接地されている。

【００２５】積分器１５は、演算増幅器３、スイッチ２
４〜２７，２９、積分容量６、サンプリング容量８から
構成されている。演算増幅器２の出力端子と演算増幅器
３の反転入力端子との間には、スイッチ２４，サンプリ
ング容量８，スイッチ２７がこの順番で直列に接続され
ている。スイッチ２４とサンプリング容量８の間のノー
ドはスイッチ２５を介して接地されている。サンプリン
グ容量８とスイッチ２７との間のノードは、スイッチ２
６を介して接地されると共に、サンプリング容量９ｂを
介してスイッチ群１２に接続されている。サンプリング
容量９ｂとスイッチ群１２との間のノードは、スイッチ
２９を介して接地されている。演算増幅器３の反転入力
端子と出力端子との間には積分容量６が接続され、演算
増幅器３の非反転入力端子は接地されている。

【００２６】Ｄ／Ａ変換器９３は、デジタルロジック１
３、サンプリング容量９ａ，９ｂ、スイッチ群１１，１
２から構成されている。サンプリング容量９ａに直列接
続されたスイッチｆ１１，ｆ１２から構成されるスイッ
チ群１１により、サンプリング容量９ａは各々Ｄ／Ａ変
換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれか
に接続される。また、サンプリング容量９ｂに直列接続
されたスイッチｆ１５，ｆ１６から構成されるスイッチ
群１２により、サンプリング容量９ｂは各々Ｄ／Ａ変換
器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに
接続される。デジタルロジック１３は、図１２に示す制
御信号ｆ１，ｆ２および量子化回路４の出力に基づい
て、各スイッチ群１１，１２を構成する各スイッチのオ
ン・オフ動作を制御する。尚、デジタルロジック１３は
遅延器９０の機能をも有する。

【００２７】各スイッチ２０，２２，２５，２７，２９
は、図１２に示す制御信号ｆ１に従ってオン・オフ動作
が制御され、その論理レベルが「１」のときにオンし、
「０」のときにオフする。また、各スイッチ２１，２
３，２４，２６，２８は、制御信号ｆ２に従ってオン・
オフ動作が制御され、その論理レベルが「１」のときに
オンし、「０」のときにオフする。

【００２８】このように構成された２次ΔΣ形の変調器
８０における積分器１４は、入力端子１に入力されるア
ナログ信号と、サンプリング容量９ａおよびスイッチ群
１１などにより形成されるフィードバック信号とを入力
する２入力の積分器であって、アナログ入力信号とフィ
ードバック信号の各々の電圧と、演算増幅器２の非反転
入力端子に入力される接地電圧との差電圧を積分する働
きをする。また、積分器１５も積分器１４の出力信号
と、サンプリング容量９ｂおよびスイッチ群１２などに
より形成されるフィードバック信号とを入力する２入力
の積分器であって、積分器１４の出力信号とフィードバ
ック信号の各々の電圧と、演算増幅器３の非反転入力端
子に入力される接地電圧との差電圧を積分する働きをす
る。

【００２９】しかし、図１１の１次予測１次ノイズシェ
イピング形変調器８０の場合と同様に、簡単に説明する
ために、図１５の積分器１４，１５を１入力の積分器と
して演算増幅器２，３のオフセット電圧の影響を調べて
みる（図１５においてサンプリング容量９ａ，９ｂおよ
びスイッチ群１１，１２を省略して演算増幅器２，３の
オフセット電圧の影響を調べてみる）。

【００３０】入力端子１に入力されるアナログ信号の電
圧（入力電圧）をＶin、演算増幅器３の出力端子から出
力される出力電圧（積分器１５の出力電圧）をＶo１と
する。また、積分容量５の容量値をＣ２、積分容量６の
容量値をＣ０、サンプリング容量７の容量値をＣ３、サ
ンプリング容量８の容量値をＣ１とする。

【００３１】そして、演算増幅器２がオフセット電圧Ｖ
off１を有し、演算増幅器３がオフセット電圧Ｖoff２を
有する場合、式（１０）と同様に解析を行うと、式（１
１）が求められる。 Ｖo１＝Ｖoff２＋（Ｃ１／Ｃ０） ・｛Ｖoff１＋（Ｃ３／Ｃ２）・（Ｖin＋Ｖoff１）＋Ｖoff２｝ ………（式１１） 式（１１）に示すように、各演算増幅器２，３がそれぞ
れオフセット電圧Ｖoff１，Ｖoff２を有すると、演算増
幅器３の出力電圧Ｖo１に各オフセット電圧Ｖoff１，Ｖ
off２の影響が現れることになり、各オフセット電圧Ｖo
ff１，Ｖoff２に対応して出力電圧Ｖo１が大きくなって
しまう。

【００３２】式（１１）は１入力の積分器で考えたが、
積分器１４，１５が図１５に示されるような２入力の積
分器であっても同様に、積分器１５の出力電圧は各オフ
セット電圧Ｖoff１，Ｖoff２に対応して大きくなってし
まう。従来の２次ΔΣ形の変調器８０において、量子化
回路４を構成する比較器１０２は、入力端子１から入力
されるアナログ信号の最大入力振幅の中間電位（この例
では、接地電位）を基準に、積分器１５の出力が大きい
か小さいかを判定して、量子化を行うようになってい
る。従って、各演算増幅器２，３がオフセット電圧を有
すると、それらのオフセット電圧の影響で積分器１４，
１５の出力が不正確になるため、量子化回路４の出力も
不正確になる。その結果、２次ΔΣ形の変調器８０は変
調精度が低下することになる。

【００３３】このように、図１０に示すいずれの形式の
変調器８０においても、積分器１４，１５を構成する演
算増幅器２，３がオフセット電圧を有すると、変調器８
０の変調精度が低下することになる。ところで、積分器
１４，１５が図１１および図１５に示す構成をとらない
場合でも、積分器１４，１５が演算増幅器や他の増幅器
を用いて構成されている場合には、その演算増幅器また
は他の増幅器がオフセット電圧を有すると、やはり変調
器８０の変調精度が低下する。

【００３４】そして、変調器８０の変調精度が低下する
と、オーバサンプル形Ａ／Ｄ変換器のＡ／Ｄ変換精度も
低下することになる。本発明は上記問題点を解決するた
めになされたものであって、その目的は、変調精度の高
い変調器を提供することにある。また、本発明の別の目
的は、変調精度の高い変調器を用いたＡ／Ｄ変換精度の
高いオーバサンプル形Ａ／Ｄ変換器を提供することにあ
る。

【００３５】

【課題を解決するための手段】かかる目的を解決するた
めになされた請求項１に記載の発明は、積分入力電圧と
第１の基準電圧との差電圧を積分するための積分器と、
比較器を用いて構成され、前記積分器の積分出力が第２
の基準電圧より大きいか小さいかを判定して量子化する
量子化回路とを備えた変調器である。そして、前記積分
器はオフセット電圧を有する増幅器を用いて構成される
と共に、前記第１および第２の基準電圧が、前記積分器
を構成する増幅器のオフセット電圧と等しい電圧であ
る。

【００３６】従って、本発明によれば、積分器は、積分
入力電圧と、オフセット電圧と等しい第１の基準電圧と
の差電圧を積分する。また、量子化回路は、オフセット
電圧と等しい第２の基準電圧より、積分器の積分出力が
大きいか小さいかを判定して量子化する。そのため、増
幅器がオフセット電圧を有する場合でも、積分器による
積分動作と量子化回路の比較器による比較動作とが増幅
器のオフセット電圧を基準に行われるため、そのオフセ
ット電圧が積分動作および比較動作に影響を与えること
はない。そのため、増幅器の有するオフセット電圧の影
響を回避することが可能になり、高い変調精度を得るこ
とができる。

【００３７】次に、請求項２に記載の発明は、入力アナ
ログ信号とフィードバック信号との差電圧を積分入力電
圧とし、該積分入力電圧と第１の基準電圧との差電圧を
積分するための積分器と、前記積分器の積分出力が第２
の基準電圧より大きいか小さいかを判定して量子化する
量子化回路と、前記量子化回路の出力から第１の基準電
圧を生成する第１のサンプリング容量と、前記第１のサ
ンプリング容量を２種類の基準電圧源のそれぞれに切り
換えて接続する各スイッチから構成される第１のスイッ
チ群と、前記第１のスイッチ群を予め設定されたタイミ
ングで切り換える制御ロジックとを備えた変調器であ
る。そして、前記積分器は、オフセット電圧を有する増
幅器と、積分結果の電圧を保持するための積分容量と、
第２のサンプリング容量および複数のスイッチから構成
された第２のスイッチ群から成り、入力アナログ信号を
一定周期でサンプリングし、得られた電荷を前記積分容
量に転送すると共に、サンプリング期間中に前記増幅器
に前記第１の基準電圧を入力し、これに対するオフセッ
ト電圧を増幅器に生じさせる働きをする回路とを備え
る。また、前記第１のサンプリング容量は、前記第２の
サンプリング容量と並列に、前記増幅器に接続されてフ
ィードバック信号をサンプリングする。さらに、前記量
子化回路は、前記積分器を構成する増幅器の出力端子と
容量を介して接続されたインバータと、前記積分器のサ
ンプリング期間中に前記インバータの入出力端子を短絡
するスイッチとを備えた比較器を用いて構成され、前記
第１および第２の基準電圧が、前記積分器を構成する増
幅器のオフセット電圧と等しい電圧である。

【００３８】従って、本発明によれば、請求項１に記載
の発明と同様の作用により、量子化回路を構成するイン
バータの入力電圧に積分器を構成する増幅器のオフセッ
ト電圧が含まれないため、増幅器のオフセット電圧の影
響を回避することが可能になり、変調精度の高い変調器
を得ることができる。

【００３９】ところで、請求項２に記載の変調器におい
て、請求項３に記載の発明のように、前記第１のサンプ
リング容量が重み付けられた複数の容量を備えた容量列
から成の場合は１次予測１次ノイズシェイピング形の変
調器を得ることができる。また、請求項２または請求項
３に記載の変調器において、前記積分器を構成する増幅
器は、請求項４に記載の発明のように単位利得増幅器か
ら成るか、または、請求項５に記載の発明のように演算
増幅器から成る。

【００４０】次に、請求項６に記載の発明は、請求項２
〜５のいずれか１項に記載の変調器において、前記積分
器は、入力アナログ信号と第１のフィードバック信号と
の差電圧を第１の積分入力電圧とし、該第１の積分入力
電圧と第１の基準電圧との差電圧を積分するための第１
の積分器と、第１の積分器の積分出力と第２のフィード
バック信号との差電圧を第２の積分入力電圧とし、該第
２の積分入力電圧と第３の基準電圧との差電圧を積分す
るための第２の積分器とより成る。また、前記量子化回
路は、前記第２の積分器の積分出力が第２の基準電圧よ
り大きいか小さいかを判定して量子化する。そして、前
記量子化回路の出力から第１のフィードバック信号を生
成する第１のサンプリング容量と、前記量子化回路の出
力から第２のフィードバック信号を生成する第３のサン
プリング容量と、前記第１のサンプリング容量をフィー
ドバック信号を生成するための基準となる２種類の電圧
源のそれぞれに切り換えて接続する各スイッチから構成
される第１のスイッチ群と、前記第３のサンプリング容
量を前記２種類の電圧源のそれぞれに切り換えて接続す
る各スイッチから構成される第３のスイッチ群と、前記
第１および第３のスイッチ群を予め設定されたタイミン
グで切り換える制御ロジックとを備えた変調器である。
そして、前記第１の積分器は、オフセット電圧を有する
第１の増幅器と、第１の積分結果の電圧を保持するため
の第１の積分容量と、第２のサンプリング容量および複
数のスイッチから構成された第２のスイッチ群から成
り、入力アナログ信号を一定周期でサンプリングし、得
られた電荷を前記第１の積分容量に転送すると共に、サ
ンプリング期間中に前記第１の増幅器に前記第１の基準
電圧を入力し、これに対するオフセット電圧を第１の増
幅器に生じさせる働きをする回路とを備える。また、前
記第１のサンプリング容量は、前記第２のサンプリング
容量と並列に、前記第１の増幅器に接続されて第１のフ
ィードバック信号をサンプリングする。前記第２の積分
器は、オフセット電圧を有する第２の増幅器と、第２の
積分結果の電圧を保持するための第２の積分容量と、第
４のサンプリング容量および複数のスイッチから構成さ
れた第４のスイッチ群から成り、前記第１の積分出力を
一定周期でサンプリングし、得られた電荷を前記第２の
積分容量に転送すると共に、サンプリング期間中に前記
第２の増幅器に前記第３の基準電圧を入力し、これに対
するオフセット電圧を第２の増幅器に生じさせる働きを
する回路とを備える。また、前記第３のサンプリング容
量は、前記第４のサンプリング容量と並列に、前記第２
の増幅器に接続されて第２のフィードバック信号をサン
プリングする。そして、前記量子化回路は、前記第２の
積分器を構成する第２の増幅器の出力端子と容量を介し
て接続されたインバータと、前記第２の積分器のサンプ
リング期間中に前記インバータの入出力端子を短絡する
スイッチとを備えた比較器を用いて構成され、前記第２
および第３の基準電圧が、前記第２の積分器を構成する
第２の増幅器のオフセット電圧と等しい電圧である。

【００４１】従って、本発明によれば、量子化回路を構
成するインバータの入力電圧に第２の増幅器のオフセッ
ト電圧が含まれないため、第２の増幅器のオフセット電
圧の影響を回避することが可能になる。また、第４のサ
ンプリング容量を第２の積分容量よりも十分に小さく設
定することにより、第１の増幅器のオフセット電圧の影
響をあまり受けないようにすることが可能になり、変調
精度の高い変調器を得ることができる。

【００４２】次に、請求項７に記載の発明は、請求項４
に記載の変調器において、前記単位利得増幅器はソース
ホロワ回路によって構成されている。ソースホロワ回路
はオフセット電圧が大きいが、請求項４に記載の変調器
によれば、オフセット電圧の影響を回避することが可能
であるため、簡単なソースホロワによって構成される単
位利得増幅器を用いることができる。また、単位利得増
幅器はゲインが１であるため、ゲイン無限大の演算増幅
器に比べて雑音の影響を受けにくい。

【００４３】従って、本発明によれば、ソースホロワに
よって構成される単位利得増幅器の優れた特徴（簡単な
構造で低消費電力かつ高速動作が可能）を備えた、低消
費電力で高速かつ高精度な変調器を得ることができる。
そして、請求項８に記載の発明のように、変調精度の高
い請求項１〜７のいずれか１項に記載の変調器と、前記
変調器の出力から量子化雑音を除去するフィルタとを組
み合わせれば、Ａ／Ｄ変換精度の高いオーバサンプル形
Ａ／Ｄ変換器を得ることができる。

【００４４】

【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図面と共に説明する。尚、本
実施形態において、図９〜図１２に示した従来の形態と
同じ構成部材については符号を等しくしてその詳細な説
明を省略する。

【００４５】図１は、本実施形態の１次予測１次ノイズ
シェイピング形の変調器８０を表すブロック図である。
積分器１４は、単位利得増幅器１３１、第２のスイッチ
群としてのスイッチ２０〜２５、積分容量５、第１のサ
ンプリング容量７から構成されている。単位利得増幅器
１３１はゲインが１の増幅器である。単位利得増幅器１
３１の入力端子は、直列に接続された各スイッチ２１，
２０を介して入力端子１に接続されると共に、スイッチ
２２を介して接地されると共に、直列に接続されたスイ
ッチ２３および積分容量５を介して接地されると共に、
スイッチ２４，２５を介してスイッチ群１１に接続され
ている。各スイッチ２０，２１間のノードと単位利得増
幅器１３１の出力端子との間にはサンプリング容量７が
接続されている。単位利得増幅器１３１の出力端子には
サンプリング容量列９が接続されている。

【００４６】量子化回路４は比較器により構成され、そ
の比較器は、スイッチ４０、容量４１、インバータ４
２，４３、ラッチ回路４４から構成されている。各イン
バータ４２，４３は直列に接続され、容量４１はインバ
ータ４２の入力端子と単位利得増幅器１３１の出力端子
との間に接続され、スイッチ４０はインバータ４２の入
出力端子間に接続され、インバータ４３の出力端子はラ
ッチ回路４４を介してデジタルロジック（制御ロジッ
ク）１３に接続されている。

【００４７】Ｄ／Ａ変換器９３は、デジタルロジック１
３、サンプリング容量列９、第１のスイッチ群１１から
構成されている。サンプリング容量列９は２進の重み付
けされた複数の容量から構成され、その各容量に直列接
続されたスイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４は、ス
イッチ２５を介して単位利得増幅器１３１の入力端子に
接続されると共に、各スイッチｆ１３，ｆ１４を介して
それぞれＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，
Ｖrefmに接続されている。また、サンプリング容量列９
を構成するサンプリング容量９ａは、スイッチ２４を介
して単位利得増幅器１３１の入力端子に接続されると共
に、各スイッチｆ１１，ｆ１２を介してそれぞれＤ／Ａ
変換器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続さ
れている。デジタルロジック１３は、図１２に示す制御
信号ｆ１および量子化回路４の出力に基づいて、スイッ
チ群１１を構成する各スイッチＳ０，Ｓ１，Ｓ２，Ｓ
３，Ｓ４，ｆ１１，ｆ１２，ｆ１３，ｆ１４のオン・オ
フ動作を制御する。尚、デジタルロジック１３は、遅延
器９０および積分器１５の機能をも有し、出力端子１０
１に接続されている。

【００４８】各スイッチ２０，２２，４０は、図１２に
示す制御信号ｆ１に従ってオン・オフ動作が制御され、
その論理レベルが「１」のときにオンし、「０」のとき
にオフする。また、各スイッチ２１，２３，２４，２５
は、制御信号ｆ２に従ってオン・オフ動作が制御され、
その論理レベルが「１」のときにオンし、「０」のとき
にオフする。

【００４９】次に、本実施形態の作用について説明す
る。図１に示す積分器１４は、入力端子１から入力され
るアナログ信号（入力アナログ信号）と、Ｄ／Ａ変換器
９３（サンプリング容量列９）から入力されるフィード
バック信号とを入力する２入力形の積分器である。ここ
で、説明を簡略化するため、図２に示すように、積分器
１４から各スイッチ２４，２５を省いた１入力形の積分
器１４ａを例にとって説明する。

【００５０】単位利得増幅器１３１の有するオフセット
電圧をＶoffとすると、単位利得増幅器１３１の入力電
圧Ｖuiおよび出力電圧Ｖuoは式（１２）によって表され
る。 Ｖuo＝Ｖui＋Ｖoff ………（式１２） 積分器１４ａにおいて、まず、積分容量５に蓄積された
電荷を零とし、制御信号ｆ１の論理レベルが「１」（制
御信号ｆ２の論理レベルが「０」）のときに、積分容量
５に充電される電荷Ｑ１と、サンプリング容量７に充電
される電荷Ｑ２とを式（１３）（１４）によって求め
る。このとき、入力端子１に入力されるアナログ信号の
電圧（入力電圧）をＶinとする。また、積分容量５の容
量値をＣ０、サンプリング容量７の容量値をＣ１とす
る。

【００５１】 Ｑ１＝０ ………（式１３） Ｑ２＝Ｃ１・（Ｖin−Ｖoff） ………（式１４） このとき、量子化回路４において、容量４１に蓄積され
る電荷Ｑ４１は、オンしたスイッチ４０によりインバー
タ４２の入出力端子間が短絡されているため、式（１
５）によって求められる。ここで、容量４１の容量値を
Ｃ４、インバータ４２のしきい値電圧をＶithとする。

【００５２】 Ｑ４１＝Ｃ４・（Ｖoff−Ｖith） ………（式１５） そして、制御信号ｆ１の論理レベルが「０」（制御信号
ｆ２の論理レベルが「１」）に切り替わったとき、積分
容量５に充電される電荷Ｑ３と、サンプリング容量７に
充電される電荷Ｑ４とを式（１６）（１７）によって求
める。

【００５３】 Ｑ３＝Ｃ０・Ｖui ………（式１６） Ｑ４＝Ｃ１・（Ｖui−Ｖuo） ………（式１７） 積分容量５およびサンプリング容量７に蓄積された電荷
には電荷保存則が成り立つため、その総和は一定であ
り、式（１２）〜式（１７）から式（１８）が求められ
る。

【００５４】 Ｖuo＝Ｖoff＋（Ｃ１／Ｃ０）・Ｖin ………（式１８） このとき、容量４１に蓄積された電荷は保存されるた
め、インバータ４２の入力電圧Ｖiiは式（１９）によっ
て求められる。 Ｖii＝Ｖuo−（Ｖoff−Ｖith） ………（式１９） 式（１８）および式（１９）より式（２０）が求められ
る。

【００５５】 Ｖii＝Ｖith＋（Ｃ１／Ｃ０）・Ｖin ………（式２０） 式（２０）に示すように、インバータ４２の入力電圧Ｖ
iiには単位利得増幅器１３１のオフセット電圧Ｖoffは
含まれない。そして、インバータ４２の出力電圧は、し
きい値電圧Ｖithを基準にして、しきい値電圧Ｖithより
入力電圧Ｖiiが高いときは論理レベル「０」、低いとき
は論理レベル「１」に対応した値になる。

【００５６】同様に、図１に示す２入力形の積分器１４
においても、インバータ４２の入力電圧Ｖiiに単位利得
増幅器１３１のオフセット電圧Ｖoffが含まれることは
ない。すなわち、制御信号ｆ１に従ってスイッチ２２が
オンしたとき、単位利得増幅器１３１の入力端子はスイ
ッチ２２を介して接地され、そのとき単位利得増幅器１
３１から出力されるオフセット電圧Ｖoffを第１の基準
電圧とし、積分器１４は、当該第１の基準電圧（＝オフ
セット電圧Ｖoff）と、入力端子１から入力される入力
アナログ信号との差電圧を積分する。そして、量子化回
路４は、制御信号ｆ１に従ってスイッチ４０がオンした
ときに積分器１４から入力される単位利得増幅器１３１
のオフセット電圧Ｖoffを第２の基準電圧とし、制御信
号ｆ１に従ってスイッチ４０がオフしたとき、当該第２
の基準電圧（＝オフセット電圧Ｖoff）が積分器１４の
積分出力より大きいか小さいかを判定することにより量
子化を行う。

【００５７】これは、積分器１４における積分動作と量
子化回路４における比較動作とを、単位利得増幅器１３
１のオフセット電圧Ｖoffを基準にして行っていること
にほかならない。従って、本実施形態の１次予測１次ノ
イズシェイピング形の変調器８０においては、積分器１
４を構成する単位利得増幅器１３１がオフセット電圧を
有する場合でも、そのオフセット電圧が量子化回路４の
出力に影響を与えることはない。そのため、本実施形態
の１次予測１次ノイズシェイピング形の変調器８０によ
れば、単位利得増幅器１３１のオフセット電圧の影響を
回避することが可能になり、高い変調精度を得ることが
できる。その結果、図９に示すように、本実施形態の１
次予測１次ノイズシェイピング形の変調器８０を用いて
構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高
いＡ／Ｄ変換精度を得ることができる。

【００５８】図３（ａ）〜（ｃ）は、単位利得増幅器１
３１の具体例を表す回路図である。図３（ａ）に示す単
位利得増幅器１３１は、ＮチャネルＭＯＳトランジスタ
３２およびＰチャネルＭＯＳトランジスタ３３から成る
ＣＭＯＳ回路によって構成され、ＮチャネルＭＯＳトラ
ンジスタ３２のドレインは高電位側電源ＶＤＤに接続さ
れ、ＰチャネルＭＯＳトランジスタ３３のドレインは低
電位側電源−ＶＤＤに接続され、各トランジスタ３２，
３３のゲートは単位利得増幅器１３１の入力端子３０に
接続され、各トランジスタ３２，３３のソースは単位利
得増幅器１３１の出力端子３１に接続されている。

【００５９】図３（ｂ）に示す単位利得増幅器１３１
は、ＮチャネルＭＯＳトランジスタ３２，３５によって
構成され、ＮチャネルＭＯＳトランジスタ３２のドレイ
ンは高電位側電源ＶＤＤに接続され、ＮチャネルＭＯＳ
トランジスタ３５のソースは低電位側電源−ＶＤＤに接
続され、ＮチャネルＭＯＳトランジスタ３２のゲートは
単位利得増幅器１３１の入力端子３０に接続され、Ｎチ
ャネルＭＯＳトランジスタ３５のゲートはバイアス端子
３４に接続され、ＮチャネルＭＯＳトランジスタ３２の
ソースおよびＮチャネルＭＯＳトランジスタ３５のドレ
インは単位利得増幅器１３１の出力端子３１に接続され
ている。バイアス端子３４には低電位側電源−ＶＤＤの
電圧よりも若干高い電圧が印加され、ＮチャネルＭＯＳ
トランジスタ３５は、ＮチャネルＭＯＳトランジスタ定
３２のソース抵抗として機能する。

【００６０】図３（ｃ）に示す単位利得増幅器１３１
は、ＰチャネルＭＯＳトランジスタ３３，３６によって
構成され、ＰチャネルＭＯＳトランジスタ３６のソース
は高電位側電源ＶＤＤに接続され、ＰチャネルＭＯＳト
ランジスタ３３のドレインは低電位側電源−ＶＤＤに接
続され、ＰチャネルＭＯＳトランジスタ３３のゲートは
単位利得増幅器１３１の入力端子３０に接続され、Ｐチ
ャネルＭＯＳトランジスタ３６のゲートはバイアス端子
３４に接続され、ＰチャネルＭＯＳトランジスタ３３の
ソースおよびＰチャネルＭＯＳトランジスタ３６のドレ
インは単位利得増幅器１３１の出力端子３１に接続され
ている。バイアス端子３４には高電位側電源ＶＤＤの電
圧よりも若干低い電圧が印加され、ＰチャネルＭＯＳト
ランジスタ３６は、ＰチャネルＭＯＳトランジスタ定３
３のソース抵抗として機能する。

【００６１】図３（ａ）〜（ｃ）に示すようなソースホ
ロワ回路によって構成される単位利得増幅器１３１は、
オフセット電圧が大きいため、高い精度が必要とされる
用途では一般に用いられない。しかし、本実施形態の１
次予測１次ノイズシェイピング形の変調器８０によれ
ば、単位利得増幅器１３１のオフセット電圧の影響が回
避されるため、簡単なソースホロワ回路によって構成さ
れる単位利得増幅器１３１を用いることができる。

【００６２】ソースホロワ回路によって構成される単位
利得増幅器１３１には、以下の利点がある。 ＭＯＳトランジスタの縦続段数が２段であるため、Ｍ
ＯＳトランジスタの縦続段数が３段である演算増幅器に
比べて、低電源電圧化を図ることが可能である。

【００６３】演算増幅器に比べて消費電流が小さい。 上記より、低消費電力化に有利である。 位相補償容量を必要としないため高速動作が可能であ
る。 ゲインが１であるため、ゲイン無限大の演算増幅器に
比べて、ＭＯＳトランジスタの熱雑音の影響を受けにく
い。

【００６４】上記〜より、ソースホロワ回路によっ
て構成される単位利得増幅器１３１を用いた積分器１４
によれば、低消費電力で高速かつ高精度な変調器８０お
よびオーバサンプリングＡ／Ｄ変換器を得ることができ
る。 （第２実施形態）次に、本発明を具体化した第２実施形
態を図面と共に説明する。尚、本実施形態において、第
１実施形態と同じ構成部材については符号を等しくして
その詳細な説明を省略する。

【００６５】図４は、本実施形態の１次予測１次ノイズ
シェイピング形の変調器８０を表すブロック図である。
積分器１４は、演算増幅器２、第２のスイッチ群として
のスイッチ２０〜２５、積分容量５、第１のサンプリン
グ容量７から構成されている。演算増幅器２の反転入力
端子は、直列に接続されたサンプリング容量７およびス
イッチ２０を介して入力端子１に接続されると共に、ス
イッチ２２を介して演算増幅器２の出力端子に接続され
ると共に、直列に接続された積分容量５およびスイッチ
２３を介して演算増幅器２の出力端子に接続されると共
に、サンプリング容量列９に接続されている。演算増幅
器２の非反転入力端子は接地されている。サンプリング
容量７とスイッチ２０との間のノードはスイッチ２１を
介して接地されている。

【００６６】量子化回路４の構成は第１実施形態のそれ
と同じであり、容量４１はインバータ４２の入力端子と
演算増幅器２の出力端子との間に接続されている。Ｄ／
Ａ変換器９３は、デジタルロジック１３、サンプリング
容量列９、第１のスイッチ群１１から構成されている。
サンプリング容量列９は２進の重み付けされた複数の容
量から構成され、その各容量に直列接続されたスイッチ
Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４は、スイッチ２５を介し
て演算増幅器２の非反転入力端子に接続されると共に、
各スイッチｆ１３，ｆ１４を介してそれぞれＤ／Ａ変換
器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続されて
いる。また、サンプリング容量列９を構成するサンプリ
ング容量９ａは、スイッチ２４を介して演算増幅器２の
非反転入力端子に接続されると共に、各スイッチｆ１
１，ｆ１２を介してそれぞれＤ／Ａ変換器９３の基準と
なる電圧源Ｖrefp，Ｖrefmに接続されている。デジタル
ロジック１３は、図１２に示す制御信号ｆ１および量子
化回路４の出力に基づいて、スイッチ群１１を構成する
各スイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，ｆ１１，ｆ
１２，ｆ１３，ｆ１４のオン・オフ動作を制御する。
尚、デジタルロジック１３は、遅延器９０および積分器
１５の機能をも有し、出力端子１０１に接続されてい
る。

【００６７】各スイッチ２０，２２，４０は、図１２に
示す制御信号ｆ１に従ってオン・オフ動作が制御され、
その論理レベルが「１」のときにオンし、「０」のとき
にオフする。また、各スイッチ２１，２３，２４，２５
は、制御信号ｆ２に従ってオン・オフ動作が制御され、
その論理レベルが「１」のときにオンし、「０」のとき
にオフする。

【００６８】次に、本実施形態の作用について説明す
る。図４に示す積分器１４は、入力端子１から入力され
るアナログ信号と、Ｄ／Ａ変換器９３（サンプリング容
量列９）から入力されるフィードバック信号とを入力す
る２入力形の積分器である。ここで、説明を簡略化する
ため、積分器１４から各スイッチ２４，２５を省いた１
入力形の積分器を例にとって説明する。

【００６９】積分器１４において、まず、積分容量５に
蓄積された電荷を零とし、制御信号ｆ１の論理レベルが
「０」（制御信号ｆ２の論理レベルが「１」）のとき
に、入力端子１に入力されるアナログ信号の電圧（入力
電圧）をＶin、演算増幅器２の出力端子から出力される
出力電圧（積分器１４の出力電圧）をＶout１、演算増
幅器２の有するオフセット電圧をＶoffとする。

【００７０】そして、制御信号ｆ１の論理レベルが
「１」（制御信号ｆ２の論理レベルが「０」）に切り替
わったとき、積分容量５に充電される電荷Ｑ１と、サン
プリング容量７に充電される電荷Ｑ２とを式（２１）
（２２）によって求める。ここで、積分容量５の容量値
をＣ０、サンプリング容量７の容量値をＣ１とする。

【００７１】 Ｑ１＝Ｃ０・（Ｖout１−Ｖoff）＝０ ………（式２１） Ｑ２＝Ｃ１・（Ｖin−Ｖoff） ………（式２２） このとき、量子化回路４において、容量４１に蓄積され
る電荷Ｑ４１は、オンしたスイッチ４０によりインバー
タ４２の入出力端子間が短絡されているため、式（２
３）によって求められる。ここで、容量４１の容量値を
Ｃ４、インバータ４２のしきい値電圧をＶithとする。

【００７２】 Ｑ４１＝Ｃ４・（Ｖoff−Ｖith） ………（式２３） そして、制御信号ｆ１の論理レベルが「０」（制御信号
ｆ２の論理レベルが「１」）に切り替わったとき、積分
容量５に充電される電荷Ｑ３と、サンプリング容量７に
充電される電荷Ｑ４とを式（２４）（２５）によって求
める。このとき、演算増幅器２の出力端子から出力され
る出力電圧（積分器１４の出力電圧）をＶout２とす
る。

【００７３】 Ｑ３＝Ｃ０・（Ｖout２−Ｖoff） ………（式２４） Ｑ４＝Ｃ１・（−Ｖoff） ………（式２５） 積分容量５およびサンプリング容量７に蓄積された電荷
には電荷保存則が成り立つため、その総和は一定であ
り、式（２１）〜式（２５）から式（２６）が求められ
る。

【００７４】 Ｖout２＝Ｖoff＋（Ｃ１／Ｃ０）・Ｖin ………（式２６） このとき、容量４１に蓄積された電荷は保存されるた
め、インバータ４２の入力電圧Ｖiiは式（２７）によっ
て求められる。 Ｖii＝Ｖout２−（Ｖoff−Ｖith） ………（式２７） 式（２６）および式（２７）より式（２８）が求められ
る。

【００７５】 Ｖii＝Ｖith＋（Ｃ１／Ｃ０）・Ｖin ………（式２８） 式（２８）に示すように、インバータ４２の入力電圧Ｖ
iiには演算増幅器２のオフセット電圧Ｖoffは含まれな
い。そして、インバータ４２の出力電圧は、しきい値電
圧Ｖithを基準にして、しきい値電圧Ｖithより入力電圧
Ｖiiが高いときは論理レベル「０」、低いときは論理レ
ベル「１」に対応した値になる。これは、積分器１４に
おける積分動作と量子化回路４における比較動作とを、
演算増幅器２のオフセット電圧Ｖoffを基準にして行っ
ていることにほかならない。

【００７６】同様に、図４に示す２入力形の積分器１４
においても、インバータ４２の入力電圧Ｖiiに演算増幅
器２のオフセット電圧Ｖoffが含まれることはない。す
なわち、制御信号ｆ１に従ってスイッチ２２がオンした
とき、演算増幅器２の反転入力端子と出力端子とはスイ
ッチ２２を介して接続されるため、演算増幅器２の非反
転入力端子が接地されていることで演算増幅器２から出
力されるオフセット電圧Ｖoffは、スイッチ２２を介し
て演算増幅器２の反転入力端子に入力される。そのた
め、積分器１４は、演算増幅器２から出力されるオフセ
ット電圧Ｖoffを第１の基準電圧とし、当該第１の基準
電圧（＝オフセット電圧Ｖoff）と、入力端子１から入
力される入力アナログ信号との差電圧を積分する。そし
て、量子化回路４は、制御信号ｆ１に従ってスイッチ４
０がオンしたときに積分器１４から入力される演算増幅
器２のオフセット電圧Ｖoffを第２の基準電圧とし、制
御信号ｆ１に従ってスイッチ４０がオフしたとき、当該
第２の基準電圧（＝オフセット電圧Ｖoff）が積分器１
４の積分出力より大きいか小さいかを判定することによ
り量子化を行う。

【００７７】これは、積分器１４における積分動作と量
子化回路４における比較動作とを、演算増幅器２のオフ
セット電圧Ｖoffを基準にして行っていることにほかな
らない。従って、本実施形態の１次予測１次ノイズシェ
イピング形の変調器８０においては、積分器１４を構成
する演算増幅器２がオフセット電圧を有する場合でも、
そのオフセット電圧が量子化回路４の出力に影響を与え
ることはない。そのため、本実施形態の１次予測１次ノ
イズシェイピング形の変調器８０によれば、演算増幅器
２のオフセット電圧の影響を回避することが可能にな
り、高い変調精度を得ることができる。その結果、図９
に示すように、本実施形態の１次予測１次ノイズシェイ
ピング形の変調器８０を用いて構成されたオーバサンプ
ル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得る
ことができる。

【００７８】（第３実施形態）次に、本発明を具体化し
た第３実施形態を図面と共に説明する。尚、本実施形態
において、第１実施形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。

【００７９】図５は、本実施形態の１次ΔΣ形の変調器
８０を表すブロック図である。図５に示す１次ΔΣ形の
変調器８０において、図１に示す１次予測１次ノイズシ
ェイピング形の変調器８０と異なるのは、以下の点だけ
である。 ［１］サンプリング容量列９を構成する各容量のうち第
２のサンプリング容量９ａを除く容量が省かれている。

【００８０】［２］積分器１４を構成するスイッチ２５
が省かれている。また、スイッチ群１１を構成する各ス
イッチのうちスイッチｆ１１，ｆ１２を除くスイッチが
省かれている。 ［３］デジタルロジック１３は遅延器９０の機能を有
し、量子化回路４を構成するラッチ回路４４は出力端子
１０１に接続されている。

【００８１】従って、本実施形態の１次ΔΣ形の変調器
８０によれば、第１実施形態の１次予測１次ノイズシェ
イピング形の変調器８０と同様に、積分器１４を構成す
る単位利得増幅器１３１がオフセット電圧を有する場合
でも、そのオフセット電圧が量子化回路４の出力に影響
を与えることはない。そのため、本実施形態の１次ΔΣ
形の変調器８０によれば、単位利得増幅器１３１のオフ
セット電圧の影響を回避することが可能になり、高い変
調精度を得ることができる。その結果、図９に示すよう
に、本実施形態の１次ΔΣ形の変調器８０を用いて構成
されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ
／Ｄ変換精度を得ることができる。

【００８２】そして、本実施形態においても第１実施形
態と同様に、図３（ａ）〜（ｃ）に示すような簡単なソ
ースホロワ回路によって構成される単位利得増幅器１３
１を用いることが可能になるため、単位利得増幅器１３
１の利点を生かして、低消費電力で高速かつ高精度な変
調器８０およびオーバサンプリングＡ／Ｄ変換器を得る
ことができる。

【００８３】（第４実施形態）次に、本発明を具体化し
た第４実施形態を図面と共に説明する。尚、本実施形態
において、第２実施形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。

【００８４】図６は、本実施形態の１次ΔΣ形の変調器
８０を表すブロック図である。図６に示す１次ΔΣ形の
変調器８０において、図４に示す１次予測１次ノイズシ
ェイピング形の変調器８０と異なるのは、以下の点だけ
である。 ［１］サンプリング容量列９を構成する各容量のうちサ
ンプリング容量９ａを除く容量が省かれている。

【００８５】［２］積分器１４を構成するスイッチ２５
が省かれている。また、スイッチ群１１を構成する各ス
イッチのうちスイッチｆ１１，ｆ１２を除くスイッチが
省かれている。 ［３］デジタルロジック１３は遅延器９０の機能を有
し、量子化回路４を構成するラッチ回路４４は出力端子
１０１に接続されている。

【００８６】従って、本実施形態の１次ΔΣ形の変調器
８０によれば、第２実施形態の１次予測１次ノイズシェ
イピング形の変調器８０と同様に、積分器１４を構成す
る演算増幅器２がオフセット電圧を有する場合でも、そ
のオフセット電圧が量子化回路４の出力に影響を与える
ことはない。そのため、本実施形態の１次ΔΣ形の変調
器８０によれば、演算増幅器２のオフセット電圧の影響
を回避することが可能になり、高い変調精度を得ること
ができる。その結果、図９に示すように、本実施形態の
１次ΔΣ形の変調器８０を用いて構成されたオーバサン
プル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得
ることができる。

【００８７】（第５実施形態）次に、本発明を具体化し
た第５実施形態を図面と共に説明する。尚、本実施形態
において、図１５に示した従来の形態と同じ構成部材に
ついては符号を等しくしてその詳細な説明を省略する。

【００８８】図７は、本実施形態の２次ΔΣ形の変調器
８０を表すブロック図である。第１の積分器１４は、第
１の演算増幅器２、第３のスイッチ群としてのスイッチ
２０〜２３，２８、第１の積分容量５、第３のサンプリ
ング容量７から構成されている。演算増幅器２の反転入
力端子は、直列に接続されたサンプリング容量７および
スイッチ２０を介して入力端子１に接続されると共に、
スイッチ２２を介して演算増幅器２の出力端子に接続さ
れると共に、直列に接続された積分容量５およびスイッ
チ２３を介して演算増幅器２の出力端子に接続されると
共に、第１のサンプリング容量９ａを介して第１のスイ
ッチ群１１に接続されている。演算増幅器２の非反転入
力端子は接地されている。サンプリング容量７とスイッ
チ２０との間のノードはスイッチ２１を介して接地され
ている。サンプリング容量９ａとスイッチ群１１との間
のノードは、スイッチ２８を介して接地されている。

【００８９】第２の積分器１５は、第２の演算増幅器
３、第４のスイッチ群としてのスイッチ２４〜２７，２
９、第２の積分容量６、第４のサンプリング容量８から
構成されている。演算増幅器３の反転入力端子は、直列
に接続されたサンプリング容量８およびスイッチ２４を
介して演算増幅器２の出力端子に接続されると共に、ス
イッチ２６を介して演算増幅器３の出力端子に接続され
ると共に、直列に接続された積分容量６およびスイッチ
２７を介して演算増幅器３の出力端子に接続されると共
に、第２のサンプリング容量９ｂを介して第２のスイッ
チ群１２に接続されている。演算増幅器３の非反転入力
端子は接地されている。サンプリング容量８とスイッチ
２４との間のノードはスイッチ２５を介して接地されて
いる。サンプリング容量９ｂとスイッチ群１２との間の
ノードは、スイッチ２９を介して接地されている。

【００９０】量子化回路４の構成は第１実施形態のそれ
と同じであり、容量４１はインバータ４２の入力端子と
演算増幅器３の出力端子との間に接続されている。Ｄ／
Ａ変換器９３は、デジタルロジック１３、サンプリング
容量９ａ，９ｂ、スイッチ群１１，１２から構成されて
いる。サンプリング容量９ａに直列接続されたスイッチ
ｆ１１，ｆ１２から構成されるスイッチ群１１により、
サンプリング容量９ａはＤ／Ａ変換器９３の基準となる
電圧源Ｖrefp，Ｖrefmのいずれかに接続される。また、
サンプリング容量９ｂに直列接続されたスイッチｆ１
５，ｆ１６から構成されるスイッチ群１２により、サン
プリング容量９ｂはＤ／Ａ変換器９３の基準となる電圧
源Ｖrefp，Ｖrefmのいずれかに接続される。デジタルロ
ジック１３は、図１２に示す制御信号ｆ１，ｆ２および
量子化回路４の出力に基づいて、各スイッチ群１１，１
２を構成する各スイッチのオン・オフ動作を制御する。
尚、デジタルロジック１３は遅延器９０の機能をも有す
る。

【００９１】各スイッチ２０，２２，２５，２７，２９
は、図１２に示す制御信号ｆ１に従ってオン・オフ動作
が制御され、その論理レベルが「１」のときにオンし、
「０」のときにオフする。また、各スイッチ２１，２
３，２４，２６，２８，４０は、制御信号ｆ２に従って
オン・オフ動作が制御され、その論理レベルが「１」の
ときにオンし、「０」のときにオフする。

【００９２】次に、本実施形態の作用について説明す
る。尚、図１５の従来構成について式（１１）を求めて
問題点を説明したように、図７の積分器１４，１５を１
入力の積分器として、演算増幅器２，３のオフセット電
圧の影響を解析する（図７においてサンプリング容量９
ａ，９ｂおよびスイッチ群１１，１２を省略して演算増
幅器２，３のオフセット電圧の影響を解析する）。

【００９３】本実施形態の２次ΔΣ形の変調器８０にお
いて、入力端子１に入力されるアナログ信号の電圧（入
力電圧）をＶin、演算増幅器３の出力端子から出力され
る出力電圧（積分器１５の出力電圧）をＶo１とする。
また、積分容量５の容量値をＣ２、積分容量６の容量値
をＣ０、サンプリング容量７の容量値をＣ３、サンプリ
ング容量８の容量値をＣ１とする。

【００９４】そして、演算増幅器２がオフセット電圧Ｖ
off１を有し、演算増幅器３がオフセット電圧Ｖoff２を
有する場合、式（１１）と同様に解析を行うと、式（２
９）が求められる。 Ｖo１＝Ｖoff２＋（Ｃ１／Ｃ０）・｛Ｖoff１＋（Ｃ３／Ｃ２）Ｖin｝ ………（式２９） すなわち、制御信号ｆ１に従ってスイッチ２２がオンし
たとき、演算増幅器２の反転入力端子と出力端子とはス
イッチ２２を介して接続されるため、演算増幅器２の非
反転入力端子が接地されていることで演算増幅器２から
出力されるオフセット電圧Ｖoff１は、スイッチ２２を
介して演算増幅器２の反転入力端子に入力される。その
ため、積分器１４は、演算増幅器２から出力されるオフ
セット電圧Ｖoff１を第１の基準電圧とし、当該第１の
基準電圧（＝オフセット電圧Ｖoff１）と、入力端子１
から入力される入力アナログ信号との差電圧を積分す
る。

【００９５】また、制御信号ｆ２に従ってスイッチ２６
がオンしたとき、演算増幅器３の反転入力端子と出力端
子とはスイッチ２６を介して接続されるため、演算増幅
器３の非反転入力端子が接地されていることで演算増幅
器３から出力されるオフセット電圧Ｖoff２は、スイッ
チ２６を介して演算増幅器３の反転入力端子に入力され
る。そのため、積分器１５は、演算増幅器３から出力さ
れるオフセット電圧Ｖoff２を第１の基準電圧とし、当
該第１の基準電圧（＝オフセット電圧Ｖoff２）と、積
分器１４の積分出力との差電圧を積分する。

【００９６】そして、量子化回路４は、制御信号ｆ２に
従ってスイッチ４０がオンしたときに積分器１５から入
力される演算増幅器３のオフセット電圧Ｖoff２を第２
の基準電圧とし、制御信号ｆ２に従ってスイッチ４０が
オフしたとき、当該第２の基準電圧（＝オフセット電圧
Ｖoff２）が積分器１５の積分出力より大きいか小さい
かを判定することにより量子化を行う。

【００９７】これは、積分器１５における積分動作と量
子化回路４における比較動作とを、演算増幅器３のオフ
セット電圧Ｖoff２を基準にして行っていることにほか
ならない。従って、本実施形態の２次ΔΣ形の変調器８
０において、積分器１５を構成する演算増幅器３のオフ
セット電圧Ｖoff２が量子化回路４の出力に影響を与え
ることはない。また、式（１１）と式（２９）とを比べ
れば分かるように、本実施形態の２次ΔΣ形の変調器８
０において、積分器１４を構成する演算増幅器２のオフ
セット電圧Ｖoff１が量子化回路４の出力に与える影響
は、図１５に示す従来の２次ΔΣ形の変調器８０のそれ
に比べて小さくなる。

【００９８】一般に、２次△Σの変調器８０における積
分器１５の出力は大振幅になることが知られており、演
算増幅器３の出力電圧Ｖo１の飽和を防止するために、
式（１１）（２９）における（Ｃ１／ＣＯ）は、通常、
１以下の値（例えば、１／４）に設定される。そのた
め、式（１１）と式（２９）とを比べれば分かるよう
に、積分器１５の出力電圧Ｖo１において支配的となる
のは、オフセット電圧Ｖoff２である。

【００９９】式（２９）は１入力の積分器で考えたが、
積分器１４，１５が図７に示されるような２入力の積分
器であっても同様で、演算増幅器３のオフセット電圧Ｖ
off２の影響はキャンセルされ、演算増幅器２のオフセ
ット電圧Ｖoff１についても図１５に示す従来の２次Δ
Σ形の変調器８０の場合より影響は小さくなる。

【０１００】従って、本実施形態の２次ΔΣ形の変調器
８０によれば、図１５に示す従来の２次ΔΣ形の変調器
８０に比べて、高い変調精度を得ることができる。その
結果、図９に示すように、本実施形態の２次ΔΣ形の変
調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変
換器によれば、高いＡ／Ｄ変換精度を得ることができ
る。

【０１０１】図８は、本実施形態の２次ΔΣ形の変調器
８０と、図１５に示す従来の２次ΔΣ形の変調器８０と
を比較したシミュレーション結果である。図８（ａ）
に、入力端子１から入力されたアナログ信号の波形を示
す。図８（ｂ）に、本実施形態の２次ΔΣ形の変調器８
０の出力端子１０１から出力されるデジタル信号を示
す。

【０１０２】図８（ｃ）に、図１５に示す従来の２次Δ
Σ形の変調器８０の出力端子１０１から出力されるデジ
タル信号を示す。図８（ｃ）に示すように、従来の変調
器８０では、オフセット電圧が少しでも存在するとデジ
タル信号が「１」に偏りやすくなり、オフセット電圧が
大きくなるとデジタル信号が「１」のまま変化しなくな
ってしまうそれに対して、図８（ｂ）に示すように、本
実施形態の変調器８０では、オフセット電圧が大きい場
合でも、デジタル信号に偏りは見られず、オフセット電
圧によって変調精度が低下しないことが確認できる。

【０１０３】尚、本発明は上記各実施形態に限定される
ものではなく、例えば、各制御信号ｆ１，ｆ２のタイミ
ングを反対にしても上記実施形態と同様の作用および効
果を得ることができる。

【図面の簡単な説明】

【図１】第１実施形態の変調器を表すブロック図。

【図２】第１実施形態の変調器の作用を説明するための
要部ブロック図。

【図３】第１および第３実施形態で用いられる単位利得
増幅器の具体例を表す回路図。

【図４】第２実施形態の変調器を表すブロック図。

【図５】第３実施形態の変調器を表すブロック図。

【図６】第４実施形態の変調器を表すブロック図。

【図７】第５実施形態の変調器を表すブロック図。

【図８】第５実施形態の変調器の作用を説明するための
特性図。

【図９】オーバサンプル形Ａ／Ｄ変換器を表すブロック
図。

【図１０】変調器の諸形式を表すブロック図。

【図１１】従来の変調器を表すブロック図。

【図１２】第１〜第５実施形態および従来の変調器を制
御するための制御信号のタイミングチャート。

【図１３】従来の変調器の作用を説明するための要部ブ
ロック図。

【図１４】従来の変調器の作用を説明するための要部ブ
ロック図。

【図１５】従来の変調器を表すブロック図。

【符号の説明】

２，３…演算増幅器 ４…量子化回路 ５…積分容
量 ７，８，９ａ，９ｂ…サンプリング容量 ９…サンプ
リング容量列 １１，１２…スイッチ群 １３…デジタルロジック １４，１５…積分器 ２０〜２９，４０…スイッチ
４１…容量 ４２…インバータ ８０…変調器 ８１…デジタル
フィルタ １３１…単位利得増幅器 Ｖrefp，Ｖrefm…基準電圧
源

Claims (8)

【特許請求の範囲】
1. 【請求項１】 積分入力電圧と第１の基準電圧との差電
   圧を積分するための積分器と、 比較器を用いて構成され、前記積分器の積分出力が第２
   の基準電圧より大きいか小さいかを判定して量子化する
   量子化回路とを備えた変調器であって、 前記積分器は、増幅器を用いて構成されると共に、前記
   第１および第２の基準電圧を、前記積分器を構成する増
   幅器のオフセット電圧と等しい電圧にすることによっ
   て、前記増幅器にオフセット電圧が存在しても、その影
   響を補償したことを特徴とする変調器。
2. 【請求項２】 入力アナログ信号とフィードバック信号
   との差電圧を積分入力電圧とし、該積分入力電圧と第１
   の基準電圧との差電圧を積分するための積分器と、 前記積分器の積分出力が第２の基準電圧より大きいか小
   さいかを判定して量子化する量子化回路と、 前記量子化回路の出力からフィードバック信号を生成す
   る第１のサンプリング容量と、 前記第１のサンプリング容量をフィードバック信号を生
   成するための基準となる２種類の電圧源のそれぞれに切
   り換えて接続する各スイッチから構成される第１のスイ
   ッチ群と、 前記第１のスイッチ群を予め設定されたタイミングで切
   り換える制御ロジックとを備えた変調器であって、 前記積分器は、 オフセット電圧を有する増幅器と、 積分結果の電圧を保持するための積分容量と、 第２のサンプリング容量および複数のスイッチから構成
   された第２のスイッチ群から成り、入力アナログ信号を
   一定周期でサンプリングし、得られた電荷を前記積分容
   量に転送すると共に、サンプリング期間中に前記増幅器
   に前記第１の基準電圧を入力し、これに対するオフセッ
   ト電圧を増幅器に生じさせる働きをする回路とを備え、 前記第１のサンプリング容量は、前記第２のサンプリン
   グ容量と並列に、前記増幅器に接続されてフィードバッ
   ク信号をサンプリングし、 前記量子化回路は、 前記積分器を構成する増幅器の出力端子と容量を介して
   接続されたインバータと、 前記積分器のサンプリング期間中に前記インバータの入
   出力端子を短絡するスイッチとを備えた比較器を用いて
   構成され、 前記第１および第２の基準電圧が、前記積分器を構成す
   る増幅器のオフセット電圧と等しい電圧であることを特
   徴とする変調器。
3. 【請求項３】 請求項２に記載の変調器において、 前記第１のサンプリング容量は重み付けられた複数の容
   量を備えた容量列から成ることを特徴とする変調器。
4. 【請求項４】 請求項２または請求項３に記載の変調器
   において、 前記積分器を構成する増幅器は単位利得増幅器より成る
   ことを特徴とする変調器。
5. 【請求項５】 請求項２または請求項３に記載の変調器
   において、 前記積分器を構成する増幅器は演算増幅器より成ること
   を特徴とする変調器。
6. 【請求項６】 請求項２〜５のいずれか１項に記載の変
   調器において、 前記積分器は、入力アナログ信号と第１のフィードバッ
   ク信号との差電圧を第１の積分入力電圧とし、該第１の
   積分入力電圧と第１の基準電圧との差電圧を積分するた
   めの第１の積分器と、第１の積分器の積分出力と第２の
   フィードバック信号との差電圧を第２の積分入力電圧と
   し、該第２の積分入力電圧と第３の基準電圧との差電圧
   を積分するための第２の積分器とより成り、 前記量子化回路は、前記第２の積分器の積分出力が第２
   の基準電圧より大きいか小さいかを判定して量子化し、 前記量子化回路の出力から第１のフィードバック信号を
   生成する第１のサンプリング容量と、 前記量子化回路の出力から第２のフィードバック信号を
   生成する第３のサンプリング容量と、 前記第１のサンプリング容量をフィードバック信号を生
   成するための基準となる２種類の電圧源のそれぞれに切
   り換えて接続する各スイッチから構成される第１のスイ
   ッチ群と、 前記第３のサンプリング容量を前記２種類の電圧源のそ
   れぞれに切り換えて接続する各スイッチから構成される
   第３のスイッチ群と、 前記第１および第３のスイッチ群を予め設定されたタイ
   ミングで切り換える制御ロジックとを備えた変調器であ
   って、 前記第１の積分器は、 オフセット電圧を有する第１の増幅器と、 第１の積分結果の電圧を保持するための第１の積分容量
   と、 第２のサンプリング容量および複数のスイッチから構成
   された第２のスイッチ群から成り、入力アナログ信号を
   一定周期でサンプリングし、得られた電荷を前記第１の
   積分容量に転送すると共に、サンプリング期間中に前記
   第１の増幅器に前記第１の基準電圧を入力し、これに対
   するオフセット電圧を第１の増幅器に生じさせる働きを
   する回路とを備え、 前記第１のサンプリング容量は、前記第２のサンプリン
   グ容量と並列に、前記第１の増幅器に接続されて第１の
   フィードバック信号をサンプリングし、 前記第２の積分器は、 オフセット電圧を有する第２の増幅器と、 第２の積分結果の電圧を保持するための第２の積分容量
   と、 第４のサンプリング容量および複数のスイッチから構成
   された第４のスイッチ群から成り、前記第１の積分出力
   を一定周期でサンプリングし、得られた電荷を前記第２
   の積分容量に転送すると共に、サンプリング期間中に前
   記第２の増幅器に前記第３の基準電圧を入力し、これに
   対するオフセット電圧を第２の増幅器に生じさせる働き
   をする回路とを備え、 前記第３のサンプリング容量は、前記第４のサンプリン
   グ容量と並列に、前記第２の増幅器に接続されて第２の
   フィードバック信号をサンプリングし、 前記量子化回路は、 前記第２の積分器を構成する第２の増幅器の出力端子と
   容量を介して接続されたインバータと、 前記第２の積分器のサンプリング期間中に前記インバー
   タの入出力端子を短絡するスイッチとを備えた比較器を
   用いて構成され、 前記第２および第３の基準電圧が、前記第２の積分器を
   構成する第２の増幅器のオフセット電圧と等しい電圧で
   あることを特徴とする変調器。
7. 【請求項７】 請求項４に記載の変調器において、 前記単位利得増幅器はソースホロワ回路によって構成さ
   れることを特徴とする変調器。
8. 【請求項８】 請求項１〜７のいずれか１項に記載の変
   調器と、 前記変調器の出力から量子化雑音を除去するフィルタと
   を備えたオーバサンプル形Ａ／Ｄ変換器。