JPH11205667A - 撮像装置の黒レベル補正回路 - Google Patents
撮像装置の黒レベル補正回路Info
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- JPH11205667A JPH11205667A JP10004127A JP412798A JPH11205667A JP H11205667 A JPH11205667 A JP H11205667A JP 10004127 A JP10004127 A JP 10004127A JP 412798 A JP412798 A JP 412798A JP H11205667 A JPH11205667 A JP H11205667A
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Abstract
(57)【要約】
【課題】 映像信号に含まれるノイズの折り返しによる
画像の横引き状のノイズの発生を回避することができ、
構成が簡単となり、正確な黒レベル補正が可能で、映像
信号の垂直帰線区間中のＡＧＣ回路のゲイン変化による
画像の乱れが生じることのない撮像装置の黒レベル補正
回路を得る。 【解決手段】 撮像素子１よりの、垂直帰線区間に黒画
素期間を有する映像信号をＡＧＣ回路３を通じて加算器
５に供給し、加算器からの映像信号がその黒レベル期間
でオンとなるクランプスイッチ１０を通じて、積分器７
の一方の入力端子に供給し、黒基準レベルを他方の入力
端子に供給し、積分器の積分出力が加算器に供給されて
ＡＧＣ回路の出力に加算され、映像信号の垂直帰線区間
内のＡＧＣ回路におけるゲインの切換え後の所定期間で
は積分器の時定数が小さく、それ以外の期間では時定数
が大きくなるようにする。
画像の横引き状のノイズの発生を回避することができ、
構成が簡単となり、正確な黒レベル補正が可能で、映像
信号の垂直帰線区間中のＡＧＣ回路のゲイン変化による
画像の乱れが生じることのない撮像装置の黒レベル補正
回路を得る。 【解決手段】 撮像素子１よりの、垂直帰線区間に黒画
素期間を有する映像信号をＡＧＣ回路３を通じて加算器
５に供給し、加算器からの映像信号がその黒レベル期間
でオンとなるクランプスイッチ１０を通じて、積分器７
の一方の入力端子に供給し、黒基準レベルを他方の入力
端子に供給し、積分器の積分出力が加算器に供給されて
ＡＧＣ回路の出力に加算され、映像信号の垂直帰線区間
内のＡＧＣ回路におけるゲインの切換え後の所定期間で
は積分器の時定数が小さく、それ以外の期間では時定数
が大きくなるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、撮像装置の黒レベ
ル補正回路に関する。
ル補正回路に関する。
【０００２】
【従来の技術】以下に、図６Ａを参照して、撮像装置の
黒レベル補正回路の従来例を説明する。固体撮像素子
｛ここでは、ＣＣＤ( Charge Coupled Device)撮像素
子）｝よりの映像信号（カラー映像信号、又は、モノク
ローム映像信号）を相関２重サンプリング｛ＣＤＳ（Co
rrelated Double Sampling) ｝｝回路２に供給する。こ
の相関２重サンプリング回路２は、ＣＣＤ固体撮像素子
１からの映像信号中の低帯域ノイズ（１／ｆノイズ及び
リセットノイズを含む）を除去するための信号サンプリ
ング回路で、ＣＣＤ固体撮像素子１からの映像信号の波
形のリセット部及びデータ部をサンプリングし、それら
の位相を合わせた後、減算する処理を行なう。
黒レベル補正回路の従来例を説明する。固体撮像素子
｛ここでは、ＣＣＤ( Charge Coupled Device)撮像素
子）｝よりの映像信号（カラー映像信号、又は、モノク
ローム映像信号）を相関２重サンプリング｛ＣＤＳ（Co
rrelated Double Sampling) ｝｝回路２に供給する。こ
の相関２重サンプリング回路２は、ＣＣＤ固体撮像素子
１からの映像信号中の低帯域ノイズ（１／ｆノイズ及び
リセットノイズを含む）を除去するための信号サンプリ
ング回路で、ＣＣＤ固体撮像素子１からの映像信号の波
形のリセット部及びデータ部をサンプリングし、それら
の位相を合わせた後、減算する処理を行なう。
【０００３】相関２重サンプリング回路２よりのサンプ
リングされた映像信号を、ＡＧＣ（自動利得制御）回路
３を通じて加算器５に供給する。このＡＧＣ回路３に
は、入力端子４から、ゲイン制御信号ＧＣＳが供給され
て、そのゲインが調整される。６は加算器５の加算出力
が得られる出力端子である。
リングされた映像信号を、ＡＧＣ（自動利得制御）回路
３を通じて加算器５に供給する。このＡＧＣ回路３に
は、入力端子４から、ゲイン制御信号ＧＣＳが供給され
て、そのゲインが調整される。６は加算器５の加算出力
が得られる出力端子である。
【０００４】７は積分器である。加算器５の出力が、入
力端子９よりのクランプ信号（クランプパルス）によっ
て制御される切換えスイッチ１０によって切換えられ
て、その積分器７の非反転入力端子及び反転入力端子に
切換え供給される。この場合、切換えスイッチ１０は、
映像信号中の黒レベル期間にのみ、クランプ信号によっ
て、積分器７の反転入力端子側に切換えられ、それ以外
の期間では、積分器７の非反転入力端子側に切換えられ
る。又、切換えスイッチ１０が積分器７の反転入力端子
側に切換えられているときは、入力端子８からの黒基準
レベル（０レベル）が積分器７の非反転入力端子に供給
される。そして、積分器７の出力端子１１よりの積分出
力が加算器５に供給されて、ＡＧＣ回路３よりの撮像信
号に加算される。
力端子９よりのクランプ信号（クランプパルス）によっ
て制御される切換えスイッチ１０によって切換えられ
て、その積分器７の非反転入力端子及び反転入力端子に
切換え供給される。この場合、切換えスイッチ１０は、
映像信号中の黒レベル期間にのみ、クランプ信号によっ
て、積分器７の反転入力端子側に切換えられ、それ以外
の期間では、積分器７の非反転入力端子側に切換えられ
る。又、切換えスイッチ１０が積分器７の反転入力端子
側に切換えられているときは、入力端子８からの黒基準
レベル（０レベル）が積分器７の非反転入力端子に供給
される。そして、積分器７の出力端子１１よりの積分出
力が加算器５に供給されて、ＡＧＣ回路３よりの撮像信
号に加算される。
【０００５】次に、図６Ｂを参照して、図６Ａの積分器
７の一例を説明する。この積分器は演算増幅器１２及び
コンデンサ１３を備えている。入力端子６よりの加算器
５（図６Ａ）の加算出力が、入力端子９よりのクランプ
信号（クランプパルス）によって制御される切換えスイ
ッチ１０に供給されて切換えられる。切換えスイッチ１
０の一方の固定接点が抵抗値がＲの抵抗器１４を通じ
て、演算増幅器１２の反転入力端子に接続されると共
に、他方の固定接点が抵抗値がＲの抵抗器１５を通じて
演算増幅器１２の非反転入力端子に接続される。この場
合、切換えスイッチ１０は、映像信号中の黒レベル期間
にのみ、クランプ信号によって、演算増幅器１２の反転
入力端子側に切換えられ、それ以外の期間では、演算増
幅器１２の非反転入力端子側に切換えられる。又、切換
えスイッチ１０が演算増幅器１２の反転入力端子側に切
換えられているときは、入力端子８からの黒基準レベル
（０レベル）が演算増幅器１２の非反転入力端子に供給
される。演算増幅器１２の出力端子及び反転入力端子間
には、容量がＣのコンデンサ１３を接続される。演算増
幅器１２の非反転入力端子がコンデンサ１６を通じて接
地される。この図６Ｂの積分器の積分時定数Ｔは、Ｔ＝
ＲＣとなる。
７の一例を説明する。この積分器は演算増幅器１２及び
コンデンサ１３を備えている。入力端子６よりの加算器
５（図６Ａ）の加算出力が、入力端子９よりのクランプ
信号（クランプパルス）によって制御される切換えスイ
ッチ１０に供給されて切換えられる。切換えスイッチ１
０の一方の固定接点が抵抗値がＲの抵抗器１４を通じ
て、演算増幅器１２の反転入力端子に接続されると共
に、他方の固定接点が抵抗値がＲの抵抗器１５を通じて
演算増幅器１２の非反転入力端子に接続される。この場
合、切換えスイッチ１０は、映像信号中の黒レベル期間
にのみ、クランプ信号によって、演算増幅器１２の反転
入力端子側に切換えられ、それ以外の期間では、演算増
幅器１２の非反転入力端子側に切換えられる。又、切換
えスイッチ１０が演算増幅器１２の反転入力端子側に切
換えられているときは、入力端子８からの黒基準レベル
（０レベル）が演算増幅器１２の非反転入力端子に供給
される。演算増幅器１２の出力端子及び反転入力端子間
には、容量がＣのコンデンサ１３を接続される。演算増
幅器１２の非反転入力端子がコンデンサ１６を通じて接
地される。この図６Ｂの積分器の積分時定数Ｔは、Ｔ＝
ＲＣとなる。
【０００６】次に、図６Ｃを参照して、図６Ａの積分器
７の他の例を説明する。この積分器は、差動増幅器１７
及びコンデンサ１８を備えている。入力端子６よりの加
算器５（図６Ａ）の加算出力が、入力端子９よりのクラ
ンプ信号（クランプパルス）によって制御される切換え
スイッチ１０に供給されて切換えられる。切換えスイッ
チ１０の一方の固定接点が差動増幅器１７の一方の入力
端子に接続され、他方の固定接点が差動増幅器１７の他
方の入力端子に接続される。この場合、切換えスイッチ
１０は、映像信号中の黒レベル期間にのみ、クランプ信
号によって、差動増幅器１７の他方の入力端子側に切換
えられ、それ以外の期間では差動増幅器１７の一方の入
力端子側に切換えられる。又、切換えスイッチ１０が差
動増幅器１７の他方の入力端子側に切換えられていると
きは、入力端子８からの黒基準レベル（０レベル）が差
動増幅器１７の一方の入力端子側に供給される。差動増
幅器１７の出力端子１１及び接地間に、容量がＣのコン
デンサ１８が接続される。ｇｍは、差動増幅器１７のコ
ンダクタンスを示す。この図６Ｃの積分器の時定数Ｔは
Ｔ＝Ｃ／ｇｍとなる。
７の他の例を説明する。この積分器は、差動増幅器１７
及びコンデンサ１８を備えている。入力端子６よりの加
算器５（図６Ａ）の加算出力が、入力端子９よりのクラ
ンプ信号（クランプパルス）によって制御される切換え
スイッチ１０に供給されて切換えられる。切換えスイッ
チ１０の一方の固定接点が差動増幅器１７の一方の入力
端子に接続され、他方の固定接点が差動増幅器１７の他
方の入力端子に接続される。この場合、切換えスイッチ
１０は、映像信号中の黒レベル期間にのみ、クランプ信
号によって、差動増幅器１７の他方の入力端子側に切換
えられ、それ以外の期間では差動増幅器１７の一方の入
力端子側に切換えられる。又、切換えスイッチ１０が差
動増幅器１７の他方の入力端子側に切換えられていると
きは、入力端子８からの黒基準レベル（０レベル）が差
動増幅器１７の一方の入力端子側に供給される。差動増
幅器１７の出力端子１１及び接地間に、容量がＣのコン
デンサ１８が接続される。ｇｍは、差動増幅器１７のコ
ンダクタンスを示す。この図６Ｃの積分器の時定数Ｔは
Ｔ＝Ｃ／ｇｍとなる。
【０００７】差動増幅器１７の出力端子１１及び接地間
に、容量がＣのコンデンサ１８を接続する。尚、図６Ｃ
におけるｇｍは、差動増幅器１７のコンダクタンスを示
す。この積分器の時定数ＴはＴ＝Ｃ／ｇｍとなる。
に、容量がＣのコンデンサ１８を接続する。尚、図６Ｃ
におけるｇｍは、差動増幅器１７のコンダクタンスを示
す。この積分器の時定数ＴはＴ＝Ｃ／ｇｍとなる。
【０００８】次に、図７Ａを参照して、図６Ｃの差動増
幅器１７を具体的に示した積分器の具体例を説明する。
この場合の差動増幅器１７は、バイポーラトランジスタ
にて構成した差動増幅器である。ＮＰＮ形トランジスタ
Ｑ１、Ｑ２の各エミッタ間を抵抗器Ｒ１を通じて互いに
接続すると共に、各エミッタをそれぞれ定電流源ＩＫ
１、ＩＫ２を通じて接地する。Ｑ３、Ｑ４はそれぞれＰ
ＮＰ形トランジスタで、これらトランジスタＱ３、Ｑ４
のうちのトランジスタＱ３のコレクタ・ベース間が直結
されてダイオード構成とされ、両トランジスタＱ３、Ｑ
４の各ベースが互いに接続され、その各エミッタが電源
＋Ｂに接続されて、トランジスタＱ１、Ｑ２の負荷をと
なるカレントミラー回路ＣＭを構成している。トランジ
スタＱ３、Ｑ４の各コレクタは、それぞれトランジスタ
Ｑ１、Ｑ２のコレクタに接続される。
幅器１７を具体的に示した積分器の具体例を説明する。
この場合の差動増幅器１７は、バイポーラトランジスタ
にて構成した差動増幅器である。ＮＰＮ形トランジスタ
Ｑ１、Ｑ２の各エミッタ間を抵抗器Ｒ１を通じて互いに
接続すると共に、各エミッタをそれぞれ定電流源ＩＫ
１、ＩＫ２を通じて接地する。Ｑ３、Ｑ４はそれぞれＰ
ＮＰ形トランジスタで、これらトランジスタＱ３、Ｑ４
のうちのトランジスタＱ３のコレクタ・ベース間が直結
されてダイオード構成とされ、両トランジスタＱ３、Ｑ
４の各ベースが互いに接続され、その各エミッタが電源
＋Ｂに接続されて、トランジスタＱ１、Ｑ２の負荷をと
なるカレントミラー回路ＣＭを構成している。トランジ
スタＱ３、Ｑ４の各コレクタは、それぞれトランジスタ
Ｑ１、Ｑ２のコレクタに接続される。
【０００９】入力端子８からの黒基準電圧（０Ｖ）がト
ランジスタＱ１のベースに供給されると共に、出力端子
６よりの図６の加算器５の加算出力が、オンオフスイッ
チ１０を通じて、トランジスタＱ２のベースに供給され
る。トランジスタＱ２のコレクタから出力端子１１が導
出されると共に、その出力端子１１及び接地間にコンデ
ンサ１８が接続される。図７Ａの差動増幅器１７のコン
ダクタンスｇｍは、ｇｍ≒２／Ｒ１となる。
ランジスタＱ１のベースに供給されると共に、出力端子
６よりの図６の加算器５の加算出力が、オンオフスイッ
チ１０を通じて、トランジスタＱ２のベースに供給され
る。トランジスタＱ２のコレクタから出力端子１１が導
出されると共に、その出力端子１１及び接地間にコンデ
ンサ１８が接続される。図７Ａの差動増幅器１７のコン
ダクタンスｇｍは、ｇｍ≒２／Ｒ１となる。
【００１０】次に、図７Ｂを参照して、図６Ｃの差動増
幅器１７を具体的に示した積分器の具体例を説明する。
この場合の差動増幅器１７は、ＭＯＳ電界効果トランジ
スタ｛ＣＭＯＳ電界効果トランジスタ（相補型ＭＯＳト
ランジスタ）｝にて構成した差動増幅器である。Ｎチャ
ンネル形ＭＯＳトランジスタＱ５、Ｑ６の各ソースが、
互いに接続されると共に、定電流源ＩＫ３を通じて接地
される。Ｑ７、Ｑ８はそれぞれＰチャンネル形ＭＯＳト
ランジスタで、これらトランジスタＱ７、Ｑ８のうちの
トランジスタＱ７のドレイン・ゲート間が直結されてダ
イオード構成とされ、両トランジスタＱ７、Ｑ８の各ゲ
ートが互いに接続され、その各ソースが電源＋Ｂに接続
されて、ＭＯＳトランジスタＱ５、Ｑ６の負荷をとなる
カレントミラー回路ＣＭを構成している。トランジスタ
Ｑ７、Ｑ８の各ドレインは、それぞれトランジスタＱ
５、Ｑ６のドレインに接続される。トランジスタＱ７、
Ｑ５にてＣＭＯＳトランジスタが構成され、トランジス
タＱ８、Ｑ６にてＣＭＯＳトランジスタが構成される。
幅器１７を具体的に示した積分器の具体例を説明する。
この場合の差動増幅器１７は、ＭＯＳ電界効果トランジ
スタ｛ＣＭＯＳ電界効果トランジスタ（相補型ＭＯＳト
ランジスタ）｝にて構成した差動増幅器である。Ｎチャ
ンネル形ＭＯＳトランジスタＱ５、Ｑ６の各ソースが、
互いに接続されると共に、定電流源ＩＫ３を通じて接地
される。Ｑ７、Ｑ８はそれぞれＰチャンネル形ＭＯＳト
ランジスタで、これらトランジスタＱ７、Ｑ８のうちの
トランジスタＱ７のドレイン・ゲート間が直結されてダ
イオード構成とされ、両トランジスタＱ７、Ｑ８の各ゲ
ートが互いに接続され、その各ソースが電源＋Ｂに接続
されて、ＭＯＳトランジスタＱ５、Ｑ６の負荷をとなる
カレントミラー回路ＣＭを構成している。トランジスタ
Ｑ７、Ｑ８の各ドレインは、それぞれトランジスタＱ
５、Ｑ６のドレインに接続される。トランジスタＱ７、
Ｑ５にてＣＭＯＳトランジスタが構成され、トランジス
タＱ８、Ｑ６にてＣＭＯＳトランジスタが構成される。
【００１１】入力端子８からの黒基準電圧（０Ｖ）がト
ランジスタＱ５のゲートに供給されると共に、出力端子
６よりの図６の加算器５の加算出力が、オンオフスイッ
チ１０を通じて、トランジスタＱ６のゲートに供給され
る。トランジスタＱ６のドレインから出力端子１１が導
出されると共に、その出力端子１１及び接地間にコンデ
ンサ１８が接続される。図７Ｂの差動増幅器１７のコン
ダクタンスｇｍは、トランジスタＱ５、Ｑ６の物理的サ
イズ、ゲートバイアス、定電流源ＩＫ３の定電流によっ
て変化するため、一意的には定まらない。設計時にこれ
らの値を決めて、コンダクタンスｇｍを所望の値に設定
する。
ランジスタＱ５のゲートに供給されると共に、出力端子
６よりの図６の加算器５の加算出力が、オンオフスイッ
チ１０を通じて、トランジスタＱ６のゲートに供給され
る。トランジスタＱ６のドレインから出力端子１１が導
出されると共に、その出力端子１１及び接地間にコンデ
ンサ１８が接続される。図７Ｂの差動増幅器１７のコン
ダクタンスｇｍは、トランジスタＱ５、Ｑ６の物理的サ
イズ、ゲートバイアス、定電流源ＩＫ３の定電流によっ
て変化するため、一意的には定まらない。設計時にこれ
らの値を決めて、コンダクタンスｇｍを所望の値に設定
する。
【００１２】次に、図８を参照して、図６Ａの撮像装置
の黒レベル補正回路の従来例の動作を説明する。図８Ａ
にＣＣＤ固体撮像素子１の出力である映像信号の区間を
示し、図８ＢにＣＣＤ固体撮像素子１の出力である映像
信号を示し、その映像信号中の極太の線は黒レベル（黒
レベル期間）を示す。その映像信号の垂直帰線区間に
は、黒ライン（黒画素期間）が含まれている。図８Ｃは
ＡＧＣ回路３のゲインを示す。図８Ｄは入力端子９から
オンオフスイッチ１０に供給される、クランプ信号を示
し、図８Ｂの黒レベル部分に対応したパルスからなる信
号である。図８Ｅは、クランプ出力、即ち、出力端子１
１の出力を示す。
の黒レベル補正回路の従来例の動作を説明する。図８Ａ
にＣＣＤ固体撮像素子１の出力である映像信号の区間を
示し、図８ＢにＣＣＤ固体撮像素子１の出力である映像
信号を示し、その映像信号中の極太の線は黒レベル（黒
レベル期間）を示す。その映像信号の垂直帰線区間に
は、黒ライン（黒画素期間）が含まれている。図８Ｃは
ＡＧＣ回路３のゲインを示す。図８Ｄは入力端子９から
オンオフスイッチ１０に供給される、クランプ信号を示
し、図８Ｂの黒レベル部分に対応したパルスからなる信
号である。図８Ｅは、クランプ出力、即ち、出力端子１
１の出力を示す。
【００１３】さて、ＡＧＣ回路３のゲインが、垂直帰線
区間内で、例えば、ｇ1 からｇ2 （ｇ1 ＜ｇ2 ）に切換
えられる場合を考える。ＣＣＤ固体撮像素子１、相関２
重サンプリング回路２及びＡＧＣ回路３の縦続回路の入
力換算オフセット電圧をＶoff とすると、ゲインがｇ1
のときは、ＡＧＣ回路３の出力側には、Ｖoff ・ｇ1の
オフセット電圧が生じるが、クランプによって積分器７
の出力側に電圧−Ｖoff ・ｇ1 が発生して、このオフセ
ット電圧Ｖoff ・ｇ1 をキャンセルしている。
区間内で、例えば、ｇ1 からｇ2 （ｇ1 ＜ｇ2 ）に切換
えられる場合を考える。ＣＣＤ固体撮像素子１、相関２
重サンプリング回路２及びＡＧＣ回路３の縦続回路の入
力換算オフセット電圧をＶoff とすると、ゲインがｇ1
のときは、ＡＧＣ回路３の出力側には、Ｖoff ・ｇ1の
オフセット電圧が生じるが、クランプによって積分器７
の出力側に電圧−Ｖoff ・ｇ1 が発生して、このオフセ
ット電圧Ｖoff ・ｇ1 をキャンセルしている。
【００１４】次に、ＡＧＣ回路３のゲインがｇ1 からｇ
2 に変化した瞬間、ＡＧＣ回路３の出力側のオフセット
電圧はＶoff ・ｇ2 に変化するが、そのときの積分器７
の出力電圧は−Ｖoff ・ｇ1 のままなので、出力端子１
１には図８Ｅに示す如くＶoff （ｇ2 −ｇ1 ）の黒エラ
ー電圧が発生する。この黒エラー電圧は、積分時定数を
Ｔ、時間をｔとすると、 exp（−ｔ／Ｔ）に従って減少
する。この場合、Ｖoff 、（ｇ2 −ｇ1 ）及びＴの何れ
かが大きいと、黒黒エラーが十分小さくなるまでに、か
なりの時間が掛かり、垂直帰線区間から有効画面（有効
画面区間）に移行した後も黒エラー電圧が残存して、画
面上部の画像に乱れが生じる。
2 に変化した瞬間、ＡＧＣ回路３の出力側のオフセット
電圧はＶoff ・ｇ2 に変化するが、そのときの積分器７
の出力電圧は−Ｖoff ・ｇ1 のままなので、出力端子１
１には図８Ｅに示す如くＶoff （ｇ2 −ｇ1 ）の黒エラ
ー電圧が発生する。この黒エラー電圧は、積分時定数を
Ｔ、時間をｔとすると、 exp（−ｔ／Ｔ）に従って減少
する。この場合、Ｖoff 、（ｇ2 −ｇ1 ）及びＴの何れ
かが大きいと、黒黒エラーが十分小さくなるまでに、か
なりの時間が掛かり、垂直帰線区間から有効画面（有効
画面区間）に移行した後も黒エラー電圧が残存して、画
面上部の画像に乱れが生じる。
【００１５】
【発明が解決しようとする課題】この垂直帰線区間にお
けるＡＧＣ回路によるゲインの切換えによる垂直帰線区
間から有効画面区間への移行の当初における黒エラーの
残存による画像上部の乱れを回避するためには、次に示
す３つの方法が考えられる。
けるＡＧＣ回路によるゲインの切換えによる垂直帰線区
間から有効画面区間への移行の当初における黒エラーの
残存による画像上部の乱れを回避するためには、次に示
す３つの方法が考えられる。
【００１６】第１は、積分時定数Ｔを短くすることであ
る。しかし、この積分時定数Ｔを短くすると、映像信号
に含まれるノイズの折り返しが増加し、画像に横引き状
のノイズが発生する。
る。しかし、この積分時定数Ｔを短くすると、映像信号
に含まれるノイズの折り返しが増加し、画像に横引き状
のノイズが発生する。
【００１７】第２は、ＣＣＤ固体撮像素子１に対するタ
イミング発生回路に工夫を加えて、各フィールドの先頭
から、有効画面区間が始まるまでの間に、黒画素を多く
発生させて、その黒画素に対してクランプを行なうこと
である。これは、装置が複雑になってしまう。
イミング発生回路に工夫を加えて、各フィールドの先頭
から、有効画面区間が始まるまでの間に、黒画素を多く
発生させて、その黒画素に対してクランプを行なうこと
である。これは、装置が複雑になってしまう。
【００１８】第３は、各フィールドの先頭部の光学的黒
ライン（全体）をクランプすることである。これは、Ｃ
ＣＤ固体撮像素子のスミアの影響で、正確な黒補正がで
きない場合がある。
ライン（全体）をクランプすることである。これは、Ｃ
ＣＤ固体撮像素子のスミアの影響で、正確な黒補正がで
きない場合がある。
【００１９】かかる点に鑑み、本発明は、撮像素子より
の、垂直帰線区間に黒画素期間を有する映像信号が供給
されるＡＧＣ回路と、そのＡＧＣ回路からの映像信号中
の黒レベル期間でオンとなるクランプスイッチを通じ
て、差動入力端子の一方の入力端子にＡＧＣ回路よりの
映像信号が供給されると共に、他方の入力端子に黒基準
レベルが供給される積分器とを有し、その積分器の積分
出力がＡＧＣ回路からの映像信号に加算されるようにし
た撮像装置の黒レベル補正回路において、映像信号に含
まれるノイズの折り返しによる画像の横引き状のノイズ
の発生を回避することができ、構成が簡単となり、正確
な黒レベル補正が可能で、映像信号の垂直帰線区間中の
ＡＧＣ回路のゲイン変化による画像の乱れが生じること
のないものを提案しようとするものである。
の、垂直帰線区間に黒画素期間を有する映像信号が供給
されるＡＧＣ回路と、そのＡＧＣ回路からの映像信号中
の黒レベル期間でオンとなるクランプスイッチを通じ
て、差動入力端子の一方の入力端子にＡＧＣ回路よりの
映像信号が供給されると共に、他方の入力端子に黒基準
レベルが供給される積分器とを有し、その積分器の積分
出力がＡＧＣ回路からの映像信号に加算されるようにし
た撮像装置の黒レベル補正回路において、映像信号に含
まれるノイズの折り返しによる画像の横引き状のノイズ
の発生を回避することができ、構成が簡単となり、正確
な黒レベル補正が可能で、映像信号の垂直帰線区間中の
ＡＧＣ回路のゲイン変化による画像の乱れが生じること
のないものを提案しようとするものである。
【００２０】
【課題を解決するための手段】本発明は、撮像素子より
の、垂直帰線区間に黒画素期間を有する映像信号が供給
されるＡＧＣ回路と、そのＡＧＣ回路からの映像信号が
供給される加算器と、その加算器からの映像信号がその
映像信号中の黒レベル期間でオンとなるクランプスイッ
チを通じて、差動入力端子の一方の入力端子に供給され
ると共に、黒基準レベルが差動入力端子の他方の入力端
子に供給される積分器とを有し、その積分器の積分出力
が加算器に供給されてＡＧＣ回路からの映像信号に加算
されるようにした撮像装置の黒レベル補正回路におい
て、映像信号の垂直帰線区間内のＡＧＣ回路におけるゲ
インの切換え後の所定期間では時定数が小さく、それ以
外の期間では時定数が大きくなるように時定数を可変す
る時定数可変手段を、積分器に設けたものである。
の、垂直帰線区間に黒画素期間を有する映像信号が供給
されるＡＧＣ回路と、そのＡＧＣ回路からの映像信号が
供給される加算器と、その加算器からの映像信号がその
映像信号中の黒レベル期間でオンとなるクランプスイッ
チを通じて、差動入力端子の一方の入力端子に供給され
ると共に、黒基準レベルが差動入力端子の他方の入力端
子に供給される積分器とを有し、その積分器の積分出力
が加算器に供給されてＡＧＣ回路からの映像信号に加算
されるようにした撮像装置の黒レベル補正回路におい
て、映像信号の垂直帰線区間内のＡＧＣ回路におけるゲ
インの切換え後の所定期間では時定数が小さく、それ以
外の期間では時定数が大きくなるように時定数を可変す
る時定数可変手段を、積分器に設けたものである。
【００２１】かかる本発明によれば、積分器に設けた時
定数可変手段によって、映像信号の垂直帰線区間内のＡ
ＧＣ回路におけるゲインの切換え後の所定期間では時定
数が小さく、それ以外の期間では時定数が大きくなるよ
うに時定数を可変する。
定数可変手段によって、映像信号の垂直帰線区間内のＡ
ＧＣ回路におけるゲインの切換え後の所定期間では時定
数が小さく、それ以外の期間では時定数が大きくなるよ
うに時定数を可変する。
【００２２】
【発明の実施の形態】第１の本発明は、撮像素子より
の、垂直帰線区間に黒画素期間を有する映像信号が供給
されるＡＧＣ回路と、そのＡＧＣ回路からの映像信号が
供給される加算器と、その加算器からの映像信号がその
映像信号中の黒レベル期間でオンとなるクランプスイッ
チを通じて、差動入力端子の一方の入力端子に供給され
ると共に、黒基準レベルが差動入力端子の他方の入力端
子に供給される積分器とを有し、その積分器の積分出力
が加算器に供給されてＡＧＣ回路からの映像信号に加算
されるようにした撮像装置の黒レベル補正回路におい
て、映像信号の垂直帰線区間内のＡＧＣ回路におけるゲ
インの切換え後の所定期間では時定数が小さく、それ以
外の期間では時定数が大きくなるように時定数を可変す
る時定数可変手段を、積分器に設けたものである。
の、垂直帰線区間に黒画素期間を有する映像信号が供給
されるＡＧＣ回路と、そのＡＧＣ回路からの映像信号が
供給される加算器と、その加算器からの映像信号がその
映像信号中の黒レベル期間でオンとなるクランプスイッ
チを通じて、差動入力端子の一方の入力端子に供給され
ると共に、黒基準レベルが差動入力端子の他方の入力端
子に供給される積分器とを有し、その積分器の積分出力
が加算器に供給されてＡＧＣ回路からの映像信号に加算
されるようにした撮像装置の黒レベル補正回路におい
て、映像信号の垂直帰線区間内のＡＧＣ回路におけるゲ
インの切換え後の所定期間では時定数が小さく、それ以
外の期間では時定数が大きくなるように時定数を可変す
る時定数可変手段を、積分器に設けたものである。
【００２３】第２の本発明は、第１の本発明の撮像装置
の黒レベル補正回路において、演算増幅器の反転入力端
子及び出力端子間にコンデンサを接続し、演算増幅器の
反転入力端子に直列に第１の抵抗器を接続すると共に、
非反転入力端子に直列に第２の抵抗器を接続して積分器
を構成し、加算器よりの映像信号をクランプスイッチ及
び第１の抵抗器の直列回路を通じて、演算増幅器の反転
入力端子に供給すると共に、黒基準レベルを第２の抵抗
器を通じて演算増幅器の非反転入力端子に供給するよう
になし、第２の抵抗器を、映像信号の垂直帰線区間内の
ＡＧＣ回路におけるゲインの切換え後の所定期間では低
抵抗となり、それ以外の期間では高抵抗となる可変抵抗
器にて構成したものである。
の黒レベル補正回路において、演算増幅器の反転入力端
子及び出力端子間にコンデンサを接続し、演算増幅器の
反転入力端子に直列に第１の抵抗器を接続すると共に、
非反転入力端子に直列に第２の抵抗器を接続して積分器
を構成し、加算器よりの映像信号をクランプスイッチ及
び第１の抵抗器の直列回路を通じて、演算増幅器の反転
入力端子に供給すると共に、黒基準レベルを第２の抵抗
器を通じて演算増幅器の非反転入力端子に供給するよう
になし、第２の抵抗器を、映像信号の垂直帰線区間内の
ＡＧＣ回路におけるゲインの切換え後の所定期間では低
抵抗となり、それ以外の期間では高抵抗となる可変抵抗
器にて構成したものである。
【００２４】第３の本発明は、第１の本発明の撮像装置
の黒レベル補正回路において、差動増幅器の出力端子に
並列にコンデンサを接続して積分器を構成し、加算器よ
りの映像信号をクランプスイッチを通じて、差動増幅器
の差動入力端子のうちの一方の入力端子に供給すると共
に、黒基準レベルを差動入力端子のうちの他方の入力端
子に供給するようになし、差動増幅器を第１の差動増幅
器とし、その第１の差動増幅器に対し選択的に並列接続
される第２の差動増幅器を設け、加算器よりの映像信号
をクランプスイッチを通じて、第２の差動増幅器の差動
入力端子のうちの一方の入力端子に供給すると共に、黒
基準レベルを第２の差動増幅器の差動入力端子のうちの
他方の入力端子に供給するようになし、映像信号の垂直
帰線区間内のＡＧＣ回路におけるゲインの切換え後の所
定期間では、第２の差動増幅器を第１の差動増幅器に並
列接続すると共に、それ以外の期間では第２の差動増幅
器を第１の差動増幅器から切り離すようにしたものであ
る。
の黒レベル補正回路において、差動増幅器の出力端子に
並列にコンデンサを接続して積分器を構成し、加算器よ
りの映像信号をクランプスイッチを通じて、差動増幅器
の差動入力端子のうちの一方の入力端子に供給すると共
に、黒基準レベルを差動入力端子のうちの他方の入力端
子に供給するようになし、差動増幅器を第１の差動増幅
器とし、その第１の差動増幅器に対し選択的に並列接続
される第２の差動増幅器を設け、加算器よりの映像信号
をクランプスイッチを通じて、第２の差動増幅器の差動
入力端子のうちの一方の入力端子に供給すると共に、黒
基準レベルを第２の差動増幅器の差動入力端子のうちの
他方の入力端子に供給するようになし、映像信号の垂直
帰線区間内のＡＧＣ回路におけるゲインの切換え後の所
定期間では、第２の差動増幅器を第１の差動増幅器に並
列接続すると共に、それ以外の期間では第２の差動増幅
器を第１の差動増幅器から切り離すようにしたものであ
る。
【００２５】〔実施の形態の具体例〕以下に、図面を参
照して、本発明の実施の形態の具体例を詳細に説明す
る。先ず、図１Ａを参照して、具体例の撮像装置の黒レ
ベル補正回路を説明する。固体撮像素子｛ここでは、Ｃ
ＣＤ( Charge Coupled Device)撮像素子）｝よりの映像
信号（カラー映像信号、又は、モノクローム映像信号）
を相関２重サンプリング（ＣＤＳ）回路２に供給する。
この相関２重サンプリング回路２は、ＣＣＤ固体撮像素
子１からの映像信号中の低帯域ノイズ（１／ｆノイズ及
びリセットノイズを含む）を除去するための信号サンプ
リング回路で、ＣＣＤ固体撮像素子１からの映像信号の
波形のリセット部及びデータ部をサンプリングし、それ
らの位相を合わせた後、減算する処理を行なう。
照して、本発明の実施の形態の具体例を詳細に説明す
る。先ず、図１Ａを参照して、具体例の撮像装置の黒レ
ベル補正回路を説明する。固体撮像素子｛ここでは、Ｃ
ＣＤ( Charge Coupled Device)撮像素子）｝よりの映像
信号（カラー映像信号、又は、モノクローム映像信号）
を相関２重サンプリング（ＣＤＳ）回路２に供給する。
この相関２重サンプリング回路２は、ＣＣＤ固体撮像素
子１からの映像信号中の低帯域ノイズ（１／ｆノイズ及
びリセットノイズを含む）を除去するための信号サンプ
リング回路で、ＣＣＤ固体撮像素子１からの映像信号の
波形のリセット部及びデータ部をサンプリングし、それ
らの位相を合わせた後、減算する処理を行なう。
【００２６】相関２重サンプリング回路２よりのサンプ
リングされた映像信号を、ＡＧＣ（自動利得制御）回路
３を通じて加算器５に供給する。このＡＧＣ回路３に
は、入力端子４から、ゲイン制御信号ＧＣＳが供給され
て、そのゲインが調整される。６は加算器５の加算出力
が得られる出力端子である。
リングされた映像信号を、ＡＧＣ（自動利得制御）回路
３を通じて加算器５に供給する。このＡＧＣ回路３に
は、入力端子４から、ゲイン制御信号ＧＣＳが供給され
て、そのゲインが調整される。６は加算器５の加算出力
が得られる出力端子である。
【００２７】７は積分器で、その非反転入力端子に、入
力端子８からの黒基準電圧（０Ｖ）が供給されると共
に、その反転入力端子に、出力端子６に得られる加算器
５の加算出力が、入力端子９よりのクランプ信号（クラ
ンプパルス）によって、映像信号中の黒レベル期間にお
いて一時的にオンになるオンオフスイッチ１０を通じて
供給される。そして、積分器７の積分出力の得られる出
力端子１１よりの積分出力が加算器５に供給されて、Ａ
ＧＣ回路３よりの撮像信号に加算される。
力端子８からの黒基準電圧（０Ｖ）が供給されると共
に、その反転入力端子に、出力端子６に得られる加算器
５の加算出力が、入力端子９よりのクランプ信号（クラ
ンプパルス）によって、映像信号中の黒レベル期間にお
いて一時的にオンになるオンオフスイッチ１０を通じて
供給される。そして、積分器７の積分出力の得られる出
力端子１１よりの積分出力が加算器５に供給されて、Ａ
ＧＣ回路３よりの撮像信号に加算される。
【００２８】そして、映像信号の垂直帰線区間内のＡＧ
Ｃ回路３におけるゲインの切換え後の所定期間では時定
数が小さく、それ以外の期間では時定数が大きくなるよ
うに時定数を可変する時定数可変手段を、積分器７に設
ける。
Ｃ回路３におけるゲインの切換え後の所定期間では時定
数が小さく、それ以外の期間では時定数が大きくなるよ
うに時定数を可変する時定数可変手段を、積分器７に設
ける。
【００２９】次に、図１Ｂを参照して、図１Ａの積分器
７の一例を説明する。この積分器は演算増幅器１２及び
コンデンサ１３を備えている。入力端子８からの黒基準
電圧（０Ｖ）を抵抗器（その抵抗値をＲとする）１５を
通じて、演算増幅器１２の非反転入力端子に供給するよ
うにする。出力端子６よりの加算出力を、オンオフスイ
ッチ１０及び抵抗器（抵抗器１５と同じ抵抗値Ｒの抵抗
器）の直列回路１４を通じて、演算増幅器１２の反転入
力端子に供給するようにする。演算増幅器１２の出力端
子及び反転入力端子間に、容量がＣのコンデンサ１３を
接続する。演算増幅器１２の出力端子を出力端子１１に
接続する。演算増幅器１２の非反転入力端子をコンデン
サ１６を通じて接地する。
７の一例を説明する。この積分器は演算増幅器１２及び
コンデンサ１３を備えている。入力端子８からの黒基準
電圧（０Ｖ）を抵抗器（その抵抗値をＲとする）１５を
通じて、演算増幅器１２の非反転入力端子に供給するよ
うにする。出力端子６よりの加算出力を、オンオフスイ
ッチ１０及び抵抗器（抵抗器１５と同じ抵抗値Ｒの抵抗
器）の直列回路１４を通じて、演算増幅器１２の反転入
力端子に供給するようにする。演算増幅器１２の出力端
子及び反転入力端子間に、容量がＣのコンデンサ１３を
接続する。演算増幅器１２の出力端子を出力端子１１に
接続する。演算増幅器１２の非反転入力端子をコンデン
サ１６を通じて接地する。
【００３０】そして、抵抗器（その抵抗値をＲ′とす
る）２０及びオンオフスイッチ２１の直列回路を、抵抗
器１５に対し並列接続して、時定数可変手段を構成す
る。この時定数可変手段では、映像信号の垂直帰線区間
内のＡＧＣ回路３におけるゲインの切換え後の所定期間
では、スイッチ２１をオンにして、積分器の時定数が小
さくなるようにし、それ以外の期間では、スイッチ２１
をオフにして、積分器の時定数が大きくなるようにす
る。
る）２０及びオンオフスイッチ２１の直列回路を、抵抗
器１５に対し並列接続して、時定数可変手段を構成す
る。この時定数可変手段では、映像信号の垂直帰線区間
内のＡＧＣ回路３におけるゲインの切換え後の所定期間
では、スイッチ２１をオンにして、積分器の時定数が小
さくなるようにし、それ以外の期間では、スイッチ２１
をオフにして、積分器の時定数が大きくなるようにす
る。
【００３１】この図１Ｂの積分器の積分時定数Ｔは、上
述したように抵抗器１５の抵抗値をＲ、抵抗器２０の抵
抗値をＲ′とすると、スイッチ２１がオンのときは、 Ｔ＝Ｃ・Ｒ・Ｒ′／（Ｒ＋Ｒ′） となり、スイッチ２１がオフのときは、 Ｔ＝Ｃ・Ｒ となる。
述したように抵抗器１５の抵抗値をＲ、抵抗器２０の抵
抗値をＲ′とすると、スイッチ２１がオンのときは、 Ｔ＝Ｃ・Ｒ・Ｒ′／（Ｒ＋Ｒ′） となり、スイッチ２１がオフのときは、 Ｔ＝Ｃ・Ｒ となる。
【００３２】次に、図１Ａの積分器７の他の例を、図２
を参照して説明する。この積分器は、差動増幅器１７及
びコンデンサ１８を備えている。入力端子８からの黒基
準電圧（０Ｖ）を、差動増幅器１７の差動入力端子の内
の一方の入力端子に供給すると共に、出力端子６よりの
加算器５の加算出力を、オンオフスイッチ１０を通じ
て、差動増幅器１７の他方の入力端子に供給する。差動
増幅器１７の出力端子１１及び接地間に、容量がＣのコ
ンデンサ１８を接続する。
を参照して説明する。この積分器は、差動増幅器１７及
びコンデンサ１８を備えている。入力端子８からの黒基
準電圧（０Ｖ）を、差動増幅器１７の差動入力端子の内
の一方の入力端子に供給すると共に、出力端子６よりの
加算器５の加算出力を、オンオフスイッチ１０を通じ
て、差動増幅器１７の他方の入力端子に供給する。差動
増幅器１７の出力端子１１及び接地間に、容量がＣのコ
ンデンサ１８を接続する。
【００３３】そして、差動増幅器１７に対し、別の差動
増幅器１７′をオンオフスイッチ２１を通じて並列接続
する。入力端子８からの黒基準電圧（０Ｖ）を、差動増
幅器１７′の差動入力端子の内の一方の入力端子に供給
すると共に、出力端子６よりの加算器５の加算出力を、
オンオフスイッチ１０を通じて、差動増幅器１７′の他
方の入力端子に供給する。差動増幅器１７′の出力端子
を、オンオフスイッチ２１を通じて、出力端子１１に接
続する。
増幅器１７′をオンオフスイッチ２１を通じて並列接続
する。入力端子８からの黒基準電圧（０Ｖ）を、差動増
幅器１７′の差動入力端子の内の一方の入力端子に供給
すると共に、出力端子６よりの加算器５の加算出力を、
オンオフスイッチ１０を通じて、差動増幅器１７′の他
方の入力端子に供給する。差動増幅器１７′の出力端子
を、オンオフスイッチ２１を通じて、出力端子１１に接
続する。
【００３４】この図２の積分器の積分時定数Ｔは、差動
増幅器１７、１７′のコンダクタンスをそれぞれｇｍ、
ｇｍ′とすると、スイッチ２１がオンのときは、 Ｔ＝Ｃ／（ｇｍ＋ｇｍ′） となり、スイッチ２１がオフのときは、 Ｔ＝Ｃ／ｇｍ となる。
増幅器１７、１７′のコンダクタンスをそれぞれｇｍ、
ｇｍ′とすると、スイッチ２１がオンのときは、 Ｔ＝Ｃ／（ｇｍ＋ｇｍ′） となり、スイッチ２１がオフのときは、 Ｔ＝Ｃ／ｇｍ となる。
【００３５】次に、図３を参照して、図２の差動増幅器
１７、１７′を具体的に示した積分器の具体例を説明す
る。この場合の差動増幅器１７、１７′は、バイポーラ
トランジスタにて構成した差動増幅器である。差動増幅
器１７、１７′は次のように構成される。ＮＰＮ形トラ
ンジスタＱ１、Ｑ２の各エミッタ間を抵抗器Ｒ１（差動
増幅器１７の場合）、Ｒ２（差動増幅器１７′の場合）
を通じて互いに接続すると共に、その各エミッタをそれ
ぞれ定電流源ＩＫ１、ＩＫ２を通じて接地する。Ｑ３、
Ｑ４はそれぞれＰＮＰ形トランジスタで、これらトラン
ジスタＱ３、Ｑ４のうちのトランジスタＱ３のコレクタ
・ベース間が直結されてダイオード構成とされ、両トラ
ンジスタＱ３、Ｑ４の各ベースが互いに接続され、その
各エミッタが電源＋Ｂに接続されて、トランジスタＱ
１、Ｑ２の負荷をとなるカレントミラー回路ＣＭを構成
している。トランジスタＱ３、Ｑ４の各コレクタは、そ
れぞれトランジスタＱ１、Ｑ２のコレクタに接続され
る。
１７、１７′を具体的に示した積分器の具体例を説明す
る。この場合の差動増幅器１７、１７′は、バイポーラ
トランジスタにて構成した差動増幅器である。差動増幅
器１７、１７′は次のように構成される。ＮＰＮ形トラ
ンジスタＱ１、Ｑ２の各エミッタ間を抵抗器Ｒ１（差動
増幅器１７の場合）、Ｒ２（差動増幅器１７′の場合）
を通じて互いに接続すると共に、その各エミッタをそれ
ぞれ定電流源ＩＫ１、ＩＫ２を通じて接地する。Ｑ３、
Ｑ４はそれぞれＰＮＰ形トランジスタで、これらトラン
ジスタＱ３、Ｑ４のうちのトランジスタＱ３のコレクタ
・ベース間が直結されてダイオード構成とされ、両トラ
ンジスタＱ３、Ｑ４の各ベースが互いに接続され、その
各エミッタが電源＋Ｂに接続されて、トランジスタＱ
１、Ｑ２の負荷をとなるカレントミラー回路ＣＭを構成
している。トランジスタＱ３、Ｑ４の各コレクタは、そ
れぞれトランジスタＱ１、Ｑ２のコレクタに接続され
る。
【００３６】入力端子８からの黒基準電圧（０Ｖ）が、
差動増幅器１７、１７′のトランジスタＱ１のベースに
供給されると共に、出力端子６よりの図１の加算器５の
加算出力が、クランプスイッチ（オンオフスイッチ）１
０を通じて、差動増幅器１７、１７′のトランジスタＱ
２のベースに供給される。差動増幅器１７のトランジス
タＱ２のコレクタから出力端子１１が導出されると共
に、その出力端子１１及び接地間にコンデンサ１８が接
続される。そして、差動増幅器１７′のトランジスタＱ
２のコレクタが、オンオフスイッチ２１を通じて、出力
端子１１に接続される。
差動増幅器１７、１７′のトランジスタＱ１のベースに
供給されると共に、出力端子６よりの図１の加算器５の
加算出力が、クランプスイッチ（オンオフスイッチ）１
０を通じて、差動増幅器１７、１７′のトランジスタＱ
２のベースに供給される。差動増幅器１７のトランジス
タＱ２のコレクタから出力端子１１が導出されると共
に、その出力端子１１及び接地間にコンデンサ１８が接
続される。そして、差動増幅器１７′のトランジスタＱ
２のコレクタが、オンオフスイッチ２１を通じて、出力
端子１１に接続される。
【００３７】コンデンサ１８の容量をＣ、抵抗器Ｒ１、
Ｒ２の抵抗値をそれぞれＲ１、Ｒ２とすると、この図３
の積分器の積分時定数Ｔは、スイッチ２１がオフのとき
は、Ｔ≒ＣＲ１／２となり、スイッチ２１がオンのとき
は、Ｔ≒ＣＲ１Ｒ２／（Ｒ１＋Ｒ２）になる。
Ｒ２の抵抗値をそれぞれＲ１、Ｒ２とすると、この図３
の積分器の積分時定数Ｔは、スイッチ２１がオフのとき
は、Ｔ≒ＣＲ１／２となり、スイッチ２１がオンのとき
は、Ｔ≒ＣＲ１Ｒ２／（Ｒ１＋Ｒ２）になる。
【００３８】次に、図４を参照して、図２の差動増幅器
１７、１７′を具体的に示した積分器の具体例を説明す
る。この場合の差動増幅器１７、１７′は、ＭＯＳ電界
効果トランジスタ（ＣＭＯＳトランジスタ）にて構成し
た差動増幅器である。差動増幅器１７、１７′は次のよ
うに構成される。Ｎチャンネル形ＭＯＳトランジスタＱ
５、Ｑ６の各ソースが、互いに接続されると共に、定電
流源ＩＫ３を通じて接地される。Ｑ７、Ｑ８はそれぞれ
Ｐチャンネル形ＭＯＳトランジスタで、これらトランジ
スタＱ７、Ｑ８のうちのトランジスタＱ７のドレイン・
ゲート間が直結されてダイオード構成とされ、両トラン
ジスタＱ７、Ｑ８の各ゲートが互いに接続され、その各
ソースが電源＋Ｂに接続されて、ＭＯＳトランジスタＱ
５、Ｑ６の負荷をとなるカレントミラー回路ＣＭを構成
している。トランジスタＱ７、Ｑ８の各ドレインは、そ
れぞれトランジスタＱ５、Ｑ６のドレインに接続され
る。トランジスタＱ７、Ｑ５にてＣＭＯＳトランジスタ
が構成され、トランジスタＱ８、Ｑ６にて、ＣＭＯＳト
ランジスタが構成される。
１７、１７′を具体的に示した積分器の具体例を説明す
る。この場合の差動増幅器１７、１７′は、ＭＯＳ電界
効果トランジスタ（ＣＭＯＳトランジスタ）にて構成し
た差動増幅器である。差動増幅器１７、１７′は次のよ
うに構成される。Ｎチャンネル形ＭＯＳトランジスタＱ
５、Ｑ６の各ソースが、互いに接続されると共に、定電
流源ＩＫ３を通じて接地される。Ｑ７、Ｑ８はそれぞれ
Ｐチャンネル形ＭＯＳトランジスタで、これらトランジ
スタＱ７、Ｑ８のうちのトランジスタＱ７のドレイン・
ゲート間が直結されてダイオード構成とされ、両トラン
ジスタＱ７、Ｑ８の各ゲートが互いに接続され、その各
ソースが電源＋Ｂに接続されて、ＭＯＳトランジスタＱ
５、Ｑ６の負荷をとなるカレントミラー回路ＣＭを構成
している。トランジスタＱ７、Ｑ８の各ドレインは、そ
れぞれトランジスタＱ５、Ｑ６のドレインに接続され
る。トランジスタＱ７、Ｑ５にてＣＭＯＳトランジスタ
が構成され、トランジスタＱ８、Ｑ６にて、ＣＭＯＳト
ランジスタが構成される。
【００３９】入力端子８からの黒基準電圧（０Ｖ）が、
差動増幅器１７、１７′のトランジスタＱ５のゲートに
供給されると共に、出力端子６よりの図１の加算器５の
加算出力が、オンオフスイッチ１０を通じて、トランジ
スタＱ６のゲートに供給される。差動増幅器１７のトラ
ンジスタＱ６のドレインから出力端子１１が導出される
と共に、その出力端子１１及び接地間にコンデンサ１８
が接続される。差動増幅器１７′のトランジスタＱ６の
ドレインが、オンオフスイッチ２１を通じて、出力端子
１１に接続される。
差動増幅器１７、１７′のトランジスタＱ５のゲートに
供給されると共に、出力端子６よりの図１の加算器５の
加算出力が、オンオフスイッチ１０を通じて、トランジ
スタＱ６のゲートに供給される。差動増幅器１７のトラ
ンジスタＱ６のドレインから出力端子１１が導出される
と共に、その出力端子１１及び接地間にコンデンサ１８
が接続される。差動増幅器１７′のトランジスタＱ６の
ドレインが、オンオフスイッチ２１を通じて、出力端子
１１に接続される。
【００４０】次に、図５を参照して、図１Ａの撮像装置
の黒レベル補正回路の具体例の動作を説明する。図５Ａ
にＣＣＤ固体撮像素子１の出力である映像信号の区間を
示し、図５ＢにＣＣＤ固体撮像素子１の出力である映像
信号を示し、その映像信号中の極太の線は黒レベル（黒
レベル期間）を示す。その映像信号の垂直帰線区間に
は、黒ライン（黒画素期間）が含まれている。図５Ｃは
ＡＧＣ回路３のゲインを示す。図５Ｄは入力端子９から
オンオフスイッチ１０に供給される、クランプ信号を示
し、図５Ｂの黒レベル部分に対応したパルスからなる信
号である。図５Ｅは、積分器７の引き込み信号を示す。
図５Ｆは、クランプ出力、即ち、出力端子１１の出力を
示す。
の黒レベル補正回路の具体例の動作を説明する。図５Ａ
にＣＣＤ固体撮像素子１の出力である映像信号の区間を
示し、図５ＢにＣＣＤ固体撮像素子１の出力である映像
信号を示し、その映像信号中の極太の線は黒レベル（黒
レベル期間）を示す。その映像信号の垂直帰線区間に
は、黒ライン（黒画素期間）が含まれている。図５Ｃは
ＡＧＣ回路３のゲインを示す。図５Ｄは入力端子９から
オンオフスイッチ１０に供給される、クランプ信号を示
し、図５Ｂの黒レベル部分に対応したパルスからなる信
号である。図５Ｅは、積分器７の引き込み信号を示す。
図５Ｆは、クランプ出力、即ち、出力端子１１の出力を
示す。
【００４１】さて、ＡＧＣ回路３のゲインが、垂直帰線
区間内で、例えば、ｇ1 からｇ2 （ｇ1 ＜ｇ2 ）に切換
えられる場合を考える。ＣＣＤ固体撮像素子１、相関２
重サンプリング回路２及びＡＧＣ回路３の縦続回路の入
力換算オフセット電圧をＶoff とすると、ゲインがｇ1
のときは、ＡＧＣ回路３の出力側には、Ｖoff ・ｇ1の
オフセット電圧が生じるが、クランプによって積分器７
の出力側に電圧−Ｖoff ・ｇ1 が発生して、このオフセ
ット電圧Ｖoff ・ｇ1 をキャンセルしている。
区間内で、例えば、ｇ1 からｇ2 （ｇ1 ＜ｇ2 ）に切換
えられる場合を考える。ＣＣＤ固体撮像素子１、相関２
重サンプリング回路２及びＡＧＣ回路３の縦続回路の入
力換算オフセット電圧をＶoff とすると、ゲインがｇ1
のときは、ＡＧＣ回路３の出力側には、Ｖoff ・ｇ1の
オフセット電圧が生じるが、クランプによって積分器７
の出力側に電圧−Ｖoff ・ｇ1 が発生して、このオフセ
ット電圧Ｖoff ・ｇ1 をキャンセルしている。
【００４２】次に、ＡＧＣ回路３のゲインがｇ1 からｇ
2 に変化した瞬間、ＡＧＣ回路３の出力側のオフセット
電圧はＶoff ・ｇ2 に変化するが、そのときの積分器７
の出力電圧は−Ｖoff ・ｇ1 のままなので、出力端子１
１には図５Ｆに示す如くＶoff （ｇ2 −ｇ1 ）の黒エラ
ー電圧が発生する。この黒エラー電圧は、積分時定数を
Ｔ、時間をｔとすると、 exp（−ｔ／Ｔ）に従って減少
する。この場合、積分器７の時定数Ｔは、通常は長い時
定数、即ち、Ｔ＝Ｒ・Ｃ、又は、Ｔ＝Ｃ／ｇｍであるた
め、図５Ｅの引き込み信号は通常速度であるが、ＡＧＣ
回路３のゲインがｇ1 からｇ2 に変化した後の所定期間
中、積分器７の時定数Ｔは、短く、即ち、Ｔ＝Ｃ・Ｒ・
Ｒ′（Ｒ＋Ｒ′）、又は、Ｔ＝Ｃ／（ｇｍ＋ｇｍ′）と
なるため、図５Ｅの引き込み信号は、高速となる。この
ため、図５Ｆに示す如くＶoff （ｇ2 −ｇ1 ）の黒エラ
ー電圧は、速やかに０Ｖとなり、垂直帰線区間から有効
画面（有効画面区間）に移行したときは、エラー電圧は
既になくなっているので、画像の上部が乱れるおそれは
ない。又、ＡＧＣ回路３のゲインがｇ1 からｇ2 に変化
した後の所定期間を過ぎれば、積分器７の時定数Ｔは、
元の長い時定数、即ち、Ｔ＝Ｒ・Ｃ、又は、Ｔ＝Ｃ／ｇ
ｍに戻される。
2 に変化した瞬間、ＡＧＣ回路３の出力側のオフセット
電圧はＶoff ・ｇ2 に変化するが、そのときの積分器７
の出力電圧は−Ｖoff ・ｇ1 のままなので、出力端子１
１には図５Ｆに示す如くＶoff （ｇ2 −ｇ1 ）の黒エラ
ー電圧が発生する。この黒エラー電圧は、積分時定数を
Ｔ、時間をｔとすると、 exp（−ｔ／Ｔ）に従って減少
する。この場合、積分器７の時定数Ｔは、通常は長い時
定数、即ち、Ｔ＝Ｒ・Ｃ、又は、Ｔ＝Ｃ／ｇｍであるた
め、図５Ｅの引き込み信号は通常速度であるが、ＡＧＣ
回路３のゲインがｇ1 からｇ2 に変化した後の所定期間
中、積分器７の時定数Ｔは、短く、即ち、Ｔ＝Ｃ・Ｒ・
Ｒ′（Ｒ＋Ｒ′）、又は、Ｔ＝Ｃ／（ｇｍ＋ｇｍ′）と
なるため、図５Ｅの引き込み信号は、高速となる。この
ため、図５Ｆに示す如くＶoff （ｇ2 −ｇ1 ）の黒エラ
ー電圧は、速やかに０Ｖとなり、垂直帰線区間から有効
画面（有効画面区間）に移行したときは、エラー電圧は
既になくなっているので、画像の上部が乱れるおそれは
ない。又、ＡＧＣ回路３のゲインがｇ1 からｇ2 に変化
した後の所定期間を過ぎれば、積分器７の時定数Ｔは、
元の長い時定数、即ち、Ｔ＝Ｒ・Ｃ、又は、Ｔ＝Ｃ／ｇ
ｍに戻される。
【００４３】上述の積分器の時定数を切換えるためのオ
ンオフスイッチ２１（図１Ｂ、図２、図３及び図４）を
制御する制御信号発生手段（回路）は、例えば、リセッ
ト付きカウンタにて構成することができる。この制御信
号発生手段は、図１のサンプリング回路２やＡＧＣ回路
３の他に、固体撮像素子１用のタイミング信号発生手
段、画像処理用ＤＳＰ（デジタル・シグナル・プロセッ
サ）、固体撮像素子１制御用のマイクロプロセッサ等の
いずれかの中に設けることができ、又、独立の回路とし
て撮像装置内に設けることもできる。
ンオフスイッチ２１（図１Ｂ、図２、図３及び図４）を
制御する制御信号発生手段（回路）は、例えば、リセッ
ト付きカウンタにて構成することができる。この制御信
号発生手段は、図１のサンプリング回路２やＡＧＣ回路
３の他に、固体撮像素子１用のタイミング信号発生手
段、画像処理用ＤＳＰ（デジタル・シグナル・プロセッ
サ）、固体撮像素子１制御用のマイクロプロセッサ等の
いずれかの中に設けることができ、又、独立の回路とし
て撮像装置内に設けることもできる。
【００４４】尚、サンプリング回路２及びＡＧＣ回路３
をリニアＣＭＯＳの半導体集積回路で構成した場合、バ
イポーラトランジスタからなる半導体集積回路で構成す
る場合に比べて、上述のオフセット電圧が高くなるの
で、上述した撮像装置の黒レベル補正回路を、リニアＣ
ＭＯＳの半導体集積回路で構成したサンプリング回路２
及びＡＧＣ回路３を有する撮像装置に適用した場合、頗
る好適である。
をリニアＣＭＯＳの半導体集積回路で構成した場合、バ
イポーラトランジスタからなる半導体集積回路で構成す
る場合に比べて、上述のオフセット電圧が高くなるの
で、上述した撮像装置の黒レベル補正回路を、リニアＣ
ＭＯＳの半導体集積回路で構成したサンプリング回路２
及びＡＧＣ回路３を有する撮像装置に適用した場合、頗
る好適である。
【００４５】撮像素子は、固体撮像素子に限らず、撮像
管であっても良い。固体撮像素子の場合、ＣＣＤ撮像素
子に限らず、ＭＯＳ撮像素子であっても良い。
管であっても良い。固体撮像素子の場合、ＣＣＤ撮像素
子に限らず、ＭＯＳ撮像素子であっても良い。
【００４６】
【発明の効果】第１の本発明によれば、撮像素子より
の、垂直帰線区間に黒画素期間を有する映像信号が供給
されるＡＧＣ回路と、そのＡＧＣ回路からの映像信号が
供給される加算器と、その加算器からの映像信号がその
映像信号中の黒レベル期間でオンとなるクランプスイッ
チを通じて、差動入力端子の一方の入力端子に供給され
ると共に、黒基準レベルが差動入力端子の他方の入力端
子に供給される積分器とを有し、その積分器の積分出力
が加算器に供給されてＡＧＣ回路からの映像信号に加算
されるようにした撮像装置の黒レベル補正回路におい
て、映像信号の垂直帰線区間内のＡＧＣ回路におけるゲ
インの切換え後の所定期間では時定数が小さく、それ以
外の期間では時定数が大きくなるように時定数を可変す
る時定数可変手段を、積分器に設けたので、映像信号に
含まれるノイズの折り返しによる画像の横引き状のノイ
ズの発生を回避することができ、構成が簡単となり、正
確な黒レベル補正が可能で、映像信号の垂直帰線区間中
のＡＧＣ回路のゲイン変化による画像の乱れが生じるこ
とがなく、しかも、映像信号の各フィールドの先頭部の
光学的黒ラインがクランプされて、ＣＣＤ固体撮像素子
のスミアの影響で、正確な黒補正ができなくなるおそれ
はなく、高精度に黒レベルを補正することのできる撮像
装置の黒レベル補正回路を得ることができる。
の、垂直帰線区間に黒画素期間を有する映像信号が供給
されるＡＧＣ回路と、そのＡＧＣ回路からの映像信号が
供給される加算器と、その加算器からの映像信号がその
映像信号中の黒レベル期間でオンとなるクランプスイッ
チを通じて、差動入力端子の一方の入力端子に供給され
ると共に、黒基準レベルが差動入力端子の他方の入力端
子に供給される積分器とを有し、その積分器の積分出力
が加算器に供給されてＡＧＣ回路からの映像信号に加算
されるようにした撮像装置の黒レベル補正回路におい
て、映像信号の垂直帰線区間内のＡＧＣ回路におけるゲ
インの切換え後の所定期間では時定数が小さく、それ以
外の期間では時定数が大きくなるように時定数を可変す
る時定数可変手段を、積分器に設けたので、映像信号に
含まれるノイズの折り返しによる画像の横引き状のノイ
ズの発生を回避することができ、構成が簡単となり、正
確な黒レベル補正が可能で、映像信号の垂直帰線区間中
のＡＧＣ回路のゲイン変化による画像の乱れが生じるこ
とがなく、しかも、映像信号の各フィールドの先頭部の
光学的黒ラインがクランプされて、ＣＣＤ固体撮像素子
のスミアの影響で、正確な黒補正ができなくなるおそれ
はなく、高精度に黒レベルを補正することのできる撮像
装置の黒レベル補正回路を得ることができる。
【００４７】第２の本発明によれば、第１の本発明の撮
像装置の黒レベル補正回路において、演算増幅器の反転
入力端子及び出力端子間にコンデンサを接続し、演算増
幅器の反転入力端子に直列に第１の抵抗器を接続すると
共に、非反転入力端子に直列に第２の抵抗器を接続して
積分器を構成し、加算器よりの映像信号をクランプスイ
ッチ及び第１の抵抗器の直列回路を通じて、演算増幅器
の反転入力端子に供給すると共に、黒基準レベルを第２
の抵抗器を通じて演算増幅器の非反転入力端子に供給す
るようになし、第２の抵抗器を、映像信号の垂直帰線区
間内のＡＧＣ回路におけるゲインの切換え後の所定期間
では低抵抗となり、それ以外の期間では高抵抗となる可
変抵抗器にて構成したので、第１の本発明と同様の効果
が得られる。
像装置の黒レベル補正回路において、演算増幅器の反転
入力端子及び出力端子間にコンデンサを接続し、演算増
幅器の反転入力端子に直列に第１の抵抗器を接続すると
共に、非反転入力端子に直列に第２の抵抗器を接続して
積分器を構成し、加算器よりの映像信号をクランプスイ
ッチ及び第１の抵抗器の直列回路を通じて、演算増幅器
の反転入力端子に供給すると共に、黒基準レベルを第２
の抵抗器を通じて演算増幅器の非反転入力端子に供給す
るようになし、第２の抵抗器を、映像信号の垂直帰線区
間内のＡＧＣ回路におけるゲインの切換え後の所定期間
では低抵抗となり、それ以外の期間では高抵抗となる可
変抵抗器にて構成したので、第１の本発明と同様の効果
が得られる。
【００４８】第３の本発明によれば、第１の本発明の撮
像装置の黒レベル補正回路において、差動増幅器の出力
端子に並列にコンデンサを接続して積分器を構成し、加
算器よりの映像信号をクランプスイッチを通じて、差動
増幅器の差動入力端子のうちの一方の入力端子に供給す
ると共に、黒基準レベルを差動入力端子のうちの他方の
入力端子に供給するようになし、差動増幅器を第１の差
動増幅器とし、その第１の差動増幅器に対し選択的に並
列接続される第２の差動増幅器を設け、加算器よりの映
像信号をクランプスイッチを通じて、第２の差動増幅器
の差動入力端子のうちの一方の入力端子に供給すると共
に、黒基準レベルを第２の差動増幅器の差動入力端子の
うちの他方の入力端子に供給するようになし、映像信号
の垂直帰線区間内のＡＧＣ回路におけるゲインの切換え
後の所定期間では、第２の差動増幅器を第１の差動増幅
器に並列接続すると共に、それ以外の期間では第２の差
動増幅器を第１の差動増幅器から切り離すようにしたの
で、第１の本発明と同様の効果が得られる。
像装置の黒レベル補正回路において、差動増幅器の出力
端子に並列にコンデンサを接続して積分器を構成し、加
算器よりの映像信号をクランプスイッチを通じて、差動
増幅器の差動入力端子のうちの一方の入力端子に供給す
ると共に、黒基準レベルを差動入力端子のうちの他方の
入力端子に供給するようになし、差動増幅器を第１の差
動増幅器とし、その第１の差動増幅器に対し選択的に並
列接続される第２の差動増幅器を設け、加算器よりの映
像信号をクランプスイッチを通じて、第２の差動増幅器
の差動入力端子のうちの一方の入力端子に供給すると共
に、黒基準レベルを第２の差動増幅器の差動入力端子の
うちの他方の入力端子に供給するようになし、映像信号
の垂直帰線区間内のＡＧＣ回路におけるゲインの切換え
後の所定期間では、第２の差動増幅器を第１の差動増幅
器に並列接続すると共に、それ以外の期間では第２の差
動増幅器を第１の差動増幅器から切り離すようにしたの
で、第１の本発明と同様の効果が得られる。
【図１】Ａ 本発明の実施の形態の具体例の撮像装置の
黒レベル補正回路を示すブロック線図である。 Ｂ Ａの回路の積分器の一例を示す回路図である。
黒レベル補正回路を示すブロック線図である。 Ｂ Ａの回路の積分器の一例を示す回路図である。
【図２】図１Ａの回路の積分器の他の例を示す回路図で
ある。
ある。
【図３】図２の積分器のバイポーラトランジスタを用い
た場合の回路図である。
た場合の回路図である。
【図４】図２の積分器のＭＯＳトランジスタを用いた場
合の回路図である。
合の回路図である。
【図５】図１Ａの撮像装置の黒レベル補正回路の具体例
の動作説明に供するタイミングチャートである。
の動作説明に供するタイミングチャートである。
【図６】Ａ 従来の撮像装置の黒レベル補正回路を示す
ブロック線図である。 Ｂ Ａの回路の積分器の一例を示す回路図である。 Ｃ Ａの回路の積分器の他の例を示す回路図である。
ブロック線図である。 Ｂ Ａの回路の積分器の一例を示す回路図である。 Ｃ Ａの回路の積分器の他の例を示す回路図である。
【図７】Ａ 図６Ｃの積分器のバイポーラトランジスタ
を用いた場合の回路図である。 Ｂ 図６Ｃの積分器のＭＯＳトランジスタを用いた場合
の回路図である。
を用いた場合の回路図である。 Ｂ 図６Ｃの積分器のＭＯＳトランジスタを用いた場合
の回路図である。
【図８】図６Ａの従来の撮像装置の黒レベル補正回路の
動作説明に供するタイミングチャートである。
動作説明に供するタイミングチャートである。
１ ＣＣＤ固体撮像素子、２ 相関サンプリング回路、
３ ＡＧＣ回路、５加算器、７ 積分器、１２ 演算増
幅器、１３ コンデンサ、１７、１７′ 差動増幅器、
１８ コンデンサ、２１ オンオフスイッチ。
３ ＡＧＣ回路、５加算器、７ 積分器、１２ 演算増
幅器、１３ コンデンサ、１７、１７′ 差動増幅器、
１８ コンデンサ、２１ オンオフスイッチ。
Claims (3)
- 【請求項１】 撮像素子よりの、垂直帰線区間に黒画素
期間を有する映像信号が供給されるＡＧＣ回路と、該Ａ
ＧＣ回路からの映像信号が供給される加算器と、該加算
器からの映像信号が該映像信号中の黒レベル期間でオン
となるクランプスイッチを通じて、差動入力端子の一方
の入力端子に供給されると共に、黒基準レベルが上記差
動入力端子の他方の入力端子に供給される積分器とを有
し、該積分器の積分出力が上記加算器に供給されて上記
ＡＧＣ回路からの映像信号に加算されるようにした撮像
装置の黒レベル補正回路において、 映像信号の垂直帰線区間内の上記ＡＧＣ回路におけるゲ
インの切換え後の所定期間では時定数が小さく、それ以
外の期間では時定数が大きくなるように時定数を可変す
る時定数可変手段を、上記積分器に設けたことを特徴と
する撮像装置の黒レベル補正回路。 - 【請求項２】 請求項１に記載の撮像装置の黒レベル補
正回路において、 演算増幅器の反転入力端子及び出力端子間にコンデンサ
を接続し、上記演算増幅器の反転入力端子に直列に第１
の抵抗器を接続すると共に、上記非反転入力端子に直列
に第２の抵抗器を接続して上記積分器を構成し、 上記加算器よりの映像信号を上記クランプスイッチ及び
上記第１の抵抗器の直列回路を通じて、上記演算増幅器
の反転入力端子に供給すると共に、上記黒基準レベルを
上記第２の抵抗器を通じて上記演算増幅器の非反転入力
端子に供給するようになし、 上記第２の抵抗器を、上記映像信号の垂直帰線区間内の
上記ＡＧＣ回路におけるゲインの切換え後の所定期間で
は低抵抗となり、それ以外の期間では高抵抗となる可変
抵抗器にて構成したことを特徴とする撮像装置の黒レベ
ル補正回路。 - 【請求項３】 請求項１に記載の撮像装置の黒レベル補
正回路において、 差動増幅器の出力端子に並列にコンデンサを接続して上
記積分器を構成し、 上記加算器よりの映像信号を上記クランプスイッチを通
じて、上記差動増幅器の差動入力端子のうちの一方の入
力端子に供給すると共に、上記黒基準レベルを上記差動
入力端子のうちの他方の入力端子に供給するようにな
し、 上記差動増幅器を第１の差動増幅器とし、該第１の差動
増幅器に対し選択的に並列接続される第２の差動増幅器
を設け、上記加算器よりの映像信号を上記クランプスイ
ッチを通じて、上記第２の差動増幅器の差動入力端子の
うちの一方の入力端子に供給すると共に、上記黒基準レ
ベルを上記第２の差動増幅器の差動入力端子のうちの他
方の入力端子に供給するようになし、 上記映像信号の垂直帰線区間内の上記ＡＧＣ回路におけ
るゲインの切換え後の所定期間では、上記第２の差動増
幅器を上記第１の差動増幅器に並列接続すると共に、そ
れ以外の期間では上記第２の差動増幅器を上記第１の差
動増幅器に接続しなようにしたことを特徴とする撮像装
置の黒レベル補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10004127A JPH11205667A (ja) | 1998-01-12 | 1998-01-12 | 撮像装置の黒レベル補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10004127A JPH11205667A (ja) | 1998-01-12 | 1998-01-12 | 撮像装置の黒レベル補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205667A true JPH11205667A (ja) | 1999-07-30 |
Family
ID=11576132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10004127A Pending JPH11205667A (ja) | 1998-01-12 | 1998-01-12 | 撮像装置の黒レベル補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11205667A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010070339A (ko) * | 1999-12-24 | 2001-07-25 | 가네꼬 히사시 | 화상 센서, 및 화상 센서를 사용하는 화소 독출방법 |
| CN100373919C (zh) * | 2003-11-11 | 2008-03-05 | 三洋电机株式会社 | 图像信号处理装置以及图像信号处理方法 |
| JP2014236236A (ja) * | 2013-05-30 | 2014-12-15 | キヤノン株式会社 | 撮像装置 |
| JP2015126530A (ja) * | 2013-12-27 | 2015-07-06 | キヤノン株式会社 | 撮像装置、その制御方法、および制御プログラム |
-
1998
- 1998-01-12 JP JP10004127A patent/JPH11205667A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010070339A (ko) * | 1999-12-24 | 2001-07-25 | 가네꼬 히사시 | 화상 센서, 및 화상 센서를 사용하는 화소 독출방법 |
| CN100373919C (zh) * | 2003-11-11 | 2008-03-05 | 三洋电机株式会社 | 图像信号处理装置以及图像信号处理方法 |
| JP2014236236A (ja) * | 2013-05-30 | 2014-12-15 | キヤノン株式会社 | 撮像装置 |
| JP2015126530A (ja) * | 2013-12-27 | 2015-07-06 | キヤノン株式会社 | 撮像装置、その制御方法、および制御プログラム |
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