JPH11205695A - 遅延移送周波数変調付きイメージセンシングデバイス - Google Patents

遅延移送周波数変調付きイメージセンシングデバイス

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JPH11205695A
JPH11205695A JP10304265A JP30426598A JPH11205695A JP H11205695 A JPH11205695 A JP H11205695A JP 10304265 A JP10304265 A JP 10304265A JP 30426598 A JP30426598 A JP 30426598A JP H11205695 A JPH11205695 A JP H11205695A
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JP
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sensing element
signal
comparator
memory
light
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JP10304265A
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Inventor
Jaroslav Hynecek
ハイネセック ジャロスラブ
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
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Abstract

(57)【要約】 【課題】 安価で確実なイメージセンシングデバイスを
得る。 【解決手段】 入射光に応答して信号を供給する光セン
シング素子２０と、前記信号が基準レベルＶREF に達す
る時を検出するために、このフォトセンシング素子２０
に結合されたコンパレータ２４と、前記信号が基準レベ
ルＶREF に達する時に前記光センシング素子２０をリセ
ットするために、前記光センシング素子２０に結合され
たリセットデバイス２２と、前記コンパレータ２４から
の出力を受信し記憶するために、前記コンパレータ２４
に結合されたメモリデバイス２６を含む、イメージセン
サ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般にイメージ
センシングデバイスに関し、特に、ランダムに遅延され
た位相を示す周波数変調出力を有するイメージセンシン
グデバイスに関する。
【０００２】
【従来の技術】典型的な先行技術のイメージセンサーに
おいて、光生成キャリアは、あらかじめ決められた一定
の集積時間の間集積される。この集積が完了した後に、
電荷は電圧に変換されて読み出される。もしＣＣＤ電荷
転送原理を採用するならば、アレイ全体を共通にして、
電圧はｘ−ｙスキャナまたは単一の電荷検出器により各
ピクセルごとに直接に読み出すことができる。そうした
デバイスからの出力信号はつねに、光の強度と集積時間
の積に比例するアナログ電圧である。
【０００３】
【発明が解決しようとする課題】標準的な先行技術の方
法にはいくつかの不利な点がある。アナログ信号のレベ
ルは、弱い照明の領域で小さく、強い照明の領域で高
い。こうしてこの電荷検出器は、この領域にわたり高度
なダイナミックレンジと高度な線形性を有さなければな
らない。また低いレベルの信号を検出するために非常に
低いノイズフロア（ｎｏｉｓｅ ｆｌｏｏｒ）も必要で
ある。その他の不利な点は、照明光源の周波数（蛍光照
明）と集積期間により決定されるフレーム走査周波数の
間のビートにより引き起こされるフリッカの可能性であ
る。アナログ信号をそれに等価なデジタル信号に変換す
る時にも多くの問題が生ずる。センサーとＡＤコンバー
タの間のインタフェースのためにＣＤＳ増幅器およびＡ
ＧＣ増幅器のような複雑な信号調節回路が必要である。
これは電力を消費し、高価であり、また適切に実装され
なければ信号を歪ませる恐れがある。
【０００４】
【課題を解決するための手段】一般に、この発明の１形
態において、イメージセンシングデバイスは、入射光に
応答して信号を供給するための光センシング素子と、こ
の信号が基準レベルに達する時を検出するためのこのフ
ォトセンシング素子に結合されたコンパレータと、前記
信号が基準レベルに達する時に前記光センシング素子を
リセットするために、前記光センシング素子に結合され
たリセットデバイスと、前記コンパレータからの出力を
受信し記憶するために、前記コンパレータに結合された
メモリデバイスを含んでなる。
【０００５】
【発明の実施の形態】好ましい実施例は、先行技術の多
くの欠点を除いたデジタル出力を有する改良されたイメ
ージセンシングのコンセプトである。電荷はフォトサイ
ト（ｐｈｏｔｏｓｉｔｅ）またはそれに最も近くで、直
接にデジタル信号に変換される。この変換はノイズフロ
アよりも充分に高い所定の固定レベルで遂行され、これ
により変換の非線形性を除去し、またダイナミックレン
ジを改良する。各フォトサイトの集積時間は照明レベル
により異なるので、イメージフリッカを引き起こすかも
知れないグローバルな集積が存在しない。
【０００６】好ましい実施例として、一般的なピクセル
のコンセプトを図１に示す。図１のデバイスは、フォト
センシング素子（光センシング素子）２０、リセットス
イッチ２２、コンデンサＣ0 、コンパレータ２４、ｎビ
ットメモリセル２６、多重化（ＭＵＸ）スイッチ２８お
よび同３６、電源電圧Ｖdd、基準電圧Ｖref 、クロック
信号φc 、メモリ制御信号φCM、共通ノード（接地）３
０、ワード線（出力）３２、ビット線（Ｙアドレス）３
４を有する。コンデンサＣ0 はフォトセンシング素子２
０の電荷の集積と記憶の構成要素を示す。図１の好まし
い実施例は、コンパレータからのフィードバックにより
リセットできるフォトセンシング素子であり、後の未決
定の時間において読み出してリセットする（すなわち、
遅延位相周波数変調の）ためにマルチプレクサに結合さ
れているメモリ素子へ、ディジタル出力を供給する。こ
の光センシング素子は、埋設またはピン型アーキテクチ
ャのあらゆるタイプのフォトダイオードであり得る。こ
の光センシング素子はまた、少なくとも１ステージのＣ
ＣＤ（電荷結合デバイス）構造、またはそうしたＣＣＤ
フォトゲートの１ステージの一部分のみで有り得る。
【０００７】図１のデバイスの動作は、シングルスロー
プのアナログデジタルコンバータ、すなわちアナログデ
ジタル変換の最も単純な方法に類似している。それはま
た、デルタ素子がリセットにより置き換えられるデルタ
シグマＡＤコンセプトに類似している。その動作は以下
の通りである。入力電流はコンデンサに集積される。コ
ンデンサの電圧がスレッショルドに達すると、このコン
デンサがリセットされて、リセットまでの時間が測定さ
れる。いくつかの場合は、単一のサイクル自体の時間間
隔の長さを測定するよりも、むしろある与えられた、よ
り大きな時間間隔内のリセットの数を数えるほうが容易
である。この発明の説明においては、この方法が選択さ
れている。
【０００８】典型的なイメージセンサピクセルは、ほと
んど理想的な積分器である。電流源は光子生成電流によ
り表現される。従ってこのＡＤコンバータコンセプト
は、ピクセル内のＡＤ変換に使用するのに適している。
図１のデバイスは、典型的なイメージセンサアレイの中
の多くのピクセルから、デジタル信号を抽出する技法を
提供する。
【０００９】図１のデバイスの動作は下記の通りに進行
する。光がセンスされるとフォトセンシング素子２０が
電流を生成し、この電流がコンデンサＣ0 を放電させ
る。センスノード３６の電圧が基準電圧Ｖref に達する
と、コンデンサＣ0 がリセットスイッチ２２によりリセ
ットされて、メモリ２６内にデジタルの「１」が記憶さ
れる。基準電圧Ｖref を、各ピクセル内において、グロ
ーバルにかつダイナミックに、制御をしたり固定したり
できる。リセットの後に、このサイクルが反復される。
【００１０】各ピクセル内に使用されるメモリ素子２６
は、ピクセルのアドレス指定と呼び出しの時間を可能に
する。アレイ内に多数のピクセルが存在するので、この
呼び出し時間は無視できない。その上、呼び出しの瞬間
は各フォトサイトのリセットと同期していない。こうし
てデジタル出力の位相遅れは一般にランダムであり、有
用な情報を何も伝えない。この呼び出し時間の長さは、
もちろんアレイのアーキテクチャによって異なる。
【００１１】アレーアーキテクチャの一例を図２に示
す。図２のアーキテクチャは、イメージセンサアレー４
０を含み、これは画像ピクセル４０にないし５７、Ｙア
ドレス５９ないし６２とワード線６４ないし６７とＹデ
コーダ７０、Ｙアドレス入力ノード７２、水平データラ
ッチ７４、水平スキャナ７６、水平走査クロック信号φ
HS、データ出力ノード７８を含む。Ｙアドレス入力は、
直列方式でも並列方式でもあり得るが、イメージセンサ
アレー４０内の水平線５９ないし６２の一つを選択する
ために使用される。水平線５９ないし６２の一つが選択
されると、その線の中のｎビットメモリセルは全て、ワ
ード（列）線６４ないし６７を通じて、出力データラッ
チ７４へアドレスされ出力される。それからこのデータ
は、水平スキャナ（シフトレジスタ）７６により、出力
ノード７８へ移送される。このデータが水平スキャナ７
６により走査されている間に、水平線５９ないし６２の
中のもう一つの線をアドレスできる。水平データラッチ
７４が、Ｙアドレスと読み出しを同時にすることを可能
にする。
【００１２】センサからの出力は、ｎビットピクセルメ
モリ２６に記憶されたデータにより異なる、（０または
１の）ビットの列である。このメモリデータが全部アド
レスされクロックされると、メモリもまたリセットされ
る。ラインラッチ７４からのデータを前記センサから、
直列方式または並列／直列混合構造により、すべてスキ
ャンすることができる。容易に理解できるように、たと
えば垂直ワード線６４ないし６７の列を８ごとにグルー
プ化して、並列に走査できる。これはデジタルシステム
にとって難しいことではない。あらゆるグループ化が遂
行できる。
【００１３】メモリ２６の他に、図１に示されるピクセ
ルの重要な要素は、コンパレータ２４である。ＤＲＡＭ
に使用されるダイナミックコンパレータのような単純な
コンパレータ回路を図１のデバイス内で使用できるが、
その理由はそれが早くて電力消費が少ないためである。
クロック信号φc が「オン」であるときにのみ、この比
較機能が「オン」になる。クロック信号の離散的な間隔
が有限であるので、周波数変調の中に小さな誤差が生ず
る。しかしながらこの誤差は、時間の大部分でコンパレ
ータが「オフ」であるので、相殺される。コンパレータ
のクロック信号φc を増加することにより、正確さが増
加する。多くのスキームが可能である。グローバルな周
波数制御および各ピクセルごとのダイナミック周波数制
御、またはブロック周波数制御を使用できる。
【００１４】図１に示すピクセルのもう一つの重要な素
子は、ＭＵＸスイッチ２８である。これはデータを列ワ
ード線６４ないし６７へ位相する標準的な回路である。
メモリが単純でデータの単一ビットのみを記憶する場合
は、それはメモリのセットを遂行することもできる。多
重ビットメモリ２６に関して、データはメモリ制御信号
φcmにより、ワード線６４ないし６７へ全部クロックア
ウトされる。ＭＵＸスイッチ２８が「オン」であるとき
に、メモリ制御スイッチ３６は「オン」である。
【００１５】図１の一般的なピクセルのコンセプトをイ
ンプリメントするピクセル回路の一例を、図３に示す。
図３のピクセル回路は、フォトトランジスタ８２、トラ
ンジスタ８４ないし８８、コンデンサ９０、ダイオード
９２、ビット線（Ｙアドレス）３４、列センス線（ワー
ド線）３２、電源電圧Ｖdd、クロック信号φc 、共通ノ
ード（接地）９４を含む。図３の回路の半導体デバイス
横断面の例を、図４に示す。図４のデバイスは、Ｐ型層
１００、ゲート１０２とＮ＋領域１０４および同１０６
を含むトランジスタ８７、Ｎ領域１０８およびＰ＋領域
１１０と同１１２を含むフォトトランジスタ８２、ゲー
ト１１３およびＮ領域１０８およびＮ＋領域１１８を含
むトランジスタ８４、Ｐ＋領域１１４およびＮ領域１１
６およびＮ＋領域１１８と同１２０を含むトランジスタ
８６、Ｐ＋領域１２６およびＮ領域１２８を含むダイオ
ード９２、ゲート１３０およびＮ＋領域１３２と同１３
４を含むトランジスタ８８、コンデンサ９０、クロック
信号φc 、電源電圧Ｖdd、接地ノード（共通ノード）１
３６、ゲート酸化物１３８、フィールド酸化物１４０、
ワード線３２、ビット線３４を含む。トランジスタ、ダ
イオード、コンデンサの参照番号は図３からである。図
３の回路は一例に過ぎず、図１の一般的なピクセルのコ
ンセプトは多くの他の回路構成で実施し得る。この場合
はコンデンサ９０は、単一ビットのメモリのみを示して
いる。
【００１６】図３の回路の動作を以下に説明する。トラ
ンジスタ８５がフォトトランジスタ８２とトランジスタ
８４のゲートをリセットした後に、光の作用により生成
されたキャリアがフォトトランジスタ８２のエミッタか
ら正孔を注入させる。この正孔電流が、トランジスタ８
４のゲートを荷電させる。トランジスタ８４のゲートの
電位がスレッショルド（この場合は内部トランジスタ基
準電圧）を超えると、すぐにトランジスタ８４がオンに
なる。これはフォトトランジスタ８２のベース電流を増
加させ、また再生プロセスを通じてトランジスタ８４と
フォトトランジスタ８２の両方がしっかりとオンにな
る。トランジスタ８４とフォトトランジスタ８２がオン
になると、ダイオード９２がコンデンサ９０を「高」状
態へ荷電する。トランジスタ８４がオンであると同時に
クロック信号φc がオン（高）になると、トランジスタ
８５がオンになり、またトランジスタ８４のゲートがリ
セットされる。トランジスタ８４の負荷容量に比較して
ノード８３の容量が小さいので、ノード８３は、トラン
ジスタ８４およびフォトトランジスタ８２の両方がオフ
になるよりも早く放電される。このことがフォトサイト
をリセットする。クロック信号φc がオンになり、トラ
ンジスタ８４がオフになるとき、トランジスタ８５はオ
フのままであり、集積が継続する。コンデンサ９０がＭ
ＵＸトランジスタ８８によりアドレスされるとそれは放
電される。
【００１７】図３のデバイスの動作を、図５に示すタイ
ミング図により一層詳細に示す。フォトサイト信号１５
０は、図３のノード８３における電圧を表現する。フォ
トトランジスタ８２内に電荷が集積するにつれて、ノー
ド８３における電圧が図５に示すように上昇する。ノー
ド８３における電圧がスレッショルド電圧ＶREF に達す
ると、トランジスタ８４がオンになる。これがコンデン
サ９０（メモリ素子）を荷電するがそれはメモリパルス
φmem で示す通りである。トランジスタ８４がオンにな
った後に、クロック信号φc に際して、ノード８３にお
ける電圧がトランジスタ８５によりリセットされる。ク
ロック信号φc は図５に示されていない。φc はビット
線信号φMUX よりも充分に速い。
【００１８】それからコンデンサ９０の電圧が、ビット
線信号φMUX の次のパルス上で読み出される。コンデン
サ９０は読み出しの間に放電される。それから出力信号
φou t が一連のパルスになって、図５に示すように、そ
れらの位相がリセットに関して一般にランダムに遅延し
ている。出力信号φout におけるパルスの周波数は、有
用な情報を何も伝えない位相により、フォトトランジス
タ８２に衝突する光の強度に比例する。強度に対するこ
の周波数周期は、フォトサイトクロック信号φ c の周波
数により決定される離散的なインクリメント内で、線形
的にマップされる。この出力信号φout は、単純なフィ
リタリングまたはデルタシグマアナログデジタルコンバ
ータで使用されるような、より高度なデジタル分割法に
より処理できる。
【００１９】小さなアレーのためには、図１の一般的な
フィクセルのコンセプトと図２のアーキテクチャを、図
６に示すように、アレーの一つの列内の全てのピクセル
のために単一のコンパレータとメモリ素子を使用できる
ように、修正することができる。図６のアーキテクチャ
は、イメージピクセル１６２ないし１７３およびＹアド
レス線１７５ないし１７８およびワード線１８０ないし
１８２を含むイメージセンサアレー１６０、Ｙデコーダ
１８４、Ｙアドレス入力ノード１８６、コンパレータ１
８８ないし１９０、水平データラッチ１９４、水平スキ
ャナ（シフトレジスタ）１９６、水平走査クロック信号
φHSデータ出力ノード１９２を含む。ワード線１８０な
いし１８２もまたリセット線として働く。
【００２０】図６のデバイスのためのアドレスシング時
間は短い。これによりラッチ１９４内の単一メモリ素子
と、各列のための単一のコンパレータ１８８ないし１９
０が可能になる。図６のセンサの機能は本質的に図２の
センサと同一である。信号はワード線１８０ないし１８
２上に出力されて、コンパレータ１８８ないし１９０に
よりスレッショルド（基準電圧）に比較される。スレッ
ショルドを超えると、論理的な「１」がラッチ１９４へ
ロードされる。ラッチ１９４がスキャナ１９６により走
査される間に、次の線がアドレスされる。スレッショル
ドを超えると、図２のシステムのように、対応するフォ
トサイトがリセットされる。
【００２１】図６のイメージピクセル１６２ないし１７
３のためのピクセル回路の一例を、図７に示す。図７の
ピクセル回路は、ＮＭＯＳトランジスタ２１０ないし２
１３、フォトダイオード２１５（光センシングデバイ
ス）、イメージセンサバイアス電圧ＶDDi 、Ｙアドレス
線２１６、電流負荷２１８、共通ノード２２０、ワード
線（出力およびリセット）２２２を含む。Ｙアドレス線
２１６とワードアドレス線２２２の両方に「高」信号が
あるときに、リセットが遂行される。これがフォトダイ
オード１８をＶDDi へリセットする。
【００２２】図６の小さなアレーの１列のための、コン
パレータ、ラッチ、スキャナ（シフトレジスタ）の一例
を、図８に示す。図８の回路は、ＮＭＯＳトランジスタ
２３０ないし２３６、ＰＭＯＳトランジスタ２３８ない
し２４５、レジスタ２４７、シフトレジスタステージ
（スキャナステージ）２４９、電源電圧Ｖdd、基準電圧
ＶREF 、列センス線２５０、ラッチステージ移送パルス
φLT、コンパレータ制御信号φCP1 と同φCP2 、シフト
レジスタロードパルスφRS、シフトレジスタクロックφ
SR1 と同φSR2 を含んでなる。トランジスタ２３０、同
２３１、同２３２、同２３８、同２３９は、コンパレー
タ２５２を形成する。トランジスタ２３４、同２３５、
同２４１、同２４２は、メモリ２５４を形成する。線２
６０は先行のシフトレジスタステージ（図示なし）に結
合される。線２６２は、次のシフトレジスタステージ
（図示なし）に結合される。この回路は図７に示される
ようなフォトセルを必要とし、これはセンスとリセット
のために単一の共通線を有する。
【００２３】図８の回路の動作を以下に説明する。信号
φCP1 がオン（低）にされると、コンパレータ２５２は
センス線２５０の電圧とＶREF 線の電圧を比較する。セ
ンス線の出力が基準電圧ＶREF の下に下がるとき（フォ
トサイトが充分な電荷を集積したとき）、コンパレータ
２５２は「低」出力状態へラッチする。この状態は移送
パルスφLTによりメモリ２５４へロードされる。このサ
イクルの後で、コンパレータ制御信号φCP1 と同φCP2
が高へ切り換えられて、コンパレータ２５２をそのもと
の状態へ戻す。それからメモリステージ２５４がコンパ
レータ出力の「低」状態を記憶する。それからシフトレ
ジスタロードパルスφRSが短くオンにされる。これによ
りメモリ２５４の「低」状態がシフトレジスタ提示２４
９へロードされる。同時にＰチャネルトランジスタ２４
３と同２４４の両方がオンになる。これがリセット線
（センス線）２５４を高にする。この場合メモリ２５４
が「高」状態を記憶していれば、トランジスタ２４３は
オフであり、また列リセット線２５０はリセットされな
い（高にされない）。
【００２４】次のステップで直列シフトレジスタ１９６
が走査されて、センサから全ての列データをクロックす
る。同時に、フォトセルアレーアドレス（Ｙアドレス）
が変更されて読み出しのためにもう一つの線を選択す
る。
【００２５】図６のアーキテクチャの長所は、ピクセル
の複雑さが少なくなることである。このピクセルを、よ
り小さく設計できる。またコンパレータの数がより少な
いので、電力消費がより少なくなる。
【００２６】図２と図６のアーキテクチャはアレー中
に、二つ以上の水平シフトレジスタを含むように容易に
修正できる。いくつかのレジスタを並列に運転して、直
列／並列構成へデータのグループ化を配置して、これに
より読み出しの速度を増加できる。並列線の数は速度と
電力消費が最適になるように選択できる。
【００２７】この発明を例示の実施例を参照して説明し
てきたが、この説明は限定的な意味に解釈されることを
意図していない。この例示の実施例の種々な修正と組み
合わせおよびこの発明の他の実施例は、この説明を参照
することにより、当業者に明らかであろう。たとえば他
のメモリ（ラッチ）構成およびコンパレータ回路を使用
できる。従って添付の特許請求の範囲は、全てのそうし
た修正と実施例を含むことを意図している。
【００２８】以上の説明に関して更に以下の項を開示す
る。
【００２９】（１） 入射光に応答して信号を供給する
光センシング素子と、前記信号が基準レベルに達する時
を検出するために、このフォトセンシング素子に結合さ
れたコンパレータと、前記信号が基準レベルに達する時
に前記光センシング素子をリセットするために、前記光
センシング素子に結合されたリセットデバイスと、前記
コンパレータからの出力を受信し記憶するために、前記
コンパレータに結合されたメモリデバイスを含んでな
る、イメージセンサ。
【００３０】（２） 前記メモリデバイスに結合された
多重化スイッチを更に含んでなる第１項記載の装置。
【００３１】（３） 前記光センシング素子はフォトト
ランジスタである第１項記載の装置。
【００３２】（４） 前記光センシング素子はフォトダ
イオードである第１項記載の装置。
【００３３】（５） 前記メモリデバイスは単一ビット
メモリである第１項記載の装置。
【００３４】（６） 前記メモリデバイスはコンデンサ
である第１項記載の装置。
【００３５】（７） 複数の行と複数の列を有するイメ
ージセンシングピクセルのアレーと、 各Ｙアドレスが
前記複数の行の対応する１行の中のイメージセンシング
ピクセルに結合された複数のＹアドレス線と、各コンパ
レータが前記複数の列の対応する１列の中の出力に結合
された複数のコンパレータと、前記複数のコンパレータ
に結合されたラッチを含んでなる、イメージセンシング
デバイス。
【００３６】（８） 前記ラッチに結合されたシフトレ
ジスタを更に含んでなる第７項記載の装置
【００３７】（９） 前記複数のＹアドレス線に結合さ
れたデコーダを更に含んでなる第７項記載の装置
【００３８】（１０） 入射光に応答して光センシング
素子上に電荷を蓄積することと、前記蓄積される電荷か
ら信号を形成することと、前記信号を基準レベルに比較
することと、前記信号が前記基準レベルに達しなかった
ならば第１レベルをメモリ内に記録することと、前記信
号が前記基準レベルに達したならば第２レベルをメモリ
内に記録することと、前記信号が前記基準レベルに達し
たならば前記光センシング素子をリセットすることと、
所定時間内に上記の諸ステップを「ｎ」回反復すること
を含んでなる、光センシング方法。
【００３９】（１１） 入射光に応答して信号を供給す
る光センシング素子２０と、前記信号が基準レベルＶ
REF に達する時を検出するために、このフォトセンシン
グ素子２０に結合されたコンパレータ２４と、前記信号
が基準レベルＶREF に達する時に前記光センシング素子
２０をリセットするために、前記光センシング素子２０
に結合されたリセットデバイス２２と、前記コンパレー
タ２４からの出力を受信し記憶するために、前記コンパ
レータ２４に結合されたメモリデバイス２６を含む、イ
メージセンサ。
【図面の簡単な説明】
図面において、
【図１】好ましい実施例の一般的なピクセルのコンセプ
トである。
【図２】図１のピクセルを組込んだアレーのアーキテク
チャである。
【図３】図１における一般的なピクセルのコンセプトを
インプリメントするピクセル回路である。
【図４】図３の回路の半導体デバイスの横断面図であ
る。
【図５】図３の装置の動作を説明するタイミング図であ
る。
【図６】図２のアーキテクチャの修正で、アレー中の各
列に１つのコンパレータと１つのメモリ素子のみを有す
る。
【図７】図６のアーキテクチャのためのピクセル回路で
ある。
【図８】図６のアレーの１列のためのコンパレータ、ラ
ッチ、スキャナステージである。異なった図における同
一の番号と記号は、別に指示がなければ、同一の部品を
示す。
【符号の説明】
２０ 光センシング素子、フォトセンシング素子 ２２ リセットデバイス ２４ コンパレータ ２６ メモリデバイス ＶREF 基準レベル

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 入射光に応答して信号を供給する光セン
    シング素子と、 前記信号が基準レベルに達する時を検出するために、こ
    のフォトセンシング素子に結合されたコンパレータと、 前記信号が基準レベルに達する時に前記光センシング素
    子をリセットするために、前記光センシング素子に結合
    されたリセットデバイスと、 前記コンパレータからの出力を受信し記憶するために、
    前記コンパレータに結合されたメモリデバイスを含んで
    なる、イメージセンサ。
  2. 【請求項２】 入射光に応答して光センシング素子上に
    電荷を蓄積することと、 前記蓄積される電荷から信号を形成することと、 前記信号を基準レベルに比較することと、 前記信号が前記基準レベルに達しなかったならば第１レ
    ベルをメモリ内に記録することと、 前記信号が前記基準レベルに達したならば第２レベルを
    メモリ内に記録することと、 前記信号が前記基準レベルに達したならば前記光センシ
    ング素子をリセットすることと、 所定時間内に上記の諸ステップを「ｎ」回反復すること
    を含んでなる、光センシング方法。
JP10304265A 1997-10-27 1998-10-26 遅延移送周波数変調付きイメージセンシングデバイス Pending JPH11205695A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006025232A1 (ja) * 2004-09-02 2006-03-09 Sony Corporation 撮像装置及び撮像結果の出力方法
JP2009509473A (ja) * 2005-09-21 2009-03-05 アール・ジェイ・エス・テクノロジー・インコーポレイテッド ゲインを制御した高ダイナミックレンジ感度センサ素子またはアレイのためのシステムおよび方法
TWI386654B (zh) * 2007-09-14 2013-02-21 Omnivision Tech Inc 影像感應器之光源頻率偵測電路
KR101381880B1 (ko) * 2007-06-08 2014-04-07 삼성전자주식회사 영상 촬상 장치 및 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102675B1 (en) * 1997-11-14 2006-09-05 Canon Kabushiki Kaisha Photoelectric conversion device, focus detection device, method of controlling these devices, and storage medium
US6873363B1 (en) * 1999-02-16 2005-03-29 Micron Technology Inc. Technique for flagging oversaturated pixels
US6975355B1 (en) * 2000-02-22 2005-12-13 Pixim, Inc. Multiple sampling via a time-indexed method to achieve wide dynamic ranges
US6922210B2 (en) * 1999-07-30 2005-07-26 Pixim, Inc. Memory updating for digital pixel sensors
KR100306876B1 (ko) * 1999-10-30 2001-11-02 박종섭 피드백 회로를 구비하여 고속으로 동작하기 위한 이미지 센서
US20010040632A1 (en) * 2000-05-09 2001-11-15 Yang David Xiao Dong Multiple sampling via a time-indexed method to achieve wide dynamic ranges
US6985181B2 (en) 2000-05-09 2006-01-10 Pixim, Inc. CMOS sensor array with a memory interface
FR2815806B1 (fr) * 2000-10-23 2002-11-29 Commissariat Energie Atomique Lecteur pour element de detection de rayonnements electromagnetiques, capteur, et procede de lecture correspondant
USRE42739E1 (en) 2000-12-19 2011-09-27 Harusaki Technologies, Llc Imager output signal processing
WO2002054759A2 (en) * 2000-12-28 2002-07-11 Symagery Microsystems Inc. Pixel cell architecture
US6660989B2 (en) * 2001-07-11 2003-12-09 Texas Instruments Incorporated CMOS imager having asynchronous pixel readout in order of pixel illumination
US7071982B2 (en) * 2001-10-24 2006-07-04 Texas Instruments Incorporated Adaptive relative and absolute address coding CMOS imager technique and system architecture
US7339621B2 (en) 2001-12-13 2008-03-04 Psion Teklogix Systems, Inc. Imager output signal processing
US6963369B1 (en) * 2002-04-01 2005-11-08 Pixim, Inc. Method for capturing and storing image information for multiple sampling operations in a digital pixel sensor
US7218350B2 (en) * 2003-06-30 2007-05-15 Texas Instruments Incorporated Image sensor with digital output and inherent pixel non-uniformity suppression
GB2411060B (en) * 2004-02-12 2007-10-24 Micron Technology Inc Low power comparator
GB0412296D0 (en) * 2004-06-02 2004-07-07 Council Cent Lab Res Councils Imaging device
TW201101476A (en) 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
WO2008060124A2 (en) * 2006-11-17 2008-05-22 Silicon Communications Technology Co., Ltd. Low power image sensor adjusting reference voltage automatically and optical pointing device comprising the same
US9135962B2 (en) 2007-06-15 2015-09-15 Micron Technology, Inc. Comparators for delta-sigma modulators
US20090002535A1 (en) * 2007-06-27 2009-01-01 Arizona Board Of Regents On Behalf Of Arizona State University Offset-compensated self-reset cmos image sensors
US9521337B1 (en) * 2012-07-13 2016-12-13 Rambus Inc. Reset-marking pixel sensor
JP5950739B2 (ja) * 2012-07-23 2016-07-13 キヤノン株式会社 半導体装置及びカメラ
CN113497160B (zh) * 2020-04-08 2024-04-23 和鑫光电股份有限公司 光感测装置及其应用的光感测面板及光感测显示面板
TWI803891B (zh) * 2020-07-10 2023-06-01 荷蘭商Ａｓｍｌ荷蘭公司 電子計數偵測裝置之感測元件位準電路系統設計

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2580133B1 (ja) * 1985-04-05 1988-06-24 Thomson Csf
US4819070A (en) * 1987-04-10 1989-04-04 Texas Instruments Incorporated Image sensor array
IL100620A (en) * 1992-01-09 1994-11-11 Orly Yadid Pecht Method and apparatus for increasing the dynamic range of optical sensors
US5214274A (en) * 1992-07-24 1993-05-25 President And Fellows Of Harvard College Image sensor array with threshold voltage detectors and charged storage capacitors

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8885080B2 (en) 2004-02-09 2014-11-11 Sony Corporation Image pickup device and image pickup result outputting method
WO2006025232A1 (ja) * 2004-09-02 2006-03-09 Sony Corporation 撮像装置及び撮像結果の出力方法
US8144227B2 (en) 2004-09-02 2012-03-27 Sony Corporation Image pickup device and image pickup result outputting method
JP2009509473A (ja) * 2005-09-21 2009-03-05 アール・ジェイ・エス・テクノロジー・インコーポレイテッド ゲインを制御した高ダイナミックレンジ感度センサ素子またはアレイのためのシステムおよび方法
KR101381880B1 (ko) * 2007-06-08 2014-04-07 삼성전자주식회사 영상 촬상 장치 및 방법
TWI386654B (zh) * 2007-09-14 2013-02-21 Omnivision Tech Inc 影像感應器之光源頻率偵測電路

Also Published As

Publication number Publication date
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