JPH11206112A - スイッチングレギュレータ - Google Patents
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 平滑コンデンサの大型化を回避することがで
きながらも、大きな出力供給を可能にするとともに、低
寿命を回避し、更には負荷を連続駆動することができる
スイッチングレギュレータを提供する。 【解決手段】 直流電源１の電圧を昇圧するために直流
電源に並列接続された複数のインダクタンス２，３，
４，５と、これらの出力側にそれぞれ接続された転流用
のダイオード６，７，８，９と、各インダクタンスと各
ダイオードの間と直流電源とを短絡接続するためのスイ
ッチング素子１０，１１，１２，１３と、複数のダイオ
ードの合流出力部に直列接続された平滑コンデンサ１４
とからなるブーストチョッパ回路Ａと、複数のスイッチ
ング素子をＯＮ−ＯＦＦ制御するための制御回路１５
と、この平滑コンデンサに並列接続された負荷１６とか
らなり、複数のスイッチング素子を所定周期で順次遅ら
せて繰り返し動作させる。
きながらも、大きな出力供給を可能にするとともに、低
寿命を回避し、更には負荷を連続駆動することができる
スイッチングレギュレータを提供する。 【解決手段】 直流電源１の電圧を昇圧するために直流
電源に並列接続された複数のインダクタンス２，３，
４，５と、これらの出力側にそれぞれ接続された転流用
のダイオード６，７，８，９と、各インダクタンスと各
ダイオードの間と直流電源とを短絡接続するためのスイ
ッチング素子１０，１１，１２，１３と、複数のダイオ
ードの合流出力部に直列接続された平滑コンデンサ１４
とからなるブーストチョッパ回路Ａと、複数のスイッチ
ング素子をＯＮ−ＯＦＦ制御するための制御回路１５
と、この平滑コンデンサに並列接続された負荷１６とか
らなり、複数のスイッチング素子を所定周期で順次遅ら
せて繰り返し動作させる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気車両に搭載さ
れるバッテリの低い電圧（２４Ｖ、４８Ｖ等）を上げて
電動モータを駆動するためのインバータ回路への電力供
給用として、又、高出力用の太陽電池の電源として、
又、スーパーコンデンサ等のエネルギーを最後まで使い
切るために用いられるスイッチングレギュレータに関す
る。
れるバッテリの低い電圧（２４Ｖ、４８Ｖ等）を上げて
電動モータを駆動するためのインバータ回路への電力供
給用として、又、高出力用の太陽電池の電源として、
又、スーパーコンデンサ等のエネルギーを最後まで使い
切るために用いられるスイッチングレギュレータに関す
る。
【０００２】
【従来の技術】従来、入力電圧よりも高い出力電圧を得
るためのスイッチングレギュレータとして、例えば図７
や図８に示すように昇圧型チョッパ回路に構成されたも
のがある。図７では、直流電源１のプラス側にインダク
タンス２を直列に接続し、このインダクタンス２の出力
端に、ダイオート６のアノード側を接続し、このダイオ
ート６のカソード側を平滑用コンデンサ１４と負荷１６
とが並列接続された交点５０に接続している。そして、
負荷１６の電圧を一定に保持するために前記インダクタ
ンス２とダイオート６の間と直流電源１のマイナス側と
を短絡するスイッチング素子（ＦＥＴ）１０をＯＮ−Ｏ
ＦＦ制御するための制御回路１５を設けている。この回
路では、スイッチング素子（ＦＥＴ）１０がＯＮ状態で
は、インダクタンス２に磁気エネルギーを蓄積すると同
時に、直流電源１の電圧ＶＩにより負荷１６を駆動する
のである。そして、スイッチング素子（ＦＥＴ）１０が
ＯＦＦ状態になると、前記蓄積された磁気エネルギーと
直流電源１の電圧ＶＩとを重畳させて負荷を駆動するの
である。又、図８では、図７の回路に、同一構成のイン
ダクタンス２６、ダイオート３０、スイッチング素子
（ＦＥＴ）２２、平滑用コンデンサ３４からなる回路を
直列に接続したものであり、スイッチング素子（ＦＥ
Ｔ）１０及びスイッチング素子（ＦＥＴ）２２がＯＮ状
態では、インダクタンス２及びインダクタンス２６に磁
気エネルギーを蓄積すると同時に、直流電源１の電圧Ｖ
Ｉにより負荷を駆動するのである。そして、スイッチン
グ素子（ＦＥＴ）１０及びスイッチング素子（ＦＥＴ）
２２がＯＦＦ状態になると、前記蓄積された磁気エネル
ギーと直流電源１の電圧ＶＩとを重畳させて負荷を駆動
するのである。
るためのスイッチングレギュレータとして、例えば図７
や図８に示すように昇圧型チョッパ回路に構成されたも
のがある。図７では、直流電源１のプラス側にインダク
タンス２を直列に接続し、このインダクタンス２の出力
端に、ダイオート６のアノード側を接続し、このダイオ
ート６のカソード側を平滑用コンデンサ１４と負荷１６
とが並列接続された交点５０に接続している。そして、
負荷１６の電圧を一定に保持するために前記インダクタ
ンス２とダイオート６の間と直流電源１のマイナス側と
を短絡するスイッチング素子（ＦＥＴ）１０をＯＮ−Ｏ
ＦＦ制御するための制御回路１５を設けている。この回
路では、スイッチング素子（ＦＥＴ）１０がＯＮ状態で
は、インダクタンス２に磁気エネルギーを蓄積すると同
時に、直流電源１の電圧ＶＩにより負荷１６を駆動する
のである。そして、スイッチング素子（ＦＥＴ）１０が
ＯＦＦ状態になると、前記蓄積された磁気エネルギーと
直流電源１の電圧ＶＩとを重畳させて負荷を駆動するの
である。又、図８では、図７の回路に、同一構成のイン
ダクタンス２６、ダイオート３０、スイッチング素子
（ＦＥＴ）２２、平滑用コンデンサ３４からなる回路を
直列に接続したものであり、スイッチング素子（ＦＥ
Ｔ）１０及びスイッチング素子（ＦＥＴ）２２がＯＮ状
態では、インダクタンス２及びインダクタンス２６に磁
気エネルギーを蓄積すると同時に、直流電源１の電圧Ｖ
Ｉにより負荷を駆動するのである。そして、スイッチン
グ素子（ＦＥＴ）１０及びスイッチング素子（ＦＥＴ）
２２がＯＦＦ状態になると、前記蓄積された磁気エネル
ギーと直流電源１の電圧ＶＩとを重畳させて負荷を駆動
するのである。
【０００３】上記２つの回路とも、図９に示すように、
コンデンサ１４又は３４に流れる電流Ｉc1又はＩC2が三
角波の大きなリップル電流となるため、特に容量の大き
な負荷（１ｋＷ以上のもの）では、数１０アンペア以上
の電流が流れるものになり、平滑コンデンサ１４，３４
の発熱が大きくなる。その結果、平滑コンデンサの大型
化を行わなければならないだけでなく、低寿命となる不
都合があった。又、スイッチング素子（ＦＥＴ）１０及
びスイッチング素子（ＦＥＴ）２２がＯＮ状態、つまり
インダクタンス２及びインダクタンス２６に磁気エネル
ギーを蓄積している状態では、出力電圧が入力電圧ＶＩ
と等しい値であるため、大きな出力電圧を得るために
は、平滑コンデンサからの放電エネルギーに頼ることに
なることから、大型の平滑コンデンサを必要とし、前記
不都合を顕著にするものであるだけでなく、負荷の消費
エネルギーが特に大きい場合には、インダクタンス２及
びインダクタンス２６に蓄積された磁気エネルギーが完
全に放出され尽くした状態になり、負荷を連続駆動する
ことができないこともあり、改善の余地があった。
コンデンサ１４又は３４に流れる電流Ｉc1又はＩC2が三
角波の大きなリップル電流となるため、特に容量の大き
な負荷（１ｋＷ以上のもの）では、数１０アンペア以上
の電流が流れるものになり、平滑コンデンサ１４，３４
の発熱が大きくなる。その結果、平滑コンデンサの大型
化を行わなければならないだけでなく、低寿命となる不
都合があった。又、スイッチング素子（ＦＥＴ）１０及
びスイッチング素子（ＦＥＴ）２２がＯＮ状態、つまり
インダクタンス２及びインダクタンス２６に磁気エネル
ギーを蓄積している状態では、出力電圧が入力電圧ＶＩ
と等しい値であるため、大きな出力電圧を得るために
は、平滑コンデンサからの放電エネルギーに頼ることに
なることから、大型の平滑コンデンサを必要とし、前記
不都合を顕著にするものであるだけでなく、負荷の消費
エネルギーが特に大きい場合には、インダクタンス２及
びインダクタンス２６に蓄積された磁気エネルギーが完
全に放出され尽くした状態になり、負荷を連続駆動する
ことができないこともあり、改善の余地があった。
【０００４】
【発明が解決しようとする課題】そこで、本発明が前述
の状況に鑑み、解決しようとするところは、平滑コンデ
ンサの大型化を回避することができながらも、大きな出
力供給を可能にするとともに、低寿命を回避し、更には
負荷を連続駆動することができるスイッチングレギュレ
ータを提供する点にある。
の状況に鑑み、解決しようとするところは、平滑コンデ
ンサの大型化を回避することができながらも、大きな出
力供給を可能にするとともに、低寿命を回避し、更には
負荷を連続駆動することができるスイッチングレギュレ
ータを提供する点にある。
【０００５】
【課題を解決するための手段】本発明は、前述の課題解
決のために、直流電源の電圧を昇圧するために該直流電
源に並列接続された複数のインダクタンスと、これらイ
ンダクタンスの出力側にそれぞれ接続された転流用のダ
イオードと、前記各インダクタンスと各ダイオードの間
と前記直流電源とを短絡接続するためのスイッチング素
子の複数と、前記複数のダイオードの合流出力部に直列
接続された平滑コンデンサとからなるブーストチョッパ
回路と、前記複数のスイッチング素子をＯＮ−ＯＦＦ制
御するための制御回路と、この平滑コンデンサに並列接
続された負荷とからなり、前記複数のスイッチング素子
を所定周期で順次遅らせて繰り返し動作させることを特
徴とするスイッチングレギュレータを確立した。複数の
スイッチング素子を所定周期で順次遅らせて繰り返し動
作させることによって、特定のスイッチング素子のＯＮ
状態において他のインダクタンスに蓄積されたエネルギ
ーをスイッチング素子がＯＦＦ状態に切り替わることに
より順次出力して、単一のスイッチング素子により出力
電圧を昇圧するものに比べて、大きな出力（エネルギ
ー）を得ることができるとともに、平滑コンデンサを流
れる電流を平滑にすることが可能になるとともに、負荷
の消費エネルギーが特に大きい場合でも、スイッチング
素子のＯＮ−ＯＦＦ時間を調節することによって、負荷
を連続駆動することが可能になる。尚、インダクタンス
の数が多ければ多いほど大きな出力（エネルギー）を得
ることができるのである。
決のために、直流電源の電圧を昇圧するために該直流電
源に並列接続された複数のインダクタンスと、これらイ
ンダクタンスの出力側にそれぞれ接続された転流用のダ
イオードと、前記各インダクタンスと各ダイオードの間
と前記直流電源とを短絡接続するためのスイッチング素
子の複数と、前記複数のダイオードの合流出力部に直列
接続された平滑コンデンサとからなるブーストチョッパ
回路と、前記複数のスイッチング素子をＯＮ−ＯＦＦ制
御するための制御回路と、この平滑コンデンサに並列接
続された負荷とからなり、前記複数のスイッチング素子
を所定周期で順次遅らせて繰り返し動作させることを特
徴とするスイッチングレギュレータを確立した。複数の
スイッチング素子を所定周期で順次遅らせて繰り返し動
作させることによって、特定のスイッチング素子のＯＮ
状態において他のインダクタンスに蓄積されたエネルギ
ーをスイッチング素子がＯＦＦ状態に切り替わることに
より順次出力して、単一のスイッチング素子により出力
電圧を昇圧するものに比べて、大きな出力（エネルギ
ー）を得ることができるとともに、平滑コンデンサを流
れる電流を平滑にすることが可能になるとともに、負荷
の消費エネルギーが特に大きい場合でも、スイッチング
素子のＯＮ−ＯＦＦ時間を調節することによって、負荷
を連続駆動することが可能になる。尚、インダクタンス
の数が多ければ多いほど大きな出力（エネルギー）を得
ることができるのである。
【０００６】前記制御回路が前記負荷の電圧値を一定に
保持するために複数のスイッチング素子のＯＮ時間を制
御するＰＷＭ制御回路であるが、マイコン等を用いて制
御するようにしてもよい。
保持するために複数のスイッチング素子のＯＮ時間を制
御するＰＷＭ制御回路であるが、マイコン等を用いて制
御するようにしてもよい。
【０００７】前記各インダクタンスを、一次側巻線と二
次側巻線とからなる絶縁形フライバックトランスから構
成することによって、一次側巻線の巻数と二次側巻線の
巻数とを変更すれば、出力電圧を入力電圧に対して昇圧
することは勿論のこと、下降することも可能になる。
次側巻線とからなる絶縁形フライバックトランスから構
成することによって、一次側巻線の巻数と二次側巻線の
巻数とを変更すれば、出力電圧を入力電圧に対して昇圧
することは勿論のこと、下降することも可能になる。
【０００８】前記ブーストチョッパ回路を複数直列接続
し、これらブーストチョッパ回路の全スイッチング素子
をＯＮ−ＯＦＦ制御するために、全スイッチング素子を
前記単一の制御回路に接続することによって、単数のブ
ーストチョッパ回路を駆動するものに比べて大きな出力
（エネルギー）を得ることができる。しかも、単一の制
御回路で全スイッチング素子をＯＮ−ＯＦＦ制御するこ
とによって、回路の簡素化を図ることができる。
し、これらブーストチョッパ回路の全スイッチング素子
をＯＮ−ＯＦＦ制御するために、全スイッチング素子を
前記単一の制御回路に接続することによって、単数のブ
ーストチョッパ回路を駆動するものに比べて大きな出力
（エネルギー）を得ることができる。しかも、単一の制
御回路で全スイッチング素子をＯＮ−ＯＦＦ制御するこ
とによって、回路の簡素化を図ることができる。
【０００９】
【発明の実施の形態】図１に、本発明のスイッチングレ
ギュレータを示している。このスイッチングレギュレー
タは、直流電源１の電圧を昇圧するために該直流電源１
に並列接続された４個のインダクタンス２，３，４，５
と、これらインダクタンス２，３，４，５の出力側にそ
れぞれ接続された転流用のダイオード６，７，８，９
と、前記各インダクタンス２，３，４，５と各ダイオー
ド６，７，８，９の間と前記直流電源１とを短絡接続す
るためのスイッチング素子としての電界効果トランジス
タ（以下ＦＥＴと称する）の４個１０，１１，１２，１
３と、前記４個のダイオード６，７，８，９の合流出力
部に直列接続された平滑コンデンサ１４とからなるブー
ストチョッパ回路Ａと、前記４個のＦＥＴ１０，１１，
１２，１３をＯＮ−ＯＦＦ制御するための制御回路１５
と、前記平滑コンデンサ１４に並列接続された負荷１６
とから構成している。前記インダクタンスの個数は、２
個又は３個又は５個以上設けて実施してもよい。このイ
ンダクタンスの個数に合わせてスイッチング素子の個数
を変更することになる。前記スイッチング素子として
は、ＦＥＴの他、トランジスタや絶縁ゲートバイポーラ
モードトランジスタ（ＩＧＢＴ）等の各種素子を用いて
もよい。
ギュレータを示している。このスイッチングレギュレー
タは、直流電源１の電圧を昇圧するために該直流電源１
に並列接続された４個のインダクタンス２，３，４，５
と、これらインダクタンス２，３，４，５の出力側にそ
れぞれ接続された転流用のダイオード６，７，８，９
と、前記各インダクタンス２，３，４，５と各ダイオー
ド６，７，８，９の間と前記直流電源１とを短絡接続す
るためのスイッチング素子としての電界効果トランジス
タ（以下ＦＥＴと称する）の４個１０，１１，１２，１
３と、前記４個のダイオード６，７，８，９の合流出力
部に直列接続された平滑コンデンサ１４とからなるブー
ストチョッパ回路Ａと、前記４個のＦＥＴ１０，１１，
１２，１３をＯＮ−ＯＦＦ制御するための制御回路１５
と、前記平滑コンデンサ１４に並列接続された負荷１６
とから構成している。前記インダクタンスの個数は、２
個又は３個又は５個以上設けて実施してもよい。このイ
ンダクタンスの個数に合わせてスイッチング素子の個数
を変更することになる。前記スイッチング素子として
は、ＦＥＴの他、トランジスタや絶縁ゲートバイポーラ
モードトランジスタ（ＩＧＢＴ）等の各種素子を用いて
もよい。
【００１０】そして、前記制御回路１５は、負荷１６の
端子電圧の変化に基づいて４個のＦＥＴ１０，１１，１
２，１３をＯＮ−ＯＦＦ制御するものであり、具体的に
は、周波数を一定とし、前記ＦＥＴ１０，１１，１２，
１３のＯＮ時間（パルス幅）を制御することにより出力
電圧を一定に保持するＰＷＭ制御回路として構成してい
る。つまり、負荷１６の電圧が所定電圧よりも低くなっ
た場合には、ＦＥＴ１０，１１，１２，１３のＯＮ時間
を長くすることにより、インダクタンス２，３，４，５
のエネルギー蓄積時間を長くして、大きな出力電圧を得
るようにし、負荷１６の電圧が所定電圧よりも高くなっ
たときは、ＦＥＴ１０，１１，１２，１３のＯＮ時間を
短くすることにより、ＦＥＴ１０，１１，１２，１３の
ＯＮ時間を短くして、小さな出力電圧を得るようにする
ことによって、負荷１６の変動に係わらず、常に出力電
圧を一定に保持することができるようにしている。そし
て、前記４個のインダクタンス２，３，４，５を所定周
期で順次遅らせて繰り返し作動させることにより、入力
電圧ＶＩにインダクタンス２，３，４，５に蓄積された
磁気エネルギーを重畳させて負荷１６を駆動すること
で、リップル電流の発生を回避することができるだけで
なく、出力を飛躍的に向上させることができるようにし
ている。しかも、平滑コンデンサ１４としては容量の小
さなものを使用することができる。
端子電圧の変化に基づいて４個のＦＥＴ１０，１１，１
２，１３をＯＮ−ＯＦＦ制御するものであり、具体的に
は、周波数を一定とし、前記ＦＥＴ１０，１１，１２，
１３のＯＮ時間（パルス幅）を制御することにより出力
電圧を一定に保持するＰＷＭ制御回路として構成してい
る。つまり、負荷１６の電圧が所定電圧よりも低くなっ
た場合には、ＦＥＴ１０，１１，１２，１３のＯＮ時間
を長くすることにより、インダクタンス２，３，４，５
のエネルギー蓄積時間を長くして、大きな出力電圧を得
るようにし、負荷１６の電圧が所定電圧よりも高くなっ
たときは、ＦＥＴ１０，１１，１２，１３のＯＮ時間を
短くすることにより、ＦＥＴ１０，１１，１２，１３の
ＯＮ時間を短くして、小さな出力電圧を得るようにする
ことによって、負荷１６の変動に係わらず、常に出力電
圧を一定に保持することができるようにしている。そし
て、前記４個のインダクタンス２，３，４，５を所定周
期で順次遅らせて繰り返し作動させることにより、入力
電圧ＶＩにインダクタンス２，３，４，５に蓄積された
磁気エネルギーを重畳させて負荷１６を駆動すること
で、リップル電流の発生を回避することができるだけで
なく、出力を飛躍的に向上させることができるようにし
ている。しかも、平滑コンデンサ１４としては容量の小
さなものを使用することができる。
【００１１】前記ＰＷＭ制御回路１５は、図４に示すよ
うに、クロックパルスを発生させるための発振回路１７
と、この発振回路１７からのクロックパルスを計数する
ためのカウンタ１８と、カウンタ１８からの情報により
適宜三角波を発生させる三角波発生回路１９…と、これ
ら三角波発生回路１９からの電圧と検出された出力電圧
（負荷検出電圧）とを比較して出力するための差動増幅
器２０…と、これら差動増幅器２０…からの出力を前記
ＦＥＴ１０，１１，１２，１３のゲートを駆動するため
のゲートドライバー２１…とから構成しているが、この
構成に限定されるものではなく、例えばマイコンにより
ＦＥＴ１０，１１，１２，１３のＯＮ時間（パルス幅）
を制御するように構成してもよい。
うに、クロックパルスを発生させるための発振回路１７
と、この発振回路１７からのクロックパルスを計数する
ためのカウンタ１８と、カウンタ１８からの情報により
適宜三角波を発生させる三角波発生回路１９…と、これ
ら三角波発生回路１９からの電圧と検出された出力電圧
（負荷検出電圧）とを比較して出力するための差動増幅
器２０…と、これら差動増幅器２０…からの出力を前記
ＦＥＴ１０，１１，１２，１３のゲートを駆動するため
のゲートドライバー２１…とから構成しているが、この
構成に限定されるものではなく、例えばマイコンにより
ＦＥＴ１０，１１，１２，１３のＯＮ時間（パルス幅）
を制御するように構成してもよい。
【００１２】上記構成のスイッチングレギュレータの動
作について説明すれば、図３に示すように、前記発振回
路１７から発生するクロックパルスのうちの所定番目
（図では１番目）のクロックパルスが立ち上がった時点
で、ＦＥＴ１０のゲートに電圧が掛かりＦＥＴ１０をＯ
Ｎ状態にする。このとき、直流電源１よりｉ1 なる電
流、つまり図２に示すインダクタンス２を励磁するため
の三角波電流Ａで示す電流が流れる。これと同時にＯＮ
状態のＦＥＴ１１のゲートへの電圧を断つことによりＦ
ＥＴ１１をＯＦＦ状態にする。このとき、インダクタン
ス３に蓄積された磁気エネルギーがフライバック電圧と
して、図３に示すＢ1 なる電圧がダイオード７の順方向
を通じて平滑コンデンサ１４に移動する。このときの電
流は、図２のＢ1 の通りである。前記インダクタンス３
に蓄えられるエネルギーＢの面積とフライバック電圧と
して放出されるエネルギーＢ1 の面積とは同じになる関
係があり、後述のＦＥＴ１０，１２，１３により発生す
るＡ，Ａ1 、Ｃ，Ｃ 1，Ｄ，Ｄ 1 も同じ関係で理屈の上
では同じ関係になる。次に、図において２番目のクロッ
クパルスが立ち上がった時点で、前記ＯＦＦ状態にした
ＦＥＴ１１のゲートに電圧が掛かりＦＥＴ１１をＯＮ状
態にする。このとき、直流電源１よりｉ2 なる電流、つ
まり図２に示すインダクタンス３を励磁するための三角
波電流Ｂで示す電流が流れる。これと同時にＯＮ状態の
ＦＥＴ１２のゲートへの電圧を断つことによりＦＥＴ１
２をＯＦＦ状態にする。このとき、インダクタンス４に
蓄積された磁気エネルギーがフライバック電圧として、
図３に示すＣ1 なる電圧がダイオード８の順方向を通じ
て平滑コンデンサ１４に移動する。続いて、図において
３番目のクロックパルスが立ち上がった時点で、前記Ｏ
ＦＦ状態にしたＦＥＴ１２のゲートに電圧が掛かりＦＥ
Ｔ１２をＯＮ状態にする。このとき、直流電源１よりｉ
3 なる電流、つまり図２に示すインダクタンス３を励磁
するための三角波電流Ｃで示す電流が流れる。これと同
時にＯＮ状態のＦＥＴ１３のゲートへの電圧を断つこと
によりＦＥＴ１３をＯＦＦ状態にする。このとき、イン
ダクタンス５に蓄積された磁気エネルギーがフライバッ
ク電圧として、図３に示すＤ1 なる電圧がダイオード９
の順方向を通じて平滑コンデンサ１４に移動する。次
に、図において４番目のクロックパルスが立ち上がった
時点で、前記ＯＦＦ状態にしたＦＥＴ１３のゲートに電
圧が掛かりＦＥＴ１３をＯＮ状態にする。このとき、直
流電源１よりｉ3 なる電流、つまり図２に示すインダク
タンス５を励磁するための三角波電流Ｃで示す電流が流
れる。これと同時にＯＮ状態のＦＥＴ１０のゲートへの
電圧を断つことによりＦＥＴ１０をＯＦＦ状態にする。
このとき、インダクタンス２に蓄積された磁気エネルギ
ーがフライバック電圧として、図３に示すＡ1なる電圧
がダイオード６の順方向を通じて平滑コンデンサ１４に
移動して、１サイクルを終了する。即ち、４つのクロッ
クパルスを１周期とし、１つのクロックパルスが立ち上
がる度に特定の１つのＦＥＴ１０又は１１又は１２又は
１３を順次ＯＮ状態にし、それら順次ＯＮ状態にしたＦ
ＥＴ１０又は１１又は１２又は１３が所定の周期（４周
期）を経過した時点で一旦ＯＦＦ状態にし、次のクロッ
クパルスが立ち上がる度にＯＦＦ状態にしたＦＥＴ１０
又は１１又は１２又は１３を順次ＯＮ状態にしていき、
これを繰り返し行うようにしている。
作について説明すれば、図３に示すように、前記発振回
路１７から発生するクロックパルスのうちの所定番目
（図では１番目）のクロックパルスが立ち上がった時点
で、ＦＥＴ１０のゲートに電圧が掛かりＦＥＴ１０をＯ
Ｎ状態にする。このとき、直流電源１よりｉ1 なる電
流、つまり図２に示すインダクタンス２を励磁するため
の三角波電流Ａで示す電流が流れる。これと同時にＯＮ
状態のＦＥＴ１１のゲートへの電圧を断つことによりＦ
ＥＴ１１をＯＦＦ状態にする。このとき、インダクタン
ス３に蓄積された磁気エネルギーがフライバック電圧と
して、図３に示すＢ1 なる電圧がダイオード７の順方向
を通じて平滑コンデンサ１４に移動する。このときの電
流は、図２のＢ1 の通りである。前記インダクタンス３
に蓄えられるエネルギーＢの面積とフライバック電圧と
して放出されるエネルギーＢ1 の面積とは同じになる関
係があり、後述のＦＥＴ１０，１２，１３により発生す
るＡ，Ａ1 、Ｃ，Ｃ 1，Ｄ，Ｄ 1 も同じ関係で理屈の上
では同じ関係になる。次に、図において２番目のクロッ
クパルスが立ち上がった時点で、前記ＯＦＦ状態にした
ＦＥＴ１１のゲートに電圧が掛かりＦＥＴ１１をＯＮ状
態にする。このとき、直流電源１よりｉ2 なる電流、つ
まり図２に示すインダクタンス３を励磁するための三角
波電流Ｂで示す電流が流れる。これと同時にＯＮ状態の
ＦＥＴ１２のゲートへの電圧を断つことによりＦＥＴ１
２をＯＦＦ状態にする。このとき、インダクタンス４に
蓄積された磁気エネルギーがフライバック電圧として、
図３に示すＣ1 なる電圧がダイオード８の順方向を通じ
て平滑コンデンサ１４に移動する。続いて、図において
３番目のクロックパルスが立ち上がった時点で、前記Ｏ
ＦＦ状態にしたＦＥＴ１２のゲートに電圧が掛かりＦＥ
Ｔ１２をＯＮ状態にする。このとき、直流電源１よりｉ
3 なる電流、つまり図２に示すインダクタンス３を励磁
するための三角波電流Ｃで示す電流が流れる。これと同
時にＯＮ状態のＦＥＴ１３のゲートへの電圧を断つこと
によりＦＥＴ１３をＯＦＦ状態にする。このとき、イン
ダクタンス５に蓄積された磁気エネルギーがフライバッ
ク電圧として、図３に示すＤ1 なる電圧がダイオード９
の順方向を通じて平滑コンデンサ１４に移動する。次
に、図において４番目のクロックパルスが立ち上がった
時点で、前記ＯＦＦ状態にしたＦＥＴ１３のゲートに電
圧が掛かりＦＥＴ１３をＯＮ状態にする。このとき、直
流電源１よりｉ3 なる電流、つまり図２に示すインダク
タンス５を励磁するための三角波電流Ｃで示す電流が流
れる。これと同時にＯＮ状態のＦＥＴ１０のゲートへの
電圧を断つことによりＦＥＴ１０をＯＦＦ状態にする。
このとき、インダクタンス２に蓄積された磁気エネルギ
ーがフライバック電圧として、図３に示すＡ1なる電圧
がダイオード６の順方向を通じて平滑コンデンサ１４に
移動して、１サイクルを終了する。即ち、４つのクロッ
クパルスを１周期とし、１つのクロックパルスが立ち上
がる度に特定の１つのＦＥＴ１０又は１１又は１２又は
１３を順次ＯＮ状態にし、それら順次ＯＮ状態にしたＦ
ＥＴ１０又は１１又は１２又は１３が所定の周期（４周
期）を経過した時点で一旦ＯＦＦ状態にし、次のクロッ
クパルスが立ち上がる度にＯＦＦ状態にしたＦＥＴ１０
又は１１又は１２又は１３を順次ＯＮ状態にしていき、
これを繰り返し行うようにしている。
【００１３】この実施例では、インダクタンスの過励磁
防止のために各ＦＥＴ１０，１１，１２，１３のＯＮ時
間を７５％ＭＡＸ、ＯＦＦ時間を２５％ＭＩＮとして、
動作の安定化を図る方式としているが、出力電圧の変動
により各ＦＥＴ１０，１１，１２，１３のＯＮ時間及び
ＯＦＦ時間を変更調節するようにしている。つまり、出
力電圧ＶO ＝（ＦＥＴON＋ＦＥＴOFF ）／ＦＥＴOFF ×
ＶＩの関係になるようにＰＷＭ制御回路１５により各Ｆ
ＥＴ１０，１１，１２，１３を制御するのである。尚、
損失を無視すれば、ＯＮ時間を７５％に設定した場合
は、ＶO ＝４ＶＩとなる。図３では、ＯＮ時間を７５％
に設定した場合を示している。前記各ＦＥＴ１０，１
１，１２，１３のＯＮ時間をインダクタンスの過励磁防
止のために７５％ＭＡＸ、ＯＦＦ時間を２５％ＭＩＮと
したが、この数値に限定されるものではない。尚、前記
クロックパルスのパルス幅を全て同一幅に設定したが、
クロックパルス毎にパルス幅を変更するようにしてもよ
いし、特定のクロックパルスのパルス幅のみ変更して実
施することもできる。又、前記各電圧Ａ1,Ｂ1,Ｃ1,Ｄ1
の大きさを同一にしたものを示したが、これら各電圧Ａ
1,Ｂ1,Ｃ1,Ｄ1 の大きさを全て異なる又は一部が異なる
ようにしてもよい。又、各電圧Ａ1,Ｂ1,Ｃ1,Ｄ1 同士間
に隙間が発生しないようにすることが理想であるが、支
障のない範囲において隙間が発生する状態で実施しても
よい。
防止のために各ＦＥＴ１０，１１，１２，１３のＯＮ時
間を７５％ＭＡＸ、ＯＦＦ時間を２５％ＭＩＮとして、
動作の安定化を図る方式としているが、出力電圧の変動
により各ＦＥＴ１０，１１，１２，１３のＯＮ時間及び
ＯＦＦ時間を変更調節するようにしている。つまり、出
力電圧ＶO ＝（ＦＥＴON＋ＦＥＴOFF ）／ＦＥＴOFF ×
ＶＩの関係になるようにＰＷＭ制御回路１５により各Ｆ
ＥＴ１０，１１，１２，１３を制御するのである。尚、
損失を無視すれば、ＯＮ時間を７５％に設定した場合
は、ＶO ＝４ＶＩとなる。図３では、ＯＮ時間を７５％
に設定した場合を示している。前記各ＦＥＴ１０，１
１，１２，１３のＯＮ時間をインダクタンスの過励磁防
止のために７５％ＭＡＸ、ＯＦＦ時間を２５％ＭＩＮと
したが、この数値に限定されるものではない。尚、前記
クロックパルスのパルス幅を全て同一幅に設定したが、
クロックパルス毎にパルス幅を変更するようにしてもよ
いし、特定のクロックパルスのパルス幅のみ変更して実
施することもできる。又、前記各電圧Ａ1,Ｂ1,Ｃ1,Ｄ1
の大きさを同一にしたものを示したが、これら各電圧Ａ
1,Ｂ1,Ｃ1,Ｄ1 の大きさを全て異なる又は一部が異なる
ようにしてもよい。又、各電圧Ａ1,Ｂ1,Ｃ1,Ｄ1 同士間
に隙間が発生しないようにすることが理想であるが、支
障のない範囲において隙間が発生する状態で実施しても
よい。
【００１４】従って、上記のように４つのＦＥＴ１０，
１１，１２，１３のＯＮ時間及びＯＦＦ時間を変更調節
することによって、図３に示すように、出力電圧Ｖo が
各インダクタンス２，３，４，５に蓄えられるエネルギ
ーＡ，Ｂ，Ｃ，Ｄの面積と各インダクタンス２，３，
４，５が放出するエネルギーＡ1,Ｂ1,Ｃ1,Ｄ1 の面積の
総和となり、一定の出力電圧を常に確保することができ
るのである。そして、直流電源１を流れる入力電流ｉ0
は、図２に示すように、ｉ0 ＝ｉ1＋ｉ2 ＋ｉ3 ＋ｉ4
となり、リップル分のないフラットな直流電流にするこ
とができる。図では、各インダクタンス２，３，４，５
に流れる電流ｉ1,ｉ2,ｉ3,ｉ 4 の平均値ｉ10, ｉ20, ｉ
30, ｉ40を示し、これら平均値ｉ10, ｉ20, ｉ30, ｉ 40
の総和を入力電流ｉ0 としている。
１１，１２，１３のＯＮ時間及びＯＦＦ時間を変更調節
することによって、図３に示すように、出力電圧Ｖo が
各インダクタンス２，３，４，５に蓄えられるエネルギ
ーＡ，Ｂ，Ｃ，Ｄの面積と各インダクタンス２，３，
４，５が放出するエネルギーＡ1,Ｂ1,Ｃ1,Ｄ1 の面積の
総和となり、一定の出力電圧を常に確保することができ
るのである。そして、直流電源１を流れる入力電流ｉ0
は、図２に示すように、ｉ0 ＝ｉ1＋ｉ2 ＋ｉ3 ＋ｉ4
となり、リップル分のないフラットな直流電流にするこ
とができる。図では、各インダクタンス２，３，４，５
に流れる電流ｉ1,ｉ2,ｉ3,ｉ 4 の平均値ｉ10, ｉ20, ｉ
30, ｉ40を示し、これら平均値ｉ10, ｉ20, ｉ30, ｉ 40
の総和を入力電流ｉ0 としている。
【００１５】前記スイッチングレギュレータを、図５に
示すように構成してもよい。つまり、ブーストチョッパ
回路Ａの２つを直列接続するとともに、これらブースト
チョッパ回路Ａの全スイッチング素子１０〜１３、２２
〜２５をＯＮ−ＯＦＦ制御するための前記ＰＷＭ制御回
路１５に接続している。
示すように構成してもよい。つまり、ブーストチョッパ
回路Ａの２つを直列接続するとともに、これらブースト
チョッパ回路Ａの全スイッチング素子１０〜１３、２２
〜２５をＯＮ−ＯＦＦ制御するための前記ＰＷＭ制御回
路１５に接続している。
【００１６】前記両ブーストチョッパ回路Ａ，Ａの左側
のブーストチョッパ回路Ａは、４個のインダクタンス
２，３，４，５と、これらインダクタンス２，３，４，
５の出力側にそれぞれ接続された転流用のダイオード
６，７，８，９と、前記各インダクタンス２，３，４，
５と各ダイオード６，７，８，９の間と前記直流電源１
とを短絡接続するためのスイッチング素子１０，１１，
１２，１３と、前記ダイオード６，７，８，９の出力側
に直列接続された平滑コンデンサ１４とからなり、右側
のブーストチョッパ回路Ａは、４個のインダクタンス２
６，２７，２８，２９と、これらインダクタンス２６，
２７，２８，２９の出力側にそれぞれ接続された転流用
のダイオード３０，３１，３２，３３と、前記各インダ
クタンス２６，２７，２８，２９と各ダイオード３０，
３１，３２，３３の間と前記直流電源１とを短絡接続す
るためのスイッチング素子２２，２３，２４，２５と、
前記ダイオード３０，３１，３２，３３の出力側に直列
接続された平滑コンデンサ３４とからなっている。
のブーストチョッパ回路Ａは、４個のインダクタンス
２，３，４，５と、これらインダクタンス２，３，４，
５の出力側にそれぞれ接続された転流用のダイオード
６，７，８，９と、前記各インダクタンス２，３，４，
５と各ダイオード６，７，８，９の間と前記直流電源１
とを短絡接続するためのスイッチング素子１０，１１，
１２，１３と、前記ダイオード６，７，８，９の出力側
に直列接続された平滑コンデンサ１４とからなり、右側
のブーストチョッパ回路Ａは、４個のインダクタンス２
６，２７，２８，２９と、これらインダクタンス２６，
２７，２８，２９の出力側にそれぞれ接続された転流用
のダイオード３０，３１，３２，３３と、前記各インダ
クタンス２６，２７，２８，２９と各ダイオード３０，
３１，３２，３３の間と前記直流電源１とを短絡接続す
るためのスイッチング素子２２，２３，２４，２５と、
前記ダイオード３０，３１，３２，３３の出力側に直列
接続された平滑コンデンサ３４とからなっている。
【００１７】前記のように構成されたスイッチングレギ
ュレータは、図１に示したものに比べてインダクタンス
の数が多くなっている分、高い出力電圧を得ることがで
きるようになっている。尚、図に示した平滑コンデンサ
１４は、ノイズを取るために設けられたものであり、省
略して実施することもできる。図５の動作について簡単
に説明すれば、インダクタンスの数が２倍になっている
関係上、例えば特定番目のクロックパルスの信号により
一対のインダクタンス２，２６がＯＦＦの状態では、他
の三対のインダクタンス３，２７、４，２８、５，２９
がＯＮ状態であるように、前述同様に４つのクロックパ
ルスにより四対のインダクタンス２，２６、３，２７、
４，２８、５，２９をＯＮ−ＯＦＦ制御することによっ
て、出力電圧Ｖo を常に一定に維持できるようにしてい
る。
ュレータは、図１に示したものに比べてインダクタンス
の数が多くなっている分、高い出力電圧を得ることがで
きるようになっている。尚、図に示した平滑コンデンサ
１４は、ノイズを取るために設けられたものであり、省
略して実施することもできる。図５の動作について簡単
に説明すれば、インダクタンスの数が２倍になっている
関係上、例えば特定番目のクロックパルスの信号により
一対のインダクタンス２，２６がＯＦＦの状態では、他
の三対のインダクタンス３，２７、４，２８、５，２９
がＯＮ状態であるように、前述同様に４つのクロックパ
ルスにより四対のインダクタンス２，２６、３，２７、
４，２８、５，２９をＯＮ−ＯＦＦ制御することによっ
て、出力電圧Ｖo を常に一定に維持できるようにしてい
る。
【００１８】前記スイッチングレギュレータを、図６に
示すように構成してもよい。つまり、前記インダクタン
ス２，３，４，５を一次側巻線と二次側巻線とからなる
絶縁形フライバックトランスから構成することによっ
て、一次側巻線の巻数を二次側巻線の巻数よりも少なく
設定して入力電圧に対して出力電圧を上昇させることが
でき、又、これとは逆に一次側巻線の巻数を二次側巻線
の巻数よりも多く設定して入力電圧に対して出力電圧を
下降させることができるようにしている。つまり、一次
側巻線の巻数と二次側巻線の巻数とを変更すれば、一次
側のインダクタンスに流れる電流ｉ1,ｉ2,ｉ3,ｉ4 に対
して二次側のインダクタンスに流れる電流ｉ11, ｉ12,
ｉ13, ｉ14を変更させることができ、出力電圧を入力電
圧に対して上昇又は下降させることができるようにして
いる。
示すように構成してもよい。つまり、前記インダクタン
ス２，３，４，５を一次側巻線と二次側巻線とからなる
絶縁形フライバックトランスから構成することによっ
て、一次側巻線の巻数を二次側巻線の巻数よりも少なく
設定して入力電圧に対して出力電圧を上昇させることが
でき、又、これとは逆に一次側巻線の巻数を二次側巻線
の巻数よりも多く設定して入力電圧に対して出力電圧を
下降させることができるようにしている。つまり、一次
側巻線の巻数と二次側巻線の巻数とを変更すれば、一次
側のインダクタンスに流れる電流ｉ1,ｉ2,ｉ3,ｉ4 に対
して二次側のインダクタンスに流れる電流ｉ11, ｉ12,
ｉ13, ｉ14を変更させることができ、出力電圧を入力電
圧に対して上昇又は下降させることができるようにして
いる。
【００１９】
【発明の効果】請求項１によれば、平滑コンデンサに流
れる電流がリップルを含まないフラットなものにするこ
とができるから、平滑コンデンサの発熱による低寿命を
回避することができる。又、複数のインダクタンスに蓄
えられたエネルギーを順次放出することによって、出力
電圧を常に一定に保ことができるだけでなく、高出力形
に構成することが可能になり、平滑コンデンサの小型化
を図ることができる。しかも、負荷の消費エネルギーが
大きい場合でも、スイッチング素子のＯＮ−ＯＦＦ時間
を調節することによって、負荷を連続駆動することが可
能になり、信頼性の高いスイッチングレギュレータを提
供することができる。尚、インダクタンスの数が多けれ
ば多いほど高い出力を得ることができる。
れる電流がリップルを含まないフラットなものにするこ
とができるから、平滑コンデンサの発熱による低寿命を
回避することができる。又、複数のインダクタンスに蓄
えられたエネルギーを順次放出することによって、出力
電圧を常に一定に保ことができるだけでなく、高出力形
に構成することが可能になり、平滑コンデンサの小型化
を図ることができる。しかも、負荷の消費エネルギーが
大きい場合でも、スイッチング素子のＯＮ−ＯＦＦ時間
を調節することによって、負荷を連続駆動することが可
能になり、信頼性の高いスイッチングレギュレータを提
供することができる。尚、インダクタンスの数が多けれ
ば多いほど高い出力を得ることができる。
【００２０】請求項２によれば、マイコンを用いてＰＷ
Ｍ制御を行うことによって、制御をデジタル化すること
が可能で、ソフトウェアによって各種の制御を行うこと
で今後予測される電気自動車及びロボット用電源として
デジタル制御可能な高出力電源を作ることができる利点
もある。
Ｍ制御を行うことによって、制御をデジタル化すること
が可能で、ソフトウェアによって各種の制御を行うこと
で今後予測される電気自動車及びロボット用電源として
デジタル制御可能な高出力電源を作ることができる利点
もある。
【００２１】請求項３によれば、一次側巻線の巻数と二
次側巻線の巻数とを変更するだけで、出力電圧を上昇さ
せることは勿論のこと、下降させることができ、回路の
使用範囲を拡大させることができる。しかも、出力電圧
の大きさの変化幅を一次側巻線の巻数と二次側巻線の巻
数とを変更するだけで自由に変えることができる。
次側巻線の巻数とを変更するだけで、出力電圧を上昇さ
せることは勿論のこと、下降させることができ、回路の
使用範囲を拡大させることができる。しかも、出力電圧
の大きさの変化幅を一次側巻線の巻数と二次側巻線の巻
数とを変更するだけで自由に変えることができる。
【００２２】請求項４によれば、ブーストチョッパ回路
を直列接続することによって、単数のブーストチョッパ
回路を駆動するものに比べて高電圧大容量出力（エネル
ギー）を得ることができ、使用出力範囲の拡大を図るこ
とができる。しかも、単一の制御回路で全スイッチング
素子をＯＮ−ＯＦＦ制御することによって回路の簡素化
を図ることができ、コストの低減化を図ることができ
る。
を直列接続することによって、単数のブーストチョッパ
回路を駆動するものに比べて高電圧大容量出力（エネル
ギー）を得ることができ、使用出力範囲の拡大を図るこ
とができる。しかも、単一の制御回路で全スイッチング
素子をＯＮ−ＯＦＦ制御することによって回路の簡素化
を図ることができ、コストの低減化を図ることができ
る。
【図１】スイッチングレギュレータの第１の具体構成を
示す回路図
示す回路図
【図２】インダクタンスを流れる電流波形図及び入力電
流波形図
流波形図
【図３】スイッチングレギュレータのタイムチャートを
示す図
示す図
【図４】ＰＷＭ制御回路の具体構成を示す回路図
【図５】スイッチングレギュレータの第２の具体構成を
示す回路図
示す回路図
【図６】スイッチングレギュレータの第３の具体構成を
示す回路図
示す回路図
【図７】スイッチングレギュレータの第１の従来の具体
構成を示す回路図
構成を示す回路図
【図８】スイッチングレギュレータの第２の従来の具体
構成を示す回路図
構成を示す回路図
【図９】インダクタンスに蓄えられるエネルギー及び平
滑コンデンサに流れる電流を示すグラフ
滑コンデンサに流れる電流を示すグラフ
【符号の説明】 １ 直流電源 2 〜5 インダ
クタンス 6 〜9 ダイオード 10〜13 ＦＥＴ
（スイッチング素子） 14 平滑コンデンサ 15 制御回路 16 負荷 17 発振回路 18 カウンタ 19 三角波発生
回路 20 差動増幅器 21 ゲートドラ
イバー 22〜25 ＦＥＴ（スイッチング素子） 26〜29 インダ
クタンス 30〜33 ダイオード 34 平滑コンデ
ンサ 50 交点 Ａ ブーストチ
ョッパ回路
クタンス 6 〜9 ダイオード 10〜13 ＦＥＴ
（スイッチング素子） 14 平滑コンデンサ 15 制御回路 16 負荷 17 発振回路 18 カウンタ 19 三角波発生
回路 20 差動増幅器 21 ゲートドラ
イバー 22〜25 ＦＥＴ（スイッチング素子） 26〜29 インダ
クタンス 30〜33 ダイオード 34 平滑コンデ
ンサ 50 交点 Ａ ブーストチ
ョッパ回路
【手続補正書】
【提出日】平成１１年３月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項３】 前記制御回路が前記負荷の電圧値を一定
に保持するために複数のスイッチング素子のＯＮ時間を
制御するＰＷＭ制御回路である請求項１記載のスイッチ
ングレギュレータ。
に保持するために複数のスイッチング素子のＯＮ時間を
制御するＰＷＭ制御回路である請求項１記載のスイッチ
ングレギュレータ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】本発明は、前述の課題解
決のために、直流電源の電圧を昇圧するために該直流電
源に並列接続された複数のインダクタンスと、これらイ
ンダクタンスの出力側にそれぞれ接続された転流用のダ
イオードと、前記各インダクタンスと各ダイオードの間
と前記直流電源とを短絡接続するためのスイッチング素
子の複数と、前記複数のダイオードの合流出力部に直列
接続された平滑コンデンサとからなるブーストチョッパ
回路の複数を直列接続した複数のブーストチョッパ回路
と、これら複数のブーストチョッパ回路の全スイッチン
グ素子をＯＮ−ＯＦＦ制御するための単一の制御回路
と、前記平滑コンデンサに並列接続された負荷とからな
り、前記全スイッチング素子を所定周期で順次遅らせて
繰り返し動作させるとともに、前記インダクタンスの過
励磁防止のために、前記スイッチング素子のＯＮ時間及
びＯＦＦ時間を変更調節することを特徴とするスイッチ
ングレギュレータを確立した。複数のスイッチング素子
を所定周期で順次遅らせて繰り返し動作させることによ
って、特定のスイッチング素子のＯＮ状態において他の
インダクタンスに蓄積されたエネルギーをスイッチング
素子がＯＦＦ状態に切り替わることにより順次出力し
て、単一のスイッチング素子により出力電圧を昇圧する
ものに比べて、大きな出力（エネルギー）を得ることが
できるとともに、平滑コンデンサを流れる電流を平滑に
することが可能になるとともに、負荷の消費エネルギー
が特に大きい場合でも、スイッチング素子のＯＮ−ＯＦ
Ｆ時間を調節することによって、負荷を連続駆動するこ
とが可能になる。しかも、インダクタンスの過励磁防止
のために、前記スイッチング素子のＯＮ時間及びＯＦＦ
時間を変更調節することによって、動作の安定化を図る
ことができる。又、複数のブーストチョッパ回路とする
ことによって、単数のブーストチョッパ回路を駆動する
ものに比べて大きな出力（エネルギー）を得ることがで
き、しかも、単一の制御回路で全スイッチング素子をＯ
Ｎ−ＯＦＦ制御することによって、回路の簡素化を図る
ことができる。尚、インダクタンスの数が多ければ多い
ほど大きな出力（エネルギー）を得ることができるので
ある。
決のために、直流電源の電圧を昇圧するために該直流電
源に並列接続された複数のインダクタンスと、これらイ
ンダクタンスの出力側にそれぞれ接続された転流用のダ
イオードと、前記各インダクタンスと各ダイオードの間
と前記直流電源とを短絡接続するためのスイッチング素
子の複数と、前記複数のダイオードの合流出力部に直列
接続された平滑コンデンサとからなるブーストチョッパ
回路の複数を直列接続した複数のブーストチョッパ回路
と、これら複数のブーストチョッパ回路の全スイッチン
グ素子をＯＮ−ＯＦＦ制御するための単一の制御回路
と、前記平滑コンデンサに並列接続された負荷とからな
り、前記全スイッチング素子を所定周期で順次遅らせて
繰り返し動作させるとともに、前記インダクタンスの過
励磁防止のために、前記スイッチング素子のＯＮ時間及
びＯＦＦ時間を変更調節することを特徴とするスイッチ
ングレギュレータを確立した。複数のスイッチング素子
を所定周期で順次遅らせて繰り返し動作させることによ
って、特定のスイッチング素子のＯＮ状態において他の
インダクタンスに蓄積されたエネルギーをスイッチング
素子がＯＦＦ状態に切り替わることにより順次出力し
て、単一のスイッチング素子により出力電圧を昇圧する
ものに比べて、大きな出力（エネルギー）を得ることが
できるとともに、平滑コンデンサを流れる電流を平滑に
することが可能になるとともに、負荷の消費エネルギー
が特に大きい場合でも、スイッチング素子のＯＮ−ＯＦ
Ｆ時間を調節することによって、負荷を連続駆動するこ
とが可能になる。しかも、インダクタンスの過励磁防止
のために、前記スイッチング素子のＯＮ時間及びＯＦＦ
時間を変更調節することによって、動作の安定化を図る
ことができる。又、複数のブーストチョッパ回路とする
ことによって、単数のブーストチョッパ回路を駆動する
ものに比べて大きな出力（エネルギー）を得ることがで
き、しかも、単一の制御回路で全スイッチング素子をＯ
Ｎ−ＯＦＦ制御することによって、回路の簡素化を図る
ことができる。尚、インダクタンスの数が多ければ多い
ほど大きな出力（エネルギー）を得ることができるので
ある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】前記インダクタンスが４つの場合には、前
記スイッチング素子のＯＮ時間を７５％ＭＡＸに設定
し、かつ、ＯＦＦ時間を２５％ＭＩＮに設定している。
記スイッチング素子のＯＮ時間を７５％ＭＡＸに設定
し、かつ、ＯＦＦ時間を２５％ＭＩＮに設定している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】前記制御回路が前記負荷の電圧値を一定に
保持するために複数のスイッチング素子のＯＮ時間を制
御するＰＷＭ制御回路であるが、マイコン等を用いて制
御するようにしてもよい。
保持するために複数のスイッチング素子のＯＮ時間を制
御するＰＷＭ制御回路であるが、マイコン等を用いて制
御するようにしてもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】
【発明の効果】請求項１によれば、平滑コンデンサに流
れる電流がリップルを含まないフラットなものにするこ
とができるから、平滑コンデンサの発熱による低寿命を
回避することができる。又、複数のインダクタンスに蓄
えられたエネルギーを順次放出することによって、出力
電圧を常に一定に保ことができるだけでなく、高出力形
に構成することが可能になり、平滑コンデンサの小型化
を図ることができる。しかも、負荷の消費エネルギーが
大きい場合でも、スイッチング素子のＯＮ−ＯＦＦ時間
を調節することによって、負荷を連続駆動することが可
能になり、信頼性の高いスイッチングレギュレータを提
供することができる。尚、インダクタンスの数が多けれ
ば多いほど高い出力を得ることができる。しかも、イン
ダクタンスの過励磁防止のために、スイッチング素子の
ＯＮ時間及びＯＦＦ時間を変更調節することによって、
動作の安定化を図ることができる。又、複数のブースト
チョッパ回路を直列接続することによって、単数のブー
ストチョッパ回路を駆動するものに比べて高電圧大容量
出力（エネルギー）を得ることができ、使用出力範囲の
拡大を図ることができ、しかも、単一の制御回路で全ス
イッチング素子をＯＮ−ＯＦＦ制御することによって回
路の簡素化を図ることができ、コストの低減化を図るこ
とができる。
れる電流がリップルを含まないフラットなものにするこ
とができるから、平滑コンデンサの発熱による低寿命を
回避することができる。又、複数のインダクタンスに蓄
えられたエネルギーを順次放出することによって、出力
電圧を常に一定に保ことができるだけでなく、高出力形
に構成することが可能になり、平滑コンデンサの小型化
を図ることができる。しかも、負荷の消費エネルギーが
大きい場合でも、スイッチング素子のＯＮ−ＯＦＦ時間
を調節することによって、負荷を連続駆動することが可
能になり、信頼性の高いスイッチングレギュレータを提
供することができる。尚、インダクタンスの数が多けれ
ば多いほど高い出力を得ることができる。しかも、イン
ダクタンスの過励磁防止のために、スイッチング素子の
ＯＮ時間及びＯＦＦ時間を変更調節することによって、
動作の安定化を図ることができる。又、複数のブースト
チョッパ回路を直列接続することによって、単数のブー
ストチョッパ回路を駆動するものに比べて高電圧大容量
出力（エネルギー）を得ることができ、使用出力範囲の
拡大を図ることができ、しかも、単一の制御回路で全ス
イッチング素子をＯＮ−ＯＦＦ制御することによって回
路の簡素化を図ることができ、コストの低減化を図るこ
とができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】請求項３によれば、マイコンを用いてＰＷ
Ｍ制御を行うことによって、制御をデジタル化すること
が可能で、ソフトウェアによって各種の制御を行うこと
で今後予測される電気自動車及びロボット用電源として
デジタル制御可能な高出力電源を作ることができる利点
もある。
Ｍ制御を行うことによって、制御をデジタル化すること
が可能で、ソフトウェアによって各種の制御を行うこと
で今後予測される電気自動車及びロボット用電源として
デジタル制御可能な高出力電源を作ることができる利点
もある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
Claims (4)
- 【請求項１】 直流電源の電圧を昇圧するために該直流
電源に並列接続された複数のインダクタンスと、これら
インダクタンスの出力側にそれぞれ接続された転流用の
ダイオードと、前記各インダクタンスと各ダイオードの
間と前記直流電源とを短絡接続するためのスイッチング
素子の複数と、前記複数のダイオードの合流出力部に直
列接続された平滑コンデンサとからなるブーストチョッ
パ回路と、前記複数のスイッチング素子をＯＮ−ＯＦＦ
制御するための制御回路と、この平滑コンデンサに並列
接続された負荷とからなり、前記複数のスイッチング素
子を所定周期で順次遅らせて繰り返し動作させることを
特徴とするスイッチングレギュレータ。 - 【請求項２】 前記制御回路が前記負荷の電圧値を一定
に保持するために複数のスイッチング素子のＯＮ時間を
制御するＰＷＭ制御回路である請求項１記載のスイッチ
ングレギュレータ。 - 【請求項３】 前記各インダクタンスを、一次側巻線と
二次側巻線とからなる絶縁形フライバックトランスから
構成したことを特徴とする請求項１記載のスイッチング
レギュレータ。 - 【請求項４】 前記ブーストチョッパ回路を複数直列接
続し、これらブーストチョッパ回路の全スイッチング素
子をＯＮ−ＯＦＦ制御するために、全スイッチング素子
を前記単一の制御回路に接続したことを特徴とする請求
項１記載のスイッチングレギュレータ。
Priority Applications (3)
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|---|---|---|---|
| JP00361598A JP3148171B2 (ja) | 1998-01-12 | 1998-01-12 | スイッチングレギュレータ |
| EP98120647A EP0929143A3 (en) | 1998-01-12 | 1998-11-03 | Switching regulator |
| US09/186,659 US6034514A (en) | 1998-01-12 | 1998-11-06 | Switching regulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00361598A JP3148171B2 (ja) | 1998-01-12 | 1998-01-12 | スイッチングレギュレータ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH11206112A true JPH11206112A (ja) | 1999-07-30 |
| JP3148171B2 JP3148171B2 (ja) | 2001-03-19 |
Family
ID=11562407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00361598A Expired - Lifetime JP3148171B2 (ja) | 1998-01-12 | 1998-01-12 | スイッチングレギュレータ |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3148171B2 (ja) |
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