JPH11212868A - スヌープキャッシュメモリ制御システム - Google Patents

Abstract

(57)【要約】 【課題】 共有メモリへのアクセスをできるだけ抑える
ことのできるスヌープキャッシュメモリ制御システムを
実現する。 【解決手段】 スヌープキャッシュメモリ部６１は、次
にオーナとなったスヌープキャッシュメモリ部のキャッ
シュメモリ番号を表す次オーナ番号を格納するための次
オーナ番号格納部１４ｅを有する。スヌープキャッシュ
メモリ部６１がオーナであるデータを追い出す場合、キ
ャッシュ制御部１８は、スヌープキャッシュメモリ部６
１のキャッシュメモリ番号と、オーナ委譲要求を共有バ
ス８０に出力する。スヌープキャッシュメモリ部６１以
外のスヌープキャッシュメモリ部では、共有バス８０上
にオーナ委譲要求が送出されていると、次オーナ番号格
納部１４ｅを参照し、この次オーナ番号が、共有バス８
０上のキャッシュメモリ番号に一致していた場合は、自
スヌープキャッシュメモリ部を新たなオーナとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、共有バス型マルチ
プロセッサシステムにおけるキャッシュメモリの制御方
法に関するものであり、特に、共有バスを介して共有メ
モリに接続された各キャッシュメモリのデータの一貫性
を効果的に保証するスヌープキャッシュメモリ制御方法
およびそのシステムに関する。

【０００２】

【従来の技術】複数のプロセッサが共有バスを介して共
有メモリに接続された共有バス型マルチプロセッサシス
テムにおいては、各プロセッサにキャッシュメモリを持
たせ、処理の高速化とバストラフィックの軽減化を図る
方法がよく知られている。この方法では、複数のキャッ
シュメモリが同一のデータを保持している場合に、いず
れかのデータに対して書き込みが行われると、残りのデ
ータも同じであること（コンシステンシィ）を保証する
機構が必要となる。共有バス型マルチプロセッサシステ
ムでは、各キャッシュメモリが他のキャッシュメモリの
バストランザクションを監視することにより、コンシス
テンシィを保証している。このように、バスのトランザ
クションを監視するキャッシュメモリのことをスヌープ
キャッシュメモリと呼ぶ。このスヌープキャッシュメモ
リの制御方法には、キャッシュメモリの管理についてい
くつかの制御方法が提案されている。

【０００３】例えば、従来のスヌープキャッシュメモリ
の制御方法のなかには、次のようなものがあった。即
ち、この制御方法は、あるキャッシュメモリでキャッシ
ュミスが発生した場合、このキャッシュミスしたデータ
を含むブロックを他のキャッシュメモリが保持していた
なら、アクセス速度の遅い共有メモリからそのブロック
を転送するのではなく、キャッシュメモリから直接転送
するものである。これにより、データ転送のオーバヘッ
ドを最小限に抑えようとするものであった。

【０００４】このような場合、キャッシュミスしたデー
タを含むブロックを持つキャッシュメモリは一つだけと
は限らないため、そのブロックを複数のキャッシュメモ
リのうち、どのキャッシュメモリがキャッシュミスした
キャッシュメモリに対して提供するかを決定する必要が
ある。そこで、あるブロックに対して、オーナ（所有
者）となるキャッシュメモリを予め決めておく必要があ
る。この方法は、例えば、“Cache Coherence Protocol
s ：Evaluation Using a Multiprocessor Simulation M
odel” James Archibald，他，acm Transactions on Co
mputer Systems，1986，November，Vol.4 ，Number4 ，
pp273−298 等に示されているBerkeley方式、Dragon方
式のスヌープキャッシュメモリで採用されている。ま
た、ブロックのオーナであるキャッシュメモリは、ブロ
ック内のデータが書き換えられていて、共有メモリと一
致しない場合は、そのブロックが追い出される時に、必
ず共有メモリにブロックを書き戻す責任を持っている。

【０００５】即ち、オーナであるキャッシュメモリは、
他のキャッシュメモリでキャッシュミスが発生し、か
つ、そのキャッシュミスしたデータを含むブロックを保
持していた場合は、そのブロックを、キャッシュミスが
発生したキャッシュメモリに対して転送する責任を持つ
と共に、あるブロックを追い出す場合、そのブロック内
のデータが書き換えられていたならば、そのブロックを
必ず共有メモリに書き戻す責任を持っている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の制御では、あるキャッシュメモリで、オーナである
ブロックを追い出した場合、その後、いずれかのキャッ
シュメモリで同じブロックのデータにキャッシュミスが
発生すると、そのキャッシュメモリは、必ず共有メモリ
からブロック転送を行わなければならなかった。

【０００７】例えば、あるキャッシュメモリがオーナで
あるブロックを追い出した時点で、同じブロックを他の
キャッシュメモリが持っていたとしても、オーナ以外Ｈ
さブロックを転送する権限はないため、そのキャッシュ
メモリからはブロックの転送はできない。その結果、こ
のような状態で、いずれかのキャッシュメモリでキャッ
シュミスが発生した場合は、共有メモリからブロックが
転送され、ブロック転送のオーバヘッドが大きくなって
しまっていた。

【０００８】また、オーナであるキャッシュメモリが、
オーナとなっているブロック内のデータを書き換えた
後、そのブロックを追い出す場合は、必ず、共有メモリ
に書き戻さなければならなかった。従って、例えば、オ
ーナが共有メモリに書き戻したブロックと同じブロック
を他のキャッシュメモリが持ち、かつ、オーナの共有メ
モリへの書き戻し後、他のキャッシュメモリがそのブロ
ック内のデータを書き換えた場合、そのキャッシュメモ
リは、共有メモリ内のデータと一致させるために、再び
そのブロックを共有メモリに書き戻さなければならなか
った。即ち、この場合、オーナが共有メモリへ書き戻し
たブロックは、他のキャッシュメモリによって再び書き
換えられるため、オーナによるブロックの書き戻し動作
が共有メモリへの無駄なアクセスになってしまってい
た。

【０００９】このような点から、キャッシュメモリにオ
ーナを設定した場合に、できるだけキャッシュメモリ間
でブロック転送が行え、共有メモリへのアクセスを抑え
ることのできるスヌープキャッシュメモリ制御システム
の実現が望まれていた。

【００１０】

【課題を解決するための手段】本発明は、前述の課題を
解決するため次の構成を採用する。 〈請求項１の構成〉各々がプロセッサに対応して設けら
れ、かつ、各々が共有バスを介して共有メモリに接続さ
れた複数のスヌープキャッシュメモリ部のうち、いずれ
かのスヌープキャッシュメモリ部でキャッシュミスが起
きた場合、キャッシュミスしたデータを転送する責任を
有するスヌープキャッシュメモリ部をそのデータのオー
ナとし、かつ、自スヌープキャッシュメモリ部が保持す
る任意のデータを追い出す時、このデータが共有メモリ
のデータと一致しない場合は、このデータを共有メモリ
に書き戻す責任を有するスヌープキャッシュメモリ部を
そのデータのオーナとして、各スヌープキャッシュメモ
リ部間のデータの一貫性を保持するスヌープキャッシュ
メモリ制御システムにおいて、各スヌープキャッシュメ
モリ部は、次にオーナとなったスヌープキャッシュメモ
リ部のキャッシュメモリ番号を格納する次オーナ番号格
納部と、いずれかのスヌープキャッシュメモリ部で、こ
のスヌープキャッシュメモリ部がオーナとなっているデ
ータを追い出す場合、オーナ以外のスヌープキャッシュ
メモリ部では、次オーナ番号格納部を参照し、この次オ
ーナ番号が、データを追い出すスヌープキャッシュメモ
リ部のキャッシュメモリ番号に一致していた場合は、自
スヌープキャッシュメモリ部を新たなオーナとするキャ
ッシュ制御部とを備えたことを特徴とするスヌープキャ
ッシュメモリ制御システムである。

【００１１】〈請求項１の説明〉請求項１の発明では、
各スヌープキャッシュメモリ部は、自スヌープキャッシ
ュメモリ部がオーナであるかどうかの情報を有すると共
に、自スヌープキャッシュメモリ部の次のオーナがどの
スヌープキャッシュメモリ部であるかという情報（＝次
オーナ番号）を持っている。

【００１２】任意のスヌープキャッシュメモリ部でデー
タを追い出し、このスヌープキャッシュメモリ部のキャ
ッシュメモリ番号が、自スヌープキャッシュメモリ部の
次オーナ番号に一致している場合、即ち、自スヌープキ
ャッシュメモリ部が、データを追い出すスヌープキャッ
シュメモリ部の前のオーナである場合は、自スヌープキ
ャッシュメモリ部が新たなオーナとなる。

【００１３】従って、キャッシュミス時に共有メモリへ
の書き戻しが必要な場合でも、書き戻ししようとするデ
ータをキャッシュメモリで保持するため、共有メモリへ
の書き戻しの頻度を下げることができる。

【００１４】また、オーナを委譲することで、オーナで
あるデータがキャッシュメモリに存在する時間が長くな
り、キャッシュミス時のブロック転送が共有メモリから
ではなく、キャッシュメモリから行える確率が増加す
る。このような点から、キャッシュミス時に時間のかか
る共有メモリへのアクセス頻度が減少するので、キャッ
シュミス時のレスポンスの向上と、共有バスの利用効率
が下がることによりスループットの増大を期待すること
ができる。

【００１５】更に、次のオーナの情報を記憶し、この次
オーナの情報を用いてオーナ委譲を行うようにしている
ので、共有メモリを意識する必要がなく、従って、次オ
ーナの情報の記憶部やこの記憶部への接続線、更にオー
ナの情報を転送する信号線のビット数の削減を図ること
ができる。

【００１６】〈請求項２の構成〉請求項１に記載のスヌ
ープキャッシュメモリ制御システムにおいて、いずれか
のスヌープキャッシュメモリ部で、自スヌープキャッシ
ュメモリ部が保持するデータを追い出す場合、自スヌー
プキャッシュメモリ部を次オーナとするスヌープキャッ
シュメモリ部の次オーナ番号を、自スヌープキャッシュ
メモリ部の次オーナ番号格納部に格納されている次オー
ナ番号に書き換えるキャッシュ制御部を備えたことを特
徴とするスヌープキャッシュメモリ制御システム。

【００１７】〈請求項２の説明〉請求項２の発明は、請
求項１の発明に加えて、いずれかのスヌープキャッシュ
メモリ部でデータを追い出す場合は、自身を次オーナと
するスヌープキャッシュメモリ部の次オーナ番号を、自
身の次オーナ番号に書き換えるようにしたものである。
これにより、各スヌープキャッシュメモリ部の次のオー
ナの関係が正確に設定され、その結果、いずれかのスヌ
ープキャッシュメモリ部にデータが存在する場合は、必
ずスヌープキャッシュメモリ部間でデータ転送やオーナ
委譲を行うことができ、キャッシュミス時の共有メモリ
への書き戻しの頻度を更に減少させることができる。

【００１８】〈請求項３の構成〉請求項２に記載のスヌ
ープキャッシュメモリ制御システムにおいて、キャッシ
ュ制御部は、自スヌープキャッシュメモリ部が任意のデ
ータを追い出す場合、自スヌープキャッシュメモリ部の
オーナ番号と次オーナ番号を共有バスに出力し、一方、
共有バス上に出力されているオーナ番号が、自スヌープ
キャッシュメモリ部の次オーナ番号と一致した場合は、
この次オーナ番号を、共有バス上に出力されている次オ
ーナ番号に更新する次オーナ番号更新制御部を備えたこ
とを特徴とするスヌープキャッシュメモリ制御システム
である。

【００１９】〈請求項３の説明〉請求項３の発明は、次
オーナ番号の更新処理を行う機能部として、次オーナ番
号更新制御部を備えたものである。この次オーナ番号更
新制御部は、自スヌープキャッシュメモリ部が任意のデ
ータを追い出す場合、そのオーナ番号と次オーナ番号を
共有バスに出力する。一方、このような動作により、共
有バス上にオーナ番号と次オーナ番号とが出力されてい
る場合、他のスヌープキャッシュメモリ部の次オーナ番
号更新制御部では、先ず、共有バス上のオーナ番号が、
そのスヌープキャッシュメモリ部の次オーナ番号に一致
するかを判定する。その結果、一致した場合は、そのス
ヌープキャッシュメモリ部の次オーナ番号を、共有バス
上に出力されている次オーナ番号に更新する。

【００２０】これにより、データを追い出すスヌープキ
ャッシュメモリ部で、前のオーナが誰であるかを知る必
要がなく、次オーナ番号の更新を行うことができる。従
って、各スヌープキャッシュメモリ部の次のオーナの関
係が正確に設定され、その結果、いずれかのスヌープキ
ャッシュメモリ部にデータが存在する場合は、必ずスヌ
ープキャッシュメモリ部間でデータ転送やオーナ委譲を
行うことができ、キャッシュミス時の共有メモリへの書
き戻しの頻度を更に減少させることができる。

【００２１】〈請求項４の構成〉請求項１〜３のいずれ
かに記載のスヌープキャッシュメモリ制御システムにお
いて、キャッシュ制御部は、自スヌープキャッシュメモ
リ部がオーナであるデータを追い出す時、このデータを
他のスヌープキャッシュメモリ部も保有していた場合
は、自スヌープキャッシュメモリ部のキャッシュメモリ
番号とオーナ委譲要求を共有バス上に出力し、一方、共
有バス上にオーナ委譲要求が出力され、かつ、共有バス
上のキャッシュメモリ番号が、自スヌープキャッシュメ
モリ部の次オーナ番号に一致した場合は、オーナを自ス
ヌープキャッシュメモリ部に設定するオーナ委譲制御部
を備えたことを特徴とするスヌープキャッシュメモリ制
御システムである。

【００２２】〈請求項４の説明〉請求項４の発明は、オ
ーナ委譲処理を行う機能部として、オーナ委譲制御部を
設けたものである。このオーナ委譲制御部は、自スヌー
プキャッシュメモリ部がオーナであるデータを追い出す
場合、このデータを他のスヌープキャッシュメモリ部で
も共有しているときは、自身のキャッシュメモリ番号と
オーナ委譲要求を共有バス上に出力する。一方、このよ
うな動作により、共有バス上にオーナ委譲要求とキャッ
シュメモリ番号とが出力されている場合、他のスヌープ
キャッシュメモリ部のオーナ委譲制御部では、先ず、共
有バス上のキャッシュメモリ番号が、そのスヌープキャ
ッシュメモリ部の次オーナ番号に一致するかを判定す
る。その結果、一致した場合は、自身を新たなオーナと
する。

【００２３】これにより、データを追い出すスヌープキ
ャッシュメモリ部で、前のオーナが誰であるかを知る必
要がなく、オーナ委譲を行うことができる。従って、キ
ャッシュミス時に共有メモリへの書き戻しが必要な場合
でも、書き戻ししようとするデータをキャッシュメモリ
で保持するため、共有メモリへの書き戻しの頻度を下げ
ることができる。また、オーナを委譲することで、オー
ナであるデータがキャッシュメモリに存在する時間が長
くなり、キャッシュミス時のブロック転送が共有メモリ
からではなく、キャッシュメモリから行える確率が増加
する。このような点から、キャッシュミス時に時間のか
かる共有メモリへのアクセス頻度が減少するので、キャ
ッシュミス時のレスポンスの向上と、共有バスの利用効
率が下がることによりスループットの増大を期待するこ
とができる。

【００２４】〈請求項５の構成〉請求項１〜４のいずれ
かに記載のスヌープキャッシュメモリ制御システムにお
いて、キャッシュ制御部は、キャッシュミス時のデータ
転送がスヌープキャッシュメモリ部間で行われる場合、
オーナである転送元のスヌープキャッシュメモリ部で
は、転送先のスヌープキャッシュメモリ部の番号を次オ
ーナ番号格納部に格納し、転送先のスヌープキャッシュ
メモリ部では、オーナを自スヌープキャッシュメモリ部
に設定するブロック転送制御部を備えたことを特徴とす
るスヌープキャッシュメモリ制御システムである。

【００２５】〈請求項５の説明〉請求項５の発明は、キ
ャッシュミス時のデータ転送をスヌープキャッシュメモ
リ部間で行う機能部としてブロック転送制御部を設けた
ものである。このブロック転送制御部は、転送元では次
オーナ番号を転送先のスヌープキャッシュメモリ部のキ
ャッシュメモリ番号に設定し、転送先では、オーナを自
身に設定する。これにより、キャッシュミス時のデータ
転送がスヌープキャッシュメモリ部間で行われる場合の
オーナと次オーナとの関係を確実に設定することができ
る。

【００２６】〈請求項６の構成〉請求項１〜５のいずれ
かに記載のスヌープキャッシュメモリ制御システムにお
いて、キャッシュ制御部は、自スヌープキャッシュメモ
リ部が保持するデータにプロセッサから書き込みが行わ
れた場合、他のスヌープキャッシュメモリ部に対してデ
ータの無効化要求を行い、かつ、自スヌープキャッシュ
メモリ部をオーナに設定する無効化制御部を備えたこと
を特徴とするスヌープキャッシュメモリ制御システムで
ある。

【００２７】〈請求項６の説明〉請求項６の発明は、プ
ロセッサから任意のデータに書き込みが行われた場合、
他のスヌープキャッシュメモリ部が保持するデータを無
効化するようにしたものである。

【００２８】〈請求項７の構成〉請求項１〜５のいずれ
かに記載のスヌープキャッシュメモリ制御システムにお
いて、キャッシュ制御部は、自スヌープキャッシュメモ
リ部が保持するデータにプロセッサから書き込みが行わ
れ、かつ、このデータを他のスヌープキャッシュメモリ
部も保有していた場合は、自スヌープキャッシュメモリ
部をオーナに設定すると共に、自スヌープキャッシュメ
モリ部のキャッシュメモリ番号とデータ更新要求を共有
バス上に出力し、一方、共有バス上にデータ更新要求が
出力され、かつ、このデータを自スヌープキャッシュメ
モリ部が保有していた場合は、データの更新を行うと共
に、自スヌープキャッシュメモリ部がオーナであった場
合は、オーナをデータ更新要求元に移動し、かつ、次オ
ーナ番号をデータ更新要求元のスヌープキャッシュメモ
リ部のキャッシュメモリ番号に設定する更新制御部を備
えたことを特徴とするスヌープキャッシュメモリ制御シ
ステムである。

【００２９】〈請求項７の説明〉請求項７の発明は、プ
ロセッサから任意のデータに書き込みが行われた場合、
他のスヌープキャッシュメモリ部が保持するデータを更
新するようにしたものである。即ち、更新制御部は、プ
ロセッサから書き込みが行われ、これが共有データであ
った場合は、自身をオーナに設定すると共に、自身のキ
ャッシュメモリ番号とデータ更新要求を共有バス上に送
出する。一方、このような動作により、共有バス上にデ
ータ更新要求とキャッシュメモリ番号とが出力されてい
る場合、他のスヌープキャッシュメモリ部の更新制御部
では、対応するデータを更新すると共に、自スヌープキ
ャッシュメモリ部がオーナであった場合は、その次オー
ナ番号を、共有バス上のキャッシュメモリ番号に設定す
る。

【００３０】〈請求項８の構成〉請求項１〜５のいずれ
かに記載のスヌープキャッシュメモリ制御システムにお
いて、キャッシュ制御部は、自スヌープキャッシュメモ
リ部が保持するデータにプロセッサから書き込みが行わ
れ、かつ、このデータを他のスヌープキャッシュメモリ
部も保有していた場合は、自スヌープキャッシュメモリ
部をオーナに設定すると共に、自スヌープキャッシュメ
モリ部のキャッシュメモリ番号と次オーナ番号とデータ
更新要求とを共有バス上に出力し、一方、共有バス上に
データ更新要求が出力され、かつ、このデータを自スヌ
ープキャッシュメモリ部が保有し、自スヌープキャッシ
ュメモリ部がオーナでなく、自スヌープキャッシュメモ
リ部の次オーナ番号と、データ更新要求元のキャッシュ
メモリ番号とが一致した場合は、データの更新を行うと
共に、自スヌープキャッシュメモリ部の次オーナ番号を
データ更新要求元の次オーナ番号に書き換え、このデー
タを自スヌープキャッシュメモリ部が保有し、自スヌー
プキャッシュメモリ部がオーナである場合は、データの
更新を行うと共に、自スヌープキャッシュメモリ部の次
オーナ番号をデータ更新要求元のキャッシュメモリ番号
に書き換える更新制御部を備えたことを特徴とするスヌ
ープキャッシュメモリ制御システムである。

【００３１】〈請求項８の説明〉請求項８の発明は、プ
ロセッサから任意のデータに書き込みが行われた場合、
他のスヌープキャッシュメモリ部が保持するデータを更
新するようにしたものである。即ち、更新制御部は、プ
ロセッサから書き込みが行われ、これが共有データであ
った場合は、自身をオーナに設定すると共に、自身のキ
ャッシュメモリ番号と次オーナ番号とデータ更新要求を
共有バス上に送出する。一方、このような動作により、
共有バス上にデータ更新要求が出力されている場合、他
のスヌープキャッシュメモリ部の更新制御部では、対応
するデータを更新すると共に、自スヌープキャッシュメ
モリ部がオーナでなく、共有バス上のキャッシュメモリ
番号と自身の次オーナ番号が一致した場合は、この次オ
ーナ番号を、共有バス上に出力されている次オーナ番号
に設定する。また、自スヌープキャッシュメモリ部がオ
ーナである場合は、共有バス上のキャッシュメモリ番号
を自スヌープキャッシュメモリ部の次オーナ番号に設定
する。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。

【００３３】《具体例１》 〈構成〉図１は本発明のスヌープキャッシュメモリ制御
システムの具体例１を示す構成図であるが、この説明に
先立ち、本発明のスヌープキャッシュメモリ制御システ
ムを適用した共有バス型マルチプロセッサシステムの構
成について説明する。

【００３４】図２は、共有バス型マルチプロセッサシス
テムの構成図である。図のシステムは、共有メモリ５０
と、複数の要素プロセッサ６０〜７０を有しており、各
要素プロセッサ６０〜７０、例えば、要素プロセッサ６
０は、スヌープキャッシュメモリ部６１とプロセッサ６
２とを有している。また、各スヌープキャッシュメモリ
部６１〜７１は、共有バス８０を介して共有メモリ５０
と接続されている。

【００３５】共有バス８０は、共有メモリ５０と、スヌ
ープキャッシュメモリ部６１、７１に共通するアドレス
を転送する共有アドレスバス線８１と、データを転送す
る共有データバス線８２と、ブロック読み出し要求や無
効化要求等を転送する共有バスコマンド線８３と、共有
メモリ５０へのキャッシュブロックの書き戻しおよび共
有メモリ５０からのキャッシュブロックの読み出しの時
に使用するタイミング信号を転送するための共有メモリ
アクノリッジ線８４と、キャッシュミス時のブロック転
送の際に、同じブロックを他のスヌープキャッシュメモ
リ部で共有していることを表すシェアード線８５と、そ
の時にそのブロックのオーナが存在していることを表す
オーナ線８６と、ブロックをキャッシュメモリから転送
する時に転送先のスヌープキャッシュメモリ部の番号を
表し、また、キャッシュミス時のリプレース処理でオー
ナの委譲要求をする場合の要求元のスヌープキャッシュ
メモリ部の番号を表すオーナ番号線８７と、キャッシュ
メモリ間のブロック転送時にそのブロックが書き換えら
れていることを表すダーティ線８８とからなり、図示の
ように、共有メモリ５０と各スヌープキャッシュメモリ
部６１、７１との間を接続している。尚、オーナ線８６
は、キャッシュミス時のリプレース処理で、オーナの委
譲要求があった時の応答を表すためにも用いられる。

【００３６】また、本具体例におけるアドレス構成は次
のようになっている。図３は、本具体例におけるアドレ
ス構成の説明図である。図示のように、アドレス構成
は、タグ部４１、インデックス部４２、ブロックオフセ
ット４３から構成されており、共有メモリ５０中のブロ
ック格納位置は、タグ部４１とインデックス部４２の値
で特定され、ブロック中のデータはブロックオフセット
４３の値によって特定される。また、キャッシュメモリ
中のブロックの格納位置は、インデックス部４２の値に
よって特定される。

【００３７】次に、図１を用いて本具体例のスヌープキ
ャッシュメモリ制御システムを説明する。図示の構成
は、図２におけるスヌープキャッシュメモリ部６１、プ
ロセッサ６２および共有バス８０の部分を示している。
尚、スヌープキャッシュメモリ部７１およびプロセッサ
７２は、スヌープキャッシュメモリ部６１およびプロセ
ッサ６２と同様の構成であるため、その図示は省略す
る。

【００３８】スヌープキャッシュメモリ部６１は、プロ
セッサ６２側からのアクセスのためのアドレスを格納す
るアドレスレジスタ１０と、共有メモリ５０側からのア
クセスのためのアドレスを格納する共有アドレスレジス
タ１１と、アドレスレジスタ１０の値を共有バス８０に
出力するためのバッファ１２と、アドレスレジスタ１０
または共有アドレスレジスタ１１の値と後述するタグメ
モリ１３ａの値とを比較してキャッシュヒットを判定す
るヒット判定部１３と、キャッシュメモリ１５のブロッ
ク毎の状態を表すステータスメモリ１４と、実際のキャ
ッシングブロックを格納するキャッシュメモリ１５と、
キャッシュメモリ１５から読み出されたデータあるいは
プロセッサ６２からキャッシュメモリ１５に書き込むデ
ータを一時的に格納するデータレジスタ１６と、共有デ
ータバス線８２上のデータとキャッシュメモリ１５内の
データまたはデータレジスタ１６のデータとを相互にや
りとりするための双方向バッファ１７と、スヌープキャ
ッシュメモリ部としての各部の制御を行うキャッシュ制
御部１８からなる。

【００３９】また、キャッシュ制御部１８には、メモリ
オペレーションコード線２０および共有バスコマンド線
８３〜ダーティ線８８が接続されている。更に、共有デ
ータバス線８２は、双方向バッファ１７を介してキャッ
シュメモリ１５およびデータレジスタ１６に接続されて
いる。共有アドレスバス線８１は、バッファ１２を介し
てアドレスレジスタ１０に接続されていると共に、共有
アドレスレジスタ１１とヒット判定部１３に接続されて
いる。

【００４０】ヒット判定部１３には、タグメモリ１３ａ
と、キャッシュメモリ１５のヒット判定回路（図示せ
ず）が含まれている。タグメモリ１３ａには、キャッシ
ュメモリ１５に格納されている各ブロックのインデック
ス部４２の値に対応したタグ部４１の値が格納されてい
る。

【００４１】ステータスメモリ１４は、キャッシュメモ
リ１５内の該当ブロックが有効なものであることを表す
バリッドフラグ１４ａ、他のスヌープキャッシュメモリ
部が該当ブロックを共有している可能性があることを表
すシェアードフラグ１４ｂ、該当ブロックの所有者であ
ることを表すオーナフラグ１４ｃ、プロセッサが該当ブ
ロックに書き込みを行ったことを表すダーティフラグ１
４ｄ、および他のスヌープキャッシュメモリ部へそのブ
ロックを転送した場合等のオーナが移動した時に、次の
オーナのスヌープキャッシュメモリ部の番号を表す次オ
ーナ番号を格納する次オーナ番号格納部１４ｅからな
る。ここで、スヌープキャッシュメモリ部の番号は、各
スヌープキャッシュメモリ部に１から順に振った番号で
ある。これらのフラグの判定および値のセットはキャッ
シュ制御部１８によって行われる。

【００４２】キャッシュ制御部１８は、いずれかのスヌ
ープキャッシュメモリ部で、当該スヌープキャッシュメ
モリ部がオーナとなっているデータを追い出す場合、オ
ーナ以外のスヌープキャッシュメモリ部では、次オーナ
番号格納部１４ｅを参照し、この次オーナ番号が、デー
タを追い出すスヌープキャッシュメモリ部の番号に一致
していた場合は、自スヌープキャッシュメモリ部を新た
なオーナとする機能を有し、オーナ委譲制御部１８ａ、
ブロック転送制御部１８ｂ、無効化制御部１８ｃとを備
えている。

【００４３】オーナ委譲制御部１８ａは、自スヌープキ
ャッシュメモリ部がオーナであるデータを追い出す時、
そのデータを他のスヌープキャッシュメモリ部が保有す
るか否かをシェアードフラグ１４ｂに基づいて判定し、
他のスヌープキャッシュメモリ部もそのデータを保有し
ていた場合は、自スヌープキャッシュメモリ部のキャッ
シュメモリ番号とオーナ委譲要求を共有バス８０上に出
力し、一方、共有バス８０上にオーナ委譲要求が出力さ
れ、かつ、出力されているキャッシュメモリ番号が、自
スヌープキャッシュメモリ部の次オーナ番号に一致した
場合は、オーナを自スヌープキャッシュメモリ部に設定
する機能を有している。

【００４４】ブロック転送制御部１８ｂは、キャッシュ
ミス時のデータ転送がスヌープキャッシュメモリ部間で
行われる場合、オーナである転送元のスヌープキャッシ
ュメモリ部では、転送先のスヌープキャッシュメモリ部
の番号を次オーナ番号格納部１４ｅに格納し、転送先の
スヌープキャッシュメモリ部では、オーナを自スヌープ
キャッシュメモリ部に設定する機能を有している。

【００４５】無効化制御部１８ｃは、自スヌープキャッ
シュメモリ部が保持するデータに書き込みが行われた場
合、他のスヌープキャッシュメモリ部に対してそのデー
タの無効化要求を行うと共に、自スヌープキャッシュメ
モリ部をオーナに設定する機能を有している。

【００４６】プロセッサ６２からのデータの読み出しお
よび書き込み要求は、メモリオペレーションコード線２
０を通してキャッシュ制御部１８に知らされる。また、
共有バス８０上の他のスヌープキャッシュメモリ部や共
有メモリ５０とキャッシュ制御部１８とのブロック転送
および無効化要求等は共有バスコマンド線８３を通して
相互に行われる。

【００４７】ヒット判定部１３のタグメモリ１３ａ、ス
テータスメモリ１４に対するデータの読み出しおよび書
き込みアドレスは、アドレスレジスタ１０または共有ア
ドレスレジスタ１１のインデックス部４２の値で指定さ
れる。キャッシュメモリ１５に対するデータの読み出し
および書き込みアドレスはアドレスレジスタ１０または
共有アドレスレジスタ１１のインデックス部４２の値と
ブロックオフセット４３の値で指定される。

【００４８】〈動作〉以下、動作について説明する。
尚、スヌープキャッシュメモリ部６１とスヌープキャッ
シュメモリ部７１との動作は同様であるため、スヌープ
キャッシュメモリ部６１の動作を代表して説明する。

【００４９】キャッシュメモリ１５へのアクセスは、ヒ
ット判定処理から始まる。ヒット判定は、次にようにし
て行われる。

【００５０】プロセッサ６２からのメモリオペレーショ
ンコード線２０を介して、あるいは共有バス８０の共有
バスコマンド線８３を介して、スヌープキャッシュメモ
リ部６１に対してアクセス要求があると、先ず、ヒット
判定部１３がヒット判定を行う。

【００５１】即ち、このヒット判定とは、アドレスレジ
スタ１０あるいは共有アドレスレジスタ１１のインデッ
クス部４２の値で指定されるタグメモリ１３ａの値（＝
キャッシュメモリ１５が保持しているブロックのタグ部
４１の値）と、アドレスレジスタ１０あるいは共有アド
レスレジスタ１１に格納されているタグ部４１の値（＝
アクセス要求されたアドレスにおけるタグ部４１の値）
を比較する。

【００５２】そして、キャッシュ制御部１８は、このヒ
ット判定部１３において比較した結果得られる一致信号
と、アドレスレジスタ１０あるいは共有アドレスレジス
タ１１のインデックス部４２で指定されるステータスメ
モリ１４のバリッドフラグとを調べる。

【００５３】一致信号がアクティブで、かつ、バリッド
フラグが「１」であればキャッシュヒットと判定する。
以後、特に断らない限り、プロセッサ６２からの要求を
処理する場合のアドレスは、アドレスレジスタ１０にセ
ットされており、一方、共有バス８０からの要求を処理
する場合のアドレスは、共有アドレスレジスタ１１にセ
ットされているものとする。

【００５４】また、プロセッサ６２からの要求の処理
か、共有バス８０からの要求の処理かに応じてどちらか
のレジスタが選択され、そのレジスタに格納されている
アドレスを、キャッシュメモリ１５、ステータスメモリ
１４、ヒット判定部１３の各部に供給するものとする。

【００５５】ヒット判定結果と、プロセッサ６２あるい
は共有バス８０からの要求によって、以降の処理は、
（１）プロセッサ６２からの読み出し要求でキャッシュ
ヒットした場合、（２）プロセッサ６２からの読み出し
要求でキャッシュミスした場合、（３）プロセッサ６２
からの書き込み要求でキャッシュヒットした場合、
（４）プロセッサ６２からの書き込み要求でキャッシュ
ミスした場合、（５）共有バス８０からのブロック転送
要求でキャッシュヒットした場合、（６）共有バス８０
からのオーナ委譲要求でキャッシュヒットし、次オーナ
番号がオーナ番号線８７の値を指していた場合、（７）
共有バス８０からの無効化要求でキャッシュヒットした
場合、の七つに分かれる。尚、共有バス８０からの要求
でキャッシュミスした場合、本システムでは何もしな
い。上記七つの場合について以下に説明する。

【００５６】（１）プロセッサからの読み出し要求でキ
ャッシュヒットした場合 キャッシュ制御部１８は、アドレスレジスタ１０で指定
されたキャッシュメモリ１５を読み出し、データレジス
タ１６にセットする。即ち、この場合はオーナの移動や
フラグの変更等も一切発生しない。

【００５７】（２）プロセッサからの読み出し要求でキ
ャッシュミスした場合 ここでのキャッシュ制御部１８の処理は、以下の二つの
部分に分けられる。 ・ブロックのリプレース処理 ・データの読み出し処理 これらのそれぞれについて次に説明する。

【００５８】図４は、プロセッサからの読み出し要求で
キャッシュミスした場合のフローチャートである。 （ａ）ブロックのリプレース処理 リプレースの対象となったブロックのシェアードフラグ
が「０」で、ダーティフラグが「１」の場合、唯一の書
き換えられたデータであることを示しているので、共有
メモリ５０への書き戻しが必要となる（ステップＳ１〜
Ｓ２〜Ｓ３）。

【００５９】図５は、共有メモリ５０への書き戻し処理
のフローチャートである。先ず、キャッシュ制御部１８
は、共有バス８０へのバス権を得る（ステップＳ３０
１）。その後、アドレスレジスタ１０に格納されている
アドレスのうち、インデックス部４２とブロックオフセ
ット４３の値と、インデックス部４２の値で指定されて
読み出されるヒット判定部１３のタグメモリ１３ａの
値、即ち、データのメモリアドレスを共有アドレスバス
線８１に出力する（ステップＳ３０２）。

【００６０】また、インデックス部４２とブロックオフ
セット４３の値で読み出されるキャッシュメモリ１５の
データを共有データバス線８２に出力し（ステップＳ３
０３）、共有バスコマンド線８３に書き戻し要求を出力
する（ステップＳ３０４）。次に、共有メモリアクノリ
ッジ線８４がアクティブになったら（ステップＳ３０
５）、アドレスレジスタ１０のブロックオフセット４３
をインクリメントし（ステップＳ３０６）、キャッシュ
メモリ１５から読み出したデータを共有データバス線８
２に出力する（ステップＳ３０７）。そして、１ブロッ
ク分のデータを共有データバス線８２に出力したかを判
定する（ステップＳ３０８）。この動作を繰り返すこと
により１ブロック分のデータを共有メモリ５０に書き戻
す。ただし、ブロックオフセット４３のインクリメント
はラップアラウンドに行う。

【００６１】図４に戻り、ステップＳ１において、リプ
レースの対象となったブロックのシェアードフラグが
「１」である場合、同じブロックを保持するスヌープキ
ャッシュメモリ部のステータスメモリ１４の次オーナ番
号が、このスヌープキャッシュメモリ部６１を示してい
る可能性がある。この場合、キャッシュ制御部１８のオ
ーナ委譲制御部１８ａは、共有メモリ５０へブロックを
書き戻すのではなく、次オーナ番号がこのスヌープキャ
ッシュメモリ部６１を示している同じブロックを保持す
るスヌープキャッシュメモリ部（即ち、前のオーナ）に
オーナを委譲することを試みる（オーナの委譲処理１：
ステップＳ５またはオーナの委譲処理２：ステップＳ
７）。もし、このような条件に当てはまるスヌープキャ
ッシュメモリ部が存在しなければ、通常の共有メモリ５
０への書き戻し処理を行う。

【００６２】上記のステップＳ１でシェアードフラグが
「１」、かつ、ステップＳ４において、ダーティフラグ
が「１」であった場合は、ステップＳ５のオーナの委譲
処理１を行う。

【００６３】図６はオーナの委譲処理１のフローチャー
トである。先ず、オーナ委譲制御部１８ａは、アドレス
レジスタ１０のインデックス部４２とブロックオフセッ
ト４３の値と、インデックス部４２で指定されて読み出
されるヒット判定部１３のタグメモリ１３ａの値、即
ち、委譲するブロック内のデータのメモリアドレスを共
有アドレスバス線８１に出力する（ステップＳ５０
１）。また、インデックス部４２とブロックオフセット
４３の値で指定されて読み出されるキャッシュメモリ１
５のデータを共有データバス線８２に出力する（ステッ
プＳ５０２）。更に、自スヌープキャッシュメモリ部の
キャッシュメモリ番号の値をオーナ番号線８７に出力し
（ステップＳ５０３）、ダーティ線８８をアクティブに
し（ステップＳ５０４）、共有バスコマンド線８３にオ
ーナ委譲要求を出力する（ステップＳ５０５）。

【００６４】ステップＳ５０６において、オーナ線８６
がアクティブになったら、同じブロックを保持するスヌ
ープキャッシュメモリ部のステータスメモリ１４の次オ
ーナ番号がこのスヌープキャッシュメモリ部６１を示し
ていることを表すので、オーナ委譲処理を完了する。共
有メモリ５０では、オーナ委譲要求に対して書き戻し処
理と同じ処理を開始するが、オーナ線８６がアクティブ
になると書き戻し処理を中止する。

【００６５】一方、ステップＳ５０６において、オーナ
線８６がアクティブにならない場合は、次オーナ番号が
このスヌープキャッシュメモリ部を示している同じブロ
ックを保持するスヌープキャッシュメモリ部が存在しな
いことを示すので、上述した共有メモリ５０への書き戻
し処理を行う（ステップＳ５０７〜Ｓ５１０）。

【００６６】再び図４に戻り、ステップＳ１においてリ
プレースの対象となったブロックのシェアードフラグが
「１」、ステップＳ４においてダーティフラグが
「０」、ステップＳ６においてオーナフラグが「０」、
即ち、自分がそのブロックのオーナではない場合は、共
有メモリ５０と値が同じであるか、あるいは同じブロッ
クを持つ他のスヌープキャッシュメモリ部が共有メモリ
５０に書き戻す責任を持つことを表しているので、自ス
ヌープキャッシュメモリ部６１は書き戻し処理を行わ
ず、そのまま、ステップＳ９のキャッシュミスしたブロ
ックの転送処理に移行する。

【００６７】一方、ステップＳ６において、オーナフラ
グが「１」の場合、即ち、自分がオーナである場合に
は、オーナ委譲制御部１８ａはオーナ委譲処理２を行う
（ステップＳ７）。

【００６８】図７はオーナの委譲処理２のフローチャー
トである。この委譲処理は次の通りである。先ず、アド
レスレジスタ１０のインデックス部４２とブロックオフ
セット４３の値と、インデックス部４２の値で読み出さ
れるヒット判定部１３のタグメモリ１３ａの値とを共有
アドレスバス線８１に出力する（ステップＳ７０１）。
次に、自スヌープキャッシュメモリ部６１のキャッシュ
メモリ番号の値をオーナ番号線８７に出力する（ステッ
プＳ７０２）。そして、共有バスコマンド線８３にオー
ナ委譲要求を出力する（ステップＳ７０３）。共有メモ
リ５０では、ダーティ線８８を監視することにより、当
該ブロックのダーティフラグが「１」の場合のオーナ委
譲要求と区別し、書き戻し要求と同じ処理は開始しな
い。

【００６９】図４に戻り、ステップＳ１においてリプレ
ースの対象となったブロックのシェアードフラグが
「０」、ステップＳ４においてダーティフラグが「０」
の場合、ブロックは書き換えられておらず、また、この
ブロックを持つ他のスヌープキャッシュメモリ部が存在
しないことを示しているので、書き戻し処理およびオー
ナ委譲処理は行わない。そして、書き戻し処理あるいは
オーナ委譲処理が終了したら、キャッシュ制御部１８に
おけるブロック転送制御部１８ｂは、キャッシュミスし
たブロックの転送処理を行う（ステップＳ８）。

【００７０】図８、図９は、キャッシュミスしたブロッ
クの転送処理のフローチャートである。ブロック転送制
御部１８ｂは、アドレスレジスタ１０の値を共有アドレ
スバス線８１に出力し（ステップＳ８０１）、自キャッ
シュメモリ番号をオーナ番号線８７に出力し（ステップ
Ｓ８０２）、また、共有バスコマンド線８３にブロック
転送要求を出力する（ステップＳ８０３）。そして、オ
ーナ線８６か共有メモリアクノリッジ線８４がアクティ
ブになったら共有データバス線８２の値をキャッシュメ
モリに書き込む（ステップＳ８０４〜ステップＳ８１
１）。

【００７１】図１０は、ブロックの書き込み処理のフロ
ーチャートである。即ち、ブロックの書き込み処理は、
ブロック転送制御部１８ｂが、共有データバス線８２の
データをキャッシュメモリ１５に書き込み、１サイクル
毎にブロックオフセット４３をインクリメントして、１
ブロック分のデータを書き込む（ステップＳ８０ａ〜ス
テップＳ８０ｃ）。

【００７２】図８、図９に戻り、ブロック転送制御部１
８ｂは、最後のデータを書き込む時、タグメモリ１３ａ
の、アドレスレジスタ１０のインデックス部４２で示さ
れる領域にキャッシュミスしたデータのタグ部４１の値
を書き込む（ステップＳ８１２〜Ｓ８１５）。また、同
時に、ステータスメモリ１４の、アドレスレジスタ１０
のインデックス部４２で示される領域にステータスを書
き込む（ステップＳ８１６〜Ｓ８１９）。

【００７３】ステータスの値は次の通りである。即ち、
ステップＳ８０４でオーナ線８６がアクティブ、ステッ
プＳ８０６でダーティ線８８がアクティブであった場合
は、ブロックの転送元が他のスヌープキャッシュメモリ
部で、かつ、そのブロックが書き換えられていることを
示すので、バリッドフラグを「１」、シェアードフラグ
を「１」、オーナフラグを「１」、ダーティフラグを
「１」、次オーナ番号を自スヌープキャッシュメモリ部
のキャッシュメモリ番号に設定し（ステップＳ８１
６）、オーナを自スヌープキャッシュメモリ部６１に移
動する。一方、この時、ステップＳ８０６でダーティ線
８８がアクティブでなければ、そのブロックは書き換え
られていないことを示すので、ダーティフラグは「０」
に設定する（ステップＳ８１７）。

【００７４】ステップＳ８０４においてオーナ線８６が
インアクティブ、ステップＳ８０５において共有メモリ
アクノリッジ線８４がアクティブであり、かつ、ステッ
プＳ８０７においてシェアード線８５がアクティブであ
った場合は、ブロックの転送元が共有メモリ５０で、か
つ、そのブロックを保持しているスヌープキャッシュメ
モリ部が存在することを示しているので、バリッドフラ
グを「１」、シェアードフラグを「１」、オーナフラグ
を「１」、ダーティフラグを「０」、次オーナ番号を自
スヌープキャッシュメモリ部６１のキャッシュメモリ番
号に設定する（ステップＳ８１８）。

【００７５】一方、ステップＳ８０５において共有メモ
リアクノリッジ線８４がアクティブ、ステップＳ８０７
においてシェアード線８５がインアクティブであった場
合は、ブロックの転送元が共有メモリ５０で、かつ、そ
のブロックを保持しているスヌープキャッシュメモリ部
が存在しないことを示しているので、バリッドフラグを
「１」、シェアードフラグを「０」、オーナフラグを
「１」、ダーティフラグを「０」、次オーナ番号を自ス
ヌープキャッシュメモリ部６１のキャッシュメモリ番号
に設定する（ステップＳ８１８）。

【００７６】このように、プロセッサ６２からの要求で
キャッシュミスした場合、スヌープキャッシュメモリ部
６１は、必ず、そのデータを含むブロックのオーナとな
り、また、次オーナ番号を自スヌープキャッシュメモリ
部６１の値に設定する。

【００７７】（ｂ）データの読み出し処理 図１１は、データの読み出し処理（図４のおけるステッ
プＳ９）のフローチャートである。データの読み出し処
理は、キャッシュ制御部１８が、アドレスレジスタ１０
で指定されたキャッシュメモリ１５のデータを読み出
し、データレジスタ１６にセットするものである。

【００７８】（３）プロセッサからの書き込み要求でキ
ャッシュヒットした場合 図１２は、プロセッサからの書き込み要求でキャッシュ
ヒットした場合のフローチャートである。ステップＳ１
において、当該ブロックのシェアードフラグが「０」の
場合、スヌープキャッシュメモリ部６１では、ローカル
にデータの書き込み処理を行う。先ず、キャッシュ制御
部１８は、アドレスレジスタ１０に保持されたインデッ
クス部４２とブロックオフセット４３の値で指定される
キャッシュメモリ１５のデータにデータレジスタ１６の
値を書き込む（ステップＳ２）。これと同時に、キャッ
シュ制御部１８は、アドレスレジスタ１０に保持された
インデックス部４２の値で指定されるステータスメモリ
１４のオーナフラグを「１」、ダーティフラグを「１」
に設定する（ステップＳ３）。

【００７９】一方、ステップＳ１において、シェアード
フラグが「１」の場合、キャッシュ制御部１８における
無効化制御部１８ｃは、同じブロックを持つ他のスヌー
プキャッシュメモリ部に無効化要求を出す。この処理は
次のようになる。先ず、共有バス８０のバス権を獲得す
る（ステップＳ４）。その後、アドレスレジスタ１０の
値を共有アドレスバス線８１に出力すると共に（ステッ
プＳ５）、共有バスコマンド線８３に無効化要求を出力
する（ステップＳ６）。次に、上述したステップＳ２、
Ｓ３と同様にデータの書き込み処理を行う（ステップＳ
７、Ｓ８）。

【００８０】但し、ステータスメモリ１４へ書き込むス
テータスの内容は、シェアードフラグを「０」、オーナ
フラグを「１」、ダーティフラグを「１」、次オーナ番
号を自スヌープキャッシュメモリ部６１のキャッシュメ
モリ番号に設定する。

【００８１】このように、プロセッサ６２からの書き込
み要求でキャッシュヒットした場合も、自スヌープキャ
ッシュメモリ部６１がそのブロックのオーナとなると共
に、次オーナ番号を自スヌープキャッシュメモリ部６１
の番号に設定する。

【００８２】（４）プロセッサからの書き込み要求でキ
ャッシュミスした場合 この場合は、上述したプロセッサからの読み出し要求で
キャッシュミスした場合のブロックのリプレース処理と
同じ処理を行った後、書き込み要求でキャッシュヒット
した場合と同じ処理を行う。従って、この場合も自スヌ
ープキャッシュメモリ部６１がそのブロックのオーナと
なり、また、次オーナ番号を自スヌープキャッシュメモ
リ部６１の番号に設定する。

【００８３】（５）共有バス８０からのブロック転送要
求でキャッシュヒットした場合 図１３は、共有バス８０からのブロック転送要求でキャ
ッシュヒットした場合のフローチャートである。

【００８４】ステップＳ１において、共有アドレスレジ
スタ１１で示されるステータスメモリ１４のオーナフラ
グ１４ｃが「１」の場合、自スヌープキャッシュメモリ
部６１は、ブロック転送の転送元となる。ブロック転送
制御部１８ｂは、先ず、オーナ線８６およびシェアード
線８５をアクティブにし（ステップＳ２）、次に、共有
アドレスレジスタ１１で読み出されるキャッシュメモリ
１５の値を共有データバス線８２に出力する（ステップ
Ｓ５）。ここで、ダーティフラグが「１」の場合は、ダ
ーティ線８８もアクティブにする（ステップＳ３、Ｓ
４）。

【００８５】更に、１サイクル毎にブロックオフセット
４３をインクリメントして、１ブロック分のデータを出
力する（ステップＳ６、Ｓ７）。最後のデータを出力す
る時に、共有アドレスレジスタ１１で示されるステータ
スメモリ１４のシェアードフラグを「１」、オーナフラ
グを「０」、ダーティフラグを「０」、次オーナ番号を
オーナ番号線８７の値に設定し（ステップＳ８）、オー
ナを転送要求元のスヌープキャッシュメモリ部に移動す
る。

【００８６】一方、ステップＳ１において、オーナフラ
グ１４ｃが「０」の場合には、シェアード線８５をアク
ティブにし（ステップＳ１０）、転送要求元のスヌープ
キャッシュメモリ部にそのブロックを保持していること
を知らせるのみで、ブロック転送は行わない。

【００８７】即ち、以上の動作は、上記（２）における
ブロック転送元のスヌープキャッシュメモリ部の動作に
相当する。

【００８８】（６）共有バス８０からのオーナ委譲要求
でキャッシュヒットし、次オーナ番号がオーナ番号線の
値を指していた場合 即ち、この場合は、上述したオーナの委譲処理１、２の
委譲先のスヌープキャッシュメモリ部の動作である。

【００８９】図１４は、この場合のフローチャートであ
る。オーナ委譲制御部１８ａは、先ず、オーナ線８６を
アクティブにする（ステップＳ１）。そして、共有アド
レスレジスタ１１に格納されたインデックス部４２の値
に対応したステータスメモリ１４のオーナフラグ１４ｃ
を「１」、次オーナ番号を自スヌープキャッシュメモリ
部６１のキャッシュメモリ番号に設定し（ステップＳ
２）、自らがそのブロックのオーナになる。また、ダー
ティ線８８がアクティブの場合にはダーティフラグも
「１」に設定する（ステップＳ３、Ｓ４）。

【００９０】（７）共有バス８０からの無効化要求でキ
ャッシュヒットした場合 共有アドレスレジスタ１１で示されるステータスメモリ
１４のバリッドフラグ１４ａを「０」に設定する。

【００９１】〈効果〉以上説明したように具体例１によ
れば、各スヌープキャッシュメモリ部が次オーナ番号を
保持し、ブロックを追い出すスヌープキャッシュメモリ
部の番号が、自スヌープキャッシュメモリ部の次オーナ
番号に一致した場合は、自スヌープキャッシュメモリ部
がオーナになるようにしたので、キャッシュミス時に共
有メモリ５０への書き戻しが必要な場合でも、書き戻し
しようとするブロックをキャッシュメモリで保持するた
め、共有メモリ５０への書き戻しの頻度を下げることが
できる。

【００９２】また、オーナを委譲することで、オーナで
あるブロックがキャッシュメモリ１５に存在する時間が
長くなり、キャッシュミス時のブロック転送が共有メモ
リ５０からでなく、キャッシュメモリ１５から行える確
率が増加する。即ち、キャッシュミス時、アクセスに時
間のかかる共有メモリ５０へのアクセス頻度が減少する
ので、キャッシュミス時のレスポンスの向上と、共有バ
ス８０の利用率が下がることによりスループットの増大
を図ることができる。

【００９３】更に、次のオーナの番号を記憶し、この次
オーナ番号を用いてオーナ委譲を行うようにしているの
で、共有メモリ５０を意識する必要がなく、従って、ビ
ット数の削減を図ることができる。即ち、オーナ委譲を
行う場合、オーナは委譲要求を送出するだけで、前のオ
ーナはスヌープキャッシュメモリ部であるか共有メモリ
５０であるかを意識する必要がない。従って、共有メモ
リ５０の番号を記憶する必要がないため、例えば、スヌ
ープキャッシュメモリ部の個数が２ⁿであった場合、ス
テータスメモリ１４における次オーナ番号格納部１４ｅ
のビット数や次オーナ番号への接続線、更に、共有バス
８０上でのオーナ番号線８７の信号数を１本減らすこと
ができる。

【００９４】《具体例２》具体例２は、具体例１がプロ
セッサからの書き込み要求でキャッシュヒットした場合
に、そのデータを共有している他のスヌープキャッシュ
メモリ部のデータを無効化したのに対して、そのデータ
を更新するようにしたものである。

【００９５】〈構成〉図１５は、具体例２の構成図であ
る。具体例２における図面上の構成で異なる点は、具体
例１の無効化制御部１８ｃの代わりに更新制御部１８ｄ
を備えた点であり、他の構成は具体例１と同様である。

【００９６】更新制御部１８ｄは、自スヌープキャッシ
ュメモリ部６１が保持するデータにプロセッサ６２から
書き込みが行われ、かつ、このデータを他のスヌープキ
ャッシュメモリ部も保有していた場合は、自スヌープキ
ャッシュメモリ部６１をオーナに設定すると共に、自ス
ヌープキャッシュメモリ部６１のキャッシュメモリ番号
とデータ更新要求を共有バス８０上に出力し、一方、共
有バス８０上にデータ更新要求が出力され、かつ、その
データを自スヌープキャッシュメモリ部６１が保有して
いた場合は、このデータの更新を行うと共に、自スヌー
プキャッシュメモリ部６１がオーナであった場合は、オ
ーナをデータ更新要求元のスヌープキャッシュメモリ部
に移動し、かつ、次オーナ番号をこのデータの更新要求
元のスヌープキャッシュメモリ部のキャッシュメモリ番
号に設定する機能を有している。

【００９７】また、具体例２が具体例１と異なる点は、
共有バスコマンド線８３が具体例１の無効化要求に代わ
って更新要求を転送する点と、オーナ番号線８７が、具
体例１の役割に加えて、共有されているブロックのデー
タを更新する時にその処理を行うスヌープキャッシュメ
モリ部のキャッシュメモリ番号を表している点である。

【００９８】尚、図２および図３の構成は具体例１と同
様であるため、これらの図を援用して説明する。

【００９９】〈動作〉ヒット判定の処理は、具体例１と
同様であるため、ここでの説明は省略する。また、ヒッ
ト判定結果と、プロセッサ６２あるいは共有バス８０か
らの要求によって以降の処理は、具体例１と同様に七つ
の場合に分かれるが、（３）プロセッサ６２からの書き
込み要求でキャッシュミスした場合と、（７）共有バス
８０からの更新要求でキャッシュヒットした場合以外の
処理は具体例１と同様であるため、異なる（３）と
（７）の処理のみを説明する。

【０１００】（３）プロセッサからの書き込み要求でキ
ャッシュヒットした場合 図１６は、プロセッサからの書き込み要求でキャッシュ
ヒットした場合のフローチャートである。ステップＳ１
において、当該ブロックのシェアードフラグが「０」の
場合、ローカルにデータの書き込み処理を行う。先ず、
キャッシュ制御部１８は、アドレスレジスタ１０に保持
されたインデックス部４２とブロックオフセット４３の
値で指定されるキャッシュメモリ１５のデータにデータ
レジスタ１６の値を書き込む（ステップＳ２）。これと
同時に、キャッシュ制御部１８は、アドレスレジスタ１
０に保持されたインデックス部４２の値で指定されるス
テータスメモリ１４のオーナフラグを「１」、ダーティ
フラグを「１」に設定する（ステップＳ３）。

【０１０１】一方、ステップＳ１において、シェアード
フラグが「１」の場合、キャッシュ制御部１８における
更新制御部１８ｄは、同じブロックを持つ他のスヌープ
キャッシュメモリ部に更新要求を出す。この処理は次の
ようになる。先ず、共有バス８０のバス権を獲得する
（ステップＳ４）。その後、アドレスレジスタ１０の値
を共有アドレスバス線８１に出力すると共に（ステップ
Ｓ５）、自キャッシュメモリ番号をオーナ番号線８７に
出力し（ステップＳ６）、共有バスコマンド線８３に更
新要求を出力する（ステップＳ７）。そして、次サイク
ルでデータレジスタ１６の値を共有データバス線８２に
出力し（ステップＳ８）、また、上記ステップＳ２、Ｓ
３と同様にデータの書き込み処理を行う（ステップＳ１
０〜ステップＳ１３）。

【０１０２】但し、これらステップＳ９〜ステップＳ１
３の書き込み処理において、ステータスメモリ１４へ書
き込むステータスの内容は次の通りである。先ず、ステ
ップＳ９において、シェアード線８５がアクティブの場
合は、他のスヌープキャッシュメモリ部でそのブロック
を保持していることを示しているので、更新制御部１８
ｄは、シェアードフラグを「１」、オーナフラグを
「１」、ダーティフラグを「１」、次オーナ番号を自ス
ヌープキャッシュメモリ部６１のキャッシュメモリ番号
に設定する（ステップＳ９〜Ｓ１１〜Ｓ１３）。

【０１０３】一方、ステップＳ９において、シェアード
線８５がインアクティブの場合は、そのブロックを保持
するスヌープキャッシュメモリ部が存在しないことを示
しているので、シェアードフラグを「０」、オーナフラ
グを「１」、ダーティフラグを「１」、次オーナ番号を
自スヌープキャッシュメモリ部６１のキャッシュメモリ
番号に設定する（ステップＳ９〜Ｓ１０〜Ｓ１２）。

【０１０４】（７）共有バス８０からの更新要求でキャ
ッシュヒットした場合 図１７は、この場合のフローチャートである。更新制御
部１８ｄは、先ず、シェアード線８５をアクティブにす
る（ステップＳ１）。次に、ステップＳ２において、共
有アドレスレジスタ１１で示されるステータスメモリ１
４のオーナフラグ１４ｃが「１」の場合は、オーナ線８
６もアクティブとする（ステップ３）。次いで、共有デ
ータバス線８２の値を共有アドレスレジスタ１１で示さ
れるキャッシュメモリ１５のブロックに書き込む（ステ
ップＳ４）。そして、ステータスメモリ１４のオーナフ
ラグを「０」、ダーティフラグを「０」、次オーナ番号
の値をオーナ番号線８７の値に設定する（ステップＳ
５）。

【０１０５】一方、ステップＳ２において、オーナフラ
グが「０」であった場合は、上記のステップＳ４と同様
に、共有データバス線８２の値を共有アドレスレジスタ
１１で示されるキャッシュメモリ１５のブロックに書き
込む（ステップＳ６）。そして、ステータスメモリ１４
のオーナフラグを「０」、ダーティフラグを「０」、次
オーナ番号の値を自キャッシュメモリ番号に設定する
（ステップＳ７）。

【０１０６】〈効果〉以上のように、具体例２によれ
ば、具体例１と同様の効果を奏すると共に、プロセッサ
からの書き込み要求でキャッシュヒットした場合は、そ
のデータを共有している他のスヌープキャッシュメモリ
部のデータを更新するようにしたので、キャッシュヒッ
トの確率を向上させることができる。

【０１０７】《具体例３》具体例３は、キャッシュミス
時にブロックが追い出される場合に、追い出されるブロ
ックを次オーナとして指し示しているブロックの情報を
更新するようにし、また、具体例１と同様にデータを無
効化するようにしたものである。

【０１０８】〈構成〉図１８は、具体例３の構成図であ
る。図１９は、具体例３のスヌープキャッシュメモリ制
御システムを適用した共有バス型マルチプロセッサシス
テムの構成図である。

【０１０９】これらの図において、図面上で具体例１と
異なる点は、共有バス８０にオーナ番号更新線８９が設
けられ、また、キャッシュ制御部１８が次オーナ番号更
新制御部１８ｅを備えている点である。

【０１１０】オーナ番号更新線８９は、キャッシュミス
時にブロックが追い出される場合に、追い出されるブロ
ックを次オーナとして指し示しているブロックの情報を
更新する、即ち、追い出されるブロックが次オーナとし
て指し示していたブロックを新たに次オーナとするため
に設けられている。

【０１１１】また、共有バス８０における共有アドレス
バス線８１〜ダーティ線８８は、次のような機能を有し
ている。

【０１１２】共有アドレスバス線８１は、共有メモリ５
０と、スヌープキャッシュメモリ部６１、７１に共通す
るアドレスを転送するために設けられている。共有デー
タバス線８２は、データを転送するためのものである。
共有バスコマンド線８３は、ブロック読み出し要求や無
効化要求等を転送するために設けられている。共有メモ
リアクノリッジ線８４は、共有メモリ５０へのキャッシ
ュブロックの書き戻しおよび共有メモリ５０からのキャ
ッシュブロックの読み出しの時に使用するタイミング信
号を転送するために設けられている。

【０１１３】シェアード線８５は、キャッシュミス時
に、スヌープキャッシュメモリ部からブロック読み出し
が行われることを示すためのものである。オーナ線８６
は、キャッシュミス時のリプレース処理で、オーナの委
譲要求があった時の応答を表すためのものである。オー
ナ番号線８７は、ブロックをスヌープキャッシュメモリ
部から転送する時に、転送先のスヌープキャッシュメモ
リ部の番号を表し、また、キャッシュミス時のリプレー
ス処理でオーナの委譲要求をする場合の委譲元のスヌー
プキャッシュメモリ部の番号を表すために設けられてい
る。ダーティ線８８は、キャッシュメモリ間のブロック
転送時とオーナの委譲時にそのブロックが書き換えられ
ていることを表すために設けられている。

【０１１４】また、次オーナ番号更新制御部１８ｅは、
自スヌープキャッシュメモリ部が任意のデータを追い出
す場合、自スヌープキャッシュメモリ部のオーナ番号と
次オーナ番号を共有バス８０のオーナ番号線８７と、オ
ーナ番号更新線８９に出力し、一方、共有バス８０のオ
ーナ番号線８７上に出力されているオーナ番号が、自ス
ヌープキャッシュメモリ部の次オーナ番号と一致した場
合は、この次オーナ番号を、オーナ番号更新線８９上に
出力されている次オーナ番号に更新する機能を有してい
る。

【０１１５】〈動作〉具体例３におけるキャッシュメモ
リ１５のヒット判定処理は、具体例１、２と同様である
ため、ここでの説明は省略する。

【０１１６】ヒット判定結果と、プロセッサ６２あるい
は共有バス８０からの要求によって、以降の処理は、
（１）プロセッサ６２からの読み出し要求でキャッシュ
ヒットした場合、（２）プロセッサ６２からの読み出し
要求でキャッシュミスした場合、（３）プロセッサ６２
からの書き込み要求でキャッシュヒットした場合、
（４）プロセッサ６２からの書き込み要求でキャッシュ
ミスした場合、（５）共有バス８０からのブロック転送
要求でキャッシュヒットした場合、（６）共有バス８０
からのオーナ委譲要求でキャッシュヒットし、次オーナ
番号がオーナ番号線８７の値を指していた場合、（７）
共有バス８０からの次オーナ番号更新要求でキャッシュ
ヒットし、オーナ番号線が当該ブロックの次オーナ番号
の値と一致した場合、（８）共有バス８０からの無効化
要求でキャッシュヒットした場合、の八つに分かれる。
尚、共有バス８０からの要求でキャッシュミスした場
合、本システムでは何もしない。

【０１１７】これらの処理のうち、具体例１と異なるの
は、（２）プロセッサからの読み出し要求でキャッシュ
ミスした場合と、（５）共有バスからのブロック転送で
キャッシュヒットした場合と、（７）共有バス８０から
の次オーナ番号更新要求でキャッシュヒットし、オーナ
番号線が当該ブロックの次オーナ番号の値と一致した場
合の動作である。尚、上記（８）の共有バス８０からの
無効化要求でキャッシュヒットした場合は、具体例１に
おける（７）と同様である。

【０１１８】（２）プロセッサからの読み出し要求でキ
ャッシュミスした場合 ここでのキャッシュ制御部１８の処理は、以下の二つの
部分に分けられる。 ・ブロックのリプレース処理 ・データの読み出し処理 これらのそれぞれについて次に説明する。

【０１１９】図２０は、プロセッサからの読み出し要求
でキャッシュミスした場合のフローチャートである。 （ａ）ブロックのリプレース処理 リプレースの対象となったブロックのシェアードフラグ
が「０」で、ダーティフラグが「１」の場合、唯一の書
き換えられたデータであることを示しているので、共有
メモリ５０への書き戻しが必要となる（ステップＳ１〜
Ｓ２〜Ｓ３）。ここで、共有メモリ５０への書き戻し処
理は、図５に示した具体例１と同様であるため、ここで
の説明は省略する。

【０１２０】ステップＳ１において、リプレースの対象
となったブロックのシェアードフラグが「１」である場
合、同じブロックを保持するスヌープキャッシュメモリ
部のステータスメモリ１４の次オーナ番号が、このスヌ
ープキャッシュメモリ部６１を示している可能性があ
る。この場合、キャッシュ制御部１８のオーナ委譲制御
部１８ａは、共有メモリ５０へブロックを書き戻すので
はなく、次オーナ番号がこのスヌープキャッシュメモリ
部６１を示している同じブロックを保持するスヌープキ
ャッシュメモリ部（即ち、前のオーナ）にオーナを委譲
することを試みる（オーナの委譲処理１：ステップＳ５
またはオーナの委譲処理２：ステップＳ８）。もし、こ
のような条件に当てはまるスヌープキャッシュメモリ部
が存在しなければ、通常の共有メモリ５０への書き戻し
処理を行う。

【０１２１】ここで、ステップＳ５のオーナの委譲処理
１およびステップＳ８のオーナの委譲処理２について
は、具体例１、２と同様であるためここでの説明は省略
する。

【０１２２】また、ステップＳ１において、リプレース
の対象となったブロックのシェアードフラグが「１」、
ステップＳ４においてダーティフラグが「０」、ステッ
プＳ６においてオーナフラグが「０」、即ち、自分がそ
のブロックのオーナではない場合は、共有メモリ５０と
値が同じであるか、あるいは同じブロックを持つ他のス
ヌープキャッシュメモリ部が共有メモリ５０に書き戻す
責任を持つことを表しているので、自スヌープキャッシ
ュメモリ部６１は書き戻し処理を行わない。しかし、そ
のブロックがスヌープキャッシュメモリ部６１から追い
出されてしまうので、そのブロックを次のオーナとして
指し示しているブロックの次オーナ番号を、追い出され
るブロックが保持している次オーナ番号に更新する必要
がある。

【０１２３】図２１は、次オーナ番号更新処理のフロー
チャートである。キャッシュ制御部１８における次オー
ナ番号更新制御部１８ｅは、アドレスレジスタ１０のイ
ンデックス部４２とブロックオフセット４３の値と、イ
ンデックス部４２で読み出されるタグメモリ１３ａの値
とを共有アドレスバス線８１に出力する（ステップＳ７
０１）。次に、自スヌープキャッシュメモリ部６１のキ
ャッシュメモリ番号をオーナ番号線８７に出力する（ス
テップＳ７０２）。そして、そのブロックのステータス
メモリ１４の次オーナ番号の値をオーナ番号更新線８９
に出力し（ステップＳ７０３）、共有バスコマンド線８
３に次オーナ番号更新要求を出力する（ステップＳ７０
４）。

【０１２４】一方、図２０中のステップＳ６において、
オーナフラグが「１」の場合は、オーナ委譲処理２（ス
テップＳ８）を行うが、この処理については上述したよ
うに具体例１、２と同様である。

【０１２５】また、ステップＳ１においてリプレースの
対象となったブロックのシェアードフラグが「０」、ス
テップＳ２においてダーティフラグが「０」の場合、ブ
ロックは書き換えられておらず、また、このブロックを
持つ他のスヌープキャッシュメモリ部が存在しないこと
を示しているので、書き戻し処理およびオーナ委譲処理
は行わない。そして、書き戻し処理あるいはオーナ委譲
処理が終了したら、キャッシュ制御部１８におけるブロ
ック転送制御部１８ｂは、キャッシュミスしたブロック
の転送処理を行う（ステップＳ９）。

【０１２６】図２２、図２３は、キャッシュミスしたブ
ロックの転送処理のフローチャートである。ブロック転
送制御部１８ｂは、アドレスレジスタ１０の値を共有ア
ドレスバス線８１に出力し（ステップＳ９０１）、共有
バスコマンド線８３にブロック転送要求を出力する（ス
テップＳ９０２）。そして、シェアード線８５か共有メ
モリアクノリッジ線８４がアクティブになったら共有デ
ータバス線８２の値をキャッシュメモリ１５に書き込む
（ステップＳ９０３〜ステップＳ９０８）。ここで、ス
テップＳ９０６、Ｓ９０７、Ｓ９０８におけるブロック
の書き込み処理は、具体例１、２と同様であるため、そ
の説明は省略する。

【０１２７】ブロック転送制御部１８ｂは、最後のデー
タを書き込む時、タグメモリ１３ａの、アドレスレジス
タ１０のインデックス部４２で示される領域にキャッシ
ュミスしたデータのタグ部４１の値を書き込む（ステッ
プＳ９０９、Ｓ９１０、Ｓ９１１）。また、同時に、ス
テータスメモリ１４の、アドレスレジスタ１０のインデ
ックス部４２で示される領域にステータスを書き込む
（ステップＳ９１２、Ｓ９１３、Ｓ９１４）。

【０１２８】ステータスの値は次の通りである。即ち、
シェアード線８５がアクティブ、ダーティ線８８がアク
ティブであった場合は、ブロックの転送元が他のスヌー
プキャッシュメモリ部で、かつ、そのブロックが書き換
えられていることを示すので、バリッドフラグを
「１」、シェアードフラグを「１」、オーナフラグを
「１」、ダーティフラグを「１」、次オーナ番号を自ス
ヌープキャッシュメモリ部のキャッシュメモリ番号に設
定し（ステップＳ９１２）、オーナを移動する。一方、
この時、ダーティ線８８がアクティブでなければ、その
ブロックは書き換えられていないことを示すので、ダー
ティフラグは「０」に設定する（ステップＳ９０７〜Ｓ
９１０〜Ｓ９１３）。

【０１２９】ステップＳ９０４において、共有メモリア
クノリッジ線８４がアクティブであった場合は、ブロッ
クの転送元が共有メモリ５０で、かつ、そのブロックを
保持しているスヌープキャッシュメモリ部が存在しない
ことを示しているので、バリッドフラグを「１」、シェ
アードフラグを「０」、オーナフラグを「１」、ダーテ
ィフラグを「０」、次オーナ番号を自スヌープキャッシ
ュメモリ部６１のキャッシュメモリ番号に設定する（ス
テップＳ９０４〜Ｓ９０８〜Ｓ９１１〜Ｓ９１４）。

【０１３０】このように、具体例３では、具体例１、２
と異なり、プロセッサ６２からの読み出し要求でキャッ
シュミスした場合において、オーナではなかった場合は
次オーナ更新処理を行った後にキャッシュミスしたブロ
ックの転送処理を行う。

【０１３１】（ｂ）データの読み出し処理 このデータの読み出し処理においても、具体例１、２と
同様であるため、ここでの説明は省略する。

【０１３２】（５）共有バス８０からのブロック転送要
求でキャッシュヒットした場合 図２４は、共有バス８０からのブロック転送要求でキャ
ッシュヒットした場合のフローチャートである。

【０１３３】ステップＳ１において、共有アドレスレジ
スタ１１で示されるステータスメモリ１４のオーナフラ
グ１４ｃが「１」の場合、自スヌープキャッシュメモリ
部６１は、ブロック転送の転送元となる。ブロック転送
制御部１８ｂは、先ず、シェアード線８５をアクティブ
にし（ステップＳ２）、次に、共有アドレスレジスタ１
１で読み出されるキャッシュメモリ１５の値を共有デー
タバス線８２に出力する（ステップＳ５）。この時、ダ
ーティフラグが「１」の場合は、ダーティ線８８もアク
ティブにする（ステップＳ３、Ｓ４）。更に、１サイク
ル毎にブロックオフセット４３をインクリメントして、
１ブロック分のデータを出力する（ステップＳ６、Ｓ
７）。最後のデータを出力する時に、共有アドレスレジ
スタ１１で示されるステータスメモリ１４のシェアード
フラグを「１」、オーナフラグを「０」、ダーティフラ
グを「０」、次オーナ番号をオーナ番号線８７の値に設
定し（ステップＳ８）、オーナを転送要求元のスヌープ
キャッシュメモリ部に移動する。一方、ステップＳ１に
おいて、オーナフラグ１４ｃが「０」の場合にはブロッ
ク転送は行わない。

【０１３４】（７）共有バス８０からの次オーナ番号更
新要求でキャッシュヒットし、オーナ番号線が当該ブロ
ックの次オーナ番号の値と一致した場合 この場合は、共有アドレスレジスタ１１で示されるステ
ータスメモリ１４の次オーナ番号をオーナ番号更新線８
９の値に設定する。

【０１３５】〈効果〉以上説明したように具体例３によ
れば、具体例１の効果に加えて次のような効果がある。
即ち、具体例３では、キャッシュミス時のリプレース処
理によってブロックがキャッシュメモリ１５から追い出
されることによる次オーナ番号の参照関係が崩れる場合
にも、共有バス８０上のオーナ番号更新線８９を用い
て、追い出されるブロックを指し示していたブロックの
次オーナ番号を、追い出されるブロックが指し示してい
た次オーナ番号に書き換えるよう構成している。このた
め、いずれかのスヌープキャッシュメモリ部にそのブロ
ックが存在する場合は、必ずスヌープキャッシュメモリ
部間でブロック転送やオーナ委譲を行うことができ、キ
ャッシュミス時の共有メモリ５０への書き戻しの頻度を
更に減少させることができる。

【０１３６】《具体例４》具体例４は、具体例３のスヌ
ープキャッシュメモリ制御システムにおいて、プロセッ
サからの書き込み要求でキャッシュヒットした場合に、
そのデータを共有している他のスヌープキャッシュメモ
リ部のデータを無効化するのではなく、更新するように
したものである。

【０１３７】〈構成〉図２５は、具体例４の構成図であ
る。具体例４における図面上の構成で異なる点は、具体
例３の無効化制御部１８ｃの代わりに更新制御部１８ｄ
を備えた点であり、他の構成は具体例３と同様である。

【０１３８】更新制御部１８ｄは、具体例２と同様に、
自スヌープキャッシュメモリ部６１が保持するデータに
書き込みが行われた場合は、他のスヌープキャッシュメ
モリ部に対してデータの更新要求を行うと共に、データ
の更新要求を受けた場合は、対応するデータを更新する
と共に、次オーナ番号を更新する機能を有している。

【０１３９】即ち、更新制御部１８ｄは、自スヌープキ
ャッシュメモリ部６１が保持するデータにプロセッサ６
２から書き込みが行われ、かつ、そのデータを他のスヌ
ープキャッシュメモリ部も保有していた場合は、自スヌ
ープキャッシュメモリ部６１をオーナに設定すると共
に、自スヌープキャッシュメモリ部６１のキャッシュメ
モリ番号と次オーナ番号とデータ更新要求とを共有バス
８０上に出力する。一方、共有バス８０上にデータ更新
要求が出力され、かつ、そのデータを自スヌープキャッ
シュメモリ部６１が保有し、自スヌープキャッシュメモ
リ部６１がオーナでなく、自スヌープキャッシュメモリ
部６１の次オーナ番号と、データ更新要求元のキャッシ
ュメモリ番号とが一致した場合は、そのデータの更新を
行うと共に、自スヌープキャッシュメモリ部６１の次オ
ーナ番号をデータ更新要求元の次オーナ番号に書き換え
る。また、そのデータを自スヌープキャッシュメモリ部
６１が保有し、自スヌープキャッシュメモリ部６１がオ
ーナである場合は、そのデータの更新を行うと共に、自
スヌープキャッシュメモリ部６１の次オーナ番号をデー
タ更新要求元のキャッシュメモリ番号に書き換える機能
を有している。

【０１４０】また、具体例４が具体例３と異なる点は、
共有バスコマンド線８３が具体例３の無効化要求に代わ
って更新要求を転送する点と、オーナ番号線８７が、具
体例３の役割に加えて、共有されているブロックのデー
タを更新する時にその処理を行うスヌープキャッシュメ
モリ部のキャッシュメモリ番号を表している点である。

【０１４１】〈動作〉ヒット判定の処理は、具体例１〜
３と同様であるため、ここでの説明は省略する。また、
ヒット判定結果と、プロセッサ６２あるいは共有バス８
０からの要求によって以降の処理は、具体例３と同様に
八つの場合に分かれるが、（３）プロセッサ６２からの
書き込み要求でキャッシュミスした場合と、（８）共有
バス８０からの更新要求でキャッシュヒットした場合以
外の処理は具体例３と同様であるため、異なる処理のみ
を説明する。

【０１４２】（３）プロセッサからの書き込み要求でキ
ャッシュヒットした場合 図２６は、プロセッサからの書き込み要求でキャッシュ
ヒットした場合のフローチャートである。ステップＳ１
において、当該ブロックのシェアードフラグが「０」の
場合、ローカルにデータの書き込み処理を行う。先ず、
キャッシュ制御部１８は、アドレスレジスタ１０に保持
されたインデックス部４２とブロックオフセット４３の
値で指定されるキャッシュメモリ１５のデータにデータ
レジスタ１６の値を書き込む（ステップＳ２）。これと
同時に、キャッシュ制御部１８は、アドレスレジスタ１
０に保持されたインデックス部４２の値で指定されるス
テータスメモリ１４のオーナフラグを「１」、ダーティ
フラグを「１」に設定する（ステップＳ３）。

【０１４３】一方、ステップＳ１において、シェアード
フラグが「１」であった場合、更新制御部１８ｄは同じ
ブロックを持つ他のスヌープキャッシュメモリ部に更新
要求を出すと共に、当該ブロックを次のオーナとして指
し示しているブロックの次オーナ番号を当該ブロックが
保持している次オーナ番号に更新する。この処理は次の
ようになる。

【０１４４】先ず、共有バス８０のバス権を獲得する
（ステップＳ４）。その後、アドレスレジスタ１０の値
を共有アドレスバス線８１に出力し（ステップＳ５）、
また、自キャッシュメモリ番号をオーナ番号線８７に出
力すると共に（ステップＳ６）、当該ブロックの次オー
ナ番号の値をオーナ番号更新線８９に出力する（ステッ
プＳ７）。更に、共有バスコマンド線８３に更新要求を
出力する（ステップＳ８）。

【０１４５】そして、次サイクルでデータレジスタ１６
の値を共有データバス線８２に出力し（ステップＳ
９）、次いで、上記ステップＳ２〜Ｓ３と同様にデータ
の書き込み処理を行う（ステップＳ１０〜ステップＳ１
４）。

【０１４６】但し、これらステップＳ１０〜ステップＳ
１４の書き込み処理において、ステータスメモリ１４へ
書き込むステータスの内容は次の通りである。先ず、ス
テップＳ１０において、シェアード線８５がアクティブ
の場合は、他のスヌープキャッシュメモリ部でそのブロ
ックを保持していることを示しているので、更新制御部
１８ｄは、シェアードフラグを「１」、オーナフラグを
「１」、ダーティフラグを「１」、次オーナ番号を自ス
ヌープキャッシュメモリ部のキャッシュメモリ番号に設
定し、オーナを移動する（ステップＳ１０〜Ｓ１１〜Ｓ
１２）。

【０１４７】一方、ステップＳ１０において、シェアー
ド線８５がインアクティブの場合は、そのブロックを保
持するスヌープキャッシュメモリ部が存在しないことを
示しているので、シェアードフラグを「０」、オーナフ
ラグを「１」、ダーティフラグを「１」、次オーナ番号
を自スヌープキャッシュメモリ部のキャッシュメモリ番
号に設定する（ステップＳ１０〜Ｓ１３〜Ｓ１４）。

【０１４８】（８）共有バス８０からの更新要求でキャ
ッシュヒットした場合 図２７は、この場合のフローチャートである。更新制御
部１８ｄは、オーナフラグが「０」で（ステップＳ
１）、オーナ番号線８７の値と、当該ブロックの次オー
ナ番号の値が一致しない場合（ステップＳ２）、シェア
ード線８５をアクティブにし（ステップＳ３）、共有デ
ータバス線８２の値をアドレスレジスタ１０で示される
キャッシュメモリ１５に書き込む（ステップＳ４）。ス
テータスメモリ１４の値は変更しない。

【０１４９】一方、当該ブロックのオーナフラグが
「０」で（ステップＳ１）、オーナ番号線８７の値と、
当該ブロックの次オーナ番号の値が一致した場合、シェ
アード線８５をアクティブにし（ステップＳ５）、共有
データバス線８２の値を共有アドレスレジスタ１１で示
されるキャッシュメモリ１５に書き込む（ステップＳ
６）。更に、当該ブロックの次オーナ番号の値をオーナ
番号線８７の値に設定する（ステップＳ７）。

【０１５０】また、ステップＳ１において、当該ブロッ
クのオーナフラグが「１」の場合、シェアード線８５を
アクティブにし（ステップＳ８）共有データバス線８２
の値を共有アドレスレジスタ１１で示されるキャッシュ
メモリ１５に書き込み（ステップＳ９）、ステータスメ
モリ１４のオーナフラグを「０」、ダーティフラグを
「０」、次オーナ番号の値をオーナ番号線８７の値に設
定する（ステップＳ１０）。

【０１５１】〈効果〉以上説明したように具体例４によ
れば、具体例３と同様に、いずれかのスヌープキャッシ
ュメモリ部にそのブロックが存在する場合は、必ずスヌ
ープキャッシュメモリ部間でブロック転送やオーナ委譲
を行うことができるため、キャッシュミス時の共有メモ
リ５０への書き戻しの頻度を更に減少させることができ
るという効果を奏すると共に、具体例２と同様に、キャ
ッシュヒットの確率を向上させることができるという効
果がある。

【０１５２】《利用形態》上記各具体例では、本発明の
スヌープキャッシュメモリ制御システムを共有バス型マ
ルチプロセッサシステムに適用した例を示したが、これ
に限定されるものではなく、この他にも、分散ファイル
システムのキャッシングにも適用が可能である。

【図面の簡単な説明】

【図１】本発明のスヌープキャッシュメモリ制御システ
ムの具体例１の構成図である。

【図２】本発明のスヌープキャッシュメモリ制御システ
ムの具体例１を適用した共有バス型マルチプロセッサシ
ステムの構成図である。

【図３】本発明のスヌープキャッシュメモリ制御システ
ムのアドレス構成の説明図である。

【図４】本発明のスヌープキャッシュメモリ制御システ
ムの具体例１、２のプロセッサからの読み出し要求でキ
ャッシュミスした場合のフローチャートである。

【図５】本発明のスヌープキャッシュメモリ制御システ
ムの共有メモリへの書き戻し処理のフローチャートであ
る。

【図６】本発明のスヌープキャッシュメモリ制御システ
ムのオーナの委譲処理１のフローチャートである。

【図７】本発明のスヌープキャッシュメモリ制御システ
ムのオーナの委譲処理２のフローチャートである。

【図８】本発明のスヌープキャッシュメモリ制御システ
ムの具体例１のキャッシュミスしたブロックの転送処理
のフローチャート（その１）である。

【図９】本発明のスヌープキャッシュメモリ制御システ
ムの具体例１のキャッシュミスしたブロックの転送処理
のフローチャート（その２）である。

【図１０】本発明のスヌープキャッシュメモリ制御シス
テムの具体例１のブロックの書き込み処理のフローチャ
ートである。

【図１１】本発明のスヌープキャッシュメモリ制御シス
テムのデータの読み出し処理のフローチャートである。

【図１２】本発明のスヌープキャッシュメモリ制御シス
テムの具体例１のプロセッサからの書き込み要求でキャ
ッシュヒットした場合のフローチャートである。

【図１３】本発明のスヌープキャッシュメモリ制御シス
テムの具体例１の共有バスからのブロック転送要求でキ
ャッシュヒットした場合のフローチャートである。

【図１４】本発明のスヌープキャッシュメモリ制御シス
テムの具体例１の共有バスからのオーナ委譲要求でキャ
ッシュヒットした場合のフローチャートである。

【図１５】本発明のスヌープキャッシュメモリ制御シス
テムの具体例２の構成図である。

【図１６】本発明のスヌープキャッシュメモリ制御シス
テムの具体例２のプロセッサからの書き込み要求でキャ
ッシュヒットした場合のフローチャートである。

【図１７】本発明のスヌープキャッシュメモリ制御シス
テムの具体例２の共有バスからの更新要求でキャッシュ
ヒットした場合のフローチャートである。

【図１８】本発明のスヌープキャッシュメモリ制御シス
テムの具体例３の構成図である。

【図１９】本発明のスヌープキャッシュメモリ制御シス
テムの具体例３を適用した共有バス型マルチプロセッサ
システムの構成図である。

【図２０】本発明のスヌープキャッシュメモリ制御シス
テムの具体例３、４のプロセッサからの読み出し要求で
キャッシュミスした場合のフローチャートである。

【図２１】本発明のスヌープキャッシュメモリ制御シス
テムの具体例３の次オーナ番号更新処理のフローチャー
トである。

【図２２】本発明のスヌープキャッシュメモリ制御シス
テムの具体例３のキャッシュミスしたブロックの転送処
理のフローチャート（その１）である。

【図２３】本発明のスヌープキャッシュメモリ制御シス
テムの具体例３のキャッシュミスしたブロックの転送処
理のフローチャート（その２）である。

【図２４】本発明のスヌープキャッシュメモリ制御シス
テムの具体例３の共有バスからのブロック転送要求でキ
ャッシュヒットした場合のフローチャートである。

【図２５】本発明のスヌープキャッシュメモリ制御シス
テムの具体例４の構成図である。

【図２６】本発明のスヌープキャッシュメモリ制御シス
テムの具体例４のプロセッサからの書き込み要求でキャ
ッシュヒットした場合のフローチャートである。

【図２７】本発明のスヌープキャッシュメモリ制御シス
テムの具体例４の共有バスからの更新要求でキャッシュ
ヒットした場合のフローチャートである。

【符号の説明】

１４ｅ 次オーナ番号格納部 １８ キャッシュ制御部 １８ａ オーナ委譲制御部 １８ｂ ブロック転送制御部 １８ｃ 無効化制御部 １８ｄ 更新制御部 １８ｅ 次オーナ番号更新制御部 ５０ 共有メモリ ６１、７１ スヌープキャッシュメモリ部 ６２、７２ プロセッサ ８０ 共有バス

Claims (8)

【特許請求の範囲】
1. 【請求項１】 各々がプロセッサに対応して設けられ、
   かつ、各々が共有バスを介して共有メモリに接続された
   複数のスヌープキャッシュメモリ部のうち、いずれかの
   スヌープキャッシュメモリ部でキャッシュミスが起きた
   場合、当該キャッシュミスしたデータを転送する責任を
   有するスヌープキャッシュメモリ部をそのデータのオー
   ナとし、かつ、自スヌープキャッシュメモリ部が保持す
   る任意のデータを追い出す時、当該データが前記共有メ
   モリのデータと一致しない場合は、当該データを前記共
   有メモリに書き戻す責任を有するスヌープキャッシュメ
   モリ部をそのデータのオーナとして、各スヌープキャッ
   シュメモリ部間のデータの一貫性を保持するスヌープキ
   ャッシュメモリ制御システムにおいて、 各スヌープキャッシュメモリ部は、 次にオーナとなったスヌープキャッシュメモリ部のキャ
   ッシュメモリ番号を格納する次オーナ番号格納部と、 いずれかのスヌープキャッシュメモリ部で、当該スヌー
   プキャッシュメモリ部がオーナとなっているデータを追
   い出す場合、オーナ以外のスヌープキャッシュメモリ部
   では、前記次オーナ番号格納部を参照し、この次オーナ
   番号が、前記データを追い出すスヌープキャッシュメモ
   リ部のキャッシュメモリ番号に一致していた場合は、自
   スヌープキャッシュメモリ部を新たなオーナとするキャ
   ッシュ制御部とを備えたことを特徴とするスヌープキャ
   ッシュメモリ制御システム。
2. 【請求項２】 請求項１に記載のスヌープキャッシュメ
   モリ制御システムにおいて、 いずれかのスヌープキャッシュメモリ部で、自スヌープ
   キャッシュメモリ部が保持するデータを追い出す場合、
   当該自スヌープキャッシュメモリ部を次オーナとするス
   ヌープキャッシュメモリ部の次オーナ番号を、自スヌー
   プキャッシュメモリ部の次オーナ番号格納部に格納され
   ている次オーナ番号に書き換えるキャッシュ制御部を備
   えたことを特徴とするスヌープキャッシュメモリ制御シ
   ステム。
3. 【請求項３】 請求項２に記載のスヌープキャッシュメ
   モリ制御システムにおいて、 キャッシュ制御部は、 自スヌープキャッシュメモリ部が任意のデータを追い出
   す場合、自スヌープキャッシュメモリ部のオーナ番号と
   次オーナ番号を共有バスに出力し、 一方、共有バス上に出力されているオーナ番号が、自ス
   ヌープキャッシュメモリ部の次オーナ番号と一致した場
   合は、当該次オーナ番号を、前記共有バス上に出力され
   ている次オーナ番号に更新する次オーナ番号更新制御部
   を備えたことを特徴とするスヌープキャッシュメモリ制
   御システム。
4. 【請求項４】 請求項１〜３のいずれかに記載のスヌー
   プキャッシュメモリ制御システムにおいて、 キャッシュ制御部は、 自スヌープキャッシュメモリ部がオーナであるデータを
   追い出す時、当該データを他のスヌープキャッシュメモ
   リ部も保有していた場合は、自スヌープキャッシュメモ
   リ部のキャッシュメモリ番号とオーナ委譲要求を共有バ
   ス上に出力し、 一方、共有バス上にオーナ委譲要求が出力され、かつ、
   当該共有バス上のキャッシュメモリ番号が、自スヌープ
   キャッシュメモリ部の次オーナ番号に一致した場合は、
   オーナを自スヌープキャッシュメモリ部に設定するオー
   ナ委譲制御部を備えたことを特徴とするスヌープキャッ
   シュメモリ制御システム。
5. 【請求項５】 請求項１〜４のいずれかに記載のスヌー
   プキャッシュメモリ制御システムにおいて、 キャッシュ制御部は、 キャッシュミス時のデータ転送がスヌープキャッシュメ
   モリ部間で行われる場合、オーナである転送元のスヌー
   プキャッシュメモリ部では、転送先のスヌープキャッシ
   ュメモリ部の番号を次オーナ番号格納部に格納し、前記
   転送先のスヌープキャッシュメモリ部では、オーナを自
   スヌープキャッシュメモリ部に設定するブロック転送制
   御部を備えたことを特徴とするスヌープキャッシュメモ
   リ制御システム。
6. 【請求項６】 請求項１〜５のいずれかに記載のスヌー
   プキャッシュメモリ制御システムにおいて、 キャッシュ制御部は、 自スヌープキャッシュメモリ部が保持するデータにプロ
   セッサから書き込みが行われた場合、他のスヌープキャ
   ッシュメモリ部に対して前記データの無効化要求を行
   い、かつ、自スヌープキャッシュメモリ部をオーナに設
   定する無効化制御部を備えたことを特徴とするスヌープ
   キャッシュメモリ制御システム。
7. 【請求項７】 請求項１〜５のいずれかに記載のスヌー
   プキャッシュメモリ制御システムにおいて、 キャッシュ制御部は、 自スヌープキャッシュメモリ部が保持するデータにプロ
   セッサから書き込みが行われ、かつ、当該データを他の
   スヌープキャッシュメモリ部も保有していた場合は、自
   スヌープキャッシュメモリ部をオーナに設定すると共
   に、自スヌープキャッシュメモリ部のキャッシュメモリ
   番号とデータ更新要求を共有バス上に出力し、 一方、共有バス上にデータ更新要求が出力され、かつ、
   当該データを自スヌープキャッシュメモリ部が保有して
   いた場合は、前記データの更新を行うと共に、自スヌー
   プキャッシュメモリ部がオーナであった場合は、オーナ
   をデータ更新要求元に移動し、かつ、次オーナ番号を当
   該データ更新要求元のスヌープキャッシュメモリ部のキ
   ャッシュメモリ番号に設定する更新制御部を備えたこと
   を特徴とするスヌープキャッシュメモリ制御システム。
8. 【請求項８】 請求項１〜５のいずれかに記載のスヌー
   プキャッシュメモリ制御システムにおいて、 キャッシュ制御部は、 自スヌープキャッシュメモリ部が保持するデータにプロ
   セッサから書き込みが行われ、かつ、当該データを他の
   スヌープキャッシュメモリ部も保有していた場合は、自
   スヌープキャッシュメモリ部をオーナに設定すると共
   に、自スヌープキャッシュメモリ部のキャッシュメモリ
   番号と次オーナ番号とデータ更新要求とを共有バス上に
   出力し、 一方、共有バス上にデータ更新要求が出力され、かつ、
   当該データを自スヌープキャッシュメモリ部が保有し、
   自スヌープキャッシュメモリ部がオーナでなく、自スヌ
   ープキャッシュメモリ部の次オーナ番号と、データ更新
   要求元のキャッシュメモリ番号とが一致した場合は、前
   記データの更新を行うと共に、自スヌープキャッシュメ
   モリ部の次オーナ番号を前記データ更新要求元の次オー
   ナ番号に書き換え、当該データを自スヌープキャッシュ
   メモリ部が保有し、自スヌープキャッシュメモリ部がオ
   ーナである場合は、前記データの更新を行うと共に、自
   スヌープキャッシュメモリ部の次オーナ番号を前記デー
   タ更新要求元のキャッシュメモリ番号に書き換える更新
   制御部を備えたことを特徴とするスヌープキャッシュメ
   モリ制御システム。