JPH11212870A - 電子制御装置 - Google Patents
電子制御装置Info
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- JPH11212870A JPH11212870A JP1225298A JP1225298A JPH11212870A JP H11212870 A JPH11212870 A JP H11212870A JP 1225298 A JP1225298 A JP 1225298A JP 1225298 A JP1225298 A JP 1225298A JP H11212870 A JPH11212870 A JP H11212870A
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Abstract
(57)【要約】
【課題】 フラッシュメモリ内蔵のＣＰＵの場合、フラ
ッシュメモリの書き込み許可／禁止制御を外部の制御信
号で行うため、コネクタのピンがそのために使用され、
本来の制御用に不足するのを防止し、また誤って消去／
書き込みモードとなるのを防止し、信頼性を高める。 【解決手段】 ＣＰＵ３のフラッシュメモリ４の消去／
書き込みを許可／禁止する入力ポート５を、ＣＰＵ３の
出力ポート６から制御信号を出力して、ＣＰＵ３自らが
制御する。また、ＣＰＵ３が自らフラッシュメモリの消
去／書き込みを許可／禁止するポートを制御する場合で
あっても、ＣＰＵ３が暴走などの異常状態に陥った時
は、入力ポートの消去／書き込み信号を禁止側とする電
気回路を、抵抗９の代わりに設けてもよい。
ッシュメモリの書き込み許可／禁止制御を外部の制御信
号で行うため、コネクタのピンがそのために使用され、
本来の制御用に不足するのを防止し、また誤って消去／
書き込みモードとなるのを防止し、信頼性を高める。 【解決手段】 ＣＰＵ３のフラッシュメモリ４の消去／
書き込みを許可／禁止する入力ポート５を、ＣＰＵ３の
出力ポート６から制御信号を出力して、ＣＰＵ３自らが
制御する。また、ＣＰＵ３が自らフラッシュメモリの消
去／書き込みを許可／禁止するポートを制御する場合で
あっても、ＣＰＵ３が暴走などの異常状態に陥った時
は、入力ポートの消去／書き込み信号を禁止側とする電
気回路を、抵抗９の代わりに設けてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
内蔵ＣＰＵを用いた電子制御装置、例えば自動車用電子
制御装置（Electronic Control Unit)におけるフラッシ
ュメモリの消去／書き込み制御に関する。
内蔵ＣＰＵを用いた電子制御装置、例えば自動車用電子
制御装置（Electronic Control Unit)におけるフラッシ
ュメモリの消去／書き込み制御に関する。
【０００２】
【従来の技術】フラッシュメモリを内蔵したＣＰＵは、
外部から容易に電気的にプログラム内容の消去／書き込
みが可能であり、プログラム完成からこのＣＰＵを搭載
した制御機器を量産するまでのターンアラウンドタイム
を短縮することが可能である。また、ＲＯＭをＣＰＵに
内蔵しているため、回路規模が小さくなり、制御装置を
小型化することに適している。このフラッシュメモリ内
蔵のＣＰＵを自動車用電子制御装置に搭載し、制御装置
の生産ライン、または実車搭載後にオンボードでフラッ
シュメモリの内容を書き換えて、不具合の修正やメンテ
ナンス性の向上を図っている。
外部から容易に電気的にプログラム内容の消去／書き込
みが可能であり、プログラム完成からこのＣＰＵを搭載
した制御機器を量産するまでのターンアラウンドタイム
を短縮することが可能である。また、ＲＯＭをＣＰＵに
内蔵しているため、回路規模が小さくなり、制御装置を
小型化することに適している。このフラッシュメモリ内
蔵のＣＰＵを自動車用電子制御装置に搭載し、制御装置
の生産ライン、または実車搭載後にオンボードでフラッ
シュメモリの内容を書き換えて、不具合の修正やメンテ
ナンス性の向上を図っている。
【０００３】
【発明が解決しようとする課題】しかしながら、フラッ
シュメモリを消去／書き込みするためには、外部からＣ
ＰＵに入力される電気信号を禁止側から許可側へ切り換
える入力信号を必要であり、また、プログラムを消去／
書き込み動作へ遷移させるためのトリガ信号が必要とな
る。これらの信号を制御装置に付属しているコネクタか
ら入力すると、コネクタのピンのうち数本を消去／書き
込み動作の制御信号で占めることになり、本来の制御機
能に使用するためのピン数が減少し、制御信号だけです
でにコネクタピンのほとんどが占められている状態で
は、ピン数の不足が生じる。また、フラッシュメモリを
消去／書き込みする電気信号の入力がコネクタにより外
部に開放されていることから、誤って消去／書き込みモ
ードとなる可能性がある。
シュメモリを消去／書き込みするためには、外部からＣ
ＰＵに入力される電気信号を禁止側から許可側へ切り換
える入力信号を必要であり、また、プログラムを消去／
書き込み動作へ遷移させるためのトリガ信号が必要とな
る。これらの信号を制御装置に付属しているコネクタか
ら入力すると、コネクタのピンのうち数本を消去／書き
込み動作の制御信号で占めることになり、本来の制御機
能に使用するためのピン数が減少し、制御信号だけです
でにコネクタピンのほとんどが占められている状態で
は、ピン数の不足が生じる。また、フラッシュメモリを
消去／書き込みする電気信号の入力がコネクタにより外
部に開放されていることから、誤って消去／書き込みモ
ードとなる可能性がある。
【０００４】本発明は、このような従来の問題を解決す
るものであり、コネクタのピンを有効活用できるととも
に、誤って消去／書き込みモードとなることを防止でき
る信頼性の高い電子制御装置を提供することを目的とす
る。
るものであり、コネクタのピンを有効活用できるととも
に、誤って消去／書き込みモードとなることを防止でき
る信頼性の高い電子制御装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＣＰＵのフラッシュメモリの消去／書き
込みを許可／禁止する入力ポートを、ＣＰＵの出力ポー
トから制御信号を出力して、ＣＰＵ自らが制御するよう
に構成したものであり、外部からの制御信号を追加する
ことなく、オンボード書き込みが可能な電子制御装置を
実現することができる。
成するために、ＣＰＵのフラッシュメモリの消去／書き
込みを許可／禁止する入力ポートを、ＣＰＵの出力ポー
トから制御信号を出力して、ＣＰＵ自らが制御するよう
に構成したものであり、外部からの制御信号を追加する
ことなく、オンボード書き込みが可能な電子制御装置を
実現することができる。
【０００６】本発明はまた、ＣＰＵのフラッシュメモリ
の消去／書き込み動作の許可を行う入力ポートが、ＣＰ
Ｕが異常動作をした時には、ウオッチドッグタイマによ
り強制的に禁止側となるように電気回路を構成したもの
であり、ＣＰＵが自らフラッシュメモリの消去／書き込
みを許可／禁止するポートを制御する場合であっても、
ＣＰＵが暴走などの異常状態に陥った時は、入力ポート
の消去／書き込み信号を禁止側とすることができる。
の消去／書き込み動作の許可を行う入力ポートが、ＣＰ
Ｕが異常動作をした時には、ウオッチドッグタイマによ
り強制的に禁止側となるように電気回路を構成したもの
であり、ＣＰＵが自らフラッシュメモリの消去／書き込
みを許可／禁止するポートを制御する場合であっても、
ＣＰＵが暴走などの異常状態に陥った時は、入力ポート
の消去／書き込み信号を禁止側とすることができる。
【０００７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、電気的に消去／書き込み可能なフラッシュメモリを
内蔵して外部から入力ポートに入力された電気信号によ
り前記フラッシュメモリの消去／書き込みを許可／禁止
する機能を有するＣＰＵを備え、前記入力ポートと前記
ＣＰＵの出力ポートとを電気回路で接続し、前記ＣＰＵ
が、別の入力ポートに入力された特定の信号をトリガと
して、消去／書き込みモードへ遷移するとともに、前記
出力ポートから出力した制御信号により前記入力ポート
の消去／書き込みを許可側とする電子制御装置であり、
外部からの制御信号を追加することなく、オンボード書
き込みが可能な電子制御装置を実現することができると
いう作用を有する。
は、電気的に消去／書き込み可能なフラッシュメモリを
内蔵して外部から入力ポートに入力された電気信号によ
り前記フラッシュメモリの消去／書き込みを許可／禁止
する機能を有するＣＰＵを備え、前記入力ポートと前記
ＣＰＵの出力ポートとを電気回路で接続し、前記ＣＰＵ
が、別の入力ポートに入力された特定の信号をトリガと
して、消去／書き込みモードへ遷移するとともに、前記
出力ポートから出力した制御信号により前記入力ポート
の消去／書き込みを許可側とする電子制御装置であり、
外部からの制御信号を追加することなく、オンボード書
き込みが可能な電子制御装置を実現することができると
いう作用を有する。
【０００８】本発明の請求項２に記載の発明は、ＣＰＵ
にウオッチドッグタイマを接続して一定時間毎にクリア
するとともに、前記ＣＰＵの異常動作により前記ウオッ
チドッグタイマがオーバーフローした時は、その信号と
前記出力ポートから出力した制御信号により前記入力ポ
ートの消去／書き込みを禁止側とする請求項１記載の電
子制御装置であり、ＣＰＵが暴走などの異常状態に陥っ
た時は、入力ポートの消去／書き込みを禁止できるとい
う作用を有する。
にウオッチドッグタイマを接続して一定時間毎にクリア
するとともに、前記ＣＰＵの異常動作により前記ウオッ
チドッグタイマがオーバーフローした時は、その信号と
前記出力ポートから出力した制御信号により前記入力ポ
ートの消去／書き込みを禁止側とする請求項１記載の電
子制御装置であり、ＣＰＵが暴走などの異常状態に陥っ
た時は、入力ポートの消去／書き込みを禁止できるとい
う作用を有する。
【０００９】本発明の請求項３に記載の発明は、出力ポ
ートから出力した制御信号とウオッチドッグタイマから
のオーバーフロー信号とをＡＮＤ回路に入力し、その出
力により入力ポートの消去／書き込みを禁止側とする請
求項２記載の電子制御装置であり、ＣＰＵが暴走などの
異常状態に陥った時は、入力ポートの消去／書き込みを
禁止できるという作用を有する。
ートから出力した制御信号とウオッチドッグタイマから
のオーバーフロー信号とをＡＮＤ回路に入力し、その出
力により入力ポートの消去／書き込みを禁止側とする請
求項２記載の電子制御装置であり、ＣＰＵが暴走などの
異常状態に陥った時は、入力ポートの消去／書き込みを
禁止できるという作用を有する。
【００１０】本発明の請求項４に記載の発明は、ＣＰＵ
にウオッチドッグタイマを接続して一定時間毎にクリア
するとともに、前記ＣＰＵの異常動作により前記ウオッ
チドッグタイマがオーバーフローした時は、その信号に
より前記ＣＰＵをリセット状態に保持し、結果的に入力
ポートの消去／書き込みを禁止側とする請求項１記載の
電子制御装置であり、ＣＰＵが暴走などの異常状態に陥
った時は、入力ポートの消去／書き込みを禁止できると
いう作用を有する。
にウオッチドッグタイマを接続して一定時間毎にクリア
するとともに、前記ＣＰＵの異常動作により前記ウオッ
チドッグタイマがオーバーフローした時は、その信号に
より前記ＣＰＵをリセット状態に保持し、結果的に入力
ポートの消去／書き込みを禁止側とする請求項１記載の
電子制御装置であり、ＣＰＵが暴走などの異常状態に陥
った時は、入力ポートの消去／書き込みを禁止できると
いう作用を有する。
【００１１】本発明の請求項５に記載の発明は、別の入
力ポートに入力された特定の信号が、ディーラーサービ
ス用のチェック信号である請求項１から４のいずれかに
記載の電子制御装置であり、特定の信号として一般的な
信号を用いることができるという作用を有する。
力ポートに入力された特定の信号が、ディーラーサービ
ス用のチェック信号である請求項１から４のいずれかに
記載の電子制御装置であり、特定の信号として一般的な
信号を用いることができるという作用を有する。
【００１２】本発明の請求項６に記載の発明は、別の入
力ポートに入力された特定の信号が、シリアル通信回路
から入力されたコマンドである請求項１から４のいずれ
かに記載の電子制御装置であり、特定の信号として一般
的な信号を用いることができるという作用を有する。以
下、本発明の実施の形態を図面を参照して説明する。
力ポートに入力された特定の信号が、シリアル通信回路
から入力されたコマンドである請求項１から４のいずれ
かに記載の電子制御装置であり、特定の信号として一般
的な信号を用いることができるという作用を有する。以
下、本発明の実施の形態を図面を参照して説明する。
【００１３】（実施の形態１）図１は本発明の第１の実
施の形態における自動車用電子制御装置（以下、ＥＣＵ
と略す。）の概略構成を示している。図１において、１
はＥＣＵ全体を示しており、２はＥＣＵ１と外部の装置
とを接続するコネクタである。３はＣＰＵであり、フラ
ッシュメモリ４を内蔵している。５はフラッシュメモリ
４の消去／書き込み許可信号入力ポート、６は出力ポー
ト、７はディーラーサービス用のチェック信号入力ポー
ト、８はシリアル通信入力ポートである。消去／書き込
み許可信号入力ポート５と出力ポート６とは電気回路と
しての抵抗９で接続されている。ディーラーサービス用
のチェック信号入力ポート７は、インターフェース回路
１０を経由してコネクタ２のディーラーサービス用のチ
ェック信号入力ピンに接続されている。またシリアル通
信入力ポート８は、インターフェース回路１１を経由し
てコネクタ２のシリアル通信信号ピンに接続されてい
る。
施の形態における自動車用電子制御装置（以下、ＥＣＵ
と略す。）の概略構成を示している。図１において、１
はＥＣＵ全体を示しており、２はＥＣＵ１と外部の装置
とを接続するコネクタである。３はＣＰＵであり、フラ
ッシュメモリ４を内蔵している。５はフラッシュメモリ
４の消去／書き込み許可信号入力ポート、６は出力ポー
ト、７はディーラーサービス用のチェック信号入力ポー
ト、８はシリアル通信入力ポートである。消去／書き込
み許可信号入力ポート５と出力ポート６とは電気回路と
しての抵抗９で接続されている。ディーラーサービス用
のチェック信号入力ポート７は、インターフェース回路
１０を経由してコネクタ２のディーラーサービス用のチ
ェック信号入力ピンに接続されている。またシリアル通
信入力ポート８は、インターフェース回路１１を経由し
てコネクタ２のシリアル通信信号ピンに接続されてい
る。
【００１４】次に上記のように構成されたＥＣＵ１の動
作について説明する。ＣＰＵ３のディーラーサービス用
のチェック信号入力ポート７が、インターフェース回路
１０からの信号により規定の論理となると、これをトリ
ガ信号として消去／書き込みモードへ遷移し、図２のフ
ローチャートで示されるプログラムが起動する。図２に
おいて、ＣＰＵ３は、ステップＳ１で出力ポート６から
制御信号を出力することにより、フラッシュメモリ４に
対する消去／書き込み許可信号入力ポート５を消去／書
き込み許可側とし、ステップＳ２でシリアル通信入力ポ
ート８を経由して外部から書き込みデータを受信し、ス
テップＳ３でフラッシュメモリ４を消去し、受信したデ
ータを書き換える。そしてステップＳ４で全領域のデー
タ書き換えが終了するまでこの処理を繰り返す。
作について説明する。ＣＰＵ３のディーラーサービス用
のチェック信号入力ポート７が、インターフェース回路
１０からの信号により規定の論理となると、これをトリ
ガ信号として消去／書き込みモードへ遷移し、図２のフ
ローチャートで示されるプログラムが起動する。図２に
おいて、ＣＰＵ３は、ステップＳ１で出力ポート６から
制御信号を出力することにより、フラッシュメモリ４に
対する消去／書き込み許可信号入力ポート５を消去／書
き込み許可側とし、ステップＳ２でシリアル通信入力ポ
ート８を経由して外部から書き込みデータを受信し、ス
テップＳ３でフラッシュメモリ４を消去し、受信したデ
ータを書き換える。そしてステップＳ４で全領域のデー
タ書き換えが終了するまでこの処理を繰り返す。
【００１５】このように、本実施の形態１では、消去／
書き込みモードへ遷移させるための専用のトリガ信号と
して、インターフェース回路１０から出力されたチェッ
ク信号を使用するので、トリガ信号がコネクタ２のピン
の一部を占めることもなく、コネクタ２を有効活用する
ことができる。また、フラッシュメモリ４の消去／書き
込みを許可／禁止する電気信号入力が、コネクタ２によ
り外部に開放されていないので、誤って消去／書き込み
モードとなる可能性もなく、信頼性の高いＥＣＵ１を実
現することができる。
書き込みモードへ遷移させるための専用のトリガ信号と
して、インターフェース回路１０から出力されたチェッ
ク信号を使用するので、トリガ信号がコネクタ２のピン
の一部を占めることもなく、コネクタ２を有効活用する
ことができる。また、フラッシュメモリ４の消去／書き
込みを許可／禁止する電気信号入力が、コネクタ２によ
り外部に開放されていないので、誤って消去／書き込み
モードとなる可能性もなく、信頼性の高いＥＣＵ１を実
現することができる。
【００１６】（実施の形態２）図３は本発明の第２の実
施の形態におけるＥＣＵの構成を示している。図３にお
いて、２１はＥＣＵ全体を示しており、２２はＥＣＵ２
１と外部の装置とを接続するコネクタである。２３はＣ
ＰＵであり、フラッシュメモリ２４を内蔵している。２
５はフラッシュメモリ２４の消去／書き込み許可信号入
力ポート、２６は出力ポート、２７はディーラーサービ
ス用のチェック信号入力ポート、２８はシリアル通信入
力ポートである。ディーラーサービス用のチェック信号
入力ポート２７は、インターフェース回路２９を経由し
てコネクタ２２のディーラーサービス用のチェック信号
入力ピンに接続される。またシリアル通信入力ポート２
８は、インターフェース回路３０を経由してコネクタ２
２のシリアル通信信号ピンに接続されている。そしてＣ
ＰＵ２３に設けられたウオッチドッグタイマリセットパ
ルス出力ポート３１には、ウオッチドッグタイマ３２が
接続され、ウオッチドッグタイマ３２と出力ポート２６
が、ＡＮＤゲート３３の入力側に接続され、ＡＮＤゲー
ト３３の出力側が、消去／書き込み許可信号入力ポート
２５に接続されている。
施の形態におけるＥＣＵの構成を示している。図３にお
いて、２１はＥＣＵ全体を示しており、２２はＥＣＵ２
１と外部の装置とを接続するコネクタである。２３はＣ
ＰＵであり、フラッシュメモリ２４を内蔵している。２
５はフラッシュメモリ２４の消去／書き込み許可信号入
力ポート、２６は出力ポート、２７はディーラーサービ
ス用のチェック信号入力ポート、２８はシリアル通信入
力ポートである。ディーラーサービス用のチェック信号
入力ポート２７は、インターフェース回路２９を経由し
てコネクタ２２のディーラーサービス用のチェック信号
入力ピンに接続される。またシリアル通信入力ポート２
８は、インターフェース回路３０を経由してコネクタ２
２のシリアル通信信号ピンに接続されている。そしてＣ
ＰＵ２３に設けられたウオッチドッグタイマリセットパ
ルス出力ポート３１には、ウオッチドッグタイマ３２が
接続され、ウオッチドッグタイマ３２と出力ポート２６
が、ＡＮＤゲート３３の入力側に接続され、ＡＮＤゲー
ト３３の出力側が、消去／書き込み許可信号入力ポート
２５に接続されている。
【００１７】次に上記のように構成されたＥＣＵ２１の
動作について説明する。ＣＰＵ２３のディーラーサービ
ス用のチェック信号入力ポート２７が規定の論理となる
と、これをトリガ信号として消去／書き込みモードへ遷
移し、上記実施の形態１と同様に、図２のフローチャー
トで示されるプログラムが起動する。図２において、ス
テップＳ１で出力ポート２６を制御することにより、フ
ラッシュメモリ２４に対する消去／書き込み許可信号入
力ポート２５を消去／書き込み許可側とし、ステップＳ
２でシリアル通信入力ポート２８を経由して外部から書
き込みデータを受信し、ステップＳ３でフラッシュメモ
リ２４を消去し、受信したデータを書き換える。そして
ステップＳ４で全領域のデータ書き換えが終了するまで
この処理を繰り返す。
動作について説明する。ＣＰＵ２３のディーラーサービ
ス用のチェック信号入力ポート２７が規定の論理となる
と、これをトリガ信号として消去／書き込みモードへ遷
移し、上記実施の形態１と同様に、図２のフローチャー
トで示されるプログラムが起動する。図２において、ス
テップＳ１で出力ポート２６を制御することにより、フ
ラッシュメモリ２４に対する消去／書き込み許可信号入
力ポート２５を消去／書き込み許可側とし、ステップＳ
２でシリアル通信入力ポート２８を経由して外部から書
き込みデータを受信し、ステップＳ３でフラッシュメモ
リ２４を消去し、受信したデータを書き換える。そして
ステップＳ４で全領域のデータ書き換えが終了するまで
この処理を繰り返す。
【００１８】また、ＣＰＵ２１は、図４のフローチャー
トに従って、ウオッチドッグタイマリセットパルス出力
ポート３１から定期的にウオッチドッグクリアパルスを
出力している。すなわち、ステップＳ１１で一定時間を
監視し、一定時間経過後、ステップＳ１２でウオッチド
ッグタイマ３２をリセットする。ＣＰＵ２３が暴走状態
に陥ると、このプログラムが作動しなくなるため、ウオ
ッチドッグタイマ３２がオーバーフローし、その信号と
出力ポート２６からの制御信号とにより、ＡＮＤゲート
３３を制御して、フラッシュメモリ消去／書き込み許可
信号入力ポート２５を消去／書き込み禁止側とし、誤っ
てフラッシュメモリ２４を消去してしまうのを防止す
る。
トに従って、ウオッチドッグタイマリセットパルス出力
ポート３１から定期的にウオッチドッグクリアパルスを
出力している。すなわち、ステップＳ１１で一定時間を
監視し、一定時間経過後、ステップＳ１２でウオッチド
ッグタイマ３２をリセットする。ＣＰＵ２３が暴走状態
に陥ると、このプログラムが作動しなくなるため、ウオ
ッチドッグタイマ３２がオーバーフローし、その信号と
出力ポート２６からの制御信号とにより、ＡＮＤゲート
３３を制御して、フラッシュメモリ消去／書き込み許可
信号入力ポート２５を消去／書き込み禁止側とし、誤っ
てフラッシュメモリ２４を消去してしまうのを防止す
る。
【００１９】このように、本実施の形態２によれば、フ
ラッシュメモリ消去／書き込み許可信号入力ポート２５
を、ＣＰＵ２３の暴走時にはウオッチドッグタイマ３３
により強制的に禁止側とすることにより、誤ってフラッ
シュメモリ２４が消去／書き込み状態になることを防止
でき、信頼性の高いＥＣＵ２１を実現することができ
る。
ラッシュメモリ消去／書き込み許可信号入力ポート２５
を、ＣＰＵ２３の暴走時にはウオッチドッグタイマ３３
により強制的に禁止側とすることにより、誤ってフラッ
シュメモリ２４が消去／書き込み状態になることを防止
でき、信頼性の高いＥＣＵ２１を実現することができ
る。
【００２０】なお、上記実施の形態２では、ウオッチド
ッグタイマ３３がオーバーフローした時に、入力ポート
２５の消去／書き込みを禁止側とするための構成とし
て、ウオッチドッグタイマ３３の出力信号によりＡＮＤ
ゲート３３を制御するようにしたが、ウオッチドッグタ
イマ３３がオーバーフローした際には、その信号により
ＣＰＵ２３をリセット状態に保持し、結果的に入力ポー
ト２５を消去／書き込み禁止側にするように構成しても
よい。
ッグタイマ３３がオーバーフローした時に、入力ポート
２５の消去／書き込みを禁止側とするための構成とし
て、ウオッチドッグタイマ３３の出力信号によりＡＮＤ
ゲート３３を制御するようにしたが、ウオッチドッグタ
イマ３３がオーバーフローした際には、その信号により
ＣＰＵ２３をリセット状態に保持し、結果的に入力ポー
ト２５を消去／書き込み禁止側にするように構成しても
よい。
【００２１】また、上記各実施の形態においては、消去
／書き込みモードへ遷移するためのトリガ信号として、
ディーラーサービス用のチェック信号を用いたが、これ
に代えてシリアル通信回路から入力された専用のコマン
ドを用いてもよい。
／書き込みモードへ遷移するためのトリガ信号として、
ディーラーサービス用のチェック信号を用いたが、これ
に代えてシリアル通信回路から入力された専用のコマン
ドを用いてもよい。
【００２２】
【発明の効果】本発明は、上記実施の形態１から明らか
なように、ＣＰＵのフラッシュメモリの消去／書き込み
を許可／禁止する入力ポートを、ＣＰＵの出力ポートか
ら制御信号を出力して、ＣＰＵ自らが制御するように構
成したので、外部からの制御信号を追加することなく、
オンボード書き込みが可能な電子制御装置を実現するこ
とができる。
なように、ＣＰＵのフラッシュメモリの消去／書き込み
を許可／禁止する入力ポートを、ＣＰＵの出力ポートか
ら制御信号を出力して、ＣＰＵ自らが制御するように構
成したので、外部からの制御信号を追加することなく、
オンボード書き込みが可能な電子制御装置を実現するこ
とができる。
【００２３】本発明はまた、ＣＰＵのフラッシュメモリ
の消去／書き込み動作の許可を行う入力ポートが、ＣＰ
Ｕが異常動作をした時には、ウオッチドッグタイマによ
り強制的に禁止側となるように電気回路を構成したの
で、ＣＰＵが自らフラッシュメモリの消去／書き込みを
許可／禁止するポートを制御する場合であっても、ＣＰ
Ｕが暴走などの異常状態に陥った時は、入力ポートの消
去／書き込み信号を禁止側とすることができる。
の消去／書き込み動作の許可を行う入力ポートが、ＣＰ
Ｕが異常動作をした時には、ウオッチドッグタイマによ
り強制的に禁止側となるように電気回路を構成したの
で、ＣＰＵが自らフラッシュメモリの消去／書き込みを
許可／禁止するポートを制御する場合であっても、ＣＰ
Ｕが暴走などの異常状態に陥った時は、入力ポートの消
去／書き込み信号を禁止側とすることができる。
【図１】本発明の第１の実施の形態における自動車用電
子制御装置の概略構成を示すブロック図
子制御装置の概略構成を示すブロック図
【図２】本発明の第１および第２の実施の形態における
動作を示すフロー図
動作を示すフロー図
【図３】本発明の第２の実施の形態における自動車用電
子制御装置の概略構成を示すブロック図
子制御装置の概略構成を示すブロック図
【図４】本発明の第２の実施の形態における動作を示す
フロー図
フロー図
１、２１ 自動車用電子制御装置（ＥＣＵ） ２、２２ コネクタ ３、２３ ＣＰＵ ４、２４ フラッシュメモリ ５、２５ 消去／書き込み許可信号入力ポート ６、２６ 出力ポート ７、２７ チェック信号入力ポート ８、２８ シリアル通信入力ポート ９ 抵抗（電気回路） １０、１１、２９、３０ インターフェース回路 ３１ ウオッチドッグタイマリセットパルス出力ポート ３２ ウオッチドッグタイマ ３３ ＡＮＤ回路
Claims (6)
- 【請求項１】 電気的に消去／書き込み可能なフラッシ
ュメモリを内蔵して外部から入力ポートに入力された電
気信号により前記フラッシュメモリの消去／書き込みを
許可／禁止する機能を有するＣＰＵを備え、前記入力ポ
ートと前記ＣＰＵの出力ポートとを電気回路で接続し、
前記ＣＰＵが、別の入力ポートに入力された特定の信号
をトリガとして、消去／書き込みモードへ遷移するとと
もに、前記出力ポートから出力した制御信号により前記
入力ポートの消去／書き込みを許可側とする電子制御装
置。 - 【請求項２】 ＣＰＵにウオッチドッグタイマを接続し
て一定時間毎にクリアするとともに、前記ＣＰＵの異常
動作により前記ウオッチドッグタイマがオーバーフロー
した時は、その信号と前記出力ポートから出力した制御
信号により前記入力ポートの消去／書き込みを禁止側と
する請求項１記載の電子制御装置。 - 【請求項３】 出力ポートから出力した制御信号とウオ
ッチドッグタイマからのオーバーフロー信号とをＡＮＤ
回路に入力し、その出力により入力ポートの消去／書き
込みを禁止側とする請求項２記載の電子制御装置。 - 【請求項４】 ＣＰＵにウオッチドッグタイマを接続し
て一定時間毎にクリアするとともに、前記ＣＰＵの異常
動作により前記ウオッチドッグタイマがオーバーフロー
した時は、その信号により前記ＣＰＵをリセット状態に
保持し、結果的に入力ポートの消去／書き込みを禁止側
とする請求項１記載の電子制御装置。 - 【請求項５】 別の入力ポートに入力された特定の信号
が、ディーラーサービス用のチェック信号である請求項
１から４のいずれかに記載の電子制御装置。 - 【請求項６】 別の入力ポートに入力された特定の信号
が、シリアル通信回路から入力されたコマンドである請
求項１から４のいずれかに記載の電子制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225298A JPH11212870A (ja) | 1998-01-26 | 1998-01-26 | 電子制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225298A JPH11212870A (ja) | 1998-01-26 | 1998-01-26 | 電子制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212870A true JPH11212870A (ja) | 1999-08-06 |
Family
ID=11800183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1225298A Ceased JPH11212870A (ja) | 1998-01-26 | 1998-01-26 | 電子制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004245A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| WO2008035766A1 (fr) * | 2006-09-21 | 2008-03-27 | Autonetworks Technologies, Ltd. | Système de commande électronique et dispositif de commande électronique |
-
1998
- 1998-01-26 JP JP1225298A patent/JPH11212870A/ja not_active Ceased
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004245A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| WO2008035766A1 (fr) * | 2006-09-21 | 2008-03-27 | Autonetworks Technologies, Ltd. | Système de commande électronique et dispositif de commande électronique |
| JPWO2008035766A1 (ja) * | 2006-09-21 | 2010-01-28 | 株式会社オートネットワーク技術研究所 | 電子制御システム及び電子制御装置 |
| US8223060B2 (en) | 2006-09-21 | 2012-07-17 | Autonetworks Technologies, Ltd. | Electric control system and electric control unit |
| JP5190368B2 (ja) * | 2006-09-21 | 2013-04-24 | 株式会社オートネットワーク技術研究所 | 電子制御システム及び電子制御装置 |
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