JPH11212873A

JPH11212873A - コンピューターシステムの操作方法

Info

Publication number: JPH11212873A
Application number: JP10014599A
Authority: JP
Inventors: Tsunenori Kimura; 恒範木村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-01-27
Filing date: 1998-01-27
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】不揮発性メモリーアレーにより構成されるＡＴ
Ａカードのようなメモリーシステムにおいて、内部のデ
ーター構成が単純なため、内部データの解析が容易に出
来た。【解決手段】ページ内のオーバーヘッドデーターを任意
の位置に秘密アルゴリズムにより配置する事により、オ
ーバーヘッドデータとユーザーヘット゛データの区別を困難
にする。オーバーヘッドデーターの位置は、不揮発性メ
モリーアレーの物理アドレス等から秘密アルゴリズムに
より求める。またはオーバーヘッドデーターとユーザー
データーを合成したデータをページ内に書き込む。【効果】キーとなるオーバーヘッドデータがどこにある
のか分かり難いため、不揮発性メモリーアレー単体とし
ても高度な秘匿性を容易に実現する事が出来る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプロセッサーと、不
揮発性メモリーを使用としたメモリーシステムを含んだ
コンピューターシステムの操作方法に関する。より具体
的にはＡＴＡカードや、ＳＳＦＤＣ（ＳｏｌｉｄＳｔ
ａｔｅＦｌｏｐｐｙＤｉｓｋＣａｒｄＦｏｒｕ
ｍ)カードを使用したコンピューターシステムにおい
て、より秘匿性の高いコンピューターシステムの操作方
法を提供する。

【０００２】

【従来の技術】図１６に従来の方法による、ある１つの
ブロック１７０の内部のデータ構成を示す。ここでブロ
ック１７０はＮ個のページに分割される。一般的には１
ページがホストからのデータ転送単位の５１２ｂｙｔｅ
に対応している。１７１はブロック１７０の、最初のア
ドレスに位置する、先頭のページであり、１７２は次の
ページであり、１７３は最後のアドレスに位置する最終
のページである。ページはＭバイトから構成され、ペー
ジ内部にはユーザーデータ１７５とオーバーヘッドデー
ター１７７がふくまれている。ユーザーデータ１７５と
オーバーヘッドデーター１７７はそれぞれＬバイト、Ｍ
−Ｌバイトのサイズである。図１６のようにオーバーヘ
ッドデータは通常各ページの最後部に位置して、ユーザ
ーデータ部とオーバーヘッド部が明確に分割されてい
る。

【０００３】

【発明が解決しようとする課題】従来の方法ではオーバ
ーヘッドデータは常に各ページの最後部に位置して、ユ
ーザーデータ部とオーバーヘッド部が明確に分割されて
いる。

【０００４】これはＥＣＣの処理がやりやすく、管理デ
ータも簡単に検索できるメリットはある。しかしそのた
めメモリーの中を直接覗けば簡単に内容が解析されてし
まう恐れがある。このため、高度の機密性を得るには、
複雑で高度な暗号化が必要であった。ホストとのｉ／ｆ
で機密性を持たせれば良いと言う考えもあるが、それで
は十分とは言えない。メモリーチップを外し、単体で解
析される恐れがある。また例えばＳＳＦＤＣ（Ｓｏｌｉ
ｄＳｔａｔｅＦｌｏｐｐｙＤｉｓｋＣａｒｄ
Ｆｏｒｕｍ）が提唱するカードはＦｌａｓｈメモリーだ
けの構成なのでこれを使用するシステムが機密性を持た
せるには、ＳＳＦＤＣカード内のＦｌａｓｈメモリーに
書き込むデーターを暗号化する必要がある。また今後コ
ピープロテクト機能や、部分的に読みだし書き込み禁止
等の機能を付加するためには、各ページ単位に格納され
ている、管理データの秘匿性がさらに重要になる。しか
しながら従来の方法では高度の機密性を持たせるのには
適さなかった。

【０００５】

【課題を解決するための手段】本発明の請求項１記載の
コンピューターシステムの操作方法では、メモリーシス
テムが電源立ち上げ後、各ブロックにおいて、最初に読
み出すページＰ１内で、最初に前記オーバーヘッドデー
タが現れるアドレスＡ１を前記ブロックのアドレスから
秘密アルゴリズムにより決定する手段を有する事を特徴
とする。この発明によれば簡単な回路を付加する事によ
り、メモリーシステム、またはメモリーチップ単位での
高度な秘匿性を得る事が可能となる。

【０００６】本発明の請求項２記載のコンピューターシ
ステムの操作方法では、メモリーシステムが電源立ち上
げ後、各ブロックにおいて、最初に読み出すページＰ１
内で、最初に前記オーバーヘッドデータが現れるアドレ
スＡ１の複数の候補を、前記ブロックのアドレスから秘
密アルゴリズムニより決定し、前記アドレスの複数の候
補から正しいアドレスをＥＣＣを用いて決定する手段を
有する事を特徴とする。この発明によれば簡単な回路を
付加する事により、メモリーシステム、またはメモリー
チップ単位での高度な秘匿性を得る事が可能となる。

【０００７】本発明の請求項３記載のコンピューターシ
ステムの操作方法では、メモリーシステムが電源立ち上
げ後、各ブロックにおいて、最初に読み出すページＰ１
内で、最初に前記オーバーヘッドデータが現れるアドレ
スＡ１に前記ブロックのアドレスから秘密アルゴリズム
により決定される特殊なパターンを書き込んでおき、前
記パターンを検知する事により前記アドレスＡ１を決定
する手段を有する事を特徴とする。この発明によれば簡
単な回路を付加する事により、メモリーシステム、また
はメモリーチップ単位での高度な秘匿性を得る事が可能
となる。

【０００８】本発明の請求項４記載のコンピューターシ
ステムの操作方法では、メモリーシステムが電源立ち上
げ後、最初に読み出すページＰ１のアドレスＡ０と、Ｐ
１内で最初に前記オーバーヘッドデータが現れるアドレ
スＡ１を管理データ専用部のデータにより決定する手段
を有する事を特徴とする。この発明によれば簡単な回路
を付加する事により、メモリーシステム、またはメモリ
ーチップ単位での高度な秘匿性を得る事が可能となる。

【０００９】本発明の請求項５記載のコンピューターシ
ステムの操作方法では、前記ユーザーデータからなるJ
ビットと、前記オーバーヘッドデータからなるＫビット
より構成されるＪ＋Ｋビットの前記テンポラリーコード
を、異なるＪ＋Ｋビットのコードに変換した後に、ペー
ジに書き込み、ページより読み出したデータはＪ＋Ｋビ
ットに区切り、元のＪ＋Ｋビットのデータに逆変換する
事により、メモリーシステム、またはメモリーチップ単
位での高度な秘匿性を得る事が可能となる。

【００１０】本発明の請求項６記載のコンピューターシ
ステムの操作方法では、メモリーシステムが電源立ち上
げ後、各ブロックにおいて、最初に読み出すページ以外
のページで最初にオーバーヘッドデータが現れるアドレ
スを、メモリーシステムが電源立ち上げ後、各ブロック
において、最初に読み出すページで最初に前記オーバー
ヘッドデータが現れるアドレスまたは、そのオーバーヘ
ッドデータを基に秘密アルゴリズムニより決定する事を
特徴とする。この発明によれば簡単な回路を付加する事
により、メモリーシステム、またはメモリーチップ単位
での高度な秘匿性を得る事が可能となる。

【００１１】本発明の請求項７記載のコンピューターシ
ステムの操作方法では、ページの先頭アドレスから、最
初にオーバーヘッドデータが現れるアドレスまでのデー
タの順番を逆にする事を特徴とする。この発明によれ
ば、簡単な方法であるが、各ページの先頭のデータとユ
ーザーデーターの先頭が異なるのでより解析が難しくな
り、メモリーシステムまたはチップ単位での高度な秘匿
性を得る事が可能となる。

【００１２】本発明の請求項８記載のコンピューターシ
ステムの操作方法では、ページ内のオーバーヘッドデー
タを複数の部分にわけて分散配置し、その配置の仕方
は、秘密アルゴリズムニより決定する事を特徴とする。
この発明によれば、簡単な方法であるが、オーバーヘッ
ドデータの配置パターンは無数に考えられるので、解析
は非常に難しくなり、メモリーシステムまたはチップ単
位での高度な秘匿性を得る事が可能となる。

【００１３】本発明の請求項９記載のコンピューターシ
ステムの操作方法では、プロセッサーからライトデータ
をライトバッファーに受信すると同時にＥＣＣ演算を行
なう事を特徴とする。この発明によれば、メモリーに書
き込みを行なう時には既にＥＣＣデータが計算されてい
るので、余分なメモリーの読みだしを行なわずに、任意
の位置にオーバーヘッドデーターを配置する事が出来
る。

【００１４】

【発明の実施の形態】（実施例１）図１は請求項１、
２、７、９記載の発明に関わるメモリーシステム例であ
る。その構成を説明する。

【００１５】図１のメモリーシステムは、プロセッサー
とのインターフェース１、プロセッサーとのデータとの
送受の際に使用するリードライトバッファー２、メモリ
ーシステムのコントロールを行なう１チップＣＰＵ３、
秘密アルゴリズムＡ４ａ、秘密アルゴリズムＢ４ｂ、Ｆ
ｌａｓｈメモリーのデータの信頼性確保のためのＥＣＣ
回路５、Ｆｌａｓｈメモリーとのインターフェース６、
Ｆｌａｓｈメモリー７からなる。ここでＦｌａｓｈメモ
リーとは、一般にＡＴＡカード等で広く使用されてい
る、不揮発性フローティングゲートメモリーアレーの１
つである。

【００１６】メモリーシステムは、プロセッサーとのイ
ンターフェース１を通してプロセッサーのデータ、コマ
ンドを送受する。プロセッサーとのインターフェース１
はＰＣＭＣＩＡが一般的である。

【００１７】リードライトバッファー２はプロセッサー
からの書き込み時には書き込みデータを一時的に貯え、
プロセッサーの読みだし時にはＦｌａｓｈメモリーから
の読みだしデータを貯える。実際には、リードライトバ
ッファー２は１チップＣＰＵ３が直接読み書きする事が
出来るＲＡＭの内部に存在する。

【００１８】１チップＣＰＵ３は内部にプログラムを収
めるＲＯＭとワーク用のＲＡＭを内蔵する。さらにプロ
セッサーとのインターフェース１とリードライトバッフ
ァー２間のデーター転送、またはリードライトバッファ
ー２とＦｌａｓｈメモリー７間のデータ転送に利用され
るＤＭＡのコントローラーも含む。１チップＣＰＵ３は
プロセッサーからのコマンドの解析、Ｆｌａｓｈメモリ
ーのリードライトのコントロール、暗号化の処理の１部
等を行なう。

【００１９】秘密アルゴリズム回路４は各セクターの先
頭データアドレスの算出に使用される。ＥＣＣ回路５は
メモリーのデータの信頼性を上げるため、エラー訂正と
エラー検出の機能を有する。

【００２０】Ｆｌａｓｈメモリー７は単体または複数の
チップからなる。

【００２１】図４にこの実施例で使用されるＦｌａｓｈ
メモリー７の内部のデーターフォーマットを示す。図４
は１度に消去の出来る１ブロック４０の内部のデータ構
成を示す。１ブロック４０はＮ個のページに分割され
る。一般的には１ページがプロセッサーからのデータ転
送単位の５１２ｂｙｔｅに対応している。４１はブロッ
ク４０の、最初のアドレスに位置する、先頭のページで
あり、４２は次のページであり、４３は最後のアドレス
に位置する最終のページである。ページはＭＢｙｔｅか
ら構成されている。ページ内部にはユーザーデータ４
８、４７とオーバーヘッドデーター４６がふくまれてお
り、本発明ではこの２つの情報を混在させることに特長
がある。４４はオーバーヘッドデータ４６の先頭位置、
何Ｂｙｔｅ目か、を示すアドレスである。４５は次ペー
ジ４２のオーバーヘッドデータの先頭位置を示すアドレ
スである。これらの位置はページ毎に変化し、そのため
管理データーの解析を困難にし、メモリーシステムの秘
匿性を高めている。

【００２２】（実施例１の動作）まず、図１５にメモリ
ーシステムの処理の全体の流れの概要を示す。まず電源
ｏｎすると、メモリーシステムは全てのブロックの先頭
ページを読みだす処理１５０を行なう。この際実施例１
では秘密アルゴリズムＡ４ａを用いて、ブロックの先頭
ページの、データの先頭アドレスを算出する。

【００２３】図２２に秘密アルゴリズムＡの簡単な例を
示す。複数のアドレス候補を作り出すため、Ｆｌａｓｈ
ブロックの物理アドレスの下位と定数（０〜３）組み合
わせてテーブルによりランダムな値を発生する。さらに
簡単な演算によるランダマイズを行なう。書込み時に
は、ＰＯＷＥＲｏｎ後の書込み回数に従ってアドレスの
選択を行なう。さらに図２３にはこのアルゴリズムをハ
ードで実現した場合を示す。通常使用されるＣＰＵの能
力を考慮するとこれらの処理はハードで行なう事が望ま
しいが、図２３の様に比較的関単な回路で実現できる。
（乗算は加算器により実現している）。

【００２４】次に、１５０で読み出したブロックの先頭
ページデータより、ブロック管理テーブルを作成し、さ
らに、以降のページのデータの先頭アドレスを算出する
ための元データを読みだし、（例えばＣＰＵ３の内部Ｒ
ＡＭへ）記憶する処理１５１を行なう。以降のページの
データの先頭アドレスを算出するための前記元データ
は、ブロックの先頭ページの、データの先頭アドレスで
も良いし、ブロックの先頭ページの管理データの１つに
含まれていても良い。ブロックの先頭ページの、データ
の先頭アドレスは以降も使用するので、やはり（例えば
ＣＰＵ３の内部ＲＡＭへ）記憶しておく。ブロック管理
テーブルとは、ユーザーデータの、プロセッサーからの
コマンドにより示されるアドレス（例えばＬｏｇｉｃａ
ｌＢｌｏｃｋＡｄｄｒｅｓｓまたはヘッド、シリン
ダー、セクタ番号）と実際のＦｌａｓｈメモリーのブロ
ックアドレスとの対応を示すものである。

【００２５】次に、セクターリード、セクターライト等
のコマンド処理１５２を実行する。セクターリード、セ
クターライトのようなＦｌａｓｈメモリーをリードライ
トするコマンドの実行では、秘密アルゴリズム４ａによ
り各ページのデータ先頭アドレスを算出する。

【００２６】次により詳細な処理の流れに付いて説明す
る。

【００２７】図９には処理１５０の中でのブロックの先
頭セクターの読みだし手順を、より詳細に示してある。
まずＦｌａｓｈメモリーのアドレスから、秘密アルゴリ
ズム４によりデータの先頭アドレスの候補を算出する処
理１０８を実行する。ここでｎ＋１個のアドレスの候補
をＳＴＣＤＡＤＲ０〜ｎとする。先頭アドレスの候補は
複数でなくても良いがより解析を困難にするため複数の
候補を有し、任意に選択するのが望ましい。

【００２８】次にＳＴＣＤＡＤＲ０によりデータを読み
出す処理１０９を行なう。この読みだしの手順は他のペ
ージの読みだし手順と同じである。これについては後に
詳細を説明する。次に読み出したデータのＥＣＣが正し
いどうかをチェックする。もし正しければ先頭アドレス
が正しく選択されたことを示すので、ブロックの先頭セ
クターの読みだし処理を終了する。もし正しくなけれ
ば、次のアドレス候ＳＴＣＤＡＤＲ１よりデータを読み
出す処理１１０を行なう。以下同様にＥＣＣが正しくな
ければ次のアドレス候補を使用する。すべてのアドレス
候補で正しくない場合は、そのブロックは何らかの不良
となっているので、不良ブロックとして記憶し以降の処
理では使用しない。

【００２９】図７に処理１５２の中に含まれる、セクタ
ー書き込みの前半処理である、ＥＣＣ生成処理をより詳
細に示してある。まず、プロセッサーからメモリ-システム
へデータを転送する処理１００を行なう。データの転送
単位は１ｗｏｒｄ毎でも１ｂｙｔｅ毎でも良い。次にＥ
ＣＣの演算をこのデータ転送単位毎に行なう。従来のメ
モリーシステムでは、ＥＣＣの演算はデータをＦｌａｓ
ｈメモリーに書き込む最中に行なっていた。本発明では
ユーザーデータ４８、４７とオーバーヘッドデーター４
６を混在させて書き込みを行なうため、書き込み最中に
はＥＣＣの演算ができない。よって、プロセッサーから
メモリ-システムへデータ転送の処理１００とほぼ同時にＥ
ＣＣの演算処理１０１を行なっている。次にリードライ
トバッファー２へデータの書き込み処理１０２を行な
う。しかしこれらの１００、１０１、１０２の処理はハ
ード的に、ほぼ同時におこなわれる。以上の処理をプロ
セッサーからのデータ転送単位（例えば５１２Ｂｙｔ
ｅ）まで行い、次の処理であるリードライトバッファー
２からＦｌａｓｈメモリーへ書き込みへ処理を進める。

【００３０】図１１にＦｌａｓｈメモリーへの書き込み
処理をより詳細に示してある。まず、データの先頭アド
レスを算出するための前記元データから、秘密アルゴリ
ズムＢ４ｂにより各セクタのデータの先頭アドレスを算
出する処理１１８を行なう。

【００３１】図２４に秘密アルゴリズムＢの簡単な実現
例をしめす。前記元データはＰＯＷＥＲＯＮ後の書込み
回数により、ランダムな値が書込まれている。従ってこ
の値を再びランダマイズするのは、秘密アルゴリズムＡ
が解読された時のためである。このアルゴリズムでは、
前記元データをランダマイズして最初にオーバーヘッド
データーの現れるアドレスを生成している。

【００３２】次に［セクタのデータの先頭アドレス＋リ
ードライトバッファー２の先頭アドレス］をＤＭＡコン
トローラーのＤＭＡスタートアドレスに設定する処理１
１９を行なう。次にＤＭＡ転送アドレス変化はｄｅｃｒ
ｅｍｅｎｔに設定する処理１２０を行なう。これはペー
ジの先頭がユーザーデータの先頭と一致することを避け
て、ユーザーデータの前半部のデータの並びを逆にする
ためである。こうすることにより各ぺージのデータの先
頭は予想が困難となる。

【００３３】次にセクタのデータの先頭アドレスまでリ
ードライトバッファー２のデータを転送する処理１２１
を行なう。次にオーバーヘッドデーターを転送する処理
１２２を行なう。この実施例ではこのように各ページの
オーバーヘッドデーターは一個所にまとまって格納され
ている。次に残りのユーザーデータを転送する処理１２
３を実行する。残りのユーザーデータはユーザーデータ
の前半部と同様にデーターの並びを逆にしても良いがそ
のままでも良い。

【００３４】図１３にＦｌａｓｈメモリーからの読みだ
し処理をより詳細に示してある。まず書き込み処理と同
様に、データの先頭アドレスを算出するための前記元デ
ータから、秘密アルゴリズムＢ４ｂにより各セクタのデ
ータの先頭アドレスを算出する処理１３１を行なう。次
に［セクタのデータの先頭アドレス＋リードライトバッ
ファー２の先頭アドレス］をＤＭＡコントローラーのＤ
ＭＡスタートアドレスに設定する処理１３２、と、ＤＭ
Ａ転送アドレス変化はｄｅｃｒｅｍｅｎｔに設定する処
理１３３を実行する。これはユーザーデータの前半部が
逆並びに書き込まれているためである。次にセクタのデ
ータの先頭アドレスまでリードライトバッファー２のデ
ータを転送する処理１３４を実行する。次にオーバーヘ
ッドデーターを転送する処理１３５を実行する。次に残
りのユーザーデータを転送する処理１３５ａを実行す
る。

【００３５】図８にセクター読みだし時の、ＥＣＣ生成
処理をより詳細に示してある。まず、読み出されるデー
タがユーザーデータかオーバーヘッドデータかを選択す
るハードウエア（またはソフトウエア）の設定の処理１
０３を実行する。これは実際には前述の図１３の処理と
同時におこなわれ、容易にソフトで設定することが出来
る。次にハードウエアはユーザーデータに設定されてい
ればデータをリードライトバッファー２に格納する処理
１０４を行い、オーバーヘッドデーターが設定されてい
れば、データーをオーバーヘッド領域に転送する処理１
０５を行なう。１０５では、より詳細には管理データー
は管理データ領域へ、ＥＣＣデーターはＥＣＣ領域（Ｒ
ＡＭの１部またはレジスター）に転送される。ＥＣＣの
演算は１０４の処理の時のみ実行される。１０４、１０
５の処理はハードで行なうことが妥当であるが、ソフト
での処理も可能である。

【００３６】ユーザーデータがセクター単位（５１２Ｂ
ｙｔｅ）になったところで読みだしを終了し、ＥＣＣの
チェックを行なう。ＥＣＣが正しい時には次の処理（プ
ロセッサーへのデータ転送）に進み、正しくない時には
エラー訂正等のエラー処理を行なう。

【００３７】（実施例２）図２は請求項３記載の発明に
関わるモリーシステム例である。その構成を説明する。

【００３８】図２のメモリーシステムは、プロセッサー
とのインターフェース１０、プロセッサーとのデータと
の送受の際に使用するリードライトバッファー１１、メ
モリーシステムのコントロールを行なう１チップＣＰＵ
１２、秘密アルゴリズムＡ１３ａ、秘密アルゴリズムＢ
１３ｂ、Ｆｌａｓｈメモリーのデータの信頼性確保のた
めのＥＣＣ回路１６、Ｆｌａｓｈメモリーとのインター
フェース１８、Ｆｌａｓｈメモリー１９,Ｆｌａｓｈメ
モリーの読み出し書き込みデータをＳｃｒａｍｂｌｅ、
ＤｅｓｃｒａｍｂｌｅするＳｃｒａｍｂｌｅｒ／Ｄｅｓ
ｃｒａｍｂｌｅｒ１７、ブロックの先頭ページのデータ
ーの先頭を書き込みまたは読み出しする時に使用する、
乱数発生回路１４、先頭パターン検出回路１５、からな
る。

【００３９】１１、１２、１６、１８、１９はそれぞれ
図１の、２、３、５、６、７と同様である。また秘密ア
ルゴリズムＢ１３ｂは図１の秘密アルゴリズムＢ４ｂと
同様の物である。

【００４０】図５にこの実施例で使用されるＦｌａｓｈ
メモリー１９の内部のデーターフォーマットを示す。図
５は１度に消去の出来る１ブロック５０の内部のデータ
構成を示す。１ブロック５０の内部の物理的構成は１ブ
ロック４０と同じである。５１はブロック５０の、最初
のアドレスに位置する、先頭のページであり、５２は次
のページであり、５３は最後のアドレスのに位置する最
終のページである。ページはＭＢｙｔｅから構成されて
いる。ページ内部にはユーザーデータ５９、５７とオー
バーヘッドデーター５６と、その一部である先頭パター
ン５８がふくまれており、本発明ではユーザーデータ５
９、５７とオーバーヘッドデーターの２つの情報を混在
させることに特長がある。５４はオーバーヘッドデータ
４６の先頭位置が何Ｂｙｔｅ目か、を示すアドレスであ
る。５５は次ページ５２のオーバーヘッドデータの先頭
位置を示すアドレスである。これらの位置はページ毎に
変化し、そのため管理データーの解析を困難にし、メモ
リーシステムの秘匿性を高めている。

【００４１】（実施例２の動作）まず、図１５にメモリ
ーシステムの処理の全体の流れの概要を示す。まず電源
ｏｎすると、メモリーシステムは全てのブロックの先頭
ページを読みだす処理１５０を行なう。この際、実施例
２では、ブロックの先頭ページの、データの先頭はＦｌ
ａｓｈメモリーからの読みだしデータを（Ｄｅｓｃｒａ
ｍｂｌｅした後）調べ、特別なパターンを、先頭パター
ン検出回路１５により、サーチすることにより検出す
る。

【００４２】次に、１５０で読み出したブロックの先頭
ページデータより、ブロック管理テーブルを作成し、さ
らに、以降のページのデータの先頭アドレスを算出する
ための元データを読みだし、（例えばＣＰＵ３の内部Ｒ
ＡＭへ）記憶する処理１５１を行なう。以降のページの
データの先頭アドレスを算出するための前記元データ
は、ブロックの先頭ページの、データの先頭アドレスで
も良いし、ブロックの先頭ページの管理データ１つに含
まれていても良い。ブロックの先頭ページの、データの
先頭アドレスは以降も使用するので、やはり（例えばＣ
ＰＵ３の内部ＲＡＭへ）記憶しておく。

【００４３】次に、セクターリード、セクターライト等
のコマンド処理１５２を実行する。セクターリード、セ
クターライトのようなＦｌａｓｈメモリーをリードライ
トするコマンドの実行では、秘密アルゴリズムＢ１３ｂ
により各ページのデータ先頭アドレスを算出する。

【００４４】次により詳細な処理の流れに付いて説明す
る。

【００４５】図１０には処理１５０の中でのブロックの
先頭セクターの読みだし手順を、より詳細に示してあ
る。まず、Ｆｌａｓｈメモリーのアドレスから、秘密ア
ルゴリズムＡ１３ａによりデータの先頭パターンを算出
する処理１１２を実行する。次にＦｌａｓｈメモリーよ
り１ｗｏｒｄもしくは１ｂｙｔｅずつ読みだしＤｅｓｃ
ｒａｍｂｌｅを行い、前述先頭パターンとの一致を調べ
る１連の処理１１３、１１４、１１５を行なう。このパ
ターンのサーチは先頭パターン検出回路１５により行な
う。パターンが一致すると１ページ分のデータを読み出
す処理１１６を行なう。通常先頭パターンはページの先
頭にはないので、先頭パターンからページの最後まで読
んだ後にまた先頭から先頭パターンまでを読み出す事に
なる。次に１ページ分のデータのＥＣＣを調べ先頭パタ
ーンが正しい事の確認を行なう。ブロックの最初のセク
ターの、データの先頭位置はランダムに決められるの
で、解析が困難である。またパターンもブロック毎に変
化する。

【００４６】このようにパターンで先頭セクタのデータ
の先頭を検出する方法は、実施例１のＦｌａｓｈメモリ
ーのアドレスから秘密アルゴリズムにより算出する方法
に比較してより解析が困難である。いずれにしろ最初の
ページのデータの先頭が判明したとしても、以下のペー
ジのデータの先頭の位置が分かるわけではない。

【００４７】ブロックの先頭セクターへの書き込みは以
下のように行なう。

【００４８】乱数発生回路１４によりパターンの先頭の
位置（アドレス）を決定する。

【００４９】先頭からパターンの先頭の位置までユーザ
ーデーターを順番を逆にして書き込む。

【００５０】パターンを書き込む。

【００５１】オーバーヘッドデータを書き込む。

【００５２】ユーザーデーターを書き込む。

【００５３】ＥＣＣ生成処理（図７、図８）、Ｆｌａｓ
ｈメモリーへの書き込み処理（図１１）、Ｆｌａｓｈメ
モリーからの読みだし処理（図１３）に関しては実施例
１とほぼ同じである。

【００５４】Ｆｌａｓｈメモリーに書き込む際には秘匿
性を向上させるためＳｃｒａｍｂｌｅを行ない、従って
読み出す際にはＤｅｓｃｒａｍｂｌｅするところが、以
上の処理に関して唯一異なる点である。

【００５５】（実施例３）図３は請求項８記載の発明に
関わるモリーシステム例である。その構成を説明する。

【００５６】図３のメモリーシステムは、プロセッサー
とのインターフェース２０、プロセッサーとのデータと
の送受の際に使用するリードライトバッファー２１、メ
モリーシステムのコントロールを行なう１チップＣＰＵ
２２、秘密アルゴリズムＡ２３ａ、秘密アルゴリズムＢ
２３ｂ、秘密アルゴリズムＣ２３ｃ、Ｆｌａｓｈメモリ
ーのデータの信頼性確保のためのＥＣＣ回路２４、Ｆｌ
ａｓｈメモリーとのインターフェース３１、Ｆｌａｓｈ
メモリー３２、Ｆｌａｓｈメモリーの読み出し書き込み
データをＳｃｒａｍｂｌｅ、Ｄｅｓｃｒａｍｂｌｅする
Ｓｃｒａｍｂｌｅｒ／Ｄｅｓｃｒａｍｂｌｅｒ３０,ブ
ロックの先頭ページのデーターの先頭を書き込みまたは
読み出しする時に使用する、乱数発生回路２５、先頭パ
ターン検出回路２６、一時的にページの管理データを貯
える管理データバッファー２７、メモリーのリードライ
トデータを選択するセレクター２９、オーバーヘッドデ
ータ混入タイミング発生回路２８からなる。

【００５７】２０、２１，２２，２３ａ，２３ｂ、２
４，２５，２６，３０，３１，３２はそれぞれ図２の１
０、１１、１２、１３ａ、１３ｂ、１６、１４、１５、
１７、１８、１９と同様である。

【００５８】図６にこの実施例で使用されるＦｌａｓｈ
メモリー３２の内部のデーターフォーマットを示す。図
６は１度に消去の出来る１ブロック６０の内部のデータ
構成を示す。１ブロック６０の内部の物理的構成は１ブ
ロック４０と同じである。６１はブロック６０の、最初
のアドレスに位置する、先頭のページであり、６２は次
のページであり、６３は最後のアドレスのに位置する最
終のページである。ページはＭＢｙｔｅから構成されて
いる。ページ内部には細かく分断されているユーザーデ
ータ６９とオーバーヘッドデーター６６,６７,６８と、
その一部である先頭パターン６５がふくまれており、本
実施例はオーバーヘッドデーターがユーザーデータの中
に分散して混在しているところに特長がある。

【００５９】本実施例ではオーバーヘッドデータは３部
分に別れているがこれはどのように分解しても良い。も
っとも高度な方法としてはＢｙｔｅ単位で分散させる方
法が考えられる。このようにオーバーヘッドデータを分
散して配置することにより、より秘匿性を高める事が出
来る。オーバーヘッドデータの分散方法（分散パター
ン）は非常に多数選択することが出来るので、解析をす
るのが非常に困難になる。

【００６０】６４はオーバーヘッドデータ６６の先頭位
置が何Ｂｙｔｅ目かを示すアドレスである。６４ａは次
ページ６２のオーバーヘッドデータの先頭位置を示すア
ドレスである。これらの位置はページ毎に変化し、その
ため管理データーの解析を困難にし、メモリーシステム
の秘匿性を高めている。

【００６１】（実施例３の動作）図１５にメモリーシス
テムの処理の全体の流れの概要が示されているが、図１
５に関しては実施例３は実施例２と何ら変わりはないの
で説明を省く。

【００６２】図１２には、Ｆｌａｓｈメモリーへの書き
込み手順を、詳細に示してある。まず、データの先頭ア
ドレスを算出するための前記元データから、秘密アルゴ
リズムＢ２３ｂにより各セクタのデータの先頭アドレス
を算出する処理１２４を実行した後にデータ転送スター
ト処理１２５を行う。次に以下の手順でワードまたはＢ
ｙｔｅ単位でデーターを処理する。

【００６３】処理１２６：秘密アルゴリズムＣ２３ｃに
よりオーバーヘッドデータもしくはユーザーデータの選
択を行なう。つまりオーバーヘッドデータがどのように
分散するかは秘密アルゴリズムＣ２３ｃにより各セクタ
のデータの先頭アドレス等から決定する。（分散方法の
最も単純なものは、等間隔にオーバーヘッドデータを配
置する方法などである）。

【００６４】図２５に秘密アルゴリズムＣの簡単な実現
例を示す。最初にオーバーヘッドデータが現れるアドレ
スＡ１を元にランダマイズされた４つの間隔長データを
生成する。オーバーヘッドデータは１ＢＹＴＥずつこの
間隔長データのＢＹＴＥ数の間隔で書込まれる。間隔長
データは４しかないので同じパターンを繰り返す。

【００６５】この処理はオーバーヘッドデータ混入タイ
ミング発生回路２８により実行される。

【００６６】処理１２７、１２８、１２９：ユーザーデ
ーターまたはオーバーヘッドデーターを処理１２６の結
果に従ってＦｌａｓｈメモリーインターフェース３１に
データを転送する。

【００６７】この処理はセレクター２９、管理データバ
ッファー２７、ＥＣＣ回路２４により行われる。

【００６８】処理１３０：３１の書き込みデーターはＳ
ｃｒａｍｂｌｅされる。

【００６９】この処理はＳｃｒａｍｂｌｅｒ／Ｄｅｓｃ
ｒａｍｂｌｅｒ３０により行われる。

【００７０】以上の処理は１ＢＹＴＥもしくは１ワード
ずつ行なうので処理スピードを考慮するとハードウエア
で行なうのが望ましいがソフトでも処理は可能である。

【００７１】以上の処理を１ページ分（例えば５２８Ｂ
ｙｔｅ）行ない、１セクタの書き込み処理を終了する。

【００７２】図１４には、Ｆｌａｓｈメモリーからの読
みだし手順を、詳細に示してある。まず、データの先頭
アドレスを算出するための前記元データから、秘密アル
ゴリズムＢ２３ｂにより各セクタのデータの先頭アドレ
スを算出する処理１３６を実行した後にデータ受信スタ
ート処理１３７を行う。次に以下の手順でワードまたは
Ｂｙｔｅ単位でデーターを処理する。

【００７３】処理１４２：３１の読みだしデーターはＤ
ｅｓｃｒａｍｂｌｅされる。

【００７４】この処理はＳｃｒａｍｂｌｅｒ／Ｄｅｓｃ
ｒａｍｂｌｅｒ３０により行われる。

【００７５】処理１３８：秘密アルゴリズムＣ２３ｃに
よりオーバーヘッドデータもしくはユーザーデータの選
択を行なう。つまりオーバーヘッドデータがどのように
分散するかは秘密アルゴリズムＣ２３ｃにより各セクタ
のデータの先頭アドレス等から決定する。（分散方法の
最も単純なものは、等間隔にオーバーヘッドデータを配
置する方法などである）。

【００７６】この処理はオーバーヘッドデータ混入タイ
ミング発生回路２８により実行される。

【００７７】処理１３９、１４０、１４１：ユーザーデ
ーターまたはオーバーヘッドデーターを処理１３８の結
果に従ってＦｌａｓｈメモリーインターフェース３１か
らのデータを、ＥＣＣ回路２４、管理データバッファー
２７、リードライト゛バッファー２１のいずれかに転送
する。

【００７８】この処理はセレクター２９、管理データバ
ッファー２７、ＥＣＣ回路２４により行われる。

【００７９】以上の処理は１ＢＹＴＥもしくは１ワード
ずつ行なうので処理スピードを考慮するとハードウエア
で行なうのが望ましいがソフトでも処理は可能である。

【００８０】以上の処理を１ページ分行ない、１セクタ
の読みだし処理を終了する。

【００８１】（実施例４）請求項４記載の発明に関わる
モリーシステム例の構成はほぼ図１で表わされる。図１
と実際の構成が異なる点は、秘密アルゴリズムは図１中
の秘密アルゴリズムＡ４ａ、秘密アルゴリズムＢ４ｂに
相当するものが無く、代わりに別のアルゴリズムＤがあ
ることである。

【００８２】図１７は請求項４記載の発明に関わるモリ
ーシステム例のＦｌａｓｈメモリー内部の構成と、オー
バーヘッドデータのアドレス検索方法を図示したもので
ある。まずＦｌａｓｈメモリーの全体２０２は管理デー
タ専用部２００とデータ部２０１に分割される。２０１
はページ毎に分割された形でユーザーデータとオーバー
ヘッドデータが収められている。また管理データ専用部
２００内には、電源投入後最初にオーバーヘッドデータ
ーを読みだしに行くページの物理アドレス（チップｎ
ｏ．、ブロックｎｏ．、ページｎｏ．からなる）とその
ページ内のデータが対応するＬＢＡ（Ｌｏｇｉｃａｌ
ＢｌｏｃｋＡｄｄｒｅｓｓ）が記録されている。

【００８３】（実施例４の動作）電源立ち上げ後にオー
バーヘッドデーターを読み出す手順は以下である。

【００８４】最初に読み出すページ２０３の物理アドレ
スとＬＢＡを管理データ専用部２００より読み出す。

【００８５】図１８に示される様に秘密アルゴリズムＤ
により最初のページ２０３のオーバーヘッドデーター２
０４が格納されているアドレスを求める。

【００８６】オーバーヘッドデーター２０４を読みだす
と、その中に次のページ２０５の物理アドレスとＬＢＡ
が収められている。

【００８７】２．と同様に、秘密アルゴリズムＤにより
次のページ２０５のオーバーヘッドデーター２０６が格
納されているアドレスを求める。

【００８８】図２６に秘密アルゴリズムＤの簡単な実現
例を示す。最初にオーバーヘッドデータが現れるアドレ
スＡ１はＬＢＡとＦｌａｓｈブロックまたはページの物
理アドレスを加算したものをランダマイズして生成す
る。

【００８９】オーバーヘッドデーター２０６を読みだす
と、その中に次のページ２０７の物理アドレスとＬＢＡ
が収られている。

【００９０】以下同様の処理により必要なすべてのペー
ジのオーバーヘッドデータが読み出される。また各ペー
ジのオーバーヘッドデータに次のページの物理アドレス
とＬＢＡを書き込むには次のようにする。

【００９１】１．まず必ず、書き込みを行なう時に、Ｆ
ｌａｓｈメモリー内に１ページまたは１ブロックの予備
領域を確保する。

【００９２】２．従って１ページまたは１ブロックの書
き込みを行なう時には、次の書き込みページブロックを
予備領域に決定できる。書き込みの時にオーバーヘッド
データ内に次のページ、即ち予備領域の物理アドレスと
ＬＢＡを書き込む。

【００９３】また管理データ専用部２００のデータも書
き換えが必要であるが、最初に読み出すページ２０３が
書き換えられる時だけなので非常に頻度が少なく、負荷
としては小さい。

【００９４】（実施例５）図２１は請求項５記載の発明
に関わるメモリーシステム例である。その構成を説明す
る。

【００９５】図２１のメモリーシステムは、プロセッサ
ーとのインターフェース３００、プロセッサーとのデー
タとの送受の際に使用するリードライトバッファー３０
１、メモリーシステムのコントロールを行なう１チップ
ＣＰＵ３０２、Ｆｌａｓｈメモリーのデータの信頼性確
保のためのＥＣＣ回路３０３、Ｆｌａｓｈメモリーとの
インターフェース３０７、Ｆｌａｓｈメモリー３０８,
一時的にページの管理データを貯える管理データバッフ
ァー３０４、ＥＣＣデータと管理データのいずれかをオ
ーバーヘッドデータとして入出力するセレクター３０
５、Ｆｌａｓｈへの書き込みと読み出し時にデーターを
コード変換またはコード逆変換するコード変換部３０６
からなる。

【００９６】３０１、３０２、３０３、３０７、３０８
はそれぞれ図２の１０、１１、１２、１６、１８、１９
と同様である。

【００９７】図１９にコード変換部のより詳細な構成が
示してある。図中の１ページ分のユーザーデータ３１
０、と１ページ分のオーバーヘッドデータ３１１はコー
ド変換部には含まれていないが説明のため図示してあ
る。つまりコード変換部はテンポラリーコードレジスタ
３１２とコード変換テーブル３１４と逆変換テーブル３
１３からなる。

【００９８】テンポラリーコードレジスタ３１２はオー
バーヘッドの１ビット（Ｋビット）とユーザーデータ３
２ビット（Ｊビット）を一時的に貯える。コード変換テ
ーブル３１４はＦｌａｓｈへの書き込み時にテンポラリ
ーコードレジスター３１２からの入力をコード変換して
Ｆｌａｓｈの書き込みデーター（３３ビット）を出力す
る。コード逆変換テーブル３１３はＦｌａｓｈ読みだし
時に、Ｆｌａｓｈの読みだしデータを逆変換してテンポ
ラリーレジスター３１２にデータ（３３ビット）を出力
する。変換テーブルと逆変換テーブルは必ずしもテーブ
ルである必要は無く、変換機能を持った回路または高速
なソフトウエアでもよい。

【００９９】この実施例ではユーザーデータが３２ビッ
ト、オーバーヘッドデータが１ビットで３３ビットのテ
ンポラリーコードを構成しているがこれは特に規定され
るものではない。しかし通常のＦｌａｓｈメモリーの構
成がユーザーデータ部５１２Ｂでオーバーヘッド部が１
６Ｂであるので、ユーザーデータ部のビット数とオーバ
ーヘッドデータのビット数の比は３２；１より大きけれ
ばよい。つまり３３：１、３４：１、３５：１等の値が
選択できる。

【０１００】（実施例５の動作）１ページ分のＦｌａｓ
ｈへの書き込みの動作は以下のようである。

【０１０１】まずユーザーデータの最初の２バイトをテ
ンポラリーレジスター３１２にロードする。同時にオー
バーヘッドデータの最初の１ビットもテンポラリーレジ
スター３１２にロードする。

【０１０２】ＥＣＣはこの時既に確定していなければな
らない。従ってプロセッサーから書き込みデータを受信
する時に計算するなどして、書き込み動作が始まる前に
ＥＣＣの計算を終了しておく。同様に他の１ページ分の
管理データもあらかじめ用意して、ＥＣＣデータと合わ
せて管理データバッファー３０４に貯えておく。図では
テンポラリーレジスター３１２の最上位にオーバーヘッ
ドデータをロードしているが、ロードする位置はどこで
もよい。次にコード変換テーブル３１４はテンポラリー
コードレジスター３１２からの入力をコード変換してＦ
ｌａｓｈの書き込みデーター（３３ビット）を出力す
る。これで書き込みデータが３３ビット用意できたわけ
であるが、Ｆｌａｓｈの書き込みはバイトまたは複数バ
イト単位である。従ってＦｌａｓｈインターフェース３
０７でバッファリングしてバイト単位または複数バイト
単位にして書き込む。以下同様に書き込み５１２Ｂ＋１
６Ｂの書き込みが終了する。

【０１０３】同様に１ページ分のＦｌａｓｈからの読み
だし動作は以下のようである。

【０１０４】まずＦｌａｓｈからの最初の３３ビットデ
ータを逆変換テーブル３１３により変換してテンポラリ
ーコードレジスタ３１２にロードする。この時もＦｌａ
ｓｈからの読みだしデータはバイトまたは複数バイト単
位であるので、Ｆｌａｓｈインターフェース３０７でバ
ッファリングしてデータを３３ビットに区切る。テンポ
ラリーコードレジスタ３１２のオーバーヘッドデータ１
ビットは管理データバッファー３０４へ、ユーザーデー
タ３２ビットはＣＰＵ３０２の内部ＲＡＭまたはリード
ライトバッファー３０１に転送される。この時ＥＣＣの
計算はテンポラリーコードレジスタ３１２から転送され
るデータに対して行われる。１ページ分のデーターを読
込むと、管理データバッファー内に貯えられているＥＣ
ＣデータとＥＣＣ回路３０３での計算結果との比較を行
ない。エラーチェックまたはエラーコレクションを行な
う。

【０１０５】このようにＥＣＣはコード変換したデータ
に対して行なっている。従ってコード変換によりデータ
ーのエラーが拡大してしまう場合などはＥＣＣの効果が
減少してしまう。これを避けるためにはより強力なＥＣ
Ｃを採用する方法がある。例えばリードソロモンによる
方法のようにバーストエラーに対して強いＥＣＣを使用
する方法である。またエラーの拡大が押さえられる、特
殊なコード変換を使用する方法がある。図２０に非常に
簡単な例を示す。

【０１０６】この変換例ではビット３２が１の時はビッ
ト３１−０を反転させる。よってビット３１−０はエラ
ーが発生してもそのエラーのビット数はコード変換後も
同じである。しかしビット３２にエラーが発生した場合
はエラーが拡大する。図２０の４００のデータのビット
３２が１にエラーすると４０１になる。従ってテンポラ
リーコードレジスタのデータ４０３が４０２になってし
まうので、何と３１ビットのエラーに拡大してしまう。
しかしこのような極端な場合は通常のエラーと区別でき
る。つまり極端にエラーが多い場合は反転の条件が間違
っている事を推測してデータを反転しないでＥＣＣを調
べる。そしてエラーが充分に少なければその時のエラー
数が実際のエラーと判明する。このようにして、データ
を調べる事によって正しいエラー訂正が可能となる。

【０１０７】この例では簡単すぎて、容易に解析できる
ので、実際のコード化には反転するビットを選択した
り、反転の条件をビットのパターンにする事によってよ
り複雑にする事が必要である。

【０１０８】

【発明の効果】以上述べた様に本発明のコンピューター
システムの操作方法によれば簡単な回路を付加する事に
より、メモリーシステム、またはメモリーチップ単位で
の高度な秘匿性を得る事が可能となる。

【０１０９】また本発明ではページの先頭アドレスか
ら、最初にオーバーヘッドデータが現れるアドレスまで
のデータの順番を逆にする手段を備え、各ページの先頭
のデータとユーザーデーターの先頭を不一致にする事に
より、より解析を困難にする。

【０１１０】また本発明ではページ内のオーバーヘッド
データを複数の部分にわけて分散配置し、その配置の仕
方は、秘密アルゴリズムニより決定する手段を有してい
る。これにより、オーバーヘッドデータの配置パターン
は無数に考えられるので、解析は非常に難しくなる。

【０１１１】また本発明ではプロセッサーからライトデ
ータをライトバッファーに受信すると同時にＥＣＣ演算
を行なう手段を有する。これにより、メモリーに書き込
みを行なう時には既にＥＣＣデータが計算されているの
で、余分なメモリーの読みだしを行なわずに、任意の位
置にオーバーヘッドデーターを配置する事が出来る。

【０１１２】また本発明では不揮発性メモリーへの書き
込みデータを、ユーザーデータのビットと、オーバーヘ
ッドデータのビットの組み合わせてコード化する事によ
り、メモリーシステム、またはメモリーチップ単位での
高度な秘匿性を得る事が可能となる。

【図面の簡単な説明】

【図１】本発明の１実施の形態を示すシステム構成図
（実施例１）。

【図２】本発明の１実施の形態を示すシステム構成図
（実施例２）。

【図３】本発明の１実施の形態を示すシステム構成図
（実施例３）。

【図４】本発明の１実施のメモリー内部のデータフォー
マット（実施例１）。

【図５】本発明の１実施のメモリー内部のデータフォー
マット（実施例２）。

【図６】本発明の１実施のメモリー内部のデータフォー
マット（実施例３）。

【図７】ＥＣＣ生成フローチャート（メモリーへの書き
込み時）。

【図８】ＥＣＣ生成フローチャート（メモリーから読み
だし時）。

【図９】先頭セクターの電源立ち上げ直後の読みだしフ
ローチャート。

【図１０】先頭セクターの電源立ち上げ直後の読みだし
フローチャート。

【図１１】メモリーへの書き込みフローチャート。

【図１２】メモリーへの書き込みフローチャート（自動
的にオーバーヘッドデータを混入）。

【図１３】Ｆｌａｓｈメモリーからの読みだしフローチ
ャート。

【図１４】Ｆｌａｓｈメモリーからの読みだしフローチ
ャート（自動的にオーバーヘッドデータを分離）。

【図１５】メモリーシステム処理全体の流れのフローチ
ャート。

【図１６】従来の方法によるメモリー内部のデーターフ
ォーマット。

【図１７】本発明の１実施のオーバーヘッドデータのア
ドレス検索方法の説明図。

【図１８】本発明の１実施のオーバーヘッドデータのア
ドレス決定方法のフローチャート。

【図１９】本発明の１実施のコード変換部の詳細な構成
図。

【図２０】本発明の１実施のコード変換例のコード表。

【図２２】本発明の１実施の秘密アルゴリズム（４
ａ）。

【図２３】本発明の１実施の秘密アルゴリズムのハード
構成図（４ａ）。

【図２４】本発明の１実施の秘密アルゴリズム（４
ｂ）。

【図２５】本発明の１実施の秘密アルゴリズム（４
ｃ）。

【図２６】本発明の１実施の秘密アルゴリズム（Ｄ）。

【符号の説明】

１、１０、２０、３００・・・プロセッサーとのインター
フェース２、１１、２１、３０１・・・リードライトバッファー１２、２２、３０２・・・１チップＣＰＵ４ａ、１３ａ、２３ａ・・・秘密アルゴリズムＡ４ｂ、１３ｂ、２３ｂ・・・秘密アルゴリズムＢ５、１６、２４、３０３ＥＣＣ回路６、１８、３１、３０７Ｆｌａｓｈメモリーとのインタ
ーフェース１９、３２、３０８Ｆｌａｓｈメモリー１４、２５乱数発生回路１５、２６先頭パターン検出回路１７、Ｓｃｒａｍｂｌｅｒ/Ｄｅｓｃｒａｍｂｌｅｒ２３ｃ・・・秘密アルゴリズムＣ２７・・・管理データバッファー２８・・・オーバーヘッドデータ混入タイミング発生回路２９・・・リードライトデータを選択するセレクタ４０、５０、６０Ｆｌａｓｈメモリーの１ブロック４１、５１、６１１ブロック内の先頭のページ５２、６２１ブロック内の先頭の次のページ５３、６３最後のアドレスに位置する最終のページ５４、オーバーヘッドデータの先頭位置５５、次ページのオーバーヘッドデータの先頭位置５６、６６、６７、６８オーバーヘッドデーター４７、４８、５７、５９、ユーザーデータ６５オーバーヘッドデーターの先頭パターン２００管理データ専用部２０１データ部２０２、Ｆｌａｓｈメモリーの全体３０４管理データバッファー３０５オーバーヘッドデータのセレクター３０６コード変換部３１２テンポラリーコードレジスタ３１３逆変換テーブル３１４コード変換テーブル

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年３月１３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１１】メモリーへの書き込みフローチャート。

【図２０】本発明の１実施のコード変換例のコード表。

【図２１】本発明の１実施の形態を示すシステム構成図
（実施例５）。

【図２２】本発明の１実施の秘密アルゴリズム（４
ａ）。

【図２４】本発明の１実施の秘密アルゴリズム（４
ｂ）。

【図２５】本発明の１実施の秘密アルゴリズム（４
ｃ）。

【図２６】本発明の１実施の秘密アルゴリズム（Ｄ）。

【符号の説明】１、１０、２０、３００・・・プロセッサーとのインター
フェース２、１１、２１、３０１・・・リードライトバッファー１２、２２、３０２・・・１チップＣＰＵ４ａ、１３ａ、２３ａ・・・秘密アルゴリズムＡ４ｂ、１３ｂ、２３ｂ・・・秘密アルゴリズムＢ５、１６、２４、３０３ＥＣＣ回路６、１８、３１、３０７Ｆｌａｓｈメモリーとのインタ
ーフェース１９、３２、３０８Ｆｌａｓｈメモリー１４、２５乱数発生回路１５、２６先頭パターン検出回路１７、Ｓｃｒａｍｂｌｅｒ/Ｄｅｓｃｒａｍｂｌｅｒ２３ｃ・・・秘密アルゴリズムＣ２７・・・管理データバッファー２８・・・オーバーヘッドデータ混入タイミング発生回路２９・・・リードライトデータを選択するセレクタ４０、５０、６０Ｆｌａｓｈメモリーの１ブロック４１、５１、６１１ブロック内の先頭のページ５２、６２１ブロック内の先頭の次のページ５３、６３最後のアドレスに位置する最終のページ５４、オーバーヘッドデータの先頭位置５５、次ページのオーバーヘッドデータの先頭位置５６、６６、６７、６８オーバーヘッドデーター４７、４８、５７、５９、ユーザーデータ６５オーバーヘッドデーターの先頭パターン２００管理データ専用部２０１データ部２０２、Ｆｌａｓｈメモリーの全体３０４管理データバッファー３０５オーバーヘッドデータのセレクター３０６コード変換部３１２テンポラリーコードレジスタ３１３逆変換テーブル３１４コード変換テーブル

Claims

【特許請求の範囲】

【請求項１】プロセッサーとメモリーシステムを含み、
前記メモリーシステムは不揮発性フローティングゲート
メモリーアレーを含み、前記不揮発性フローティングゲ
ートメモリーアレーはブロックに分割され、前記ブロッ
ク内のメモリーアレーは同時に消去が可能で有り、前記
ブロックは、前記プロセッサーからの転送されるデータ
の１単位数に対応したメモリー容量を持つページに分割
され、ユーザーデーターとオーバーヘッドデーターが同
一の前記ページに書き込まれ、前記プロセッサーからの
１単位数の書き込みデーターを受信するために前記メモ
リーシステムはライトバッファーを有している、コンピ
ューターシステムにおいて、前記メモリーシステムが電
源立ち上げ後、各ブロックにおいて、最初に読み出すペ
ージＰ１内で、最初に前記オーバーヘッドデータが現れ
るアドレスＡ１を前記ブロックのアドレスから秘密アル
ゴリズムにより決定する手段を有する事を特徴とする、
前記コンピューターシステムの操作方法。
【請求項２】プロセッサーとメモリーシステムを含み、
前記メモリーシステムは不揮発性フローティングゲート
メモリーアレーを含み、前記不揮発性フローティングゲ
ートメモリーアレーはブロックに分割され、前記ブロッ
ク内のメモリーアレーは同時に消去が可能で有り、前記
ブロックは、前記プロセッサーからの転送されるデータ
の１単位数に対応したメモリー容量を持つページに分割
され、ユーザーデーターとオーバーヘッドデーターが同
一の前記ページに書き込まれ、前記プロセッサーからの
１単位数の書き込みデーターを受信するために前記メモ
リーシステムはライトバッファーを有している、コンピ
ューターシステムにおいて、前記メモリーシステムが電
源立ち上げ後、各ブロックにおいて、最初に読み出すペ
ージＰ１内で、最初に前記オーバーヘッドデータが現れ
るアドレスＡ１の複数の候補を、前記ブロックのアドレ
スから秘密アルゴリズムにより決定し、前記アドレスの
複数の候補から正しいアドレスをＥｒｒｏｒＣｏｒｒ
ｅｃｔｉｏｎＣｈｅｃｋ（以降ＥＣＣとする）を用いて
決定する手段を有する事を特徴とする、前記コンピュー
ターシステムの操作方法。
【請求項３】プロセッサーとメモリーシステムを含み、
前記メモリーシステムは不揮発性フローティングゲート
メモリーアレーを含み、前記不揮発性フローティングゲ
ートメモリーアレーはブロックに分割され、前記ブロッ
ク内のメモリーアレーは同時に消去が可能で有り、前記
ブロックは、前記プロセッサーからの転送されるデータ
の１単位数に対応したメモリー容量を持つページに分割
され、ユーザーデーターとオーバーヘッドデーターが同
一の前記ページに書き込まれ、前記プロセッサーからの
１単位数の書き込みデーターを受信するために前記メモ
リーシステムはライトバッファーを有している、コンピ
ューターシステムにおいて、前記メモリーシステムが電
源立ち上げ後、各ブロックにおいて、最初に読み出すペ
ージＰ１内で、最初に前記オーバーヘッドデータが現れ
るアドレスＡ１に前記ブロックのアドレスから秘密アル
ゴリズムにより決定される特殊なパターンを書き込んで
おき、前記パターンを検知する事により前記アドレスＡ
１を決定する手段を有する事を特徴とする、前記コンピ
ューターシステムの操作方法。
【請求項４】プロセッサーとメモリーシステムを含み、
前記メモリーシステムは不揮発性フローティングゲート
メモリーアレーを含み、前記メモリーアレイは、前記プ
ロセッサーからの転送されるデータの１単位数に対応し
たメモリー容量を持つページに分割され、前記プロセッ
サーからの１単位数の書き込みデーターを受信するため
に前記メモリーシステムはライトバッファーを有してい
る、コンピューターシステムにおいて、前記メモリーシ
ステムは管理データだけ書き込まれる管理データ専用部
を少なくとも１個所前記メモリーアレー内に有し、前記
メモリーアレーのそれ以外の部分ではユーザーデーター
とオーバーヘッドデーターが同一の前記ページに書き込
まれ、前記メモリーシステムが電源立ち上げ後、最初に
読み出すページＰ１のアドレスＡ０と、Ｐ１内で最初に
前記オーバーヘッドデータが現れるアドレスＡ１を前記
管理データ専用部のデータにより決定する手段を有する
事を特徴とする、前記コンピューターシステムの操作方
法。
【請求項５】プロセッサーとメモリーシステムを含み、
前記メモリーシステムは不揮発性フローティングゲート
メモリーアレーを含み、前記メモリーアレイは、前記プ
ロセッサーから転送されるデータの１単位数に対応した
メモリー容量を持つページに分割され、前記プロセッサ
ーからの１単位数の書き込みデーターを受信するために
前記メモリーシステムはライトバッファーを有してい
る、コンピューターシステムにおいて、前記メモリーシ
ステムへの書き込み時には、前記ユーザーデータからな
るJビットと、前記オーバーヘッドデータからなるＫビ
ットより構成されるＪ＋Ｋビットのテンポラリーコード
を作成し、前記テンポラリーコードを、異なったＪ＋Ｋ
ビットのコードにコード変換した後に、前記ページに書
き込み、前記メモリーシステムからの読み出し時には、
前記ページより読み出したデータをＪ＋Ｋビットに区切
り、逆変換してＪ＋Ｋビットの元データに戻す手段を有
する事を特徴とするコンピューターシステムの操作方
法。
【請求項６】請求１、２、３、４において、前記ブロッ
ク内の、前記ページＰ１以外のページで最初にオーバー
ヘッドデータが現れるアドレスＡ２を、前記ページＰ１
で最初に前記オーバーヘッドデータが現れるアドレスＡ
１、または前記ページＰ１のオーバーヘッドデータを基
に秘密アルゴリズムニより決定する事を特徴とするコン
ピューターシステムの操作方法。
【請求項７】請求項１、２、３、４において、ページの
先頭アドレスから、最初にオーバーヘッドデータが現れ
るアドレスまでのデータの順番を逆にする事を特徴とす
るコンピューターシステムの操作方法。
【請求項８】請求項１、２、３、４においてページ内の
オーバーヘッドデータを複数の部分にわけて分散配置
し、その配置の仕方は、最初に前記オーバーヘッドデー
タが現れるアドレスＡ１、または前記ページＰ１のオー
バーヘッドデータを基に秘密アルゴリズムニより決定す
る事を特徴とするコンピューターシステムの操作方法。
【請求項９】請求項１、２、３、４、５おいて、前記プ
ロセッサーからライトデータを前記ライトバッファーに
受信しながらＥＣＣ演算を行なう事を特徴とするコンピ
ューターシステムの操作方法。