JPH11212938A - 階層型インテリジェント・キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】ＣＰＵで他のアーキテクチャ向け機械語で書か
れたプログラムをそのまま実行（ＣＰＵエミュレータ）
する場合や最新のＪａｖａ言語プログラム（中間コー
ド）を実行する際、処理速度的にかなりネックであっ
た。 ［解決手段］キャッシュメモリ内で前処理（別体系のア
ーキテクチャの命令への変換、その他いろいろな処理）
をさせ、ハードウェア的に最高速度で（今までソフトで
代替処理していたものを）処理できるようにした．ＣＰ
Ｕで実行する時点で、アーキテクチャ非依存（無拘束）
な処理を行っている．

Description

【発明の詳細な説明】

【０００１】［発明の属する技術分野］コンピュータの
ＣＰＵとキャッシメモリに関する技術である．

【０００２】［従来の技術］主記憶からキャシュメモリ
に命令／データ群が一括転され際に、知的な処理が加え
られていなかった。また、キャッシメモリが主記憶を
（どこからどこまでを＃ｎにという風に）分担（並行処
理→性能向上）するという考えもなかった。単にバッフ
ァに主記憶に比べ高速なメモリを使っていたに過ぎな
い。

【０００３】［発明が解決しようとする課題］以下のポ
イントを頭に置きながら本発明を考案しました。 ａ．ＭＰＵ（ＣＰＵ）は個別開発（昔の電卓のように→
これからＭＰＵが誕生した！）であり費用、開発期間、
その上で作られる資産（ソフト）がばく大である。 ｂ．最近とみにＪＡＶＡ言語が脚光をあびていますが
（どのＣＰＵでも動作する点が画期的なため）、中間言
語（Ｊａｖａバイトコード）をインタプリタ等で動作さ
せる等のため、実行速度的に難があった。ソフト的な仕
組みでなく、ハード的な仕組みでの解決を画った．その
他のＣＰＵ（つまりコンピュータシステム）のプログラ
ム（機械語群＝ロードモジュール）を手を加えずそのま
ま実行する製品（エミュレータ）が世に出てきているが
同様に速度とメモリ量大になる面があり、同じ仕掛けで
解決画れないかと考えました． ｃ．アーキテクチャ非依存のＣＰＵ（ＭＰＵ）システム
は出来ないかと考えた。今は原則的には例えはインテル
用プログラムは（実効的に）インテルのプロセサ上でし
か使えない。もしこの様なＣＰＵが可能（非依存）な
ら、ＣＰＵの速度は更にすごいスピードで進化するよう
に思えた（つまり、どんな手法／技術もアーキテクチャ
に関係なく採用できるから）。また、今までのソフト資
産も全部そのまま使いたいと考えました。 ｄ．インテリジェント・キャシュメモリ内の前処理を行
う際の内容であるが、以下のような事が考えられる（ソ
フトで意識させず、また動的に） 体系が別の命令への変換（例：ｉｎｔｅｌ→ＳＰＡＲ
Ｃ） メモリの圧縮／伸長処理（メモリ／通信量の削減につ
ながる）…将来的には多様な圧縮（データ別）も取り込
める可能性がある（ＭＰＥＧ２とか） Ｊａｖａ中間コードをネイティブ（ＣＰＵ）コードへ
変換等て ｅ．その他…半導体の集積度ｕｐを性能向上につなげら
れないかと考えた．

【０００４】［課題を解決するための手段］・キャッシ
ュメモリ内に処理部（プロセサ部）を設けた． ・高速化及び機能分担（上位を圧縮／伸長、下位を命令
変換等）＋担当主記憶の分担を図るため階層化を可能に
した。

【０００５】［発明の実施の形態］ （イ）今までのキャッシュメモリ（１次／２次問わず）
に相当する部分にプロセサ（主に演算処理、つまりキャ
ッシュメモリ内ＣＰＵ）を設ける （ロ）ＭＰＵ．第１階層インテリ・キャッシュメモリ、
第２階層以下のインテリキャッシュメモリを同一半導体
チップ内にするか否かは実装上、または半導体集積（回
路の）技術の進歩等による． （ハ）機能分担は基本的に図１を参照

【０００６】［発明の効果］ （イ）ＭＰＵアーキテクチャに非依存（無拘束な！）な
ＣＰＵシステムの実現 （ロ）Ｊａｖａプログラムの高速実行（ハードウェア
で） （ハ）複数アーキテクチャ・プログラムの同時実行 （ニ）半導体集積度向上をより有効にＣＰＵ実行性能向
上に結びつけられる （ホ）階層化により、キャシュ性能の向上（システム性
能向上も含む） （ヘ）従来資産（ソフト資産）をそっくり継承できる． （ト）今まで以上のＣＰＵ処理性能向上競争（各メーカ
間）の激烈化． （チ）メモリ／回線データ量の削減（このハードで圧縮
／伸長処理すれば）…〉ＣＰＵが演算する直前に伸長処
理（ハード）するので、圧縮したまま回線等でデータ等
を持ち廻れる。 （リ）コンピュータ・システム全体のシステムのシンプ
ル化（ｉｎｔｅｒｎｅｔ等含む）

【図面の簡単な説明】

キャッシュメモリに処理部を設けただけなので、特別に
難解なものではない．そもそのキャッシュメモリとはＣ
ＰＵが必要とする主記憶（次に実行する命令とか演算の
為の主記憶上のデータ等）を適当な単位で一括して高速
バッファに置いておくというものです。命令／データの
局所性を利用した高速化の仕組みです（参考文献…「最
新マイクロプロセサテクノロジ」神保進一著、日経ＢＰ
社。１９９７／１２月現在）

【図１】本システムの機能説明図である．

【符号の説明】

（１）インテリジェント・キャッシュメモリ内処理部
（プロセッサ部） （２）キャッシュメモリ部（従来のキャッシュメモリと
同じ役目） （３）ＣＰＵの演算部（今までと同じである） （４）情報保存部（インテリ・キャッシュの構成、数、
主記憶の分担、階層数等） （５）下位インテリジェント・キャッシュメモリ （６）メモリ・バス （７）インテリ・キャッシュメモリ間の高速バス （８）メモリ・バスに接する情報伝達路 （９）主記憶（ＤＲＡＭ等の低速な物理的なメモリ） （１０）階層数 （１１）ＣＰＵ内情報保存部（（４）と同じ内容を保
持）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵのキャッシュメモリ内に前処理部
   （１）を設け、ここで主メモリ（９）又は下位の階層の
   インテリジェント・キャッシュメモリ（５）から、ある
   単位の長さの命令群／データ群（ＣＰＵからの主記憶ア
   クセスの際のアドス情報／アクセス要求を基（契期）に
   して）を高速のキャッシュメモリ（つまりバッファ）に
   一括して格納する際、固有の（別体系の機械語への変換
   （翻訳）とか圧縮／伸長とか）処理をしてから書き込む
   （２） インテリジェント・キャッシュメモリシステムの階層数
   は１以上（小規模のパソコン等では１が普通と考えられ
   る）とし、下位のインテリジェント・キャッシュメモリ
   は各々、担当／アクセスする主記憶の範囲を持ってお
   り、その情報（４）を保持している。下位が直接主記憶
   ではなく、下位のインテリジェント・キャシュメモリで
   ある場合（つまり階層数が１以上）、どの下位のインテ
   リジェント・キャシュメモリ（つまり＃１〜ｎのうちの
   どれかということ）が、どの主記憶アドレスの範囲をカ
   バーしているかを情報（４）として保持している。階層
   数＝１でインテリジェント・キャシュメモリ数が複数と
   いう形態も可能である（（４）と同様の情報を（１１）
   に持つことにより）．