JPH11212955A - 演算装置および画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】補間係数α＝１．０の場合においても適切に元
のデータが得られるような演算を行うことができる線形
補間演算装置が要望されている。 【解決手段】補正項Ｆは、α＝０ｘＦＦ（α＝１．０）
の場合にはＡを、それ以外の場合にはＢを選択する。各
部分積ｏｕｔ＿０〜ｏｕｔ＿７は、αの各ビットごと
に、そのビットが１であればＡを選択し、０であればＢ
を選択した値である。これらの選択したデータは、αの
そのビット番号分左にシフトさせて加算の要素とされ
る。積和演算項Ｃは、８ビット×８ビットの乗算結果の
上位８ビットをとって８ビットの演算結果を得た結果に
さらにこの積和演算項Ｃが加算できるように、左に８ビ
ットシフトさせて加算される。加算器１３０は、前述し
たように得られて、各々桁がシフトされた補正項Ｆ、各
部分積ｏｕｔ＿０〜ｏｕｔ＿７および積和演算項Ｃを加
算し、その上位８ビットを演算結果として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえば線形補間
や補正などを行うための積和演算を高速に行うことので
きる演算装置、および、特にコンピュ−タグラフィクス
分野などにおいて３次元画像を生成するのに好適な画像
処理装置に関する。

【０００２】

【従来の技術】種々のＣＡＤシステムや、アミューズメ
ント装置などにおいて、コンピュータグラフィクスがし
ばしば用いられている。特に、近年の画像処理技術の進
展に伴って、３次元コンピュータグラフィクス技術を用
いたシステムが急速に普及している。この３次元コンピ
ュータグラフィックスを行う場合において、最も広く使
用されている手法の１つに、ポリゴンレンダリングシス
テムがある。これは、立体モデルを３角形の単位図形
（ポリゴン）の張り合わせとして表現しておき、このポ
リゴンを描画することで表示画面の各画素の色を決定し
ディスプレイに表示するシステムである。

【０００３】ところで、そのようなレンダリング処理に
おいては、たとえば、三角形の頂点に基づいて各頂点間
あるいは三角形内部の画素データを生成する場合、テク
スチャデータに対してハイライト効果を施す場合、テク
スチャマッピング時、フォグ効果を施す場合など、頻繁
に線形補間演算処理が行われる。このような場合に行わ
れる線形補間演算を式で示すと、式１のように表すこと
ができる。

【０００４】

【数１】 Ａ×α＋Ｂ×（１−α） …（１）

【０００５】式１に示すような線形補間演算を行う場
合、通常であれば、２個の乗算器と１個の加算器、また
は、１個の乗算器と１個の減算器と１個の加算器を使う
ような構成が容易に推測できる。また、図５に示すよう
な演算器で構成することも考えられる。図５に示す演算
器は、Ａ×α＋Ｂ×（１−α）を、Ａ×α＋Ｂ×￣α＋
Ｂ（ただし、￣αはαのビット反転を示す。）と展開
し、加算項Ｂと、変数αのビットに対応して選択された
部分積ｏｕｔ＿０〜ｏｕｔ７を図示のごとくシフトさせ
た値とを加算することにより求めるものである。なお、
各部分積ｏｕｔ＿０〜ｏｕｔ＿７は、αの各ビットごと
に、そのビットが１であればＡを選択し、０であればＢ
を選択した値である。

【０００６】

【発明が解決しようとする課題】ところで、式１に示す
ような一般的な線形補間演算を、たとえば各変数が８ビ
ットの変数であるような８ビットの処理系で行う場合に
おいて、Ａ＝１，α＝１，Ｂ＝０として通常の乗算を行
うと、式２に示すような演算が行われ、上位８ビットを
乗算結果として出力すると０ｘＦＥとなる。

【０００７】

【数２】 ０ｘＦＦ×０ｘＦＦ＋０×（１−０ｘＦＦ）＝０ｘＦＥ０１ …（２）

【０００８】これは、数学的に０から１．０を０ｘ００
から０ｘＦＦに対応させて考えた場合、１．０×１．０
≠１．０ということになり、正しい演算結果が得られな
くなることを意味している。したがって、たとえばこの
線形補間演算を前述したような３次元コンピュータグラ
フィクスシステムのフォグ演算などに適用した場合に
は、フォグ効果を全く出さないようにフォグ係数を１．
０に設定した場合にも、入力した元の画素データが何ら
かの影響を受けてしまい元の画素データが維持できない
ことになるという問題が生じる。

【０００９】そのため、これまでは図５に示したような
演算器から出力された演算結果に対しては、α＝１．０
の場合は補正を行って使用するようにしている場合が多
いが、これでは回路規模が大きくなるという問題があ
る。特に、近年このような演算回路は集積回路上に構成
したいという要望があるが、その場合にこのような補正
回路は、集積回路の外部に設けると装置規模が大きくな
り、また内部に設けるとチップ上の回路面積が大きくな
るという問題が生じ、回路構成上無くしたいという要望
がある。

【００１０】また、このような３次元コンピュータグラ
フィクスシステムに係わる画像処理回路を集積回路上に
構成する場合には、このような線形補間演算器を使用し
て積和演算を行わせたいという要望がある。しかしなが
ら、これまでは、積を算出する部分と和を算出する部分
が２段階となり２つの演算器で構成する形となり、回路
規模的にも処理速度的にも改善が望まれていた。

【００１１】したがって、本発明の目的は、補間係数α
＝１．０の場合においても適切に元のデータが得られる
ような演算を行うことができる線形補間演算装置であっ
て、積和演算をも高速に行うことができ、一方で回路規
模はほとんど増加せず集積回路化に適したような演算装
置を提供することにある。また、本発明の目的は、その
ような演算装置を適用することにより、たとえば、テク
スチャマッピング処理、フォグ演算、ハイライト演算な
どの画像処理が高速に効率よく行え、さらには集積回路
化に適したような画像処理装置を提供することにある。

【００１２】

【課題を解決するための手段】本願発明者は、前述した
ような誤差は、αについて、０ｘＦＦ（２５５）を１．
０に対応させようとしているために誤差が生じることを
考えると、この場合にさらにＡを加算し、α＋１が２５
６となるようにすることで誤差をなくすことができると
考えた。そして、図５に示した回路の基本式であるＡ×
α＋Ｂ×￣α＋Ｂに対して、α＝１．０の時に＋Ｂの項
を＋Ａに切り替えれば、このＡの加算が行えることを見
いだした。そして、さらに積和演算を行うための新たな
項をも付加して、補正乗算、線形補間演算、および、積
和演算を行える演算装置およびそれを好適に画像処理に
適用できるようにした画像処理装置を発明した。

【００１３】したがって、本発明の演算装置は、各々所
定ビット幅の任意の値Ａ，Ｂと、所定のビット幅で０≦
α≦１の値をとる係数αに対して、Ａ×α＋Ｂ×（１−
α）の演算を行い、上位所定ビットを演算結果として得
る演算装置であって、α＝１の場合、加算値Ｆとして値
Ａを選択し、α≠１の場合、前記加算値Ｆとして値Ｂを
選択する加算値選択手段と、前記選択された加算値Ｆに
基づいて、Ａ×α＋Ｂ×￣α＋Ｆ（ただし、￣αはαの
ビット反転を示す。）の演算を行う演算手段とを有す
る。

【００１４】好適には、前記演算手段は、係数αの各ビ
ットごとに、当該ビットが１の場合は値Ａを選択し、当
該ビットが０の場合は値Ｂを選択し、該選択された値を
当該ビットに対応する位置にシフトさせて部分積を生成
する部分積生成手段と、前記選択された加算値Ｆおよび
前記生成された前記αのビット数分の部分積とを加算す
る加算手段とを有する。特定的には、前記加算手段は、
１ビットの加算器をツリー状に構成したｗａｌｌａｃｅ
＿ｔｒｅｅ型アーキテクチャーにより構成される。

【００１５】また、本発明の他の演算装置は、各々所定
ビット幅の任意の値Ａ，Ｂ，Ｃと、所定のビット幅で０
≦α≦１の値をとる係数αに対して、Ａ×α＋Ｂ×（１
−α）＋Ｃの演算を行い、上位所定ビットを演算結果と
して得る演算装置であって、α＝１の場合、加算値Ｆと
して値Ａを選択し、α≠１の場合、前記加算値Ｆとして
値Ｂを選択する加算値選択手段と、前記選択された加算
値Ｆに基づいて、Ａ×α＋Ｂ×￣α＋Ｆ＋Ｃ（ただし、
￣αはαのビット反転を示す。）の演算を行う演算手段
とを有する。

【００１６】また、本発明の画像処理装置は、各々所定
ビット幅の任意の値Ａ，Ｂと、所定のビット幅で０≦α
≦１の値をとる係数αに対して、Ａ×α＋Ｂ×（１−
α）の演算を行い、上位所定ビットを演算結果として得
る演算装置であって、α＝１の場合、加算値Ｆとして値
Ａを選択し、α≠１の場合、前記加算値Ｆとして値Ｂを
選択する加算値選択手段と、前記選択された加算値Ｆに
基づいて、Ａ×α＋Ｂ×￣α＋Ｆ（ただし、￣αはαの
ビット反転を示す。）の演算を行う演算手段とを有する
演算装置と、所定の第１のモードの時に、前記演算装置
に対して、前記値Ａとしてテクスチャマッピングデータ
を、前記係数αとしてテクスチャが張り付けられる側の
画像データを、前記値Ｂとして０を、各々入力する入力
制御手段とを有する。

【００１７】好適には、前記入力制御手段は、所定の第
２のモードの時に、前記演算装置に対して、前記値Ａと
して画素データを、係数αとしてフォグ係数を、前記値
Ｂとしてフォグカラーを、各々入力する。

【００１８】また、本発明の他の画像処理装置は、各々
所定ビット幅の任意の値Ａ，ＢおよびＣと、所定のビッ
ト幅で０≦α≦１の値をとる係数αに対して、Ａ×α＋
Ｂ×（１−α）＋Ｃの演算を行い、上位所定ビットを演
算結果として得る演算装置であって、α＝１の場合、加
算値Ｆとして値Ａを選択し、α≠１の場合、前記加算値
Ｆとして値Ｂを選択する加算値選択手段と、前記選択さ
れた加算値Ｆに基づいて、Ａ×α＋Ｂ×￣α＋Ｆ＋Ｃ
（ただし、￣αはαのビット反転を示す。）の演算を行
う演算手段とを有する演算装置と、所定の第１のモード
の時に、前記演算装置に対して、前記値Ａとしてテクス
チャマッピングデータを、前記係数αとしてテクスチャ
が張り付けられる側の画像データを、前記値Ｂおよび値
Ｃとして０を、各々入力する入力制御手段とを有する。

【００１９】好適には、前記入力制御手段は、所定の第
２のモードの時に、前記演算装置に対して、前記値Ａと
して画素データを、係数αとしてフォグ係数を、前記値
Ｂとしてフォグカラーを、前記値Ｃとして０を、各々入
力する。また好適には、前記入力制御手段は、所定の第
３のモードの時に、前記演算装置に対して、前記値Ａと
してテクスチャマッピングデータを、前記係数αとして
環境光を示す値を、前記値Ｂとして０を、前記値Ｃとし
て特定の光源の光を示す値を、各々入力する。

【００２０】

【発明の実施の形態】本発明の一実施の形態について図
１〜図５を参照して説明する。本実施の形態において
は、家庭用ゲーム機などに適用される、任意の３次元物
体モデルに対する所望の３次元画像をディスプレイ上に
高速に表示する３次元コンピュータグラフィックスシス
テムに、本発明の演算装置および画像処理装置を適用し
た場合について説明する。

【００２１】まず、その３次元コンピュータグラフィッ
クスシステムについて図１を参照して説明する。この３
次元コンピュータグラフィックスシステム１は、立体モ
デルを単位図形である三角形（ポリゴン）の張り合わせ
として表現しておき、このポリゴンを描画することで表
示画面の各画素の色を決定しディスプレイに表示するポ
リゴンレンダリング処理を行うシステムである。また、
３次元コンピュータグラフィックスシステム１において
は、平面を表わす（ｘ、ｙ）座標のほかに、奥行きを表
わすｚ座標を用いて３次元物体を表わし、またこのｘ、
ｙ、ｚの３つの座標で３次元空間内の任意の１点を特定
する。

【００２２】図１は、その３次元コンピュータグラフィ
ックスシステム１の構成を示すブロック図である。３次
元コンピュータグラフィックスシステム１は、入力部
２、３次元画像生成装置３および表示装置４を有する。
また、３次元画像生成装置３は、ジオメトリ演算部３
２、パラメータ演算部３３、画素発生部３４、マッピン
グ部３５、テクスチャメモリ３６、メモリ制御部３７、
画像メモリ３８およびディスプレイ制御部３９を有す
る。

【００２３】まず、各部の構成・機能について説明す
る。入力部２は、３次元画像生成装置３に対して、表示
対象の立体モデルのデータを入力する入力部である。本
実施の形態においては、３次元コンピュータグラフィッ
クスシステム１は家庭用ゲーム機に適用されているの
で、入力部２は、その家庭用ゲーム機のゲーム自体を制
御する主制御装置などに接続される。その主制御装置に
おいては、ゲームの進行状況などに基づいて表示する画
面を決定し、その画面表示に必要な立体モデルを選択
し、その表示方法の情報を生成する。したがって入力部
２は、家庭用ゲーム機の主制御装置より、この表示対象
の立体モデルのポリゴンデータなどの情報を受け取り、
３次元画像生成装置３へ入力するのに適した形態に変換
するなどして、３次元画像生成装置３のジオメトリ演算
部３２に入力する。なお、その入力されるポリゴンのデ
ータは、各頂点のｘ，ｙ，ｚ座標データおよびカラー、
透明度、テクスチャなどの付随データである。

【００２４】ジオメトリ演算部３２は、入力部２より入
力されたポリゴンを、３次元空間中の所望の位置に配置
させその位置におけるポリゴンデータを生成する。具体
的には、ポリゴンの各頂点（ｘ、ｙ、ｚ）ごとに、並進
変換、平行変換および回転変換などの幾何学的変換処理
（ジオメトリ変換処理という場合もある）を行う。ジオ
メトリ変換処理を行ったポリゴンデータは、パラメータ
演算部３３に出力される。

【００２５】パラメータ演算部３３は、ジオメトリ演算
部３２から入力されたポリゴンのデータ、すなわち、ポ
リゴンの各頂点のデータに基づいて、画素発生部３４に
おいてポリゴン内部の画素データを発生するために必要
なパラメータを求め、画素発生部３４に出力する。具体
的にはたとえば、カラー、奥行きおよびテクスチャの傾
きの情報などを求める。

【００２６】画素発生部３４は、ジオメトリ演算部３２
でジオメトリ変換処理が行われたポリゴンデータ、およ
び、パラメータ演算部３３で求められたパラメータに基
づいて、ポリゴンの各頂点間を線形補間してポリゴン内
部およびエッジ部分のの画素データを発生する。また画
素発生部３４は、画素データの表示に対応した所定の２
次元平面上でのアドレスの生成を行う。生成された画素
データおよびアドレスは順次マッピング部３５に入力さ
れる。

【００２７】マッピング部３５は、画素発生部３４で生
成された画素データおよびアドレスを読み出し、テクス
チャマッピング処理などを行って、各画素に対するカラ
ー値を決定する。具体的には、マッピング部３５は、テ
クスチャメモリ３６に格納されているテクスチャデータ
を用いてテクスチャマッピング処理を行い、さらに所望
のフォグカラーおよびフォグ係数のデータを用いてフォ
グ演算を行う。なお、これらの処理は後に詳細に説明す
る演算装置を用いて行う。これらの処理を行った画素デ
ータおよびアドレスは、メモリ制御部３７に出力され
る。

【００２８】テクスチャメモリ３６は、マッピング部３
５でテクスチャマッピングする際に用いるテクスチャパ
タンを記憶しておくメモリである。本実施の形態におい
て、このテクスチャメモリ３６には、テクスチャデータ
がインデックスデータで記憶されている。

【００２９】メモリ制御部３７は、マッピング部３５か
ら入力される画素データおよびアドレス、および、既に
画像メモリ３８に記憶されている対応する画素データに
基づいて、新たな画素データを生成し、画像メモリ３８
に記憶する。すなわち、メモリ制御部３７は、マッピン
グ部３５から入力されるアドレスに対応した画素データ
を画像メモリ３８から読み出し、その画素データと、マ
ッピング部３５から入力された画素データとを用いて、
所望の画素演算処理を行い、得られた画素データを画像
メモリ３８へ書き込む。また、メモリ制御部３７は、デ
ィスプレイ制御部３９から表示領域が指定された場合に
は、その表示領域の画素データを、画像メモリ３８から
読み出し、ディスプレイ制御部３９に出力する。

【００３０】画像メモリ３８は、表示用の画像データを
記録するメモリであり、実質的に同時にアクセスするこ
とができる２つのメモリバッファ、フレームバッファと
Ｚバッファを有する。フレームバッファには、各画素の
カラー情報であるフレームデータが格納される。また、
Ｚバッファには、各画素の奥行き情報（Ｚ値）であるＺ
データが格納される。

【００３１】ディスプレイ制御部３９は、メモリ制御部
３７を介して画像メモリ３８より読み出した表示領域の
画素データを、表示装置４により表示可能なたとえば所
定のアナログ信号に変換し、表示装置４に出力する。な
お、これに先立ちディスプレイ制御部３９は、メモリ制
御部３７に対して、表示すべき表示領域の画素データの
要求を行う。

【００３２】表示装置４は、本実施の形態においては、
通常家庭などで用いられているビデオ入力端子などを有
するテレビジョン受信機である。３次元画像生成装置３
のディスプレイ制御部３９からは、ビデオ信号入力端子
を介してアナログビデオ信号が入力され、その信号に基
づいて３次元映像を画面上に表示する。

【００３３】次に、この３次元コンピュータグラフィッ
クスシステム１の動作について説明する。まず、家庭用
ゲーム機のゲーム自体を制御する主制御装置などにおい
て、表示する３次元画像が決定されると、その画面表示
に必要な立体モデルの情報が入力部２に入力される。入
力部２はこの情報に基づいて、その画像を表示するため
の立体モデルのポリゴンデータを３次元画像生成装置３
に入力する。３次元画像生成装置３に入力された各ポリ
ゴンデータは、まず、ジオメトリ演算部３２において、
画面表示のために３次元空間中の所望の位置に配置され
るように、並進変換、平行変換および回転変換などのジ
オメトリ変換処理が行われる。

【００３４】次に、座標変換の行われたポリゴンデータ
に対して、パラメータ演算部３３においてポリゴン内部
の画素データを発生するために必要なパラメータが求め
られ、画素発生部３４において、実際にポリゴンの各頂
点間を線形補間してポリゴン内部およびエッジ部分の画
素データが発生される。発生された画素データは、順次
マッピング部３５に入力される。マッピング部３５にお
いては、テクスチャメモリ３６に記録されているインデ
ックスデータであるテクスチャパタンデータを、リアル
カラーデータに変換し、これを用いてテクスチャマッピ
ング処理を行い、さらにフォグ演算を行い、生成した画
素データをメモリ制御部３７を介して画像メモリ３８に
記憶する。なお、この時に、ハイライト処理を行う場合
には、テクスチャパタンデータに対して予めハイライト
演算を行っておく。

【００３５】画像メモリ３８に記憶された画素データ
は、同様の経路により入力される他の画素データや任意
の制御データに基づいて適宜所望の処理が行われる。こ
れにより画像メモリ３８には常に最新の画像データが格
納され、画面表示に供される。すなわち、表示装置４に
表示するための所定の領域のデータの出力の要求がディ
スプレイ制御部３９からメモリ制御部３７に対して行わ
れ、その領域の画素データが適宜画像メモリ３８から読
み出され、ディスプレイ制御部３９において画面表示用
の所定の信号に変換され、表示装置４に出力される。こ
れにより、表示装置４には、所望の画像が画面に表示さ
れる。

【００３６】次に、マッピング部３４内に設けられ、前
述したようなテクスチャマッピング処理、フォグ演算お
よびハイライト演算を行うための演算装置について、図
２を参照して説明する。図２は、その演算装置の構成を
示すブロック図である。演算装置１００は、マルチプレ
クサ１１０、演算器１２０およびレジスタ１４０を有す
る。

【００３７】マルチプレクサ１１０は、演算器１２０で
所望の演算が行われるように、演算装置１００に対して
印加される複数の変数より所定の変数を選択して演算器
１２０に入力する。マルチプレクサ１１０には、外部よ
り、テクスチャーマッピングデータＲｔ、テクスチャが
張り付けられる側の画像データＲｆ、フォグカラーＲｆ
ｇ、フォグ係数ｆ、特定の環境光Ｄおよび特定の光源の
光Ｅなどが、また、フォグ演算される前のデータＲｒと
して後述するレジスタ１４０の出力が、各々入力され
る。マルチプレクサ１１０は、図示せぬ３次元画像生成
装置３の制御部より別途入力される、乗算を行うのか積
和演算を行うのかフォグ演算を行うのかを示すモードコ
ントロール信号に基づいて、Ａ×α＋Ｂ×（１−α）＋
Ｃの演算の各変数となるデータをこれらの入力データよ
り各々選択し、後述する演算器１２０に出力する。

【００３８】より具体的には、テクスチャマッピングを
行う場合で、乗算を行う場合には、演算器１２０の変数
ＡとしてテクスチャーマッピングデータＲｔを、変数α
としてテクスチャが張り付けられる側の画像データＲｆ
を、変数Ｂおよび変数Ｃとして０を各々選択し、演算器
１２０に出力する。また、フォグ演算を行う場合には、
演算器１２０の変数Ａとしてフォグ演算される前のデー
タＲｒを、変数αとしてフォグ係数ｆを、変数Ｂとして
フォグカラーＲｆｇを、変数Ｃとして０を各々選択し、
演算器１２０に出力する。さらに、ハイライト演算など
の乗算を行う場合には、演算器１２０の変数Ａとしてテ
クスチャマッピングデータＲｔを、変数αとして環境光
Ｄを、変数Ｂとして０を、変数Ｃとして特定の光源の光
Ｅを各々選択し、演算器１２０に出力する。

【００３９】演算器１２０は、本発明に係わり、８ビッ
トのＡ×α＋Ｂ×（１−α）＋Ｃの演算を、α＝１．０
（０ｘＦＦ）の場合でも適切な結果が得られるように行
う演算器である。この演算器１２０の構成について図３
〜図５を参照して説明する。図３は、演算器１２０にお
ける演算方法およびその構成を説明するための図であ
り、Ａ×α＋Ｂ×（１−α）＋Ｃが、補正項Ｆ、変数α
のビットに対応して選択された部分積ｏｕｔ＿０〜ｏｕ
ｔ７、および、積和演算項Ｃを、図示のごとくシフトさ
せて加算することにより求めることを示している。

【００４０】補正項Ｆは、α＝０ｘＦＦ（α＝１．０）
の場合にはＡを、それ以外の場合にはＢを選択した値で
ある。各部分積ｏｕｔ＿０〜ｏｕｔ＿７は、αの各ビッ
トごとに、そのビットが１であればＡを選択し、０であ
ればＢを選択した値である。これらの選択したデータ
は、αのそのビット番号分左にシフトさせて加算の要素
とされる。なお、αのビット番号はＬＳＢ（２⁰ の桁）
がビット０であり、ＭＳＢ（２⁷ の桁）がビット７であ
る。したがって、αのＬＳＢ（２⁰ の桁）の値が１であ
ればｏｕｔ＿０はＡであり、０であればｏｕｔ＿０はＢ
となる。また、αのＭＳＢ（２⁷ の桁）値が１であれば
ｏｕｔ＿７はＡであり、０であればｏｕｔ＿０はＢであ
り、この値を左に７ビットシフトさせた値が加算され
る。積和演算項Ｃは、８ビット×８ビットの乗算結果の
上位８ビットをとって８ビットの演算結果を得た結果に
さらにこの積和演算項Ｃが加算できるように、左に８ビ
ットシフトさせて加算される。

【００４１】演算器１２０の加算器１３０は、前述した
ように得られて、各々桁がシフトされた補正項Ｆ、各部
分積ｏｕｔ＿０〜ｏｕｔ＿７および積和演算項Ｃを加算
し、さらにその上位８ビットを演算結果として出力す
る。本実施の形態において、加算器１３０は、ｗａｌｌ
ａｃｅ＿ｔｒｅｅ型のア−キテクチャーの加算器であ
る。この、ｗａｌｌａｃｅ＿ｔｒｅｅ型ア−キテクチャ
ーの加算器は、その構成の一部を図４に示すように、１
ビットの加算器を順にツリ−状に配置した構成の加算器
である。

【００４２】レジスタ１４０は、演算器１２０行われた
演算結果を一旦記憶し、外部に出力するとともに、マル
チプレクサ１１０に再入力するためのレジスタである。
テクスチャマッピングを行ったデータに対してフォグ演
算を行う場合などに、このレジスタ１４０に記憶された
結果がマルチプレクサ１１０を介して演算器１２０に再
入力される。

【００４３】このような構成の演算装置１００におい
て、テクスチャマッピング、フォグ演算、および、ハイ
ライト演算などの３次元画像生成装置３のマッピング部
３５における処理が行われる。これらの処理について具
体的に説明する。なお、本実施の形態においては、テク
スチャマッピングの際は通常の乗算を行い、フォグ演算
の場合には線形補間演算を行い、ハイライト演算の際に
は積和演算を行うものとする。

【００４４】テクスチャマッピングを行う場合には、乗
算モードを示すモードコントロール信号がマルチプレク
サ１１０に入力される。これによりマルチプレクサ１１
０において、前述したように、演算器１２０における変
数ＡとしてテクスチャーマッピングデータＲｔが、変数
αとしてテクスチャが張り付けられる側の画像データＲ
ｆが、変数Ｂおよび変数Ｃとして０が各々選択され、演
算器１２０に入力される。その結果、演算器１２０で
は、Ｒｔ×Ｒｆの乗算が行われ、テクスチャマッピング
が行われる。

【００４５】フォグ演算を行う場合には、線形補間演算
モードを示すモードコントロール信号がマルチプレクサ
１１０に入力される。これによりマルチプレクサ１１０
において、演算器１２０における変数Ａとしてフォグ演
算される前のデータＲｒが、変数αとしてフォグ係数ｆ
が、変数ＢとしてフォグカラーＲｆｇが、変数Ｃとして
０が各々選択され、演算器１２０に入力される。その結
果、演算器１２０では、Ｒｒ×ｆ＋Ｒｆｇ×（１−ｆ）
の線形補間演算が行われ、各画素にフォグ効果が印加さ
れる。なおこの時、演算器１２０においては前述したよ
うな補正が行われているので、フォグ係数ｆが１．０
（０ｘＦＦ）の場合には、フォグカラーＲｆｇに全く影
響されないフォグ演算される前のデータが演算器１２０
より出力される。

【００４６】さらに、ハイライト演算を行う場合には、
積和演算モードを示すモードコントロール信号がマルチ
プレクサ１１０に入力される。これによりマルチプレク
サ１１０において、変数Ａとしてテクスチャマッピング
データＲｔが、変数αとして環境光Ｄが、変数Ｂとして
０が、変数Ｃとして特定の光源の光Ｅが各々選択され、
演算器１２０に入力される。その結果、演算器１２０で
は、Ｒｔ×Ｄ＋Ｅの積和演算が行われ、各画素のハイラ
イト効果が印加される。

【００４７】このように、本実施の形態の演算装置１０
０においては、演算器１２０において、Ａ×α＋Ｂ×
（１−α）を計算する際に、αが０ｘＦＦの時にはＡを
加算する補正を行っており、αが０ｘＦＦの時、すなわ
ち数学的には１．０の時の計算結果の誤差を無くすこと
ができる。またこの補正を行う際に、Ａ×α＋Ｂ×（１
−α）を展開したＡ×α＋Ｂ×￣α＋Ｂの＋Ｂの部分を
＋Ａに置き換えるようにして補正を行っているので、α
の値によってＡかＢかを選択するセレクタを追加するの
みでこの補正を行うことができる。

【００４８】またこの演算器１２０においては、Ａ×α
＋Ｂ×（１−α）＋Ｃの演算が行えるので、変数として
入力する値に応じて、補正乗算、積和演算、線形補間演
算などを全て行うことができる。また、その際に、演算
器１２０はｗａｌｌａｃｅ＿ｔｒｅｅ型ア−キテクチャ
ーの加算器により各部分積や補正項、積和演算項を加算
しているので、回路規模や遅延時間の増加を最小限にす
ることができる。たとえば集積回路上にこの演算器１２
０を構成する場合には、この回路の面積の増加を最小限
に抑え、ほぼ面積の増加なくしてこの演算器１２０の回
路を実現できる。

【００４９】またこれにより、この演算装置１００を適
用した３次元画像生成装置３においては、フォグ係数ｆ
が１．０（０ｘＦＦ）の場合には、フォグカラーＲｆｇ
に全く影響されないフォグ演算される前のデータが得ら
れ、適切な画像データが得られる。また、テクスチャマ
ッピング、フォグ演算、ハイライト演算などを、全てこ
の演算装置１００を用いて行うことができるので、たと
えば３次元画像生成装置３を集積回路上に構成する場合
には、効率よく回路を構成することができ、回路規模が
小さく高機能な３次元画像生成装置３を提供することが
できる。

【００５０】なお、本発明は本実施の形態に限られるも
のではなく、種々の改変が可能である。たとえば、前述
した演算装置１００の演算器１２０においては、補正項
Ｆとして、α＝０ｘＦＦ（α＝１．０）の場合にはＡ
を、それ以外の場合にはＢを選択するようにした。しか
し、α＝０ｘＦＦ（α＝１．０）の場合の補正項は、Ａ
にすることに限られるものではない。Ａ以上の値であれ
ば、適切に補正が行えるので、たとえば、Ａ＋Ｂを補正
項とするようにしてもよい。また、たとえば他の構成部
により生成されるＡ以上の値をとることが確かな任意の
値を用いて、α＝０ｘＦＦの場合の補正項としてよい。

【００５１】また、演算器１２０の加算器１３０は、ｗ
ａｌｌａｃｅ＿ｔｒｅｅ型アーキテクチャーの加算器と
したが、適切な演算結果が得られることのみを目的とす
るのであれば、この加算器の構成は任意でよい。たとえ
ば、アレイ型、キャリーセーブ型など、通常知られてい
る任意の加算器で構成してよい。ただし、遅延時間や回
路面積などを考慮すると、本実施の形態のようなｗａｌ
ｌａｃｅ＿ｔｒｅｅ型アーキテクチャーの加算器が有効
である。

【００５２】また、前述した演算器１２０においては、
８ビットの処理系を用いて説明したが、この変数などの
ビット幅は８ビットに限られるものではなく、１６ビッ
ト、３２ビットなどを初めとして、任意のビット幅でよ
い。また、本実施の形態においては、演算器１２０を３
次元画像生成装置３に適用した場合を例示したが、その
他の任意の装置に適用してよい。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
補間係数α＝１．０の場合においても適切に元のデータ
が得られるような演算を行うことができる線形補間演算
装置であって、積和演算をも高速に行うことができ、一
方で回路規模はほとんど増加せず集積回路化に適したよ
うな演算装置を提供することができる。また、たとえ
ば、テクスチャマッピング処理、フォグ演算、ハイライ
ト演算などの画像処理が高速に効率よく行え、さらには
集積回路化に適したような画像処理装置を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の３次元コンピュータグ
ラフィックスシステムの構成を示すブロック図である。

【図２】図１に示した３次元コンピュータグラフィック
スシステムのマッピング部内に設けられる、本発明に係
わる演算装置の構成を示すブロック図である。

【図３】図２に示した演算装置の演算器における演算方
法およびその構成を説明するための図である。

【図４】図３に示した演算器の加算器の構成を説明する
ための図である。

【図５】従来の乗算器の演算方法およびその構成を説明
するための図である。

【符号の説明】

１…３次元コンピュータグラフィックスシステム、２…
入力部、３…３次元画像生成装置、４…表示装置、３２
…ジオメトリ演算部、３３…パラメータ演算部、３４…
画素発生部、３５…マッピング部、３６…テクスチャメ
モリ、３７…メモリ制御部、３８…画像メモリ、３９…
ディスプレイ制御部、１００…演算装置、１１０…マル
チプレクサ、１２０…演算器、１３０…加算器、１４０
…レジスタ

Claims (14)

【特許請求の範囲】
1. 【請求項１】各々所定ビット幅の任意の値Ａ，Ｂと、所
   定のビット幅で０≦α≦１の値をとる係数αに対して、
   Ａ×α＋Ｂ×（１−α）の演算を行い、上位所定ビット
   を演算結果として得る演算装置であって、 α＝１の場合、加算値Ｆとして値Ａを選択し、α≠１の
   場合、前記加算値Ｆとして値Ｂを選択する加算値選択手
   段と、 前記選択された加算値Ｆに基づいて、Ａ×α＋Ｂ×￣α
   ＋Ｆ（ただし、￣αはαのビット反転を示す。）の演算
   を行う演算手段とを有する演算装置。
2. 【請求項２】前記演算手段は、 係数αの各ビットごとに、当該ビットが１の場合は値Ａ
   を選択し、当該ビットが０の場合は値Ｂを選択し、該選
   択された値を当該ビットに対応する位置にシフトさせて
   部分積を生成する部分積生成手段と、 前記選択された加算値Ｆおよび前記生成された前記αの
   ビット数分の部分積とを加算する加算手段とを有する請
   求項１記載の演算装置。
3. 【請求項３】前記加算手段は、１ビットの加算器をツリ
   ー状に構成したｗａｌｌａｃｅ＿ｔｒｅｅ型アーキテク
   チャーにより構成されることを特徴とする請求項２記載
   の演算装置。
4. 【請求項４】各々所定ビット幅の任意の値Ａ，Ｂ，Ｃ
   と、所定のビット幅で０≦α≦１の値をとる係数αに対
   して、Ａ×α＋Ｂ×（１−α）＋Ｃの演算を行い、上位
   所定ビットを演算結果として得る演算装置であって、 α＝１の場合、加算値Ｆとして値Ａを選択し、α≠１の
   場合、前記加算値Ｆとして値Ｂを選択する加算値選択手
   段と、 前記選択された加算値Ｆに基づいて、Ａ×α＋Ｂ×￣α
   ＋Ｆ＋Ｃ（ただし、￣αはαのビット反転を示す。）の
   演算を行う演算手段とを有する演算装置。
5. 【請求項５】前記演算手段は、 係数αの各ビットごとに、当該ビットが１の場合は値Ａ
   を選択し、当該ビットが０の場合は値Ｂを選択し、該選
   択された値を当該ビットに対応する位置にシフトさせて
   部分積を生成する部分積生成手段と、 前記選択された加算値Ｆ、前記生成された前記αのビッ
   ト数分の部分積および前記Ｃとを加算する加算手段とを
   有する請求項４記載の演算装置。
6. 【請求項６】前記各手段は、集積回路上に構成されるこ
   とを特徴とする請求項５記載の演算装置。
7. 【請求項７】各々所定ビット幅の任意の値Ａ，Ｂと、所
   定のビット幅で０≦α≦１の値をとる係数αに対して、
   Ａ×α＋Ｂ×（１−α）の演算を行い、上位所定ビット
   を演算結果として得る演算装置であって、α＝１の場
   合、加算値Ｆとして値Ａを選択し、α≠１の場合、前記
   加算値Ｆとして値Ｂを選択する加算値選択手段と、前記
   選択された加算値Ｆに基づいて、Ａ×α＋Ｂ×￣α＋Ｆ
   （ただし、￣αはαのビット反転を示す。）の演算を行
   う演算手段とを有する演算装置と、 所定の第１のモードの時に、前記演算装置に対して、前
   記値Ａとしてテクスチャマッピングデータを、前記係数
   αとしてテクスチャが張り付けられる側の画像データ
   を、前記値Ｂとして０を、各々入力する入力制御手段と
   を有する画像処理装置。
8. 【請求項８】前記入力制御手段は、所定の第２のモード
   の時に、前記演算装置に対して、前記値Ａとして画素デ
   ータを、係数αとしてフォグ係数を、前記値Ｂとしてフ
   ォグカラーを、各々入力する請求項７記載の画像処理装
   置。
9. 【請求項９】前記演算手段は、 係数αの各ビットごとに、当該ビットが１の場合は値Ａ
   を選択し、当該ビットが０の場合は値Ｂを選択し、該選
   択された値を当該ビットに対応する位置にシフトさせて
   部分積を生成する部分積生成手段と、 前記選択された加算値Ｆおよび前記生成された前記αの
   ビット数分の部分積とを加算する加算手段とを有する請
   求項８記載の画像処理装置。
10. 【請求項１０】各々所定ビット幅の任意の値Ａ，Ｂおよ
    びＣと、所定のビット幅で０≦α≦１の値をとる係数α
    に対して、Ａ×α＋Ｂ×（１−α）＋Ｃの演算を行い、
    上位所定ビットを演算結果として得る演算装置であっ
    て、α＝１の場合、加算値Ｆとして値Ａを選択し、α≠
    １の場合、前記加算値Ｆとして値Ｂを選択する加算値選
    択手段と、前記選択された加算値Ｆに基づいて、Ａ×α
    ＋Ｂ×￣α＋Ｆ＋Ｃ（ただし、￣αはαのビット反転を
    示す。）の演算を行う演算手段とを有する演算装置と、 所定の第１のモードの時に、前記演算装置に対して、前
    記値Ａとしてテクスチャマッピングデータを、前記係数
    αとしてテクスチャが張り付けられる側の画像データ
    を、前記値Ｂおよび値Ｃとして０を、各々入力する入力
    制御手段とを有する画像処理装置。
11. 【請求項１１】前記入力制御手段は、所定の第２のモー
    ドの時に、前記演算装置に対して、前記値Ａとして画素
    データを、係数αとしてフォグ係数を、前記値Ｂとして
    フォグカラーを、前記値Ｃとして０を、各々入力する請
    求項１０記載の画像処理装置。
12. 【請求項１２】前記入力制御手段は、所定の第３のモー
    ドの時に、前記演算装置に対して、前記値Ａとしてテク
    スチャマッピングデータを、前記係数αとして環境光を
    示す値を、前記値Ｂとして０を、前記値Ｃとして特定の
    光源の光を示す値を、各々入力する請求項１１記載の画
    像処理装置。
13. 【請求項１３】前記演算手段は、 係数αの各ビットごとに、当該ビットが１の場合は値Ａ
    を選択し、当該ビットが０の場合は値Ｂを選択し、該選
    択された値を当該ビットに対応する位置にシフトさせて
    部分積を生成する部分積生成手段と、 前記選択された加算値Ｆ、前記生成された前記係数αの
    ビット数分の部分積および前記Ｃとを加算する加算手段
    とを有する請求項１２記載の画像処理装置。
14. 【請求項１４】前記各手段は、集積回路上に構成される
    ことを特徴とする請求項１３記載の画像処理装置。