JPH11213655A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11213655A JPH11213655A JP10019652A JP1965298A JPH11213655A JP H11213655 A JPH11213655 A JP H11213655A JP 10019652 A JP10019652 A JP 10019652A JP 1965298 A JP1965298 A JP 1965298A JP H11213655 A JPH11213655 A JP H11213655A
- Authority
- JP
- Japan
- Prior art keywords
- memory core
- clock signal
- memory
- core
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 この発明は、小型な構成で汎用性の高い複数
の異なるクロック信号を使用できる半導体記憶装置を提
供することを課題とする。 【解決手段】 この発明は、第１及び第２のクロック信
号をそれぞれ対応する第１又は第２のメモリコア１、２
に与え、あるいは第３のクロック信号を第１及び第２の
メモリコア１、２に共通に与えるクロック信号入力回路
４を設けて構成される。
の異なるクロック信号を使用できる半導体記憶装置を提
供することを課題とする。 【解決手段】 この発明は、第１及び第２のクロック信
号をそれぞれ対応する第１又は第２のメモリコア１、２
に与え、あるいは第３のクロック信号を第１及び第２の
メモリコア１、２に共通に与えるクロック信号入力回路
４を設けて構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、２種類以上のそ
れぞれ独立したクロック信号が使用可能な半導体記憶装
置に関する。
れぞれ独立したクロック信号が使用可能な半導体記憶装
置に関する。
【０００２】
【従来の技術】従来、クロック信号に同期して動作する
記憶装置を含む１つのシステムにおいて２種類以上のそ
れぞれ異なるクロック信号が要される場合に、それぞれ
のクロック信号に対応して記憶装置が設けられていた。
例えば１チップのシステムにおいて１０ＭHzのクロック
信号と３０ＭHzのクロック信号の２つのクロック信号が
要される場合は、図４に示すように１０ＭHzのクロック
信号Ａで動作する例えばＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ）のメモリコア１０１ならびに
メモリコア１０１のバイアス回路、昇圧回路等のＤＣ系
のＤＣ回路１０２と、３０ＭHzのクロック信号Ｂで動作
する例えばＤＲＡＭのメモリコア１０３ならびにメモリ
コア１０２のバイアス回路、昇圧回路等のＤＣ系のＤＣ
回路１０２がそれぞれ独立して設けられていた。このよ
うな場合には、本来共有できるＤＣ回路１０２がそれぞ
れのメモリコア１０１，１０３毎に用意されていた。こ
のため、チップ面積が大きくなっていた。
記憶装置を含む１つのシステムにおいて２種類以上のそ
れぞれ異なるクロック信号が要される場合に、それぞれ
のクロック信号に対応して記憶装置が設けられていた。
例えば１チップのシステムにおいて１０ＭHzのクロック
信号と３０ＭHzのクロック信号の２つのクロック信号が
要される場合は、図４に示すように１０ＭHzのクロック
信号Ａで動作する例えばＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ）のメモリコア１０１ならびに
メモリコア１０１のバイアス回路、昇圧回路等のＤＣ系
のＤＣ回路１０２と、３０ＭHzのクロック信号Ｂで動作
する例えばＤＲＡＭのメモリコア１０３ならびにメモリ
コア１０２のバイアス回路、昇圧回路等のＤＣ系のＤＣ
回路１０２がそれぞれ独立して設けられていた。このよ
うな場合には、本来共有できるＤＣ回路１０２がそれぞ
れのメモリコア１０１，１０３毎に用意されていた。こ
のため、チップ面積が大きくなっていた。
【０００３】一方、それぞれのメモリがそれぞれ別のチ
ップに形成されてそれぞれパッケージ化されている場合
には、例えば図５に示すようにそれぞれ独立してパッケ
ージ化された、１０ＭHzで動作する４Ｍ（メガ）ビット
の記憶装置１０４と３０ＭHzで動作する４Ｍ（メガ）ビ
ットの記憶装置１０５の２つの記憶装置が必要になって
いた。このため、プリント基板に上記記憶装置を搭載す
る場合は、記憶容量にかかわらず使用するクロック信号
の数の記憶装置が必要となり、プリント基板が大型化
し、また冗長な記憶容量が増えていた。
ップに形成されてそれぞれパッケージ化されている場合
には、例えば図５に示すようにそれぞれ独立してパッケ
ージ化された、１０ＭHzで動作する４Ｍ（メガ）ビット
の記憶装置１０４と３０ＭHzで動作する４Ｍ（メガ）ビ
ットの記憶装置１０５の２つの記憶装置が必要になって
いた。このため、プリント基板に上記記憶装置を搭載す
る場合は、記憶容量にかかわらず使用するクロック信号
の数の記憶装置が必要となり、プリント基板が大型化
し、また冗長な記憶容量が増えていた。
【０００４】
【発明が解決しようとする課題】以上説明したように、
２種類以上のクロック信号を要するシステムに記憶装置
が組み込まれる場合に、それぞれのクロック信号に対応
して記憶装置がそれぞれのクロック信号毎に個別に設け
られていたため、構成が大型化するといった不具合を招
いていた。
２種類以上のクロック信号を要するシステムに記憶装置
が組み込まれる場合に、それぞれのクロック信号に対応
して記憶装置がそれぞれのクロック信号毎に個別に設け
られていたため、構成が大型化するといった不具合を招
いていた。
【０００５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、小型な構成で
汎用性の高い複数の異なるクロック信号を使用できる半
導体記憶装置を提供することにある。
たものであり、その目的とするところは、小型な構成で
汎用性の高い複数の異なるクロック信号を使用できる半
導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、第１の最大動作周波数以下
の第１のクロック信号に同期して動作する第１のメモリ
コアと、第２の最大動作周波数以下の第２のクロック信
号に同期して動作する第２のメモリコアと、第１のクロ
ック信号ならびに第２のクロック信号を受けて、第１の
クロック信号を第１のメモリコアに第２のクロック信号
を第２のメモリコアにそれぞれ独立して入力し、あるい
は第１のメモリコア及び第２のメモリコアが共に動作し
得る動作周波数の第３のクロック信号を受けて、第３の
クロック信号を第１のメモリコアならびに第２のメモリ
コアに共通に入力するクロック信号入力回路を有するこ
とを特徴とする。
に、請求項１記載の発明は、第１の最大動作周波数以下
の第１のクロック信号に同期して動作する第１のメモリ
コアと、第２の最大動作周波数以下の第２のクロック信
号に同期して動作する第２のメモリコアと、第１のクロ
ック信号ならびに第２のクロック信号を受けて、第１の
クロック信号を第１のメモリコアに第２のクロック信号
を第２のメモリコアにそれぞれ独立して入力し、あるい
は第１のメモリコア及び第２のメモリコアが共に動作し
得る動作周波数の第３のクロック信号を受けて、第３の
クロック信号を第１のメモリコアならびに第２のメモリ
コアに共通に入力するクロック信号入力回路を有するこ
とを特徴とする。
【０００７】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記第１のメモリコアに与えら
れる第１のアドレス信号と第２のアドレス信号を受け
て、選択制御信号に基づいて第１のアドレス信号又は第
２のアドレス信号を選択的に前記第２のメモリコアに与
えるアドレス信号選択回路を有することを特徴とする。
導体記憶装置において、前記第１のメモリコアに与えら
れる第１のアドレス信号と第２のアドレス信号を受け
て、選択制御信号に基づいて第１のアドレス信号又は第
２のアドレス信号を選択的に前記第２のメモリコアに与
えるアドレス信号選択回路を有することを特徴とする。
【０００８】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置において、前記第１のメモリコアな
らびに前記第２のメモリコアは、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）からなることを特徴
とする。
載の半導体記憶装置において、前記第１のメモリコアな
らびに前記第２のメモリコアは、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）からなることを特徴
とする。
【０００９】請求項４記載の発明は、請求項１，２又は
３記載の半導体記憶装置において、前記第１のメモリコ
ア、前記第２のメモリコアならびに前記クロック信号入
力回路あるいは前記第１のメモリコア、前記第２のメモ
リコア、前記クロック信号入力回路ならびに前記アドレ
ス信号選択回路は、１チップ化されてなることを特徴と
する。
３記載の半導体記憶装置において、前記第１のメモリコ
ア、前記第２のメモリコアならびに前記クロック信号入
力回路あるいは前記第１のメモリコア、前記第２のメモ
リコア、前記クロック信号入力回路ならびに前記アドレ
ス信号選択回路は、１チップ化されてなることを特徴と
する。
【００１０】請求項５記載の発明は、請求項１，２，３
又は４記載の半導体記憶装置において、前記第１のメモ
リコアならびに前記第２のメモリコアは、ＡＳＩＣ（特
定用途向ＬＳＩ）のマクロとして形成されてなることを
特徴とする。
又は４記載の半導体記憶装置において、前記第１のメモ
リコアならびに前記第２のメモリコアは、ＡＳＩＣ（特
定用途向ＬＳＩ）のマクロとして形成されてなることを
特徴とする。
【００１１】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１２】図１は請求項１記載の発明の一実施形態に
係わる半導体記憶装置の構成を示す図である。
係わる半導体記憶装置の構成を示す図である。
【００１３】図１において、半導体記憶装置は、第１の
最大動作周波数例えば１０ＭHz以下の第１のクロック信
号に同期して動作する第１のメモリコア１と、第２の最
大動作周波数例えば３０ＭHz以下の第２のクロック信号
に同期して動作する第２のメモリコア２と、第１のメモ
リコア１及び第２のメモリコア２に共通したバイアス回
路や昇圧回路等のＤＣ系のＤＣ回路３と、第１のメモリ
コア１ならびに第２のメモリコア２にクロック信号を供
給するクロック信号入力回路４を備えて構成される。
最大動作周波数例えば１０ＭHz以下の第１のクロック信
号に同期して動作する第１のメモリコア１と、第２の最
大動作周波数例えば３０ＭHz以下の第２のクロック信号
に同期して動作する第２のメモリコア２と、第１のメモ
リコア１及び第２のメモリコア２に共通したバイアス回
路や昇圧回路等のＤＣ系のＤＣ回路３と、第１のメモリ
コア１ならびに第２のメモリコア２にクロック信号を供
給するクロック信号入力回路４を備えて構成される。
【００１４】クロック信号入力回路４は、第１のメモリ
コア１ならびに第２のメモリコア２に共通して与えられ
る第３のクロック信号又は制御信号を受けるバッファ回
路５と、第１のクロック信号又は制御信号とバッファ回
路５の出力信号を受けて第１のメモリコア１に出力信号
を与える論理積（ＡＮＤ）ゲート６と、第２のクロック
信号又は制御信号とバッファ回路５の出力信号を受けて
第２のメモリコア２に出力信号を与えるＡＮＤゲート７
を備えて構成される。
コア１ならびに第２のメモリコア２に共通して与えられ
る第３のクロック信号又は制御信号を受けるバッファ回
路５と、第１のクロック信号又は制御信号とバッファ回
路５の出力信号を受けて第１のメモリコア１に出力信号
を与える論理積（ＡＮＤ）ゲート６と、第２のクロック
信号又は制御信号とバッファ回路５の出力信号を受けて
第２のメモリコア２に出力信号を与えるＡＮＤゲート７
を備えて構成される。
【００１５】このような構成において、例えば１０ＭHz
の第１のクロック信号をＡＮＤゲート６に与え、例えば
３０ＭHzの第２のクロック信号をＡＮＤゲート７に与
え、ハイレベルの制御信号をバッファ回路５に与えた場
合は、第１のメモリコア１は第１のクロック信号に同期
して動作し、第２のメモリコア２は第２のクロック信号
に同期して動作する。すなわち、それぞれ動作周波数の
異なるクロック信号で動作する２つの記憶装置として機
能させることができる。一方、ハイレベルの制御信号を
ＡＮＤゲート６，７に与え、第１のメモリコア１と第２
のメモリコア２が共に動作可能な例えば１０ＭHzの第３
のクロック信号をバッファ回路５に与えると、第１のメ
モリコア１と第２のメモリコア２が共通の第３のクロッ
ク信号に同期して動作する。すなわち、第１のメモリコ
ア１と第２のメモリコア２の記憶容量が例えば同一とす
ると、上述した場合に比べて１つのクロック信号で動作
する２倍の記憶容量を有する記憶装置として機能させる
ことができる。
の第１のクロック信号をＡＮＤゲート６に与え、例えば
３０ＭHzの第２のクロック信号をＡＮＤゲート７に与
え、ハイレベルの制御信号をバッファ回路５に与えた場
合は、第１のメモリコア１は第１のクロック信号に同期
して動作し、第２のメモリコア２は第２のクロック信号
に同期して動作する。すなわち、それぞれ動作周波数の
異なるクロック信号で動作する２つの記憶装置として機
能させることができる。一方、ハイレベルの制御信号を
ＡＮＤゲート６，７に与え、第１のメモリコア１と第２
のメモリコア２が共に動作可能な例えば１０ＭHzの第３
のクロック信号をバッファ回路５に与えると、第１のメ
モリコア１と第２のメモリコア２が共通の第３のクロッ
ク信号に同期して動作する。すなわち、第１のメモリコ
ア１と第２のメモリコア２の記憶容量が例えば同一とす
ると、上述した場合に比べて１つのクロック信号で動作
する２倍の記憶容量を有する記憶装置として機能させる
ことができる。
【００１６】また、同一周波数で位相の異なる例えば１
０ＭHzのクロック信号を第１のクロック信号ならびに第
２のクロック信号とし、ハイレベルの制御信号をバッフ
ァ回路５に与えると、両クロック信号の位相差に応じて
第１のメモリコア１と第２のメモリコア２をインターリ
ーブして使用することが可能となる。このように、第１
のメモリコア１と第２のメモリコア２をインターリーブ
して使用する場合には、第１のメモリコア１と第２のメ
モリコア２の最大動作周波数を同一にするようにしても
よい。
０ＭHzのクロック信号を第１のクロック信号ならびに第
２のクロック信号とし、ハイレベルの制御信号をバッフ
ァ回路５に与えると、両クロック信号の位相差に応じて
第１のメモリコア１と第２のメモリコア２をインターリ
ーブして使用することが可能となる。このように、第１
のメモリコア１と第２のメモリコア２をインターリーブ
して使用する場合には、第１のメモリコア１と第２のメ
モリコア２の最大動作周波数を同一にするようにしても
よい。
【００１７】このような記憶装置８をパッケージ化する
と第２図に示すようになり、第１のメモリコア１及び第
２のメモリコア２の記憶容量をそれぞれ４Ｍ（メガ）ビ
ットとすると、図５に示す従来例に比べて図２に示す１
つの記憶装置を、最大動作周波数が１０ＭHzで４Ｍビッ
トの記憶容量の記憶装置と最大動作周波数が３０ＭHzで
４Ｍビットの記憶容量の記憶装置の２つの記憶装置とし
て機能させ、あるいは最大動作周波数が１０ＭHzで８Ｍ
ビットの記憶容量の単一の記憶装置として機能させるこ
とができる。
と第２図に示すようになり、第１のメモリコア１及び第
２のメモリコア２の記憶容量をそれぞれ４Ｍ（メガ）ビ
ットとすると、図５に示す従来例に比べて図２に示す１
つの記憶装置を、最大動作周波数が１０ＭHzで４Ｍビッ
トの記憶容量の記憶装置と最大動作周波数が３０ＭHzで
４Ｍビットの記憶容量の記憶装置の２つの記憶装置とし
て機能させ、あるいは最大動作周波数が１０ＭHzで８Ｍ
ビットの記憶容量の単一の記憶装置として機能させるこ
とができる。
【００１８】図３は請求項２記載の発明の一実施形態に
係わる半導体記憶装置の構成を示す図である。
係わる半導体記憶装置の構成を示す図である。
【００１９】図３に示す実施形態の特徴とするところ
は、図１に示す実施形態に比べて、図１に示す実施形態
に加えて、前記第１のメモリコア１に対応するＤＲＡＭ
ブロックＡ９と前記第２のメモリコア２に対応するＤＲ
ＡＭブロックＢ１０に対して、アドレスバスＡからＤＲ
ＡＭブロックＡ９に与えられる第１のアドレス信号とア
ドレスバスＢから与えられる第２のアドレス信号を受け
て、選択制御信号に基づいて第１のアドレス信号又は第
２のアドレス信号を選択的にＤＲＡＭブロックＢ１０に
与えるアドレス信号選択回路となるマルチプレクサ（Ｍ
ＵＸ）１１を設けるようにしたことにある。
は、図１に示す実施形態に比べて、図１に示す実施形態
に加えて、前記第１のメモリコア１に対応するＤＲＡＭ
ブロックＡ９と前記第２のメモリコア２に対応するＤＲ
ＡＭブロックＢ１０に対して、アドレスバスＡからＤＲ
ＡＭブロックＡ９に与えられる第１のアドレス信号とア
ドレスバスＢから与えられる第２のアドレス信号を受け
て、選択制御信号に基づいて第１のアドレス信号又は第
２のアドレス信号を選択的にＤＲＡＭブロックＢ１０に
与えるアドレス信号選択回路となるマルチプレクサ（Ｍ
ＵＸ）１１を設けるようにしたことにある。
【００２０】このような実施形態にあっては、単一のク
ロック信号によりＤＲＡＭブロックＡ，Ｂを動作させる
場合は、アドレスバスＡの第１のアドレス信号がＤＲＡ
ＭブロックＡ，Ｂの双方に供給され、それぞれ異なるク
ロック信号によりＤＲＡＭブロックＡ，Ｂを動作させる
場合には、アドレスバスＡの第１のアドレス信号がＤＲ
ＡＭブロックＡに供給され、アドレスバスＢの第２のア
ドレス信号がマルチプレクサ１１により選択されてＤＲ
ＡＭブロックＢに供給され、クロック信号に応じてそれ
ぞれのＤＲＡＭブッロクのアクセス領域を制御すること
ができる。
ロック信号によりＤＲＡＭブロックＡ，Ｂを動作させる
場合は、アドレスバスＡの第１のアドレス信号がＤＲＡ
ＭブロックＡ，Ｂの双方に供給され、それぞれ異なるク
ロック信号によりＤＲＡＭブロックＡ，Ｂを動作させる
場合には、アドレスバスＡの第１のアドレス信号がＤＲ
ＡＭブロックＡに供給され、アドレスバスＢの第２のア
ドレス信号がマルチプレクサ１１により選択されてＤＲ
ＡＭブロックＢに供給され、クロック信号に応じてそれ
ぞれのＤＲＡＭブッロクのアクセス領域を制御すること
ができる。
【００２１】なお、上記それぞれの実施形態において、
メモリの種類はＤＲＡＭに限ることはなく、同期型のメ
モリであればどのようなメモリであっても本発明を適用
して同様の効果を得ることができる。
メモリの種類はＤＲＡＭに限ることはなく、同期型のメ
モリであればどのようなメモリであっても本発明を適用
して同様の効果を得ることができる。
【００２２】このように、上記のそれぞれの実施形態に
あっては、従来２種類のクロック信号が独立して使用さ
れるシステムであっても記憶装置を１チップで構成で
き、それぞれのメモリコアのＤＣ回路を共有化でき、チ
ップ面積を縮小することができる。また、バスピンの共
用等によりピン数が削減され、消費電力や実装基板の面
積の削減を図ることができる。さらに、単一又は複数の
クロック信号で動作させることが可能となるため、１チ
ップとしての記憶装置の汎用性を高めることができる。
一方、この実施形態の記憶装置をＡＳＩＣ（特定用途向
けＬＳＩ）のライブラリのマクロとして使用する場合に
は、１つのマクロで複数のクロック信号を扱えるため、
共有化できるＤＣ回路が多くなり、チップサイズの縮小
を図ることができ、かつマクロとしての汎用性を高める
ことができる。
あっては、従来２種類のクロック信号が独立して使用さ
れるシステムであっても記憶装置を１チップで構成で
き、それぞれのメモリコアのＤＣ回路を共有化でき、チ
ップ面積を縮小することができる。また、バスピンの共
用等によりピン数が削減され、消費電力や実装基板の面
積の削減を図ることができる。さらに、単一又は複数の
クロック信号で動作させることが可能となるため、１チ
ップとしての記憶装置の汎用性を高めることができる。
一方、この実施形態の記憶装置をＡＳＩＣ（特定用途向
けＬＳＩ）のライブラリのマクロとして使用する場合に
は、１つのマクロで複数のクロック信号を扱えるため、
共有化できるＤＣ回路が多くなり、チップサイズの縮小
を図ることができ、かつマクロとしての汎用性を高める
ことができる。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、異なるクロック信号をそれぞれ対応するメモリコア
に与え、あるいは共通のクロック信号をそれぞれのメモ
リコアに共通に与えるクロック信号入力回路を設けるよ
うにしたので、それぞれのメモリコアのＤＣ回路を共有
化でき、かつ１つの記憶装置を単一のクロック信号で動
作するメモリ又はそれぞれ異なるクロック信号で動作す
る複数のメモリとして機能させることができる。これに
より、小型な構成で汎用性の高い複数の異なるクロック
信号を使用できる半導体記憶装置を提供することができ
る。
ば、異なるクロック信号をそれぞれ対応するメモリコア
に与え、あるいは共通のクロック信号をそれぞれのメモ
リコアに共通に与えるクロック信号入力回路を設けるよ
うにしたので、それぞれのメモリコアのＤＣ回路を共有
化でき、かつ１つの記憶装置を単一のクロック信号で動
作するメモリ又はそれぞれ異なるクロック信号で動作す
る複数のメモリとして機能させることができる。これに
より、小型な構成で汎用性の高い複数の異なるクロック
信号を使用できる半導体記憶装置を提供することができ
る。
【図１】請求項１記載の発明の一実施形態に係わる半導
体記憶装置の構成を示す図である。
体記憶装置の構成を示す図である。
【図２】請求項１記載の発明の他の実施形態に係わる半
導体記憶装置の構成を示す図である。
導体記憶装置の構成を示す図である。
【図３】請求項２記載の発明の一実施形態に係わる半導
体記憶装置の構成を示す図である。
体記憶装置の構成を示す図である。
【図４】従来の半導体記憶装置の構成を示す図である。
【図５】従来の他の半導体記憶装置の構成を示す図であ
る。
る。
１ 第１のメモリコア ２ 第２のメモリコア ３ ＤＣ回路 ４ クロック信号入力回路 ５ バッファ回路 ６，７ ＡＮＤゲート ８ 記憶装置 ９ ＤＲＡＭブロックＡ １０ ＤＲＡＭブロックＢ １１ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３５４Ｃ ３６２Ｓ
Claims (5)
- 【請求項１】 第１の最大動作周波数以下の第１のクロ
ック信号に同期して動作する第１のメモリコアと、 第２の最大動作周波数以下の第２のクロック信号に同期
して動作する第２のメモリコアと、 第１のクロック信号ならびに第２のクロック信号を受け
て、第１のクロック信号を第１のメモリコアに第２のク
ロック信号を第２のメモリコアにそれぞれ独立して入力
し、あるいは第１のメモリコア及び第２のメモリコアが
共に動作し得る動作周波数の第３のクロック信号を受け
て、第３のクロック信号を第１のメモリコアならびに第
２のメモリコアに共通に入力するクロック信号入力回路
を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のメモリコアに与えられる第１
のアドレス信号と第２のアドレス信号を受けて、選択制
御信号に基づいて第１のアドレス信号又は第２のアドレ
ス信号を選択的に前記第２のメモリコアに与えるアドレ
ス信号選択回路を有することを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 前記第１のメモリコアならびに前記第２
のメモリコアは、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）からなることを特徴とする請求項１
又は２記載の半導体記憶装置。 - 【請求項４】 前記第１のメモリコア、前記第２のメモ
リコアならびに前記クロック信号入力回路、あるいは前
記第１のメモリコア、前記第２のメモリコア、前記クロ
ック信号入力回路ならびに前記アドレス信号選択回路
は、１チップ化されてなることを特徴とする請求項１，
２又は３記載の半導体記憶装置。 - 【請求項５】 前記第１のメモリコアならびに前記第２
のメモリコアは、ＡＳＩＣ（特定用途向ＬＳＩ）のマク
ロとして形成されてなることを特徴とする請求項１，
２，３又は４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019652A JPH11213655A (ja) | 1998-01-30 | 1998-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019652A JPH11213655A (ja) | 1998-01-30 | 1998-01-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11213655A true JPH11213655A (ja) | 1999-08-06 |
Family
ID=12005191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10019652A Pending JPH11213655A (ja) | 1998-01-30 | 1998-01-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11213655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016066402A (ja) * | 2015-12-25 | 2016-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1998
- 1998-01-30 JP JP10019652A patent/JPH11213655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016066402A (ja) * | 2015-12-25 | 2016-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4315552B2 (ja) | 半導体集積回路装置 | |
| JP4018159B2 (ja) | 半導体集積回路 | |
| JP2697634B2 (ja) | 同期型半導体記憶装置 | |
| US8027203B2 (en) | Pipe latch circuit of multi-bit prefetch-type semiconductor memory device with improved structure | |
| US6687181B2 (en) | Semiconductor memory device with less data transfer delay time | |
| DE19844703A1 (de) | Integrierte Halbleiterschaltungsvorrichtung | |
| JPH0524590B2 (ja) | ||
| JP3857753B2 (ja) | 半導体メモリ装置 | |
| JP4313488B2 (ja) | 半導体装置 | |
| JP3725270B2 (ja) | 半導体装置 | |
| JPH0454909B2 (ja) | ||
| KR100396885B1 (ko) | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 | |
| US20030140289A1 (en) | Dual port RAM | |
| JPH11213655A (ja) | 半導体記憶装置 | |
| JPH0696599A (ja) | 半導体集積回路 | |
| US6278641B1 (en) | Method and apparatus capable of programmably delaying clock of DRAM | |
| JP3832699B2 (ja) | 半導体メモリ装置 | |
| US6376869B1 (en) | Semiconductor device | |
| US20040066701A1 (en) | Method and apparatus for operating a semiconductor memory at double data transfer rate | |
| US7729198B2 (en) | Synchronous memory circuit | |
| US6363032B2 (en) | Programmable counter circuit for generating a sequential/interleave address sequence | |
| JP2712185B2 (ja) | 拡張バス方式 | |
| JP3642420B2 (ja) | 半導体装置 | |
| JPS581917Y2 (ja) | 複数記憶回路の位相同期回路 | |
| JP3311227B2 (ja) | メモリアドレス出力回路 |