JPH11213690A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 スペアワード線に置換されたワード線がフロ
ーティング状態になり、スペアワード線とワード線とが
同時に選択されるマルチセレクションが起こらないＳＲ
ＡＭを提供する。 【解決手段】 ワード線ＷＬ１〜ＷＬｍの各々の終端と
接地ノード２５との間にＮチャネルＭＯＳトランジスタ
Ｑ１〜Ｑｍを接続する。これらトランジスタＱ１〜Ｑｍ
のゲートには、スペア行デコーダ１３を活性化するため
のスペアイネーブル信号ＮＥＤを共通に与え、スペアワ
ード線ＳＷＬ１〜ＳＷＬｐが選択されるとき、すべての
ワード線ＷＬ１〜ＷＬｍを接地電位にプルダウンするよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、スペアワード線と置換された通
常ワード線の電位をプルダウンするための回路を備えた
半導体記憶装置に関する。

【０００２】

【従来の技術】ＳＲＡＭ（スタティックランダムアクセ
スメモリ）、ＤＲＡＭ（ダイナミックランダムアクセス
メモリ）などの半導体記憶装置においては、製造歩留ま
りを向上させるために、メモリセルアレイの一部に欠陥
が発生した場合に、その欠陥部分をスペアメモリセル、
スペアワード線またはスペアビット線対などで置換する
冗長回路技術が採用されている。

【０００３】たとえばワード線の途中部分が断線した
り、あるいは途中部分の抵抗値が異常に大きくなったり
した場合、そのワード線およびそのワード線に接続され
たメモリセルはそれぞれスペアワード線およびそのスペ
アワード線に接続されたスペアメモリセルと置換され
る。

【０００４】一般にワード線は非選択時にＬ（論理ロ
ー）レベルになるが、上記のようにワード線がスペアワ
ード線に置換されると、次のような問題が生じる。すな
わち、スペアワード線に置換されたワード線のうち、断
線箇所よりも行デコーダに近い部分はＬレベルに固定さ
れるが、行デコーダから遠い部分はフローティング状態
になる。このような状態で、隣接するワード線が選択さ
れ、Ｈ（論理ハイ）レベルになると、それらワード線間
の容量結合によりそのフローティング状態のワード線に
電荷が充電され、フローティング状態のワード線の電位
が上昇する。このようにフローティング状態のワード線
の電位が一旦上昇すると、フローティングであるために
Ｌレベルに下降し難く、その結果、スペアワード線と通
常ワード線とが同時に選択されるというマルチセレクシ
ョンと呼ばれる誤動作を生じる場合がある。

【０００５】図５は、このような問題を解消した従来の
ＳＲＡＭの構成を示すブロック図である。図５に示され
るように、ワード線ＷＬ１〜ＷＬｍと、ビット線対ＢＬ
１，／ＢＬ１〜ＢＬｎ，／ＢＬｎと、メモリセル１と、
行デコーダ２とを備えたＳＲＡＭにおいて、ワード線Ｗ
Ｌ１〜ＷＬｍの終端にそれぞれ高抵抗３が接続されてい
る。

【０００６】仮にワード線ＷＬ２がその途中部分４で断
線しているとすると、このワード線ＷＬ２はスペアワー
ド線（図示せず）と置換される。行デコーダ２がワード
線ＷＬ２を選択することはないので、このワード線ＷＬ
２のうち行デコーダ２に近い部分は常にＬレベルに固定
される。一方、ワード線ＷＬ２のうち途中部分４よりも
行デコーダ２から遠い部分は高抵抗３によってＬレベル
にプルダウンされる。

【０００７】

【発明が解決しようとする課題】しかしながら、ワード
線ＷＬ２と隣接するワード線ＷＬ１，ＷＬ３との間には
寄生容量５が存在するため、隣接するワード線ＷＬ１ま
たはＷＬ３が選択され、Ｈレベルになると、容量結合に
よりワード線ＷＬ２のうち途中部分４よりも行デコーダ
２から遠い部分に電荷が充電され、その部分の電位が上
昇する。高抵抗３の値は非常に高く設定されるため、こ
の電荷はなかなか放電されない。その結果、上述したマ
ルチセレクションの問題が完全には解消されていない。

【０００８】なお、特開昭６３−２１４９９７号公報に
は、非選択ワード線がフローティング状態になるのを防
止するために、非選択時にワード線の電位をプルダウン
するためのトランジスタを備えた半導体記憶装置が開示
されている。しかしながら、このトランジスタはスペア
ワード線に置換されたワード線の電位をプルダウンする
ものではない。

【０００９】また、本出願人は、本願に先行する特願平
８−１９８２０４号（平成８年７月２６日出願）におい
て、スペアワード線と置換されたワード線がフローティ
ング状態になるのを防止するために、ワード線の電位を
クランプするための回路を備えた種々の半導体記憶装置
を提案している。ここでは、行アドレスストローブ信号
に応答してワード線の電位をクランプする回路も提案さ
れているが、スペア行デコーダを活性化しかつ通常の行
デコーダを不活性化するためのスペアイネーブル信号に
応答してワード線の電位をクランプする回路は提案され
ていない。

【００１０】それゆえに、この発明の目的は、スペアワ
ード線に置換された通常ワード線がフローティング状態
になるのを防止した半導体記憶装置を提供することであ
る。

【００１１】この発明のもう１つの目的は、通常ワード
線がスペアワード線と置換された場合でもマルチセレク
ションと呼ばれる誤動作が起こらない半導体記憶装置を
提供することである。

【００１２】この発明のさらにもう１つの目的は、通常
ワード線の電位を固定する簡単な回路を備えた半導体記
憶装置を提供することである。

【００１３】

【課題を解決するための手段】この発明に従うと、半導
体記憶装置は、複数の通常ワード線と、スペアワード線
と、複数のビット線対と、複数の通常メモリセルと、複
数のスペアメモリセルと、通常行デコーダと、スペア行
デコーダと、プログラム回路と、複数のスイッチング素
子とを備える。スペアワード線は、複数の通常ワード線
と並んで配置される。複数のビット線対は、複数の通常
ワード線およびスペアワード線と交差して配置される。
複数の通常メモリセルは、複数の通常ワード線と複数の
ビット線対との交点に配置される。複数のスペアメモリ
セルは、スペアワード線と複数のビット線対との交点に
配置される。通常行デコーダは、複数の通常ワード線の
一端に接続され、行アドレス信号に応答して複数の通常
ワード線を選択的に活性化する。スペア行デコーダは、
スペアワード線を活性化する。プログラム回路は、複数
の通常ワード線のうち不良の通常ワード線に対応するア
ドレスがプログラム可能であって、行アドレス信号がそ
のプログラムされたアドレスを示すときスペア行デコー
ダを活性化しかつ通常行デコーダを不活性化するための
スペアイネーブル信号を発生する。複数のスイッチング
素子は、複数の通常ワード線に対応して設けられる。ス
イッチング素子の各々は、対応する通常ワード線の当該
他端と所定の電位ノードとの間に接続され、かつ、スペ
アイネーブル信号に応答してオンになる。

【００１４】好ましくは、上記所定の電位ノードは接地
ノードである。上記スイッチング素子の各々は、対応す
る通常ワード線の当該他端に接続された第１のソース／
ドレインと、接地ノードに接続された第２のソース／ド
レインと、スペアイネーブル信号を受けるゲートとを有
するトランジスタを含む。

【００１５】好ましくは、上記通常メモリセルの各々
は、第１および第２のアクセストランジスタを含むスタ
ティックメモリセルである。上記通常ワード線の各々は
第１および第２の導電線に分離される。上記第１のアク
セストランジスタのゲートは第１の導電線に接続され、
上記第２のアクセストランジスタのゲートは第２の導電
線に接続される。

【００１６】上記のような半導体記憶装置においては、
不良の通常ワード線に対応するアドレスがプログラム回
路にプログラムされ、行アドレス信号がそのプログラム
されたアドレスを示すとき、スペアイネーブル信号が発
生される。このスペアイネーブル信号に応答してスペア
行デコーダが活性化されかつ通常行デコーダが不活性化
されると同時に、複数のスイッチング素子がオンにな
る。そのため、通常ワード線は所定の電位に固定され、
フローティング状態にならない。また、通常ワード線は
スイッチング素子を介して所定の電位ノードと導通して
いるため、隣接する通常ワード線から容量結合により電
荷が充電されても直ちにスイッチング素子を介して放電
される。そのため、通常ワード線とスペアワード線とが
同時に選択されるというマルチセレクションは起こらな
い。また、スペアイネーブル信号が複数のスイッチング
素子に共通に与えられているため、通常ワード線の電位
を固定するための回路は簡単になる。

【００１７】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。

【００１８】［実施の形態１］図１は、この発明の実施
の形態１によるＳＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＳＲＡＭは、通常メモリセ
ルアレイ（以下単に「メモリセルアレイ」という）１０
と、スペアメモリセルアレイ１１と、通常行デコーダ
（以下単に「行デコーダ」という）１２と、スペア行デ
コーダ１３と、列デコーダ１４と、入出力回路１５と、
プルダウン回路１６と、アドレスバッファ１７と、プロ
グラム回路１８とを備える。

【００１９】メモリセルアレイ１０は、図２に示される
ように、行および列に配置された複数の通常スタティッ
クメモリセル（以下単に「スタティックメモリセル」と
いう）２０を含む。スペアメモリセルアレイ１１は、行
および列に配置された複数のスペアスタティックメモリ
セル２１を含む。

【００２０】このＤＲＡＭはさらに、メモリセルアレイ
１０内に配置された複数の通常ワード線（以下単に「ワ
ード線」という）ＷＬ１〜ＷＬｍと、複数のワード線Ｗ
Ｌ１〜ＷＬｍと並んでスペアメモリセルアレイ１１内に
配置された複数のスペアワード線ＳＷＬ１〜ＳＷＬｐ
と、複数のワード線ＷＬ１〜ＷＬｍおよび複数のスペア
ワード線ＳＷＬ１〜ＳＷＬｐと交差して配置された複数
のビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎとを
備える。

【００２１】スタティックメモリセル２０の各々は、図
３に示されるように、アクセストランジスタ３１および
３２と、負荷抵抗３３および３４と、ドライバトランジ
スタ３５および３６とを含む。アクセストランジスタ３
１の一方のソース／ドレインはビット線ＢＬｊ（ｊ＝１
〜ｎ）に接続され、他方のソース／ドレインはメモリノ
ード３７に接続され、ゲートはワード線ＷＬｉ（ｉ＝１
〜ｍ）に接続される。アクセストランジスタ３２の一方
のソース／ドレインはビット線／ＢＬｊに接続され、他
方のソース／ドレインはメモリノード３８に接続され、
ゲートはワード線ＷＬｉに接続される。なお、スペアス
タティックメモリセル２１もこのスタティックメモリセ
ル２０と同一の構成を有する。

【００２２】このスタティックメモリセル２０は負荷抵
抗３３，３４を用いたいわゆる負荷型メモリセルである
が、負荷抵抗３３，３４の代わりにＰチャネルＭＯＳト
ランジスタを用いたＣＭＯＳ型メモリセルが代わりに用
いられてもよい。また、ＤＲＡＭの場合は、スタティッ
クメモリセル２０の代わりに、１つのアクセストランジ
スタと１つのキャパシタとを含むダイナミックメモリセ
ルが用いられる。

【００２３】再び図１および図２を参照して、行デコー
ダ１２は、複数のワード線ＷＬ１〜ＷＬｍに対応して設
けられた複数のＮＯＲ回路２２を含み、アドレスバッフ
ァ１７から与えられる行アドレス信号ＲＡに応答して複
数のワード線ＷＬ１〜ＷＬｍを選択的に活性化する。こ
こで、行デコーダ１２（より具体的にはＮＯＲ回路２２
の出力ノードの各々）は、複数のワード線ＷＬ１〜ＷＬ
ｍの始端に接続される。

【００２４】スペア行デコーダ１３は、複数のスペアワ
ード線ＳＷＬ１〜ＳＷＬｐを選択的に活性化する。

【００２５】列デコーダ１４は、アドレスバッファ１７
から与えられる列アドレス信号ＣＡに応答して複数のビ
ット線対ＢＬ１，ＢＬ１〜ＢＬｎ，／ＢＬｎのうち１つ
を選択する。

【００２６】入出力回路１５は、列デコーダ１４によっ
て選択されたビット線対からデータ信号ＤＱを出力した
り、その選択されたビット線対にデータ信号ＤＱを入力
するために、入出力線対２３と、複数のビット線対ＢＬ
１，／ＢＬ１〜ＢＬｎ，／ＢＬｎに対応して設けられた
複数の列選択ゲート２４とを含む。各列選択ゲート２４
は、対応するビット線対と入出力線対２３との間に接続
され、列デコーダ１４から与えられる列選択信号に応答
してオンになる。

【００２７】プルダウン回路１６は、メモリセルアレイ
１０内のワード線ＷＬ１〜ＷＬｍの電位を接地電位にプ
ルダウンするために、複数のＮチャネルＭＯＳトランジ
スタＱ１〜Ｑｍを含む。複数のＮチャネルＭＯＳトラン
ジスタＱ１〜Ｑｍは複数のワード線ＷＬ１〜ＷＬｍに対
応して設けられる。ＮチャネルＭＯＳトランジスタＱ１
〜Ｑｍの各々は、対応するワード線の終端と接地ノード
２５との間に接続され、かつ、プログラム回路１８から
与えられるＨレベルのスペアイネーブル信号ＮＥＤに応
答してオンになる。

【００２８】アドレスバッファ１７は、外部から与えら
れるアドレス信号ＡＤを行アドレス信号ＲＡと列アドレ
ス信号ＣＡとに振り分ける。

【００２９】プログラム回路１８は、複数のワード線Ｗ
Ｌ１〜ＷＬｍのうち不良のワード線に対応するアドレス
がプログラム可能であって、アドレスバッファ１７から
行デコーダ１２に与えられる行アドレス信号ＲＡがその
プログラムされたアドレスを示すとき、Ｈレベルのスペ
アイネーブル信号ＮＥＤを発生する。このＨレベルのス
ペアイネーブル信号ＮＥＤに応答してスペア行デコーダ
１３が活性化され、行デコーダ１２が不活性化される。

【００３０】次に、上記のように構成されたＳＲＡＭの
動作を説明する。ここでは、ワード線ＷＬ２の途中部分
２６に断線が生じているか、あるいはこの途中部分２６
の抵抗値が他の部分の抵抗値よりも異常に高く、そのた
め、ワード線ＷＬ２が不良である場合について説明す
る。

【００３１】この場合は、まずワード線ＷＬ２に対応す
るアドレスがプログラム回路１８にプログラムされる。
アドレスバッファ１７から行デコーダ１２に与えられる
行アドレス信号ＲＡがそのプログラムされたアドレスと
一致しない場合はＬレベルのスペアイネーブル信号ＮＥ
Ｄが発生される。このＬレベルのスペアイネーブル信号
ＮＥＤに応答して行デコーダ１２は活性化され、スペア
行デコーダ１３は不活性化される。また、Ｌレベルのス
ペアイネーブル信号ＮＥＤに応答してプルダウン回路１
６中のすべてのＮチャネルＭＯＳトランジスタＱ１〜Ｑ
ｍがオフになり、すべてのワード線ＷＬ１〜ＷＬｍは接
地ノード２５から切り離される。したがって、行デコー
ダ１２は、アドレスバッファ１７から与えられる行アド
レス信号ＲＡに応答して、複数のワード線ＷＬ１〜ＷＬ
ｍ（ワード線ＷＬ２を除く）のうち１つのワード線をＨ
レベルに活性化することができる。

【００３２】一方、アドレスバッファ１７から行デコー
ダ１２に与えられる行アドレス信号ＲＡがプログラム回
路１８にプログラムされたアドレスと一致する場合はス
ペアイネーブル信号ＮＥＤがＨレベルに活性化される。
このＨレベルのスペアイネーブル信号ＮＥＤに応答して
行デコーダ１２が不活性化され、スペア行デコーダ１３
が活性化される。また、このＨレベルのスペアイネーブ
ル信号ＮＥＤに応答してプルダウン回路１６内のすべて
のＮチャネルＭＯＳトランジスタＱ１〜Ｑｍがオンにな
り、メモリセルアレイ１０内のすべてのワード線ＷＬ１
〜ＷＬｍが接地ノード２５に接続される。

【００３３】プログラム回路１８には、スペアワード線
ＳＷＬ１〜ＳＷＬｐの数と同じ数のアドレスがプログラ
ム可能なヒューズ回路があって、上記不良のワード線Ｗ
Ｌ２に対応するアドレスがプログラムされたヒューズ回
路に対応するスペアワード線がＨレベルに活性化され
る。仮にスペアワード線ＳＷＬ１に対応するヒューズ回
路に不良のワード線ＷＬ２に対応するアドレスがプログ
ラムされたとすると、不良のワード線ＷＬ２がスペアワ
ード線ＳＷＬ１と電気的に置換されることになる。

【００３４】上述したようにワード線ＷＬ２の途中部分
２６で断線が生じた場合において、隣接するワード線Ｗ
Ｌ１またはＷＬ３がＨレベルに活性化されると、ワード
線ＷＬ２のうち途中部分２６よりも行デコーダ１２に近
い部分はＬレベルに固定されるが、行デコーダ１２から
遠い部分は固定されない。したがって、ワード線間の寄
生容量２７の容量結合によって、ワード線ＷＬ１または
ＷＬ３がＨレベルになると、ワード線ＷＬ２のうち行デ
コーダ１２から遠い部分に電荷が充電され、その部分の
電位が上昇する。

【００３５】しかしながら、ワード線ＷＬ２の代わりに
スペアワード線ＳＷＬ１がＨレベルに活性化されるとき
には、上述したようにワード線ＷＬ２の終端がＮチャネ
ルＭＯＳトランジスタＱ２を介して接地ノード２５に接
続されるため、ワード線ＷＬ２のうち行デコーダ１２か
ら遠い部分の電位は接地電位にプルダウンされる。した
がって、スペアワード線ＳＷＬ１が活性化されるときに
誤ってワード線ＷＬ２も活性化されるというマルチセレ
クションは起こらない。その結果、スペアワード線ＳＷ
Ｌ１に接続されたスペアスタティックメモリセル２１か
ら正しいデータが読出され得る。

【００３６】以上のようにこの実施の形態１によれば、
メモリセルアレイ１０内のワード線ＷＬ１〜ＷＬｍの電
位がＮチャネルＭＯＳトランジスタＱ１〜Ｑｍによって
プルダウンされるため、スペアワード線ＳＷＬ１〜ＳＷ
Ｌｐに置換されたワード線ＷＬ１〜ＷＬｍがフローティ
ング状態になることはない。そのため、スペアワード線
ＳＷＬ１〜ＳＷＬｐと置換されたワード線ＷＬ１〜ＷＬ
ｍとが同時に選択されるマルチセレクションが起こるこ
とはない。

【００３７】また、ワード線ＷＬ１〜ＷＬｍにそれぞれ
接続されたすべてのＮチャネルＭＯＳトランジスタＱ１
〜Ｑｍのゲートに共通のスペアイネーブル信号ＮＥＤが
与えられているため、スペア行デコーダ１３が活性化さ
れるときすべてのワード線ＷＬ１〜ＷＬｍの電位がプル
ダウンされ、しかもこのプルダウン回路１６の構成が簡
単になる。

【００３８】［実施の形態２］図４は、この発明の実施
の形態２によるＳＲＡＭの主要部の構成を示すブロック
図である。図４に示されるように、この実施の形態２で
は、スタティックメモリセルのレイアウト面積の削減の
ためにいわゆるスプリットワード線構造が採用されてい
る。スプリットワード線構造の詳細は、たとえば特開平
７−１３０８７９号公報に開示されている。

【００３９】スプリットワード線構造によれば、ワード
線は２つの導電線に分離される。より具体的には、ワー
ド線ＷＬ１は導電線ＷＬ１ａおよびＷＬ１ｂに分離され
る。ワード線ＷＬ２は導電線ＷＬ２ａおよびＷＬ２ｂに
分離される。ワード線ＷＬ３は導電線ＷＬ３ａおよびＷ
Ｌ３ｂに分離される。図４ではワード線ＷＬ１〜ＷＬ３
のみが代表的に示されているが、その他の各ワード線も
同様に２つの導電線に分離されている。

【００４０】各スタティックメモリセル２０中のアクセ
ストランジスタ３１のゲートは一方の導電線ＷＬ１ａ、
ＷＬ２ａまたはＷＬ３ａに接続され、アクセストランジ
スタ３２のゲートはもう一方の導電線ＷＬ１ｂ、ＷＬ２
ｂまたはＷＬ３ｂに接続される。

【００４１】上述した２つの導電線は始端および終端で
互いに接続され、１つのワード線として機能する。した
がって、スプリットワード線構造の等価回路は図２に示
された通常のワード線構造と同じである。

【００４２】このようなスプリットワード線構造を採用
したＳＲＡＭにおいては、一方の導電線ＷＬ１ａ，ＷＬ
２ａ，ＷＬ３ａだけにプルダウン用のＮチャネルＭＯＳ
トランジスタＱ１，Ｑ２，Ｑ３が接続されるのではな
く、両方の導電線ＷＬ１ａ，ＷＬ１ｂ，ＷＬ２ａ，ＷＬ
２ｂ，ＷＬ３ａ，ＷＬ３ｂにそれぞれプルダウン用のＮ
チャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ３が接続さ
れる。

【００４３】以上のようにこの実施の形態２によれば、
スプリットワード線構造が採用されているため、スタテ
ィックメモリセル２０のレイアウト面積が削減される。

【００４４】

【発明の効果】この発明に従った半導体記憶装置は、通
常ワード線の終端を所定の電位に固定するスイッチング
素子を備えているため、スペアワード線に置換された通
常ワード線がフローティング状態になることはない。ま
た、このスイッチング素子はスペアイネーブル信号に応
答してオンになるため、スペアワード線と、置換された
通常ワード線とが同時に選択されるマルチセレクション
が起こることはない。また、スペアイネーブル信号が共
通に複数のスイッチング素子に与えられているため、こ
れらのスイッチング素子に必要なレイアウト面積の増大
を抑えることができる。

【００４５】また、スイッチング素子が、対応する通常
ワード線の終端と接地ノードとの間に接続されかつスペ
アイネーブル信号に応答してオンになるトランジスタで
あるため、スイッチング素子に必要なレイアウト面積の
増大をさらに抑えることができる。

【００４６】また、通常ワード線が２つの導電線に分離
されたいわゆるスプリットワード線構造を有しているた
め、通常メモリセルに必要なレイアウト面積を削減する
ことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＳＲＡＭの全
体構成を示すブロック図である。

【図２】 図１に示されたメモリセルアレイ、スペアメ
モリセルアレイ、行デコーダ、プルダウン回路、および
入出力回路の具体的な構成を示す回路図である。

【図３】 図２に示されたスタティックメモリセルの具
体的な構成を示す回路図である。

【図４】 この発明の実施の形態２によるＳＲＡＭの主
要部の構成を示す回路図である。

【図５】 ワード線をプルダウンさせるための高抵抗を
備えた従来のＳＲＡＭの主要部の構成を示す回路図であ
る。

【符号の説明】

１０ メモリセルアレイ、１１ スペアメモリセルアレ
イ、１２ 行デコーダ、１３ スペア行デコーダ、１６
プルダウン回路、１８ プログラム回路、２０ スタ
ティックメモリセル、２１ スペアスタティックメモリ
セル、２５ 接地ノード、３１，３２ アクセストラン
ジスタ、ＷＬ１〜ＷＬｍ ワード線、ＳＷＬ１〜ＳＷＬ
ｐ スペアワード線、ＢＬ１，／ＢＬ１〜ＢＬｎ，／Ｂ
Ｌｎ ビット線対、Ｑ１〜Ｑｍ ＮチャネルＭＯＳトラ
ンジスタ、ＷＬ１ａ，ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂ，
ＷＬ３ａ，ＷＬ３ｂ 導電線、ＲＡ 行アドレス信号、
ＮＥＤ スペアイネーブル信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の通常ワード線と、 複数の通常ワード線と並んで配置されたスペアワード線
   と、 前記複数の通常ワード線および前記スペアワード線と交
   差して配置された複数のビット線対と、 前記複数の通常ワード線と前記複数のビット線対との交
   点に配置された複数の通常メモリセルと、 前記スペアワード線と前記複数のビット線対との交点に
   配置された複数のスペアメモリセルと、 前記複数の通常ワード線の一端に接続され、行アドレス
   信号に応答して前記複数の通常ワード線を選択的に活性
   化する通常行デコーダと、 前記スペアワード線を活性化するスペア行デコーダと、 前記複数の通常ワード線のうち不良の通常ワード線に対
   応するアドレスがプログラム可能であって、前記行アド
   レス信号がそのプログラムされたアドレスを示すとき前
   記スペア行デコーダを活性化しかつ前記通常行デコーダ
   を不活性化するためのスペアイネーブル信号を発生する
   プログラム回路と、 前記複数の通常ワード線に対応して設けられ、各々が対
   応する通常ワード線の当該他端と所定の電位ノードとの
   間に接続されかつ前記スペアイネーブル信号に応答して
   オンになる複数のスイッチング素子とを備える、半導体
   記憶装置。
2. 【請求項２】 前記所定の電位ノードは接地ノードであ
   り、 前記スイッチング素子の各々は、前記対応する通常ワー
   ド線の当該他端に接続された第１のソース／ドレイン
   と、前記接地ノードに接続された第２のソース／ドレイ
   ンと、前記スペアイネーブル信号を受けるゲートとを有
   するトランジスタを含む、請求項１に記載の半導体記憶
   装置。
3. 【請求項３】 前記通常メモリセルの各々は、第１およ
   び第２のアクセストランジスタを含むスタティックメモ
   リセルであり、 前記通常ワード線の各々は第１および第２の導電線に分
   離され、 前記第１のアクセストランジスタのゲートは前記第１の
   導電線に接続され、前記第２のアクセストランジスタの
   ゲートは前記第２の導電線に接続される、請求項１また
   は請求項２に記載の半導体記憶装置。