JPH11214384A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11214384A JPH11214384A JP10015925A JP1592598A JPH11214384A JP H11214384 A JPH11214384 A JP H11214384A JP 10015925 A JP10015925 A JP 10015925A JP 1592598 A JP1592598 A JP 1592598A JP H11214384 A JPH11214384 A JP H11214384A
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- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 微細でかつバーズヘッドの隆起の度合いの小
さなフィールド酸化膜の形成を可能にすることにより、
その上に端部を有するように形成される導電層の電気的
特性を向上する。 【解決手段】 シリコン窒化膜４および熱酸化膜１０の
上に平坦化シリコン膜６を形成し、熱酸化膜１０とシリ
コン窒化膜４との境界部に生じた凹部１１を平坦化す
る。さらに、平坦化シリコン膜６を熱酸化することによ
り、熱酸化膜１０と一体化した平坦化熱酸化膜１２を形
成する。次に、平坦化熱酸化膜１２をエッチバックし、
フィールド酸化膜１３を形成した後、シリコン窒化膜４
および多結晶シリコン膜３を除去する。その後、フィー
ルド酸化膜１３の上に端部８ａを有する導電層８を形成
する。
さなフィールド酸化膜の形成を可能にすることにより、
その上に端部を有するように形成される導電層の電気的
特性を向上する。 【解決手段】 シリコン窒化膜４および熱酸化膜１０の
上に平坦化シリコン膜６を形成し、熱酸化膜１０とシリ
コン窒化膜４との境界部に生じた凹部１１を平坦化す
る。さらに、平坦化シリコン膜６を熱酸化することによ
り、熱酸化膜１０と一体化した平坦化熱酸化膜１２を形
成する。次に、平坦化熱酸化膜１２をエッチバックし、
フィールド酸化膜１３を形成した後、シリコン窒化膜４
および多結晶シリコン膜３を除去する。その後、フィー
ルド酸化膜１３の上に端部８ａを有する導電層８を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、フィールド酸化膜による素子分離領
域を有する半導体基板上に半導体素子を形成する半導体
装置の製造方法に関するものである。
方法に関し、特に、フィールド酸化膜による素子分離領
域を有する半導体基板上に半導体素子を形成する半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】フィールド酸化膜の形成方法として、従
来より、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法が用いられている。従来の
ＬＯＣＯＳ法については、たとえば特開平４−２３４１
４６号公報に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等における素子分離
絶縁膜の形成過程に適用した技術が開示されている。以
下、同公報等に示された従来の典型的なＬＯＣＯＳ法に
よるフィールド酸化膜の形成方法の一例を、図１４〜図
１８を用いて説明する。
来より、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法が用いられている。従来の
ＬＯＣＯＳ法については、たとえば特開平４−２３４１
４６号公報に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等における素子分離
絶縁膜の形成過程に適用した技術が開示されている。以
下、同公報等に示された従来の典型的なＬＯＣＯＳ法に
よるフィールド酸化膜の形成方法の一例を、図１４〜図
１８を用いて説明する。
【０００３】従来のＬＯＣＯＳ法を用いたフィールド酸
化膜の形成方法においては、まず、図１４に示すよう
に、シリコン基板１０１の上に１００Å〜３００Åの厚
みＴ1のシリコン酸化膜１０２を形成する。次に、シリ
コン酸化膜１０２の上に３００Å〜７００Åの厚みの多
結晶シリコン膜（またはアモルファスシリコン膜）１０
３を形成する。さらに、多結晶シリコン膜１０３の上に
シリコン窒化膜１０４を形成する。そして、レジスト１
０５をパターニングした後、図１５に示すように、異方
性エッチングを行ない、シリコン酸化膜１０２を露出さ
せる。その後、レジスト１０５を除去する。さらに、図
１６に示すように、熱酸化等により露出した部分の酸化
膜をさらに酸化し、５０００Å〜６０００Åという部分
的に大きな厚みＴ2 を持つフィールド酸化膜１１０を形
成する。そして、図１７に示すように、シリコン窒化膜
１０４および多結晶シリコン膜１０３を除去する。
化膜の形成方法においては、まず、図１４に示すよう
に、シリコン基板１０１の上に１００Å〜３００Åの厚
みＴ1のシリコン酸化膜１０２を形成する。次に、シリ
コン酸化膜１０２の上に３００Å〜７００Åの厚みの多
結晶シリコン膜（またはアモルファスシリコン膜）１０
３を形成する。さらに、多結晶シリコン膜１０３の上に
シリコン窒化膜１０４を形成する。そして、レジスト１
０５をパターニングした後、図１５に示すように、異方
性エッチングを行ない、シリコン酸化膜１０２を露出さ
せる。その後、レジスト１０５を除去する。さらに、図
１６に示すように、熱酸化等により露出した部分の酸化
膜をさらに酸化し、５０００Å〜６０００Åという部分
的に大きな厚みＴ2 を持つフィールド酸化膜１１０を形
成する。そして、図１７に示すように、シリコン窒化膜
１０４および多結晶シリコン膜１０３を除去する。
【０００４】このような方法で形成されたフィールド酸
化膜１１０を含むシリコン基板１０１上に、たとえばフ
ラッシュメモリを形成する場合には、図１８に示すよう
に、フローティングゲート電極となる導電層１０８が、
その端部１０８ａがフィールド酸化膜１１０上に位置す
るように形成される。次に、図１９に示すように、導電
層１０８の表面を覆うように、電極間多層絶縁膜を構成
するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄ
ｅ）膜１１４を形成した後、その上にさらに、コントロ
ールゲート電極となる導電層１１５を形成する。その後
さらに、層間絶縁膜１１６およびビット線１１７を形成
することにより、図２０（ａ）（ｂ）（ｃ）に示すよう
なフラッシュメモリのメモリセルが完成する。
化膜１１０を含むシリコン基板１０１上に、たとえばフ
ラッシュメモリを形成する場合には、図１８に示すよう
に、フローティングゲート電極となる導電層１０８が、
その端部１０８ａがフィールド酸化膜１１０上に位置す
るように形成される。次に、図１９に示すように、導電
層１０８の表面を覆うように、電極間多層絶縁膜を構成
するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄ
ｅ）膜１１４を形成した後、その上にさらに、コントロ
ールゲート電極となる導電層１１５を形成する。その後
さらに、層間絶縁膜１１６およびビット線１１７を形成
することにより、図２０（ａ）（ｂ）（ｃ）に示すよう
なフラッシュメモリのメモリセルが完成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ようなＬＯＣＯＳ法による素子分離絶縁膜の形成方法に
おいては、以下のような問題点がある。
ようなＬＯＣＯＳ法による素子分離絶縁膜の形成方法に
おいては、以下のような問題点がある。
【０００６】ＬＯＣＯＳ法によるフィールド酸化膜１１
０の形成方法においては、図１６に示すように、開口１
２０の縁近傍のシリコン窒化膜１０４の下に発生するバ
ーズビーク１１０ｂを抑えるために、シリコン窒化膜１
０４の厚みを大きくしなければならない。それにより、
薄く積層した酸化膜１０２ａ（厚みＴ1 ）と熱酸化によ
り分厚くなって最大の厚みがＴ2 となったフィールド酸
化膜１１０のバーズヘッド１１０ａとの境界の領域１１
の凹部が大きくなる。
０の形成方法においては、図１６に示すように、開口１
２０の縁近傍のシリコン窒化膜１０４の下に発生するバ
ーズビーク１１０ｂを抑えるために、シリコン窒化膜１
０４の厚みを大きくしなければならない。それにより、
薄く積層した酸化膜１０２ａ（厚みＴ1 ）と熱酸化によ
り分厚くなって最大の厚みがＴ2 となったフィールド酸
化膜１１０のバーズヘッド１１０ａとの境界の領域１１
の凹部が大きくなる。
【０００７】上記の結果、図１８に示すように、シリコ
ン酸化膜１０２ａおよびフィールド酸化膜１１０の上に
端部１０８を有する電極用の導電層１０８を形成したと
き、電極用の導電層１０８の端部１０８ａは、図１７に
示すように、領域１１１近傍の大きな傾斜に沿って立上
がってしまい、導電層１０８の端部１０８ａが鋭角をな
して突き出した形状となる。それにより、導電層１０８
の端部１０８ａに電界が集中し、絶縁破壊が生じて、導
電層１０８内の電荷が端部１０８ａから放出されるおそ
れがある。その結果、このような導電層１０８を、たと
えば、図２０に示すようなフラッシュメモリ等のフロー
ティングゲート電極に適用した場合、その電荷保持特性
が劣化するという問題がある。
ン酸化膜１０２ａおよびフィールド酸化膜１１０の上に
端部１０８を有する電極用の導電層１０８を形成したと
き、電極用の導電層１０８の端部１０８ａは、図１７に
示すように、領域１１１近傍の大きな傾斜に沿って立上
がってしまい、導電層１０８の端部１０８ａが鋭角をな
して突き出した形状となる。それにより、導電層１０８
の端部１０８ａに電界が集中し、絶縁破壊が生じて、導
電層１０８内の電荷が端部１０８ａから放出されるおそ
れがある。その結果、このような導電層１０８を、たと
えば、図２０に示すようなフラッシュメモリ等のフロー
ティングゲート電極に適用した場合、その電荷保持特性
が劣化するという問題がある。
【０００８】本発明は上記のような問題点を解決するた
めになされたものであり、その目的は、フィールド酸化
膜のバーズヘッドとバーズビークとの境界近傍の急な傾
斜の発生を抑制して、フィールド酸化膜上に端部を有す
る電極形成用の導電層の端部が急激に立ち上がって鋭角
をなして突き出すことを防止することにより、この部分
での電界集中を緩和し、電極形成用の導電層としての電
荷保持特性を向上し得る半導体装置の製造方法を提供す
ることである。
めになされたものであり、その目的は、フィールド酸化
膜のバーズヘッドとバーズビークとの境界近傍の急な傾
斜の発生を抑制して、フィールド酸化膜上に端部を有す
る電極形成用の導電層の端部が急激に立ち上がって鋭角
をなして突き出すことを防止することにより、この部分
での電界集中を緩和し、電極形成用の導電層としての電
荷保持特性を向上し得る半導体装置の製造方法を提供す
ることである。
【０００９】
【課題を解決するための手段】上記課題を解決する本発
明の半導体装置の製造方法は、一つの局面においては、
請求項１に記載のような以下の工程を備える。
明の半導体装置の製造方法は、一つの局面においては、
請求項１に記載のような以下の工程を備える。
【００１０】まず、シリコン基板の上にシリコン酸化膜
を形成した後、このシリコン酸化膜の上に多結晶シリコ
ン膜を形成する。次に、この多結晶シリコン膜の上にシ
リコン窒化膜を形成した後、このシリコン窒化膜上の所
定領域上に開口を有するようにパターニングを施したレ
ジストを形成する。次に、このレジストをマスクとし
て、多結晶シリコン膜およびシリコン窒化膜をエッチン
グすることにより、上記所定の領域の多結晶シリコン膜
および前記シリコン窒化膜に開口を形成し、上記所定の
領域のシリコン酸化膜を露出させる。その後、シリコン
酸化膜の露出した部分を熱酸化し、上記所定の領域にお
いて隆起した熱酸化膜を形成する。次に、シリコン窒化
膜および熱酸化膜の上に、多結晶シリコンまたはアモル
ファスシリコンからなる平坦化用シリコン膜を形成し、
熱酸化膜とシリコン窒化膜との境界部に生じた凹部を埋
めて平坦化する。その後、平坦化用シリコン膜を熱酸化
することによって熱酸化膜と一体化させることにより、
平坦化熱酸化膜を形成する。次に、シリコン窒化膜の開
口の壁面がすべて露出するまで平坦化熱酸化膜をエッチ
バックし、フィールド酸化膜を形成した後、シリコン窒
化膜および多結晶シリコン膜を除去する。その後、フィ
ールド酸化膜の上に端部を有する導電層を形成する。
を形成した後、このシリコン酸化膜の上に多結晶シリコ
ン膜を形成する。次に、この多結晶シリコン膜の上にシ
リコン窒化膜を形成した後、このシリコン窒化膜上の所
定領域上に開口を有するようにパターニングを施したレ
ジストを形成する。次に、このレジストをマスクとし
て、多結晶シリコン膜およびシリコン窒化膜をエッチン
グすることにより、上記所定の領域の多結晶シリコン膜
および前記シリコン窒化膜に開口を形成し、上記所定の
領域のシリコン酸化膜を露出させる。その後、シリコン
酸化膜の露出した部分を熱酸化し、上記所定の領域にお
いて隆起した熱酸化膜を形成する。次に、シリコン窒化
膜および熱酸化膜の上に、多結晶シリコンまたはアモル
ファスシリコンからなる平坦化用シリコン膜を形成し、
熱酸化膜とシリコン窒化膜との境界部に生じた凹部を埋
めて平坦化する。その後、平坦化用シリコン膜を熱酸化
することによって熱酸化膜と一体化させることにより、
平坦化熱酸化膜を形成する。次に、シリコン窒化膜の開
口の壁面がすべて露出するまで平坦化熱酸化膜をエッチ
バックし、フィールド酸化膜を形成した後、シリコン窒
化膜および多結晶シリコン膜を除去する。その後、フィ
ールド酸化膜の上に端部を有する導電層を形成する。
【００１１】このような工程を備えることにより、請求
項１に記載の半導体装置の製造方法によれば、次のよう
な作用を有する。平坦化熱酸化膜が全体としてシリコン
酸化膜からなるために、そのエッチバックにおけるエッ
チングの選択比が、シリコン窒化膜よりも大きくなるよ
うに、エッチング条件を設定することができる。そのよ
うな条件のエッチングによってエッチバックすることに
より、シリコン窒化膜の表面の一部が露出した後もエッ
チングを続けた場合において、シリコン窒化膜をほとん
ど除去することなく平坦化熱酸化膜を除去することがで
きる。そのため、段差部のないより平坦なフィールド酸
化膜が形成される。その結果、その上に形成される導電
層の、フィールド酸化膜上に位置する端部は、上記従来
技術の場合のように段差に沿って立上がった形状になる
ことはない。したがって、導電層の端部が鋭角をなすこ
とのないように形成可能となるため、導電層の端部にお
ける電界集中が緩和される。
項１に記載の半導体装置の製造方法によれば、次のよう
な作用を有する。平坦化熱酸化膜が全体としてシリコン
酸化膜からなるために、そのエッチバックにおけるエッ
チングの選択比が、シリコン窒化膜よりも大きくなるよ
うに、エッチング条件を設定することができる。そのよ
うな条件のエッチングによってエッチバックすることに
より、シリコン窒化膜の表面の一部が露出した後もエッ
チングを続けた場合において、シリコン窒化膜をほとん
ど除去することなく平坦化熱酸化膜を除去することがで
きる。そのため、段差部のないより平坦なフィールド酸
化膜が形成される。その結果、その上に形成される導電
層の、フィールド酸化膜上に位置する端部は、上記従来
技術の場合のように段差に沿って立上がった形状になる
ことはない。したがって、導電層の端部が鋭角をなすこ
とのないように形成可能となるため、導電層の端部にお
ける電界集中が緩和される。
【００１２】このような製造方法を、たとえばフラッシ
ュメモリのフローティングゲート電極の形成に適用する
ことにより、その端部における電界集中の緩和によっ
て、絶縁破壊による蓄積電荷の揮発減少が抑制された
め、微細化され、幅が非常に小さくなった電極において
も、電気的特性の安定したメモリ素子を提供することが
できる。
ュメモリのフローティングゲート電極の形成に適用する
ことにより、その端部における電界集中の緩和によっ
て、絶縁破壊による蓄積電荷の揮発減少が抑制された
め、微細化され、幅が非常に小さくなった電極において
も、電気的特性の安定したメモリ素子を提供することが
できる。
【００１３】本発明の半導体装置の製造方法は、他の局
面においては、請求項２に記載のような以下の工程を備
える。
面においては、請求項２に記載のような以下の工程を備
える。
【００１４】まず、シリコン基板の上にシリコン酸化膜
を形成した後、このシリコン酸化膜の上に多結晶シリコ
ン膜を形成する。次に、この多結晶シリコン膜の上にシ
リコン窒化膜を形成した後、このシリコン窒化膜上の所
定領域上に開口を有するようにパターニングを施したレ
ジストを形成する。次に、このレジストをマスクとし
て、多結晶シリコン膜およびシリコン窒化膜をエッチン
グすることにより、所定の領域の多結晶シリコン膜およ
びシリコン窒化膜に開口を形成し、上記所定の領域の前
記シリコン酸化膜を露出させる。その後、シリコン酸化
膜の露出した部分を熱酸化し、上記所定の領域において
隆起した熱酸化膜を形成する。次に、シリコン窒化膜お
よび熱酸化膜の上に平坦化用酸化膜を堆積させることに
より、シリコン窒化膜と熱酸化膜との間に生じた凹部を
埋めて平坦化する。その後、平坦化用酸化膜および熱酸
化膜を、シリコン窒化膜の前記開口の壁面がすべて露出
するまでエッチバックし、フィールド酸化膜を形成す
る。次に、シリコン窒化膜および多結晶シリコン膜を除
去した後、フィールド酸化膜の上に端部を有する導電層
を形成する。
を形成した後、このシリコン酸化膜の上に多結晶シリコ
ン膜を形成する。次に、この多結晶シリコン膜の上にシ
リコン窒化膜を形成した後、このシリコン窒化膜上の所
定領域上に開口を有するようにパターニングを施したレ
ジストを形成する。次に、このレジストをマスクとし
て、多結晶シリコン膜およびシリコン窒化膜をエッチン
グすることにより、所定の領域の多結晶シリコン膜およ
びシリコン窒化膜に開口を形成し、上記所定の領域の前
記シリコン酸化膜を露出させる。その後、シリコン酸化
膜の露出した部分を熱酸化し、上記所定の領域において
隆起した熱酸化膜を形成する。次に、シリコン窒化膜お
よび熱酸化膜の上に平坦化用酸化膜を堆積させることに
より、シリコン窒化膜と熱酸化膜との間に生じた凹部を
埋めて平坦化する。その後、平坦化用酸化膜および熱酸
化膜を、シリコン窒化膜の前記開口の壁面がすべて露出
するまでエッチバックし、フィールド酸化膜を形成す
る。次に、シリコン窒化膜および多結晶シリコン膜を除
去した後、フィールド酸化膜の上に端部を有する導電層
を形成する。
【００１５】この製造方法において、平坦化用酸化膜を
堆積させる工程として、好ましくは、請求項３に記載の
ように、ＣＶＤ法が用いられる。
堆積させる工程として、好ましくは、請求項３に記載の
ように、ＣＶＤ法が用いられる。
【００１６】このような工程で半導体装置を形成するこ
とにより、本発明の半導体装置の製造方法によれば、熱
酸化膜および平坦化用酸化膜がいずれもシリコン酸化膜
からなるために、そのエッチバックにおけるエッチング
の選択比が、シリコン窒化膜よりも大きくなるように、
エッチング条件を設定することができる。そのような条
件のエッチングによってエッチバックすることにより、
シリコン窒化膜の表面の一部が露出した後もエッチング
を続けた場合において、シリコン窒化膜をほとんど除去
することなく平坦化熱酸化膜および熱酸化膜を除去する
ことができる。そのため、請求項１に記載の製造方法と
同様に、段差部のないより平坦なフィールド酸化膜が形
成される。その結果、その上に形成される導電層の、フ
ィールド酸化膜上に位置する端部は、上記従来技術の場
合のように段差に沿って立上がった形状になることはな
い。したがって、導電層の端部が鋭角をなすことのない
ように形成可能となるため、導電層の端部における電界
集中が緩和される。
とにより、本発明の半導体装置の製造方法によれば、熱
酸化膜および平坦化用酸化膜がいずれもシリコン酸化膜
からなるために、そのエッチバックにおけるエッチング
の選択比が、シリコン窒化膜よりも大きくなるように、
エッチング条件を設定することができる。そのような条
件のエッチングによってエッチバックすることにより、
シリコン窒化膜の表面の一部が露出した後もエッチング
を続けた場合において、シリコン窒化膜をほとんど除去
することなく平坦化熱酸化膜および熱酸化膜を除去する
ことができる。そのため、請求項１に記載の製造方法と
同様に、段差部のないより平坦なフィールド酸化膜が形
成される。その結果、その上に形成される導電層の、フ
ィールド酸化膜上に位置する端部は、上記従来技術の場
合のように段差に沿って立上がった形状になることはな
い。したがって、導電層の端部が鋭角をなすことのない
ように形成可能となるため、導電層の端部における電界
集中が緩和される。
【００１７】このような製造方法を、たとえばフラッシ
ュメモリのフローティングゲート電極の形成に適用する
ことにより、上記請求項１に記載の製造方法と同様の効
果を得ることができる。
ュメモリのフローティングゲート電極の形成に適用する
ことにより、上記請求項１に記載の製造方法と同様の効
果を得ることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図１２に基づいて説明する。
〜図１２に基づいて説明する。
【００１９】（実施の形態１）まず、本発明における実
施の形態１の半導体装置の製造方法を、図１〜図９を用
いて説明する。
施の形態１の半導体装置の製造方法を、図１〜図９を用
いて説明する。
【００２０】実施の形態１の半導体装置の製造方法にお
いては、図１に示すように、まず、シリコン基板１の上
にシリコン酸化膜２を形成する。次に、シリコン酸化膜
２の上に多結晶シリコン膜３を形成した後、多結晶シリ
コン膜３の上にシリコン窒化膜４を形成する。さらに、
シリコン窒化膜４の上に所定のパターニングを施したレ
ジスト５を形成し、その後、レジスト５をマスクとして
多結晶シリコン膜３およびシリコン窒化膜４をエッチン
グして開口２０を設け、図２に示すように、シリコン酸
化膜２を露出させる。
いては、図１に示すように、まず、シリコン基板１の上
にシリコン酸化膜２を形成する。次に、シリコン酸化膜
２の上に多結晶シリコン膜３を形成した後、多結晶シリ
コン膜３の上にシリコン窒化膜４を形成する。さらに、
シリコン窒化膜４の上に所定のパターニングを施したレ
ジスト５を形成し、その後、レジスト５をマスクとして
多結晶シリコン膜３およびシリコン窒化膜４をエッチン
グして開口２０を設け、図２に示すように、シリコン酸
化膜２を露出させる。
【００２１】その後、図３に示すように、シリコン酸化
膜２の露出した部分をさらに熱酸化し、シリコン窒化膜
４の開口２０内にいわゆるバーズヘッド１０ａを有する
熱酸化膜１０を形成する。このとき、開口２０の縁のシ
リコン窒化膜４の下には、バーズビーク１０ｂが発生す
る。次に、図４に示すように、シリコン窒化膜４および
フィールド酸化膜１０の上に多結晶シリコン膜６を形成
し、熱酸化膜１０とシリコン窒化膜４との境界部に生じ
た段差による凹部２０ａを平坦化する。さらに、図５に
示すように、平坦化用多結晶シリコン膜６を熱酸化する
ことにより、熱酸化膜１０と一体化した平坦化熱酸化膜
１２を形成する。このとき、再熱酸化の影響でバーズビ
ーク１０ｂが０．０１〜０．０２μｍ程度延びるが、こ
の程度のバーズビーク１０ｂの延びは、レジスト５をパ
ターニングする際の写真製版における露光時間を変更す
る程度で解消可能であり、実質的な影響はほとんど生じ
ない。
膜２の露出した部分をさらに熱酸化し、シリコン窒化膜
４の開口２０内にいわゆるバーズヘッド１０ａを有する
熱酸化膜１０を形成する。このとき、開口２０の縁のシ
リコン窒化膜４の下には、バーズビーク１０ｂが発生す
る。次に、図４に示すように、シリコン窒化膜４および
フィールド酸化膜１０の上に多結晶シリコン膜６を形成
し、熱酸化膜１０とシリコン窒化膜４との境界部に生じ
た段差による凹部２０ａを平坦化する。さらに、図５に
示すように、平坦化用多結晶シリコン膜６を熱酸化する
ことにより、熱酸化膜１０と一体化した平坦化熱酸化膜
１２を形成する。このとき、再熱酸化の影響でバーズビ
ーク１０ｂが０．０１〜０．０２μｍ程度延びるが、こ
の程度のバーズビーク１０ｂの延びは、レジスト５をパ
ターニングする際の写真製版における露光時間を変更す
る程度で解消可能であり、実質的な影響はほとんど生じ
ない。
【００２２】その後、図６に示すように、シリコン窒化
膜４の開口２０の壁面がすべて露出するまで平坦化熱酸
化膜１２をエッチバックし、フィールド酸化膜１３を形
成する。その後、図７に示すように、シリコン窒化膜４
および多結晶シリコン膜３を除去する。
膜４の開口２０の壁面がすべて露出するまで平坦化熱酸
化膜１２をエッチバックし、フィールド酸化膜１３を形
成する。その後、図７に示すように、シリコン窒化膜４
および多結晶シリコン膜３を除去する。
【００２３】このような方法で形成されたフィールド酸
化膜１３を含むシリコン基板１上に、たとえばフラッシ
ュメモリを形成する場合には、図８に示すように、フロ
ーティングゲート電極となる導電層８が、その端部８ａ
がフィールド酸化膜１３上に位置するように形成され
る。次に、図９に示すように、導電層１０８の表面を覆
うように、電極間多層絶縁膜を構成するＯＮＯ膜１４を
形成した後、その上にさらに、コントロールゲート電極
となる導電層１５を形成する。その後さらに、層間絶縁
膜１１６およびビット線１１７を形成することにより、
図２０（ａ）（ｂ）（ｃ）に示す構造と同様のフラッシ
ュメモリのメモリセルが完成する。
化膜１３を含むシリコン基板１上に、たとえばフラッシ
ュメモリを形成する場合には、図８に示すように、フロ
ーティングゲート電極となる導電層８が、その端部８ａ
がフィールド酸化膜１３上に位置するように形成され
る。次に、図９に示すように、導電層１０８の表面を覆
うように、電極間多層絶縁膜を構成するＯＮＯ膜１４を
形成した後、その上にさらに、コントロールゲート電極
となる導電層１５を形成する。その後さらに、層間絶縁
膜１１６およびビット線１１７を形成することにより、
図２０（ａ）（ｂ）（ｃ）に示す構造と同様のフラッシ
ュメモリのメモリセルが完成する。
【００２４】このような工程で半導体装置を形成するこ
とにより、平坦化熱酸化膜１２が全体として一体化され
たシリコン酸化膜となって、エッチングの選択比がほぼ
均一となる。よって、この平坦化熱酸化膜１２の選択比
がシリコン窒化膜４よりも大きくなるようにエッチング
条件を設定することにより、シリコン窒化膜４の上表面
の一部が露出した後、開口２０においてシリコン窒化膜
４の下端が露出するまでエッチングし続けたとしても、
シリコン窒化膜４をほとんど除去することなく平坦化熱
酸化膜１２の隆起したバーズヘッド部分をさらにエッチ
ングして平坦化することができる。その結果、微細化さ
れた素子分離領域を有する半導体装置におけるフィール
ド酸化膜１３を、大きく隆起したバーズヘッドを生じさ
せることなく形成することができる。
とにより、平坦化熱酸化膜１２が全体として一体化され
たシリコン酸化膜となって、エッチングの選択比がほぼ
均一となる。よって、この平坦化熱酸化膜１２の選択比
がシリコン窒化膜４よりも大きくなるようにエッチング
条件を設定することにより、シリコン窒化膜４の上表面
の一部が露出した後、開口２０においてシリコン窒化膜
４の下端が露出するまでエッチングし続けたとしても、
シリコン窒化膜４をほとんど除去することなく平坦化熱
酸化膜１２の隆起したバーズヘッド部分をさらにエッチ
ングして平坦化することができる。その結果、微細化さ
れた素子分離領域を有する半導体装置におけるフィール
ド酸化膜１３を、大きく隆起したバーズヘッドを生じさ
せることなく形成することができる。
【００２５】したがって、このような工程で形成された
フィールド酸化膜１３には、バーズヘッドとバーズビー
クとの境界近傍に急激な傾斜を生じることがないため、
図２０に示したようなフラッシュメモリなどを形成する
場合において、フィールド酸化膜１３上に位置するフロ
ーティングゲート電極の端部の急激な立ち上がりも抑制
され、その端部が鋭角をなして突き出すことも防止され
る。その結果、この端部における電界の集中が緩和され
て、絶縁破壊による電荷保持特性の劣化が防止される。
本実施の形態の製造方法は、メモリセル幅が１．３μｍ
以下で分離幅が０．６μｍ以下の微細化されたフラッシ
ュメモリ等の形成に有効に適用可能であり、電気的特性
が安定した半導体装置を提供することができる。
フィールド酸化膜１３には、バーズヘッドとバーズビー
クとの境界近傍に急激な傾斜を生じることがないため、
図２０に示したようなフラッシュメモリなどを形成する
場合において、フィールド酸化膜１３上に位置するフロ
ーティングゲート電極の端部の急激な立ち上がりも抑制
され、その端部が鋭角をなして突き出すことも防止され
る。その結果、この端部における電界の集中が緩和され
て、絶縁破壊による電荷保持特性の劣化が防止される。
本実施の形態の製造方法は、メモリセル幅が１．３μｍ
以下で分離幅が０．６μｍ以下の微細化されたフラッシ
ュメモリ等の形成に有効に適用可能であり、電気的特性
が安定した半導体装置を提供することができる。
【００２６】（実施の形態２）次に、本発明の実施の形
態２の半導体装置の製造方法を図１０〜図１３を用いて
説明する。
態２の半導体装置の製造方法を図１０〜図１３を用いて
説明する。
【００２７】実施の形態２の半導体装置の製造方法にお
いては、まず、実施の形態１の図１〜図３と同様の工程
を経た後、図１０に示すように、シリコン窒化膜４およ
び熱酸化膜１０の上に、ＣＶＤ法によって平坦化用酸化
膜７を形成し、熱酸化膜１０とシリコン窒化膜４との境
界部に生じた凹部１１を平坦化する。次に、図１１に示
すように、シリコン窒化膜４の開口２０の壁面がすべて
露出するまで平坦化用酸化膜７および熱酸化膜１０をエ
ッチバックし、フィールド酸化膜１２を形成する。その
後、図１２に示すように、シリコン窒化膜４および多結
晶シリコン膜３を除去する。なお、本実施の形態におい
ては、平坦化用酸化膜７を形成する工程においてＣＶＤ
法を用いたが、スパッタリングなどの他の方法によって
平坦化用酸化膜７を堆積させることも可能である。
いては、まず、実施の形態１の図１〜図３と同様の工程
を経た後、図１０に示すように、シリコン窒化膜４およ
び熱酸化膜１０の上に、ＣＶＤ法によって平坦化用酸化
膜７を形成し、熱酸化膜１０とシリコン窒化膜４との境
界部に生じた凹部１１を平坦化する。次に、図１１に示
すように、シリコン窒化膜４の開口２０の壁面がすべて
露出するまで平坦化用酸化膜７および熱酸化膜１０をエ
ッチバックし、フィールド酸化膜１２を形成する。その
後、図１２に示すように、シリコン窒化膜４および多結
晶シリコン膜３を除去する。なお、本実施の形態におい
ては、平坦化用酸化膜７を形成する工程においてＣＶＤ
法を用いたが、スパッタリングなどの他の方法によって
平坦化用酸化膜７を堆積させることも可能である。
【００２８】このような方法で形成されたフィールド酸
化膜１３を含むシリコン基板１上に、たとえばフラッシ
ュメモリを形成する場合には、図１３に示すように、フ
ローティングゲート電極となる導電層８が、その端部８
ａがフィールド酸化膜１３上に位置するように形成さ
れ、その後、上記実施の形態１において図９に基づいて
説明した工程と同様の工程を経て、図２０（ａ）（ｂ）
（ｃ）に示す構造と同様のフラッシュメモリのメモリセ
ルが完成する。
化膜１３を含むシリコン基板１上に、たとえばフラッシ
ュメモリを形成する場合には、図１３に示すように、フ
ローティングゲート電極となる導電層８が、その端部８
ａがフィールド酸化膜１３上に位置するように形成さ
れ、その後、上記実施の形態１において図９に基づいて
説明した工程と同様の工程を経て、図２０（ａ）（ｂ）
（ｃ）に示す構造と同様のフラッシュメモリのメモリセ
ルが完成する。
【００２９】本実施の形態の製造方法によっても、上記
実施の形態１の場合と同様に、図２０に示したようなフ
ラッシュメモリなどを形成する場合において、フィール
ド酸化膜１３上に位置するフローティングゲート電極の
端部における電界の集中が緩和されるため、メモリセル
幅が１．３μｍ以下で分離幅が０．６μｍ以下の微細化
されたフラッシュメモリ等の形成に有効に適用可能であ
り、電気的特性が安定した半導体装置を提供することが
できる。
実施の形態１の場合と同様に、図２０に示したようなフ
ラッシュメモリなどを形成する場合において、フィール
ド酸化膜１３上に位置するフローティングゲート電極の
端部における電界の集中が緩和されるため、メモリセル
幅が１．３μｍ以下で分離幅が０．６μｍ以下の微細化
されたフラッシュメモリ等の形成に有効に適用可能であ
り、電気的特性が安定した半導体装置を提供することが
できる。
【００３０】なお、上記各実施の形態の開示は例示に過
ぎないものであって、本発明の範囲を制限するものでは
なく、本発明の範囲は特許請求の範囲によって示され、
特許請求の範囲に均等の意味および範囲内でのすべての
変更が含まれることが意図される。
ぎないものであって、本発明の範囲を制限するものでは
なく、本発明の範囲は特許請求の範囲によって示され、
特許請求の範囲に均等の意味および範囲内でのすべての
変更が含まれることが意図される。
【００３１】
【発明の効果】請求項１〜３に記載の発明の半導体装置
の製造方法によれば、段差部のないより平坦なフィール
ド酸化膜が形成される。その結果、その上に形成される
導電層の、フィールド酸化膜上に位置する端部は、上記
従来技術の場合のように段差に沿って立上がった形状に
なることはない。したがって、導電層の端部が鋭角をな
すことのないように形成可能となるため、導電層の端部
における電界集中が緩和される。
の製造方法によれば、段差部のないより平坦なフィール
ド酸化膜が形成される。その結果、その上に形成される
導電層の、フィールド酸化膜上に位置する端部は、上記
従来技術の場合のように段差に沿って立上がった形状に
なることはない。したがって、導電層の端部が鋭角をな
すことのないように形成可能となるため、導電層の端部
における電界集中が緩和される。
【００３２】このような製造方法を、たとえばフラッシ
ュメモリのフローティングゲート電極の形成に適用する
ことにより、その端部における電界集中の緩和によっ
て、絶縁破壊による蓄積電荷の揮発減少が抑制された
め、微細化され、幅が非常に小さくなった電極において
も、電気的特性の安定したメモリ素子を提供することが
できる。
ュメモリのフローティングゲート電極の形成に適用する
ことにより、その端部における電界集中の緩和によっ
て、絶縁破壊による蓄積電荷の揮発減少が抑制された
め、微細化され、幅が非常に小さくなった電極において
も、電気的特性の安定したメモリ素子を提供することが
できる。
【図１】 本発明の実施の形態１の半導体装置の製造方
法において、所定のパターンを有するレジスト５を形成
した直後の状態を示す断面図である。
法において、所定のパターンを有するレジスト５を形成
した直後の状態を示す断面図である。
【図２】 本発明の実施の形態１の半導体装置の製造方
法において、シリコン酸化膜３およびシリコン窒化膜４
をエッチングした直後の状態を示す断面図である。
法において、シリコン酸化膜３およびシリコン窒化膜４
をエッチングした直後の状態を示す断面図である。
【図３】 本発明の実施の形態１の半導体装置の製造方
法において、露出したシリコン酸化膜を熱酸化して、熱
酸化膜１０を形成した直後の状態を示す断面図である。
法において、露出したシリコン酸化膜を熱酸化して、熱
酸化膜１０を形成した直後の状態を示す断面図である。
【図４】 本発明の実施の形態１の半導体装置の製造方
法において、平坦化用の多結晶シリコン膜６を形成した
直後の状態を示す断面図である。
法において、平坦化用の多結晶シリコン膜６を形成した
直後の状態を示す断面図である。
【図５】 本発明の実施の形態１の半導体装置の製造方
法において、多結晶シリコン膜６を熱酸化して平坦化熱
酸化膜１２を形成した直後の状態を示す断面図である。
法において、多結晶シリコン膜６を熱酸化して平坦化熱
酸化膜１２を形成した直後の状態を示す断面図である。
【図６】 本発明の実施の形態１の半導体装置の製造方
法において、平坦化熱酸化膜１２をエッチバックしてフ
ィールド酸化膜１３を形成した直後の状態を示す断面図
である。
法において、平坦化熱酸化膜１２をエッチバックしてフ
ィールド酸化膜１３を形成した直後の状態を示す断面図
である。
【図７】 本発明の実施の形態１の半導体装置の製造方
法において、シリコン酸化膜およびシリコン窒化膜が除
去された直後の状態を示す断面図である。
法において、シリコン酸化膜およびシリコン窒化膜が除
去された直後の状態を示す断面図である。
【図８】 本発明の実施の形態１の半導体装置の製造方
法において、フィールド酸化膜１３上に導電層８を形成
した状態を示す断面図である。
法において、フィールド酸化膜１３上に導電層８を形成
した状態を示す断面図である。
【図９】 本発明の実施の形態１の半導体装置の製造方
法をフラッシュメモリの形成に適用した場合において、
フローティングゲート電極としての導電層８を覆うよう
に、ＯＮＯ膜１４およびコントロールゲート電極１５を
形成した後の状態を示す断面図である。
法をフラッシュメモリの形成に適用した場合において、
フローティングゲート電極としての導電層８を覆うよう
に、ＯＮＯ膜１４およびコントロールゲート電極１５を
形成した後の状態を示す断面図である。
【図１０】 本発明の実施の形態２の半導体装置の製造
方法において、フィールド酸化膜１３の上に平坦化用酸
化膜７を堆積した直後の状態を示す断面図である。
方法において、フィールド酸化膜１３の上に平坦化用酸
化膜７を堆積した直後の状態を示す断面図である。
【図１１】 本発明の実施の形態２の半導体装置の製造
方法において、平坦化用酸化膜７および熱酸化膜１２を
エッチバックしてフィールド酸化膜１３を形成したた直
後の状態を示す断面図である。
方法において、平坦化用酸化膜７および熱酸化膜１２を
エッチバックしてフィールド酸化膜１３を形成したた直
後の状態を示す断面図である。
【図１２】 本発明の実施の形態２の半導体装置の製造
方法において、シリコン酸化膜３およびシリコン窒化膜
４を除去した直後の状態を示す断面図である。
方法において、シリコン酸化膜３およびシリコン窒化膜
４を除去した直後の状態を示す断面図である。
【図１３】 本発明の実施の形態２の半導体装置の製造
方法において、フィールド酸化膜１３上に導電層８を形
成した状態を示す断面図である。
方法において、フィールド酸化膜１３上に導電層８を形
成した状態を示す断面図である。
【図１４】 従来のＬＯＣＯＳ法を用いた半導体装置の
製造方法において、所定のパターンを有するレジスト１
０５を形成した直後の状態を示す断面図である。
製造方法において、所定のパターンを有するレジスト１
０５を形成した直後の状態を示す断面図である。
【図１５】 従来のＬＯＣＯＳ法を用いた半導体装置の
製造方法において、シリコン酸化膜３およびシリコン窒
化膜４をエッチングした直後の状態を示す断面図であ
る。
製造方法において、シリコン酸化膜３およびシリコン窒
化膜４をエッチングした直後の状態を示す断面図であ
る。
【図１６】 従来のＬＯＣＯＳ法を用いた半導体装置の
製造方法において、露出したシリコン酸化膜を熱酸化し
て、熱酸化膜１１０を形成した直後の状態を示す断面図
である。
製造方法において、露出したシリコン酸化膜を熱酸化し
て、熱酸化膜１１０を形成した直後の状態を示す断面図
である。
【図１７】 従来のＬＯＣＯＳ法を用いた半導体装置の
製造方法において、シリコン酸化膜１０３およびシリコ
ン窒化膜１０４を除去した直後の状態を示す断面図であ
る。
製造方法において、シリコン酸化膜１０３およびシリコ
ン窒化膜１０４を除去した直後の状態を示す断面図であ
る。
【図１８】 従来のＬＯＣＯＳ法を用いた半導体装置の
製造方法において、フィールド酸化膜１１０上に導電層
１０８を形成した状態の断面図である。
製造方法において、フィールド酸化膜１１０上に導電層
１０８を形成した状態の断面図である。
【図１９】 従来のＬＯＣＯＳ法を用いた半導体装置の
製造方法をフラッシュメモリの形成に適用した場合にお
いて、フローティングゲート電極としての導電層１０８
を覆うように、ＯＮＯ膜１１４およびコントロールゲー
ト電極１１５を形成した後の状態を示す断面図である。
製造方法をフラッシュメモリの形成に適用した場合にお
いて、フローティングゲート電極としての導電層１０８
を覆うように、ＯＮＯ膜１１４およびコントロールゲー
ト電極１１５を形成した後の状態を示す断面図である。
【図２０】 （ａ）は、従来の技術および本発明の各実
施の形態の半導体装置の製造方法を適用可能なフラッシ
ュメモリの概略構造を示す平面レイアウト図、（ｂ）は
（ａ）のＸＸＢ−ＸＸＢ線断面を示す断面図、（ｃ）は
（ａ）のＸＸＣ−ＸＸＣ線断面を示す断面図である。
施の形態の半導体装置の製造方法を適用可能なフラッシ
ュメモリの概略構造を示す平面レイアウト図、（ｂ）は
（ａ）のＸＸＢ−ＸＸＢ線断面を示す断面図、（ｃ）は
（ａ）のＸＸＣ−ＸＸＣ線断面を示す断面図である。
１ シリコン基板、２ シリコン酸化膜、３ 多結晶シ
リコン膜、４ シリコン窒化膜、５ レジスト、６ 平
坦化用多結晶シリコン膜、７ 平坦化用酸化膜、８ 導
電層、８ａ 端部、１０ 熱酸化膜、１０ａ バーズビ
ーク、１０ｂバーズヘッド、１１ 凹部、１２ 平坦化
熱酸化膜、１３ フィールド酸化膜。
リコン膜、４ シリコン窒化膜、５ レジスト、６ 平
坦化用多結晶シリコン膜、７ 平坦化用酸化膜、８ 導
電層、８ａ 端部、１０ 熱酸化膜、１０ａ バーズビ
ーク、１０ｂバーズヘッド、１１ 凹部、１２ 平坦化
熱酸化膜、１３ フィールド酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大井 誠 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 角野 潤 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (3)
- 【請求項１】 シリコン基板の上にシリコン酸化膜を形
成する工程と、 前記シリコン酸化膜の上に多結晶シリコン膜を形成する
工程と、 前記多結晶シリコン膜の上にシリコン窒化膜を形成する
工程と、 前記シリコン窒化膜上の所定領域上に開口を有するよう
にパターニングを施したレジストを形成する工程と、 前記レジストをマスクとして前記多結晶シリコン膜およ
び前記シリコン窒化膜をエッチングすることにより、前
記所定の領域の前記多結晶シリコン膜および前記シリコ
ン窒化膜に開口を形成し、前記所定の領域の前記シリコ
ン酸化膜を露出させる工程と、 前記シリコン酸化膜の露出した部分を熱酸化し、前記所
定の領域において隆起した熱酸化膜を形成する工程と、 前記シリコン窒化膜および前記熱酸化膜の上に、多結晶
シリコンまたはアモルファスシリコンからなる平坦化用
シリコン膜を形成し、前記熱酸化膜と前記シリコン窒化
膜との境界部に生じた凹部を埋めて平坦化する工程と、 前記平坦化用シリコン膜を熱酸化することによって前記
熱酸化膜と一体化させることにより、平坦化熱酸化膜を
形成する工程と、 前記シリコン窒化膜の前記開口の壁面がすべて露出する
まで前記平坦化熱酸化膜をエッチバックし、フィールド
酸化膜を形成する工程と、 前記シリコン窒化膜および前記多結晶シリコン膜を除去
する工程と、 前記フィールド酸化膜の上に端部を有する導電層を形成
する工程とを備える、半導体装置の製造方法。 - 【請求項２】 シリコン基板の上にシリコン酸化膜を形
成する工程と、 前記シリコン酸化膜の上に多結晶シリコン膜を形成する
工程と、 前記多結晶シリコン膜の上にシリコン窒化膜を形成する
工程と、 前記シリコン窒化膜上の所定領域上に開口を有するよう
にパターニングを施したレジストを形成する工程と、 前記レジストをマスクとして前記多結晶シリコン膜およ
び前記シリコン窒化膜をエッチングすることにより、前
記所定の領域の前記多結晶シリコン膜および前記シリコ
ン窒化膜に開口を形成し、前記所定の領域の前記シリコ
ン酸化膜を露出させる工程と、 前記シリコン酸化膜の露出した部分を熱酸化し、前記所
定の領域において隆起した熱酸化膜を形成する工程と、 前記シリコン窒化膜および前記熱酸化膜の上に平坦化用
酸化膜を堆積させることにより、前記シリコン窒化膜と
前記熱酸化膜との間に生じた凹部を埋めて平坦化する工
程と、 前記平坦化用酸化膜および前記熱酸化膜を、前記シリコ
ン窒化膜の前記開口の壁面がすべて露出するまでエッチ
バックし、フィールド酸化膜を形成する工程と、 前記シリコン窒化膜および前記多結晶シリコン膜を除去
し、前記フィールド酸化膜の上に端部を有する導電層を
形成する工程とを備える、半導体装置の製造方法。 - 【請求項３】 前記平坦化用酸化膜の形成工程が、ＣＶ
Ｄ法による酸化膜の堆積工程を含む、請求項２に記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015925A JPH11214384A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置の製造方法 |
| US09/116,880 US6153493A (en) | 1998-01-28 | 1998-07-16 | Method of manufacturing semiconductor device |
| KR1019980039342A KR100279092B1 (ko) | 1998-01-28 | 1998-09-23 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015925A JPH11214384A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214384A true JPH11214384A (ja) | 1999-08-06 |
Family
ID=11902367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10015925A Withdrawn JPH11214384A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6153493A (ja) |
| JP (1) | JPH11214384A (ja) |
| KR (1) | KR100279092B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332996A (ja) * | 2004-05-20 | 2005-12-02 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103273A (en) * | 1990-09-28 | 1992-04-07 | Texas Instruments Incorporated | Nonvolatile memory array having cells with two tunnelling windows |
| KR930011458B1 (ko) * | 1990-11-17 | 1993-12-08 | 삼성전자 주식회사 | 반도체장치의 필드산화막 형성방법 |
| KR930011500B1 (ko) * | 1991-03-04 | 1993-12-08 | 삼성전자 주식회사 | 반도체장치의 소자분리방법 |
| US5192707A (en) * | 1991-07-31 | 1993-03-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
| US5508541A (en) * | 1992-09-22 | 1996-04-16 | Kabushiki Kaisha Toshiba | Random access memory device with trench-type one-transistor memory cell structure |
| KR960006976B1 (ko) * | 1993-05-21 | 1996-05-25 | 현대전자산업주식회사 | 반도체 소자의 필드 산화막 제조 방법 |
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