JPH11214465A - 半導体装置の製造プロセス診断システム、方法及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 論理ＬＳＩをラインモニタ用として使用し、
高速に故障個所を識別する。 【解決手段】 外観検査装置によって検出されたウェハ
上の外観異常（パーティクル或いはパターン欠陥）個所
が、ウェハをチップに分割したときの座標として取得さ
れる。各チップはＬＳＩテスタによって電気的特性（Ｉ
ＤＤＱ値を含む）が測定される。ここで、電気的特性
（特に、ＩＤＤＱ値）の異常が検出されると、配線情報
等が格納されたファイルが参照され、そのチップ上の外
観異常の座標を中心とする同心円内に存在する該ＬＳＩ
を構成する回路のブロックが抽出される。さらに、抽出
されたブロック内で故障している素子が存在する位置
が、該ブロックの論理情報に従って推定される。推定さ
れた位置が外観検査装置によって検出された外観異常個
所と一致する場合、故障の原因が外観異常によるものと
診断される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
プロセス診断システム及び方法、並びにこの方法を実現
するためのプログラムを記憶したコンピュータ読み取り
可能な記録媒体に関し、特に複数の論理回路のブロック
からなる論理ＬＳＩ（Large Scall Integrated Circui
t）の製造プロセスの診断に好適なものに関する。

【０００２】

【従来の技術】ＬＳＩの製造ラインにおいては、製造さ
れるＬＳＩの歩留まりの向上を目的として、製造される
ＬＳＩチップの電気的特性などを測定、分析し、さらに
その結果を統計化するためのラインモニタ用のＬＳＩが
存在する。従来、ＡＳＩＣ（Application Specific I
C）に代表される論理ＬＳＩ内部の電気的異常個所を厳
密に調査するためには、膨大な工数とコストがかかる。
このため、論理ＬＳＩの製造ラインでは、例えば、特開
平７−１４９００号公報に示されているようなＴＥＧ
（Test Elementary Groups）と呼ばれる解析が容易なＬ
ＳＩか、メモリと共存するラインでは特開平９−２３２
３８８号公報に示すようにメモリＬＳＩが、ラインモニ
タ用のＬＳＩとして用いられていた。

【０００３】図１７は、ＴＥＧ用ＬＳＩの構成の一例を
示す図である。図示するように、このＴＥＧ用ＬＳＩは
ｎ段の木構造のインバータ回路からなるものであり、１
つの入力端子ＩＮに対して、２＾（ｎ−１）の出力端子
ＯＵＴ１〜ＯＵＴｍ−１が存在する。そして、出力端子
ＯＵＴ１〜ＯＵＴｍ−１に出力される論理異常の発生状
況から故障個所を識別することができ、さらに外観検査
によるデータからその故障個所が外観検査により発見さ
れたパーティクルやパターン不良（killer欠陥）による
異常であるかどうかを識別することができる。

【０００４】一方、メモリＬＳＩは、電気的特性から容
易に故障した記憶素子を抽出できる。チップの大部分
（８０％以上）が記憶素子で占められている。電気的特
性不良から故障モードを容易に推定することができる。
多量少品種生産のため、同一品種のＬＳＩの歩留まりの
変動を長期間に亘って統計的に把握することができ、最
適なラインモニタが可能となる。従来、メモリＬＳＩが
ＬＳＩテクノロジの牽引品種であり、先端テクノロジの
メモリＬＳＩをモニタすれば、代表的なデータとして用
いることができる。

【０００５】

【発明が解決しようとする課題】これに対して、近年、
ＡＳＩＣに代表される論理ＬＳＩがＬＳＩテクノロジの
牽引品種となるケースが現れるようになっている。ま
た、近年、製造ラインを専用化することが一般的になっ
てきており、論理ＬＳＩの製造ラインでは論理ＬＳＩの
みを製造するようになってきている。このため、上記の
従来技術では次のような問題が生じていた。

【０００６】ＬＳＩはその電気回路構成が品種により多
様な構成となるため、ＴＥＧ用ＬＳＩをラインモニタ用
ＬＳＩとして用いることは、必ずしも各品種に特有の故
障を検出することにならず、実用的とはいえない。ま
た、ＴＥＧ用ＬＳＩをラインモニタとして使用しても、
ラインモニタ用として製造されたＴＥＧ用ＬＳＩは利益
に繋がらないため、結果として製造される論理ＬＳＩの
コストが高くなってしまうという問題があった。

【０００７】また、論理ＬＳＩとメモリＬＳＩとでは製
造プロセスが若干異なるため、メモリＬＳＩをラインモ
ニタ用ＬＳＩとして使用しても、論理ＬＳＩに特有の問
題を抽出することができなかった。また、論理ＬＳＩと
メモリＬＳＩとを同一の製造ラインで製造する場合に
は、ライン管理上二重の管理が必要となるという問題点
があった。

【０００８】一方、論理ＬＳＩの電気的特性を単に測定
しただけでは、論理ＬＳＩ内のどの部分に故障があるの
かを識別することができない。このため、外観異常個所
と回路故障個所との対応をとることができず、ＴＥＧ用
ＬＳＩやメモリＬＳＩをラインモニタ用ＬＳＩとして使
用した場合と同様にして、論理ＬＳＩをラインモニタ用
ＬＳＩとして使用することは困難であった。

【０００９】また、ＬＳＩの故障個所を判別するソフト
ウェアとしては、図１８に示すように、出力異常情報を
基に論理を出力側から入力側へ遡る論理シミュレーショ
ンによって故障個所を推定する逆論理展開と称する方式
を用いたものや、回路内部に故障を定義し、論理シミュ
レーションによって出力故障と一致するかどうかを判定
する故障辞書法と称する方式を用いたものがあった。

【００１０】しかしながら、いずれの方式による場合
も、大量のデータ処理（１００ＫゲートクラスのＬＳＩ
で約５ＧＢのデータ量）と膨大なシミュレーション時間
（１００ＫゲートクラスのＬＳＩで平均１００時間）が
必要となるため、迅速さが必要とされるラインモニタに
は実用的でないという問題点があった。

【００１１】本発明は、上記従来技術の問題点を解消す
るためになされたものであり、論理ＬＳＩの製造ライン
において、論理ＬＳＩをラインモニタ用として使用で
き、しかも高速に故障個所を識別することができる半導
体装置の製造プロセス診断システム、方法及びこの方法
を実現するためのプログラムを記憶したコンピュータ読
み取り可能な記録媒体を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の第１の観点にかかる半導体装置の製造プロ
セス診断システムは、半導体装置の物理的異常の個所を
検出する物理的異常個所検出手段と、前記半導体装置の
電気的特性を測定する電気的特性測定手段と、前記物理
的異常個所検出手段が検出した物理的異常の個所を含む
所定の領域内に含まれる前記半導体装置を構成する回路
のブロックを抽出するブロック抽出手段と、前記ブロッ
ク抽出手段が抽出した前記ブロックが、前記半導体装置
の電気的特性の異常を生じさせる異常ブロックであるか
どうかを、前記電気的特性測定手段が測定した電気的特
性に従って判別する異常ブロック判別手段と、前記異常
ブロック判別手段が異常ブロックであると判別したとき
に、該ブロック内での前記電気的特性の異常を生じさせ
ている位置を検出する異常位置検出手段と、前記異常位
置検出手段が検出した前記位置が前記物理的異常個所検
出手段が検出した物理的異常の個所に実質的に一致する
かどうかによって、前記位置において生じさせた電気的
特定の異常が前記物理的異常によるものであるかどうか
を判定する故障判定手段と、を備えることを特徴とす
る。

【００１３】上記の半導体装置の製造プロセス診断シス
テムでは、異常ブロック判別手段によって半導体装置の
回路を構成するブロック毎に電気的特性の異常を生じさ
せる異常ブロックであるかどうか判別され、さらに判別
された異常ブロック内で該異常を生じさせる位置が検出
される。このため、回路がブロック単位で構成されてい
る論理ＬＳＩをモニタ用ＬＳＩとして用いることが可能
となる。これにより、当該ラインにおいて製造されてい
る論理ＬＳＩに特有の故障の検出が可能となる。また、
ＴＥＧ用ＬＳＩの製造やメモリＬＳＩとの二重管理によ
る余計なコストを掛けずに済む。

【００１４】また、上記の半導体装置の製造プロセス診
断システムでは、まず、前記ブロック抽出手段によって
半導体装置を構成する回路のブロックのみが抽出され、
次に、前記異常位置検出手段によって抽出されたブロッ
ク内で前記電気的特性の異常を生じさせている位置が検
出されるため、故障個所の識別を高速に行うことができ
る。また、物理的異常個所の大きさを問題としないた
め、処理が簡単になり、処理の高速化が図られる。この
ため、上記の半導体装置の製造プロセス診断システムに
よれば、半導体装置に発生する不良の原因を即座に突き
止めることができ、その原因をフィードバックすること
によって製造される半導体装置の歩留まりを向上させる
ことができる。

【００１５】さらに、上記の半導体装置の製造プロセス
診断システムでは、物理的異常個所に基づいて最初に抽
出されるのがブロックであるため、検出した物理的異常
個所が多少ずれていても、判定対象となるブロックを確
実に抽出することができる。このため、物理的異常個所
の座標を検出するためのソフトウェアにそれほどの精度
が要求されず、簡単なソフトウェアでの処理が可能とな
る。

【００１６】上記半導体装置の製造プロセス診断システ
ムにおいて、前記ブロック抽出手段は、例えば、前記物
理的異常検出手段が検出した物理的異常の個所を中心す
る、所定の基準値を半径とする同心円内に含まれる前記
ブロックを抽出するものとすることができる。

【００１７】前記ブロック抽出手段は、また、前記物理
的異常検出手段が検出した物理的異常の個所を中心とす
る同心円を、その半径が所定の基準値の整数倍となるよ
うに順次拡大し、いずれかのブロックの全領域が前記同
心円内に含まれたときに、前記同心円内に含まれる前記
ブロックを抽出するものとすることもできる。

【００１８】前記ブロック抽出手段は、また、前記物理
的異常検出手段が検出した物理的異常の個所を中心す
る、所定の基準値を一辺とする矩形内に含まれる前記ブ
ロックを抽出するものとすることもできる。

【００１９】前記ブロック抽出手段は、さらに、前記物
理的異常検出手段が検出した物理的異常の個所を中心と
する矩形を、その一辺が所定の基準値の整数倍となるよ
うに順次拡大し、いずれかのブロックの全領域が前記矩
形内に含まれたときに、前記矩形内に含まれる前記ブロ
ックを抽出するものとすることもできる。

【００２０】これらの場合、前記所定の基準値は、前記
半導体装置を構成するブロックの辺のうち、最も小さい
ものの２分の１に設定することを好適とする。

【００２１】上記半導体装置の製造プロセス診断システ
ムにおいて、前記電気的特性検出手段は、テストベクタ
番号毎に論理の静止状態における漏れ電流を検出するも
のとすることができる。この場合、前記異常ブロック判
別手段は、前記漏れ電流が検出されたテストベクタ番号
における前記ブロックへの入力論理と同一の入力論理
が、前記漏れ電流が検出されなかったテストベクタ番号
における前記ブロックの入力論理に存在しないときに、
該ブロックを前記異常ブロックであると判別するものと
することができる。

【００２２】上記半導体装置の製造プロセス診断システ
ムは、前記物理的異常個所検出手段が検出した物理的異
常の個所を含む所定の領域内に含まれる前記半導体装置
を構成する回路のブロック間の配線を抽出する配線抽出
手段と、前記配線抽出手段が抽出した前記配線が、前記
半導体装置の電気的特性の異常を生じさせる異常配線で
あるかどうかを、前記電気的特性測定手段が測定した電
気的特性に従って判別する異常配線判別手段と、をさら
に備えるものとすることができる。この場合、前記故障
判定手段は、さらに前記異常位置検出手段が検出した前
記配線の位置が前記物理的異常個所検出手段が検出した
物理的異常の個所に実質的に一致するかどうかによっ
て、前記位置において生じさせた電気的特定の異常が前
記物理的異常によるものであるかどうかをさらに判定す
るものとすることができる。

【００２３】このように配線抽出手段と、異常配線判別
手段とを備える構成とした場合は、ブロック間の配線の
故障を検出することも可能となる。

【００２４】上記半導体装置の製造プロセス診断システ
ムにおいて、前記物理的異常個所検出手段は、前記半導
体装置の製造工程毎に前記物理的異常の個所を検出する
ものとしてもよい。この場合、前記ブロック抽出手段
は、前記物理的異常個所検出手段によっていずれかの製
造工程において検出された物理的異常の個所に対応する
ブロックを抽出するものとすることができ、前記故障判
定手段は、前記電気的特性の異常を生じさせた前記物理
的異常の製造工程を判定する手段を備えるものとするこ
とができる。

【００２５】このように前記物理的異常個所検出手段
が、前記半導体装置の製造工程毎に前記物理的異常の個
所を検出し、前記故障判別手段が前記物理的異常の製造
工程を判別する手段を備えることによって、前記半導体
装置の製造工程のどこに問題があったかを容易に突き止
めることが可能となる。

【００２６】上記目的を達成するため、本発明の第２の
観点にかかる半導体装置の製造プロセス診断システム
は、半導体装置を構成する回路のブロックに関する情
報、前記各ブロックを構成する素子に関する情報が格納
されているファイル装置と、前記半導体装置の物理的異
常を検査する外観検査装置と、前記半導体装置の電気的
特性を測定する電気的特性測定装置と、前記ファイル装
置、前記外観検査装置及び前記電気的特性測定装置に接
続され、前記ファイル装置に格納されている情報、前記
外観検査装置が検査した物理的異常及び前記電気的特性
測定装置が測定した電気的特性とに基づいて、前記半導
体装置の製造プロセスの診断を行う製造プロセス診断装
置と、を備え、前記製造プロセス診断装置は、前記外観
検査装置が検査した物理的異常の個所を抽出し、抽出し
た物理的異常の個所を含む所定の領域内に含まれる前記
半導体装置を構成する回路のブロックを抽出し、抽出さ
れた前記ブロックが前記半導体装置の電気的特性の異常
を生じさせる異常ブロックであるかどうかを、前記電気
的特性測定装置の測定結果と前記ファイル装置に格納さ
れた前記ブロックに関する情報とに基づいて、判別し、
異常ブロックであると判別されたブロック内での前記電
気的特性の異常を生じさせている素子を、前記電気的特
性測定装置の測定結果と前記ファイル装置に格納されて
いる前記ブロックを構成する素子に関する情報に基づい
て、判別し、前記電気的特性の異常を生じさせていると
判別された素子の位置を前記ファイル装置に格納されて
いる前記ブロックを構成する素子に関する情報に基づい
て、取得し、取得した素子の位置が前記物理的異常の個
所と一致するかどうかを判別し、一致すると判別したと
きに、前記電気的特性の異常が前記物理的異常によるも
のであると判定することを特徴とする。

【００２７】上記の半導体装置の製造プロセス診断シス
テムにおいて、前記製造プロセス診断装置は、半導体装
置の回路を構成するブロック毎に電気的特性の異常を生
じさせる異常ブロックを判別し、さらに判別された異常
ブロック内で該異常を生じさせる位置を検出する。この
ため、回路がブロック単位で構成されている論理ＬＳＩ
をモニタ用ＬＳＩとして用いることが可能となる。これ
により、当該ラインにおいて製造されている論理ＬＳＩ
に特有の故障の検出が可能となる。また、ＴＥＧ用ＬＳ
Ｉの製造やメモリＬＳＩとの二重管理による余計なコス
トを掛けずに済む。

【００２８】また、上記の半導体装置の製造プロセス診
断システムでは、前記製造プロセス診断装置は、半導体
装置を構成する回路のブロックのみを抽出し、次に、該
ブロック内での前記電気的特性の異常を生じさせている
位置を検出する。このため、故障個所の識別を高速に行
うことができる。また、物理的異常個所の大きさを問題
としないため、処理が簡単になり、処理の高速化が図ら
れる。従って、上記の半導体装置の製造プロセス診断シ
ステムによれば、半導体装置に発生する不良の原因を即
座に突き止めることができ、その原因をフィードバック
することによって製造される半導体装置の歩留まりを向
上させることができる。

【００２９】さらに、上記の半導体装置の製造プロセス
診断システムでは、物理的異常個所に基づいて最初に抽
出されるのがブロックであるため、検出した物理的異常
個所が多少ずれていても、判定対象となるブロックを確
実に抽出することができる。このため、物理的異常個所
の座標を検出するためのソフトウェアにそれほどの精度
が要求されず、簡単なソフトウェアでの処理が可能とな
る。

【００３０】上記半導体装置の製造プロセス診断システ
ムにおいて、前記ファイル装置は、さらに前記ブロック
間の配線接続に関する情報を格納するものとすることが
できる。この場合、前記製造プロセス診断装置は、さら
に、抽出した物理的異常の個所を含む所定の領域内に含
まれる前記ブロック間の配線を抽出し、抽出された前記
配線が前記半導体装置の電気的特性の異常を生じさせる
異常配線であるかどうかを、前記電気的特性測定装置の
測定結果と前記ファイル装置に格納された前記ブロック
に関する情報とに基づいて、判別し、異常配線であると
判別された配線の位置が前記物理的異常の個所と一致す
るかどうかを、前記ファイル装置に格納された前記ブロ
ック間の配線接続に関する情報に基づいて判別し、一致
すると判別したときに、前記電気的特性の異常が前記物
理的異常によるものであると判定するものとすることが
できる。

【００３１】上記第１、第２の観点にかかる半導体装置
の製造プロセス診断システムにおいて、前記物理的異常
検出手段は、例えば、半導体装置の外観異常の個所を検
出するものとすることができる。

【００３２】上記目的を達成するため、本発明の第３の
観点にかかる半導体装置の製造プロセス診断方法は、半
導体装置の物理的異常の個所を検出する物理的異常位置
検出ステップと、前記半導体装置の電気的特性を測定す
る電気的特性測定ステップと、前記物理的異常位置検出
ステップで検出された前記物理的異常の個所を含む所定
の領域内に含まれる前記半導体装置を構成する回路のブ
ロックを抽出するブロック抽出ステップと、前記フロッ
ク抽出ステップで抽出された前記ブロックが、前記半導
体装置の電気的特性の異常を生じさせる異常ブロックで
あるかどうかを、前記電気的特性測定ステップで測定し
た電気的特性に従って判別する異常ブロック判別ステッ
プと、前記異常ブロック判別ステップで異常ブロックで
あると判別されたブロック内での前記電気的特性の異常
を生じさせている位置を検出する異常位置検出ステップ
と、前記異常位置検出ステップで検出された前記位置が
前記物理的異常個所検出ステップで検出された物理的異
常の個所に実質的に一致するかどうかによって、前記位
置において生じさせた電気的特性の異常が前記物理的異
常によるものであるかどうかを判定する故障判定ステッ
プと、を含むことを特徴とする。

【００３３】上記目的を達成するため、本発明の第４の
観点にかかるコンピュータ読み取り可能な記録媒体は、
半導体装置の物理的異常の個所を検出する物理的異常位
置検出ステップと、前記半導体装置の電気的特性を測定
する電気的特性測定ステップと、前記物理的異常位置検
出ステップで検出された前記物理的異常の個所を含む所
定の領域内に含まれる前記半導体装置を構成する回路の
ブロックを抽出するブロック抽出ステップと、前記フロ
ック抽出ステップで抽出された前記ブロックが、前記半
導体装置の電気的特性の異常を生じさせる異常ブロック
であるかどうかを、前記電気的特性測定ステップで測定
した電気的特性に従って判別する異常ブロック判別ステ
ップと、前記異常ブロック判別ステップで異常ブロック
であると判別されたブロック内での前記電気的特性の異
常を生じさせている位置を検出する異常位置検出ステッ
プと、前記異常位置検出ステップで検出された前記位置
が前記物理的異常個所検出ステップで検出された物理的
異常の個所に実質的に一致するかどうかによって、前記
位置において生じさせた電気的特性の異常が前記物理的
異常によるものであるかどうかを判定する故障判定ステ
ップと、を実現するプログラムを記憶することを特徴と
する。

【００３４】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。

【００３５】図１は、この実施の形態の半導体装置の製
造プロセス診断システムの構成を示す図である。図示す
るように、この半導体装置の製造プロセス診断システム
は、ネットワーク回線０を介して互いに接続されたパー
ソナルコンピュータ（ＰＣ）１と、ファイル装置２と、
ＬＳＩテスタ３と、外観検査装置４と、プリンタ５とか
ら構成されている。これらは、ＬＳＩの製造ライン毎に
設けられるものである。

【００３６】パーソナルコンピュータ１は、中央処理装
置（ＣＰＵ）１１と、主記憶装置（ＭＭＵ）１２と、通
信インタフェース（Ｉ／Ｆ）１３とを備える。ＣＰＵ１
１は、所定の処理プログラムを実行する。ＭＭＵ１２
は、ＣＰＵ１１の処理プログラムを格納し、また、ＣＰ
Ｕ１１のワークエリアとして使用される。Ｉ／Ｆ１３
は、ネットワーク回線０と接続され、ファイル装置２、
ＬＳＩテスタ３、外観検査装置４及びプリンタ５との間
のデータ伝送のインタフェースをとる。

【００３７】パーソナルコンピュータ１において、ＣＰ
Ｕ１１がファイル装置２、ＬＳＩテスタ３或いは外観検
査装置４から送られたデータに対して所定の処理プログ
ラムに従った処理を行うことで、ＬＳＩの製造プロセス
診断が行われる。なお、パーソナルコンピュータ１の代
わりに、ワークステーションやミニコンピュータなどで
ＬＳＩの製造プロセス診断を行ってもよい。

【００３８】ファイル装置２は、磁気ディスク装置など
によって構成されており、ＬＳＩの基本論理回路を構成
するブロック毎の配置配線情報をＬＳＩの品種毎に格納
する。これは、ＣＡＤによるＬＳＩ設計ファイルから得
られる情報であり、ブロックを組み合わせて電気回路を
設計するときに、各ブロックの入出力端子間を規格化さ
れた配線チャネルを介して接続するときに得られる配置
配線情報である。ファイル装置２は、また、ＬＳＩを構
成するブロック毎のテストベクタ番号に対応する入力、
出力論理情報をＬＳＩの品種毎に格納する。これは、設
計した論理回路の論理を検証するために行うシミュレー
ションの検証過程で得られるブロック毎の論理情報であ
る。ファイル装置２は、さらに、各ブロック内の素子の
配置データを格納する。

【００３９】ＬＳＩテスタ３は、すべての製造プロセス
を終了したウェハ上に構成されたＬＳＩ毎の電気的特性
（ＤＣ特性、ＡＣ特性及びＩＤＤＱ値）をプロービング
テストにより検査するものである。

【００４０】外観検査装置４は、ＬＳＩの製造ラインに
おける任意のウェハの外観を工程毎に検査する。外観検
査装置４は、Ｈｅ−Ｎｅレーザを用いたレーザ散乱光検
出方式によりパーティクルの検査を行う。外観検査装置
４は、また、レーザの偏光成分解消現象を利用した装
置、或いはパターンイメージ比較方式によるパターン欠
陥検査装置によりパターン欠陥の検査を行う。外観検査
装置４は、このようにして検査したウェハ上の外観異常
を、図２に示すように、その中心点の座標と異常パター
ンのサイズとのデータとして出力する。

【００４１】プリンタ５は、パーソナルコンピュータ１
によるＬＳＩの製造プロセス診断の結果を用紙上に印刷
して出力する。

【００４２】以下、この半導体装置の製造プロセス診断
システムにおける処理について、説明する。まず、処理
の全体的な流れについて、図３のフロー図及び図４の説
明図を参照して説明する。

【００４３】まず、ＬＳＩの製造プロセスにおける各工
程が終了する度に、外観検査装置４によってウェハ上の
外観異常が検査される（ステップＳ１）。次に、工程毎
に外観検査装置４によって検出された外観異常個所の座
標値がＬＳＩチップ毎の座標値として計算され、抽出さ
れる（ステップＳ２）。ウェハ上への電気回路の形成が
終了すると、ＬＳＩテスタ３におけるプロービングテス
トによって、後述するようにウェハ上に構成されたＬＳ
Ｉチップ毎の電気的特性（後述するＩＤＤＱ異常を含
む）が測定される（ステップＳ３）。

【００４４】次に、ステップＳ３での電気的特性の測定
により電気的特性の異常が検出されたＬＳＩチップが、
ステップＳ１での検査で外観異常が検出されたチップで
ある場合には、後述する処理によってその外観異常個所
の座標に対応するＬＳＩチップ上のブロックが抽出され
る（ステップＳ４）。

【００４５】ステップＳ４で抽出されたブロックは、後
述する処理によって当該ブロックにＩＤＤＱ異常が存在
するかどうかが判別される（ステップＳ５）。なお、ス
テップＳ５以降の処理は、ステップＳ４で抽出されたブ
ロックのそれぞれについて行われる。

【００４６】ステップＳ５でＩＤＤＱ異常が存在すると
判別されなかったブロックは、製造プロセス診断の対象
外とする（ステップＳ６）。ステップＳ５でＩＤＤＱ異
常が存在すると判別されたブロックは、ステップＳ４で
抽出された基本論理回路の故障診断を行う（ステップＳ
７）。この故障診断では、後述するようにＩＤＤＱ異常
を有する入力論理情報から当該基本論理回路を構成する
内部素子の故障個所を推定することができる。

【００４７】ステップＳ７での故障診断によって推定さ
れた故障個所が、ステップＳ２で座標値を抽出した外観
異常の位置と一致するかどうかを判別する（ステップＳ
８）。ステップＳ８で故障個所が外観異常の位置と一致
しないと判別したときは、ステップＳ７で推定した故障
個所はkiller欠陥であると判定して、プロセス診断の処
理を終了する。一方、ステップＳ８で故障個所が外観異
常の位置と一致すると判別したときは、ステップＳ７で
推定した故障個所がkiller欠陥であると判定して、プロ
セス診断の処理を終了する。

【００４８】以下、ステップＳ３におけるＬＳＩチップ
毎の電気的特性の測定について、図５を参照して詳しく
説明する。ＬＳＩテスタ３は、ＤＣ特性及びＡＣ特性と
共に、テストベクタ番号毎にＩＤＤＱ値（Quiesent VDD
supply current：論理の静止状態における漏れ電流）
を測定する。ＩＤＤＱ値の測定は、図１１に示すよう
に、ファイル装置２に格納されたブロック毎の配置・論
理情報に基づいて、テストベクタ番号毎に漏れ電流（Ｉ
ＤＤＱ値）を測定する。ＩＤＤＱ値が大きい場合、ＩＤ
ＤＱ異常と判定する。

【００４９】なお、ＬＳＩのプロセス診断に必要とされ
るＩＤＤＱ値のデータ数は、例えば、１０００００テス
トベクタ数のＬＳＩでも連続した５０００テストベクタ
数程度でよい。また、正常状態においても大きなＩＤＤ
Ｑ値を有するＬＳＩも存在するが、そのようなＬＳＩに
対しては良品と不良品とのＩＤＤＱ値の差をとることに
よって、ＩＤＤＱ異常を検出することができる。

【００５０】以下、ステップＳ４におけるブロックの抽
出の処理について、図６から図１１を参照して詳しく説
明する。論理ＬＳＩは、ブロックの組み合わせによって
電気回路を構成する。各ブロックは、その機能に応じて
構成する素子の数、接続等が異なるため、大きさがまち
まちである。このような環境の下、図６に示すように、
外観異常個所の座標（ｘ，ｙ）を中心とする同心円で示
される領域内に存在するブロックが、外観異常を含むブ
ロックとして抽出される。この外観異常を含むブロック
の抽出方法には、例えば、次の４つのものがある。

【００５１】（１）外観異常個所の座標を中心とする同
心円で示される領域内にその原点の座標が存在するブロ
ックを抽出する方法。図７は、この方法によるブロック
の抽出例を示すものであり、この例では、Ｂ２が外観異
常個所を含むブロックとして抽出される。

【００５２】（２）外観異常個所の座標を中心とする同
心円で示される領域内に、原点と対角位置の点で囲まれ
た領域の一部が存在するブロックを抽出する方法。図８
は、この方法によるブロックの抽出例を示すものであ
り、この例では、Ｂ１、Ｂ２及びＢ３が外観異常個所を
含むブロックとして抽出される。

【００５３】（３）外観異常個所の座標を中心とする同
心円の半径を整数倍に順次拡大していきながら、順次拡
大された同心円で示される領域内に最初に原点が存在す
ることとなったブロックを抽出する方法。図９は、この
方法によるブロックの抽出例を示すものであり、この例
では、同心円の半径を２倍に拡大したとき、Ｂ１、Ｂ
２、Ｂ３及びＢ７が外観異常個所を含むブロックとして
抽出される。

【００５４】（４）外観異常個所の座標を中心とする同
心円の半径を整数倍に順次拡大していきながら、順次拡
大された同心円で示される領域内に最初にいずれかのブ
ロックの原点が存在することとなった場合に、その同心
円で示される領域内に原点と対角位置の点で囲まれた領
域の一部が存在するブロックを抽出する方法。図１０
は、この方法によるブロックの抽出例を示すものであ
り、この例では、同心円の半径を２倍に拡大したとき、
Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６及びＢ７が外観異
常個所を含むブロックとして抽出される。

【００５５】なお、上記の４つのブロックの抽出方法に
おいて、同心円の半径（ｒ）は、図１１に示すように、
最小サイズの基本論理回路（ブロック）の１辺の２分の
１を基準とするものである。そして、上記の（１）及び
（２）の例では、半径がｒである同心円で示される領域
が基準となり、上記の（３）及び（４）の例では、半径
が２ｒである同心円で示される領域が基準となるもので
ある。

【００５６】また、上記のように同心円で示される領域
内に存在するブロックを抽出する方法に限られず、外観
異常個所の座標を中心とする矩形で示される領域内に存
在するブロックを抽出してもよい。この場合も、上記の
（１）〜（４）の場合と同様に、所定の基準値を一辺と
する矩形や所定の基準値の整数倍に矩形の一辺を順次拡
大していくという方法が採用される。また、この場合の
基準値も、最小サイズの基本論理回路（ブロック）の１
辺の２分の１とすることができる。

【００５７】以下、ステップＳ７における基本論理回路
及び信号配線の故障診断の処理について、図１２から図
１６を参照して詳しく説明する。 （１）ブロックの故障診断 図１２は、抽出されたブロックのテストベクタ番号に対
応する論理情報を示す図である。図示するように、抽出
されたブロック毎に、ファイル装置１に格納されている
テストベクタ番号に対応する入力論理情報（Input Logi
c）が調べられる。そして、ブロック毎の故障診断は、
ＩＤＤＱ異常が発生するテストベクタ番号での論理状態
と同一の論理状態が正常なテストベクタ番号での論理に
存在するかを調査することによって行われる。ここで、
故障診断の対象となる論理ＬＳＩのブロックは、組み合
わせ回路と順序回路との２種類のものがある。

【００５８】組み合わせ回路は、任意の入力論理に対し
て回路内部の論理は一意的に定まる。このため、ブロッ
クの故障診断を行う場合は、図１３に示すように、ＩＤ
ＤＱ異常が検出されたテストベクタ番号の入力論理と同
一の入力論理が、ＩＤＤＱ値が正常なテストベクタ番号
の入力論理に存在するかをチェックすることによって行
う。すなわち、ＩＤＤＱ異常が検出されたテストベクタ
番号の入力論理と同一の入力論理がＩＤＤＱ値が正常な
入力論理に存在するときは、そのＩＤＤＱ異常は他のブ
ロックの故障に起因するものと判断して、該ブロックを
正常ブロックと判定する。一方、ＩＤＤＱ異常が検出さ
れたテストベクタ番号の入力論理と同一の入力論理がＩ
ＤＤＱ値が正常な入力論理に存在しないときは、該ブロ
ックに故障が内蔵されていると判定する。

【００５９】順序回路は、クロック信号に同期して外部
からデータが入力し、また、データを内部に保持する特
徴がある。このため、ブロックの故障診断を行う場合
は、図１４に示すように、ＩＤＤＱ異常の発生の連続を
１つの集合と見なし、その集合または単一のＩＤＤＱ異
常が検出されたテストベクタ番号の入力論理と同一の入
力論理が、その集合または単一のＩＤＤＱ異常が検出さ
れたテストベクタ番号の入力論理に存在するかをチェッ
クすることによって行う。すなわち、ＩＤＤＱ異常が検
出されたテストベクタ番号の入力論理と同一の入力論理
がＩＤＤＱ値が正常な入力論理に存在するときは、その
ＩＤＤＱ異常は他のブロックの故障に起因するものと判
断して、該ブロックを正常ブロックと判定する。一方、
ＩＤＤＱ異常が検出されたテストベクタ番号の入力論理
と同一の入力論理がＩＤＤＱ値が正常な入力論理に存在
しないときは、該ブロックに故障が内蔵されていると判
定する。

【００６０】（２）ブロック内での故障個所の抽出 ＩＤＤＱ異常が発生したときの論理状態（実測）とＩＤ
ＤＱ異常が発生しなかったときの論理状態（実測）とを
調査することで、故障が内蔵されていると判定されたブ
ロック内で、故障している素子を推定することができ
る。

【００６１】故障している素子の推定について説明す
る。例えば、図１５に示す２入力ＮＡＮＤ回路におい
て、入力端子ＩＮ１、ＩＮ２への入力論理が（Ｈ，Ｌ）
であるときにＩＤＤＱ異常が検出されている。一方、そ
れ以外の入力論理（Ｈ，Ｈ）、（Ｌ，Ｈ）、（Ｌ，Ｌ）
ではＩＤＤＱ異常が発生しない。すなわち、Ｎチャネル
トランジスタＮ２がノーマリオンのときにＩＤＤＱ異常
が発生することがわかる。そして、ファイル装置２に格
納されたブロック内の素子の配置データに従って、故障
していると推定された素子の位置を特定する。

【００６２】（３）信号配線の故障個所の抽出 上記の方法により、ブロック内に内蔵されている故障に
ついては検出することができるが、ブロック間の信号配
線やブロック間の信号配線とブロック内配線とのショー
トは検出されない。

【００６３】そこで、図１６に示すように、外観異常個
所の座標を中心とする任意の矩形で示される領域内に存
在するブロックを抽出すると共に、外観異常個所を中心
とする矩形内に存在する信号配線の配置データを、ファ
イル装置２に格納されている配置配線情報から得る。と
ころで、ショートは、相反する論理間の接触によって発
生する。そこで、ＩＤＤＱ異常が発生した論理状態での
信号間の論理と組み合わせを調査することによって、相
反する信号配線を抽出することができる。なお、信号配
線の場合も、その位置が外観異常個所と比較され、一致
するときにkiller欠陥であると判定される。

【００６４】なお、外観検査装置４は、論理ＬＳＩのチ
ップが形成されるウェハ上の外観異常を工程毎に検査し
ている。パーソナルコンピュータ１における処理では、
この工程毎の検査のうちのいずれかで見つかった外観異
常の座標を中心とする同心円または任意の矩形で示すブ
ロックを外観異常を含むブロックとして抽出する。そし
て、killer欠陥と判定するときに、論理ＬＳＩの製造工
程のどこで生じたのかを識別する。

【００６５】以上の処理に基づく論理ＬＳＩの製造プロ
セスの診断結果は、プリンタ５によって用紙上に印刷さ
れて出力される。

【００６６】以上説明したように、この実施の形態の半
導体装置の製造プロセス診断システムでは、ブロック単
位で故障個所を抽出し、さらに抽出されたブロック内に
おいてその論理に基づいて故障素子を推定することによ
って、論理ＬＳＩ内のどの部分に故障があるのかを識別
することが可能となる。このため、論理ＬＳＩをライン
モニタ用ＬＳＩとして使用することができる。そして、
論理ＬＳＩがラインモニタ用ＬＳＩとして使用可能とな
ることによって、当該製造ラインにおいて製造されてい
る論理ＬＳＩに特有の故障を検出することができる。ま
た、利益に繋がらないＴＥＧ用ＬＳＩを製造したり、メ
モリＬＳＩの製造との二重管理をしたりする必要がない
ため、論理ＬＳＩの製造コストを低くすることができ
る。

【００６７】また、この実施の形態の半導体装置の製造
プロセス診断システムでは、まず、ブロックのみの抽出
が行われるため、故障個所の識別を高速に行うことがで
きる。また、外観異常個所の中心点の座標のみをブロッ
クの抽出のために用いるため、大きさまでを問題とする
場合に比べて処理が簡単になる。このため、製造された
ＬＳＩの歩留まりが悪いときに、即座にその原因を突き
止めることができるため、その原因を早急に解消して製
造されるＬＳＩの歩留まりを向上させることが可能とな
る。さらに、ブロックを抽出するための領域を矩形とす
ると、ブロック抽出のためのアルゴリズムが簡単化さ
れ、計算時間が短くなる。

【００６８】さらに、この実施の形態の半導体装置の製
造プロセス診断システムでは、外観異常個所の座標に基
づいて抽出するのがある程度の大きさをもったブロック
であるために、検出した外観異常個所の座標が多少ずれ
ていても、判定対象とすべきブロックを確実に抽出する
ことができる。このため、外観異常個所の座標を検出す
るためのソフトウェアにそれほどの精度が要求されず、
簡単なソフトウェアでの処理が可能となる。

【００６９】さらに、この実施の形態の半導体装置の製
造プロセス診断システムでは、外観異常を工程毎に検査
し、killer欠陥と判定するときに、論理ＬＳＩの製造工
程のどこで生じたのかを識別するので、どの工程におい
て、どこに問題があったのかを容易に突き止めることが
できる。

【００７０】上記の実施の形態では、外観検査装置４に
よってウェハの外観を検査し、検出された外観異常個所
に従ってＬＳＩチップ上のブロックが抽出されていた。
しかしながら、ウェハの発する熱やフォトンの異常、す
なわち他の物理的異常を検査し、検出された物理的異常
個所に従ってＬＳＩチップ上のブロックを抽出するもの
に適用しても、同様の効果が得られる。

【００７１】上記の実施の形態では、本発明を論理ＬＳ
Ｉのプロセス診断に適用した場合について説明したが、
メモリＬＳＩの診断に適用することも可能である。な
お、上記の実施の形態では、プロセス診断の対象となる
ものとして、ＬＳＩという言葉を用いた。しかしなが
ら、本発明は、一般的にＩＣやＶＬＳＩなどと呼ばれ
る、一般にＬＳＩと呼ばれる集積回路よりも集積度が低
いまたは高い集積回路のプロセス診断にも適用すること
ができる。

【００７２】上記の実施の形態では、ＬＳＩの基本論理
回路（ブロック）毎の配置配線情報及びＬＳＩを構成す
るブロック毎のテストベクタ番号に対応する入力、出力
論理情報は、ネットワーク回線０を介してパーソナルコ
ンピュータ１に接続されたファイル装置２に格納されて
いた。しかしながら、このようなファイル装置は、パー
ソナルコンピュータ１が内蔵するハードディスクによっ
て構成してもよい。また、パーソナルコンピュータ１の
ＣＰＵ１１が実行するプログラムは、ＣＤ−ＲＯＭやフ
ロッピーディスクの形態で提供し、ファイル装置にイン
ストールしてもよい。

【００７３】

【発明の効果】以上説明したように、本発明によれば、
論理ＬＳＩをラインモニタ用ＬＳＩとして使用すること
が可能となる。このため、当該ラインにおいて製造され
ている論理ＬＳＩに特有の故障の検出が可能となる。ま
た、ＴＥＧ用ＬＳＩの製造やメモリＬＳＩとの二重管理
による余計なコストを掛けずに済む。

【００７４】また、本発明によれば、まず、半導体装置
を構成する回路のブロックのみの抽出が行われるため、
故障個所の識別を高速に行うことができる。また、物理
的異常個所の大きさを問題としないため、処理が簡単に
なり、処理の高速化が図られる。このため、半導体装置
に発生する不良の原因を即座に突き止めることができ、
その原因をフィードバックすることによって製造される
半導体装置の歩留まりを向上させることができる。

【００７５】さらに、本発明では、物理的異常個所に基
づいて抽出されるのがブロックであるため、検出した物
理的異常個所が多少ずれていても、判定対象となるブロ
ックを確実に抽出することができる。このため、物理的
異常個所の座標を検出するためのソフトウェアにそれほ
どの精度が要求されず、簡単なソフトウェアでの処理が
可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態の半導体装置の製造プロセ
ス診断システムの構成を示す図である。

【図２】図１の外観検査装置による外観異常の検査結果
を模式的に示す図である。

【図３】本発明の実施の形態の半導体装置の製造プロセ
ス診断システムにおける処理の全体的な流れを示すフロ
ー図である。

【図４】本発明の実施の形態の半導体装置の製造プロセ
ス診断システムにおける処理の全体的な流れを説明する
図である。

【図５】テストベクタ番地に対応するＩＤＤＱ値の測定
方法を模式的に示す図である。

【図６】基本論理回路の抽出方法を説明する図である。

【図７】ブロックの抽出方法の例を模式的に示す図であ
る。

【図８】ブロックの抽出方法の例を模式的に示す図であ
る。

【図９】ブロックの抽出方法の例を模式的に示す図であ
る。

【図１０】ブロックの抽出方法の例を模式的に示す図で
ある。

【図１１】最小サイズのブロックの１辺の２分の１の長
さを半径とする同心円及び当該１辺の長さを半径とする
同心円を示す図である。

【図１２】抽出されたブロックのテストベクタ番号に対
応する論理情報を示す図である。

【図１３】組み合わせ回路の故障診断方法を説明する図
である。

【図１４】順序回路の故障診断方法を説明する図であ
る。

【図１５】ブロック内での故障個所の絞り込み方法を説
明するための２入力ＮＡＮＤ回路を示す図である。

【図１６】ブロック間の信号配線の故障診断方法を説明
する図である。

【図１７】従来例のＴＥＧ用ＬＳＩにおける論理回路の
構成の例を示す図である。

【図１８】従来例の故障個所を識別するためのソフトウ
ェアで用いられている方式を説明する図である。

【符号の説明】

０ ネットワーク回線 １ パーソナルコンピュータ（ＰＣ） ２ ファイル装置 ３ ＬＳＩテスタ ４ 外観検査装置 ５ プリンタ １１ 中央処理装置（ＣＰＵ） １２ 主記憶装置（ＭＭＵ） １３ インタフェース（Ｉ／Ｆ）

Claims (14)

【特許請求の範囲】
1. 【請求項１】半導体装置の物理的異常の個所を検出する
   物理的異常個所検出手段と、 前記半導体装置の電気的特性を測定する電気的特性測定
   手段と、 前記物理的異常個所検出手段が検出した物理的異常の個
   所を含む所定の領域内に含まれる前記半導体装置を構成
   する回路のブロックを抽出するブロック抽出手段と、 前記ブロック抽出手段が抽出した前記ブロックが、前記
   半導体装置の電気的特性の異常を生じさせる異常ブロッ
   クであるかどうかを、前記電気的特性測定手段が測定し
   た電気的特性に従って判別する異常ブロック判別手段
   と、 前記異常ブロック判別手段が異常ブロックであると判別
   したときに、該ブロック内での前記電気的特性の異常を
   生じさせている位置を検出する異常位置検出手段と、 前記異常位置検出手段が検出した前記位置が前記物理的
   異常個所検出手段が検出した物理的異常の個所に実質的
   に一致するかどうかによって、前記位置において生じさ
   せた電気的特定の異常が前記物理的異常によるものであ
   るかどうかを判定する故障判定手段と、を備えることを
   特徴とする半導体装置の製造プロセス診断システム。
2. 【請求項２】前記ブロック抽出手段は、前記物理的異常
   検出手段が検出した物理的異常の個所を中心する、所定
   の基準値を半径とする同心円内に含まれる前記ブロック
   を抽出することを特徴とする請求項１に記載の半導体装
   置の製造プロセス診断システム。
3. 【請求項３】前記ブロック抽出手段は、前記物理的異常
   検出手段が検出した物理的異常の個所を中心とする同心
   円を、その半径が所定の基準値の整数倍となるように順
   次拡大し、いずれかのブロックの全領域が前記同心円内
   に含まれたときに、前記同心円内に含まれる前記ブロッ
   クを抽出することを特徴とする請求項１に記載の半導体
   装置の製造プロセス診断システム。
4. 【請求項４】前記ブロック抽出手段は、前記物理的異常
   検出手段が検出した物理的異常の個所を中心する、所定
   の基準値を一辺とする矩形内に含まれる前記ブロックを
   抽出することを特徴とする請求項１に記載の半導体装置
   の製造プロセス診断システム。
5. 【請求項５】前記ブロック抽出手段は、前記物理的異常
   検出手段が検出した物理的異常の個所を中心とする矩形
   を、その一辺が所定の基準値の整数倍となるように順次
   拡大し、いずれかのブロックの全領域が前記矩形内に含
   まれたときに、前記矩形内に含まれる前記ブロックを抽
   出することを特徴とする請求項１に記載の半導体装置の
   製造プロセス診断システム。
6. 【請求項６】前記所定の基準値は、前記半導体装置を構
   成するブロックの辺のうち、最も小さいものの２分の１
   であることを特徴とする請求項２乃至５のいずれか１項
   に記載の半導体装置の製造プロセス診断システム。
7. 【請求項７】前記電気的特性検出手段は、テストベクタ
   番号毎に論理の静止状態における漏れ電流を検出するも
   のであり、 前記異常ブロック判別手段は、前記漏れ電流が検出され
   たテストベクタ番号における前記ブロックへの入力論理
   と同一の入力論理が、前記漏れ電流が検出されなかった
   テストベクタ番号における前記ブロックの入力論理に存
   在しないときに、該ブロックを前記異常ブロックである
   と判別する、 ことを特徴とする請求項１乃至６のいずれか１項に記載
   の半導体装置の製造プロセス診断システム。
8. 【請求項８】前記物理的異常個所検出手段が検出した物
   理的異常の個所を含む所定の領域内に含まれる前記半導
   体装置を構成する回路のブロック間の配線を抽出する配
   線抽出手段と、 前記配線抽出手段が抽出した前記配線が、前記半導体装
   置の電気的特性の異常を生じさせる異常配線であるかど
   うかを、前記電気的特性測定手段が測定した電気的特性
   に従って判別する異常配線判別手段と、をさらに備え、 前記故障判定手段は、さらに前記異常位置検出手段が検
   出した前記配線の位置が前記物理的異常個所検出手段が
   検出した物理的異常の個所に実質的に一致するかどうか
   によって、前記位置において生じさせた電気的特定の異
   常が前記物理的異常によるものであるかどうかをさらに
   判定することを特徴とする請求項１乃至７のいずれか１
   項に記載の半導体装置の製造プロセス診断システム。
9. 【請求項９】前記物理的異常個所検出手段は、前記半導
   体装置の製造工程毎に前記物理的異常の個所を検出し、 前記ブロック抽出手段は、前記物理的異常個所検出手段
   によっていずれかの製造工程において検出された物理的
   異常の個所に対応するブロックを抽出し、 前記故障判定手段は、前記電気的特性の異常を生じさせ
   た前記物理的異常の製造工程を判定する手段を備えるこ
   とを特徴とする請求項１乃至８のいずれか１項に記載の
   半導体装置の製造プロセス診断システム。
10. 【請求項１０】半導体装置を構成する回路のブロックに
    関する情報、前記各ブロックを構成する素子に関する情
    報が格納されているファイル装置と、 前記半導体装置の物理的異常を検査する外観検査装置
    と、 前記半導体装置の電気的特性を測定する電気的特性測定
    装置と、 前記ファイル装置、前記外観検査装置及び前記電気的特
    性測定装置に接続され、前記ファイル装置に格納されて
    いる情報、前記外観検査装置が検査した物理的異常及び
    前記電気的特性測定装置が測定した電気的特性とに基づ
    いて、前記半導体装置の製造プロセスの診断を行う製造
    プロセス診断装置と、を備え、 前記製造プロセス診断装置は、 前記外観検査装置が検査した物理的異常の個所を抽出
    し、 抽出した物理的異常の個所を含む所定の領域内に含まれ
    る前記半導体装置を構成する回路のブロックを抽出し、 抽出された前記ブロックが前記半導体装置の電気的特性
    の異常を生じさせる異常ブロックであるかどうかを、前
    記電気的特性測定装置の測定結果と前記ファイル装置に
    格納された前記ブロックに関する情報とに基づいて、判
    別し、 異常ブロックであると判別されたブロック内での前記電
    気的特性の異常を生じさせている素子を、前記電気的特
    性測定装置の測定結果と前記ファイル装置に格納されて
    いる前記ブロックを構成する素子に関する情報に基づい
    て、判別し、 前記電気的特性の異常を生じさせていると判別された素
    子の位置を前記ファイル装置に格納されている前記ブロ
    ックを構成する素子に関する情報に基づいて、取得し、 取得した素子の位置が前記物理的異常の個所と一致する
    かどうかを判別し、 一致すると判別したときに、前記電気的特性の異常が前
    記物理的異常によるものであると判定することを特徴と
    する半導体装置の製造プロセス診断システム。
11. 【請求項１１】前記ファイル装置は、さらに前記ブロッ
    ク間の配線接続に関する情報を格納しており、 前記製造プロセス診断装置は、さらに、 抽出した物理的異常の個所を含む所定の領域内に含まれ
    る前記ブロック間の配線を抽出し、 抽出された前記配線が前記半導体装置の電気的特性の異
    常を生じさせる異常配線であるかどうかを、前記電気的
    特性測定装置の測定結果と前記ファイル装置に格納され
    た前記ブロックに関する情報とに基づいて、判別し、 異常配線であると判別された配線の位置が前記物理的異
    常の個所と一致するかどうかを、前記ファイル装置に格
    納された前記ブロック間の配線接続に関する情報に基づ
    いて判別し、 一致すると判別したときに、前記電気的特性の異常が前
    記物理的異常によるものであると判定することを特徴と
    する請求項１０に記載の半導体装置の製造プロセス診断
    システム。
12. 【請求項１２】前記物理的異常検出手段は、半導体装置
    の外観異常の個所を検出することを特徴とする請求項１
    乃至１１のいずれか１項に記載の半導体装置の製造プロ
    セス診断システム。
13. 【請求項１３】半導体装置の物理的異常の個所を検出す
    る物理的異常位置検出ステップと、 前記半導体装置の電気的特性を測定する電気的特性測定
    ステップと、 前記物理的異常位置検出ステップで検出された前記物理
    的異常の個所を含む所定の領域内に含まれる前記半導体
    装置を構成する回路のブロックを抽出するブロック抽出
    ステップと、 前記フロック抽出ステップで抽出された前記ブロック
    が、前記半導体装置の電気的特性の異常を生じさせる異
    常ブロックであるかどうかを、前記電気的特性測定ステ
    ップで測定した電気的特性に従って判別する異常ブロッ
    ク判別ステップと、 前記異常ブロック判別ステップで異常ブロックであると
    判別されたブロック内での前記電気的特性の異常を生じ
    させている位置を検出する異常位置検出ステップと、 前記異常位置検出ステップで検出された前記位置が前記
    物理的異常個所検出ステップで検出された物理的異常の
    個所に実質的に一致するかどうかによって、前記位置に
    おいて生じさせた電気的特性の異常が前記物理的異常に
    よるものであるかどうかを判定する故障判定ステップ
    と、を含むことを特徴とする半導体装置の製造プロセス
    診断方法。
14. 【請求項１４】半導体装置の物理的異常の個所を検出す
    る物理的異常位置検出ステップと、 前記半導体装置の電気的特性を測定する電気的特性測定
    ステップと、 前記物理的異常位置検出ステップで検出された前記物理
    的異常の個所を含む所定の領域内に含まれる前記半導体
    装置を構成する回路のブロックを抽出するブロック抽出
    ステップと、 前記フロック抽出ステップで抽出された前記ブロック
    が、前記半導体装置の電気的特性の異常を生じさせる異
    常ブロックであるかどうかを、前記電気的特性測定ステ
    ップで測定した電気的特性に従って判別する異常ブロッ
    ク判別ステップと、 前記異常ブロック判別ステップで異常ブロックであると
    判別されたブロック内での前記電気的特性の異常を生じ
    させている位置を検出する異常位置検出ステップと、 前記異常位置検出ステップで検出された前記位置が前記
    物理的異常個所検出ステップで検出された物理的異常の
    個所に実質的に一致するかどうかによって、前記位置に
    おいて生じさせた電気的特性の異常が前記物理的異常に
    よるものであるかどうかを判定する故障判定ステップ
    と、を実現するプログラムを記憶することを特徴とする
    コンピュータ読み取り可能な記録媒体。